JP2009135350A - 半導体装置の作製方法 - Google Patents

Abstract

【課題】より高集積化され、薄型化及び小型化された半導体装置を作製することを目的の一とする。また、半導体装置において、高性能化、低消費電力化を目的の一とする。
【解決手段】剥離層を用いて基板から剥離された半導体素子層を、他基板に形成され、平坦化された無機絶縁層に覆われた半導体素子層上に積層する。上層の半導体素子層を基板より剥離後、剥離層を除去し半導体素子層下に形成される無機絶縁膜を露出する。平坦化された無機絶縁層及び無機絶縁膜を密着させて接合する。
【選択図】図１

Description

本発明は、多層構造を有する半導体装置の作製方法に関する。

半導体装置の技術分野では、より微細化及び高集積化により、高性能化、低消費電力化を図られてきた。半導体集積回路の集積度を向上させるため、集積回路（半導体素子層）を多層構造とした多層集積回路が提案されている。

このような多層集積回路の作製例としては、基板上に設けられた第１の半導体素子層上に有機材料の層間絶縁物を形成し、層間絶縁物上に第２の半導体素子層を積層して形成する方法が報告されている（例えば、特許文献１参照。）。

また、他の多層集積回路の作製例としては、別基板上にそれぞれ形成された第１の半導体素子層と第２の半導体素子層とを素子層同士が接するように、エポキシ樹脂によって接着し、多層構造とする方法が報告されている（例えば、特許文献２参照。）。

特開平５−３３５４８２号公報 特開２００１−１８９４１９号公報

しかし、上記のように半導体素子層間に有機材料の層間絶縁物や樹脂などの接着層を設けると半導体装置が厚く、大型化してしまう。また半導体素子層間の電気的接続も難しくなるといった問題がある。

従って、より高集積化され、薄型化及び小型化された半導体装置を作製することを目的の一とする。また、半導体装置において、高性能化、低消費電力化を目的の一とする。

半導体素子を含む層（以下、半導体素子層という）を複数積層し、多層構造を有する半導体装置を作製する。半導体素子層は、剥離層及び下地膜である無機絶縁膜が設けられた基板（以下、半導体素子を作製する基板であるので作製基板ともいう）上に形成され、剥離層を用いて作製基板より他の基板（一時的に半導体素子層を保持するために保持基板ともいう）側に剥離される。上層の半導体素子層となる半導体素子層を作製基板より剥離後、半導体素子層側に残存する剥離層を除去し、半導体素子層の下地膜として機能する無機絶縁膜を露出する。露出した無機絶縁膜に平坦化処理を行ってもよい。

一方、下層の半導体素子層となる他の基板に形成された半導体素子層は、半導体素子層上に平坦化された無機絶縁層を形成する。

平坦化された無機絶縁膜と無機絶縁層とを密着させることにより接合し、下層の半導体素子層と上層の半導体素子層とを積層する。

また、露出した無機絶縁膜及び平坦化された無機絶縁層の少なくともいずれか一方に活性化のためのプラズマ処理を行うことが好ましい。勿論、無機絶縁膜及び平坦化された無機絶縁層両方にプラズマ処理を行ってもよい。

表面を活性化するプラズマ処理によって、室温乃至４００℃の温度であっても異種材料間の接合を形成することが容易となる。従って低温プロセスで多層構造の半導体装置を作製することができる。また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。

積層する半導体素子層間に設けられる無機絶縁層が薄膜であるため、半導体層間に設ける無機絶縁層を貫通して形成される配線層も作製しやすく歩留まりや生産性を高くすることができる。従って、積層する半導体素子同士の電気的接続において、形状不良による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。

さらに、異なる機能を持つ複数の回路を設ける半導体装置においては、複数設けられる半導体素子に対して、それぞれ用いられる用途によって要求される電気的特性や機能が様々に異なる。よって、それぞれの必要とされる機能や電気特性を有する半導体素子を作製する必要がある。

それぞれの半導体素子の必要とされる機能や電気特性を向上させるためには、半導体素子を構成する薄膜の材料や膜厚などの作製条件を最適化することが好ましい。

本発明では、それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件（材料、膜厚及び素子構造）でそれぞれ特性の高い半導体素子層を形成することができる。従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。

平坦化処理としては、研磨処理やエッチング処理を行えばよく、勿論、研磨処理及びエッチング処理を両方行ってもよい。研磨処理としては、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法や液体ジェット研磨法を用いることができる。エッチング処理としては、ウェットエッチング、ドライエッチング、またはその両方を適宜用いることができる。プラズマ処理によって平坦化処理を行ってもよい。例えば、逆スパッタリング法を用いることができる。

また、基板上に剥離層を形成後、無機絶縁膜を成膜する前に、剥離層に平坦化処理を行ってもよい。平坦化処理を行った剥離層上に無機絶縁膜を形成すると、剥離層を除去することによって露出する無機絶縁膜の接合面の平坦性を高くすることができる。

本明細書において、転置（転載ともいう）とはある基板に形成された半導体素子層を、該基板より剥離し、他の基板に移しかえることをいう。つまり半導体素子層を設ける場所を他の基板へ移動するとも言える。

ゲート絶縁層、絶縁層、絶縁膜などを間に挟んで積層する下層の半導体層と上層の半導体層とは、該ゲート絶縁層、無機絶縁層、及び無機絶縁膜を貫通する配線層によって電気的に接続する。下層の半導体層と上層の半導体層とが重なって積層される場合、配線層は上層の半導体層を貫通して下層の半導体層と接して形成されてもよい。積層する半導体層が重なり合うように密に積層されると、より高集積化された半導体装置とすることができる。

半導体素子を積層構造とすることができるため、より高集積化された半導体装置とすることができる。高集積化することによって回路面積が縮小し、配線容量が減少するため低消費電力化を図ることができる。

下層の半導体素子上に形成される上層の半導体素子の形成において、下層の半導体素子を覆う層間絶縁層を形成し、層間絶縁層上に半導体層と接合する絶縁層を形成する。よって上層の半導体素子の半導体層と絶縁層との接合を容易に行うことができ、半導体装置の信頼性を向上させることができ、歩留まりも良くなる。

本発明の半導体装置の作製方法の一形態は、第１の基板上に第１の剥離層を形成し、第１の剥離層上に第１の無機絶縁膜を形成し、第１の無機絶縁膜上に第１の半導体素子層を形成する。第１の半導体素子層上に無機絶縁層を形成し、無機絶縁層を平坦化処理する。第２の基板上に第２の剥離層を形成し、第２の剥離層上に第２の無機絶縁膜を形成し、第２の無機絶縁膜上に第２の半導体素子層を形成する。第２の半導体素子層に保持基板を接着し、第２の半導体素子層、及び第２の無機絶縁膜を第２の基板より剥離する。第２の無機絶縁膜に残存する第２の剥離層を除去し第２の無機絶縁膜を露出する。平坦化処理された無機絶縁層と露出された第２の無機絶縁膜とを接合して、第１の半導体素子層と第２の半導体素子層とを無機絶縁層及び第２の無機絶縁膜を介して積層する。

また、本発明の半導体装置の作製方法の他の一形態は、第１の半導体素子層と第２の半導体素子層とを無機絶縁層及び第２の無機絶縁膜を介して積層した後、保持基板を第２の半導体素子層より剥離する。次に無機絶縁層及び第２の無機絶縁膜を貫通し積層された第１の半導体素子層及び第２の半導体素子層を電気的に接続する配線層を形成する。

また、本発明の半導体装置の作製方法の他の一形態は、無機絶縁層及び第２の無機絶縁膜を貫通し積層された第１の半導体素子層及び第２の半導体素子層を電気的に接続する配線層を形成した後、第２の半導体素子層及び配線層上に樹脂層を形成する。次に、樹脂層に第２の保持基板を接着し、第１の基板より第２の保持基板側に第１の無機絶縁膜を剥離する。

なお、本発明において、半導体装置とは、半導体特性を利用することで機能しうる装置を指す。本発明を用いて半導体素子（トランジスタ、メモリ素子やダイオードなど）を含む回路を有する装置や、プロセッサ回路を有するチップなどの半導体装置を作製することができる。

低温プロセスで多層構造の半導体装置を作製することができる。また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。

積層する半導体素子層間に設けられる無機絶縁層が薄膜であるため、半導体層間に設ける無機絶縁層を貫通して形成される配線層も作製しやすく歩留まりや生産性を高くすることができる。従って、積層する半導体素子同士の電気的接続において、形状不良による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。

また、それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件（材料、膜厚及び素子構造）でそれぞれ特性の高い半導体素子層を形成することができる。従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、より高集積化、薄型化、及び小型化を付与することを目的とした半導体装置、及び半導体装置の作製方法を、図１乃至図４、及び図１０を用いて詳細に説明する。

本実施の形態における半導体装置は半導体素子層の積層による多層構造である。半導体素子層は作製時の基板より剥離され、他の半導体素子層上に絶縁層同士の接合によって積層される。なお、本明細書では半導体素子層が作製される基板を作製基板ともいう。従って、半導体素子層は作製基板に剥離層を介して形成される。本実施の形態では、２層の積層構造を有する半導体装置を例に示す。積層する上層及び下層の半導体素子層は積層構造を貫通する配線層によって電気的に接続する。

本実施の形態では、半導体装置の一例としてＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に関して説明する。

作製基板である絶縁表面を有する基板２００上に剥離層２０１を介して、無機絶縁膜２０２、トランジスタ２１１、絶縁膜２１２、絶縁膜２１３が設けられ、半導体素子層２５０が形成されている。トランジスタ２１１は薄膜トランジスタであり、ソース領域又はドレイン領域２０４ａ、２０４ｂ、ソース領域又はドレイン領域２０４ａ、２０４ｂより低濃度不純物領域である不純物領域２０５ａ、２０５ｂ、チャネル形成領域２０６、ゲート絶縁層２０７、ゲート電極層２０８、サイドウォール構造の絶縁層２０９ａ、２０９ｂを含む。ソース領域又はドレイン領域２０４ａ、２０４ｂはソース電極層又はドレイン電極層として機能する配線層２１０ａ、２１０ｂと接し、電気的に接続している。本実施の形態では、トランジスタ２１１はｎチャネル型薄膜トランジスタであり、ソース領域又はドレイン領域２０４ａ、２０４ｂ、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域である不純物領域２０５ａ、２０５ｂにｎ型を付与する不純物元素（例えばリン（Ｐ）やヒ素（Ａｓ）等）を含む。

半導体素子層２５０のトランジスタ２１１等によって生じる凹凸を平坦化するため、無機絶縁層２１４を形成する（図３（Ｂ）参照。）。無機絶縁層２１４に平坦化処理を行い、平坦化処理された無機絶縁層２１５を形成する（図３（Ｃ）参照。）。

平坦化処理された無機絶縁層２１５は、他基板で作製された半導体素子層との接合面となるため、本実施の形態では無機絶縁層２１５に活性化のためのプラズマ処理を行い、表面が改質処理された無機絶縁層２１６を形成する（図３（Ｄ）参照。）。以上の工程で下層となる半導体素子層２５０の接合前の工程が完了する。

一方、半導体素子層２５０上に積層する上層の半導体素子層２５１の作製工程を、図４を用いて説明する。

作製基板である絶縁表面を有する基板２２０上に剥離層２２１を介して、無機絶縁膜２２２、トランジスタ２３０、絶縁膜２２３、絶縁膜２２４が設けられ、半導体素子層２５１が形成されている。トランジスタ２３０は、トランジスタ２１１と同様な構成を有する薄膜トランジスタであるが、本実施の形態では、トランジスタ２１１と逆導電型のｐチャネル型薄膜トランジスタとする。従って、トランジスタ２３０は、ソース領域又はドレイン領域、ＬＤＤ領域である不純物領域にｐ型を付与する不純物元素（例えばボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等）を含む。

半導体素子層２５１上に樹脂層２３１を設け、粘着層２３２によって保持基板２３３を接着する（図４（Ｂ）参照。）。なお、本明細書において、粘着層とは、一時的に異種材料同士を接着する機能を有する膜をいい、粘着層は光又は熱により剥離可能なものとする。

剥離層２２１を用いて半導体素子層２５１を基板２２０より剥離する。よって半導体素子層２５１は、保持基板２３３側に設けられる（図４（Ｃ）参照。）。

なお、他の基板への転置工程は、基板と半導体素子層の間に剥離層及び絶縁層を形成し、剥離層及び絶縁層の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該半導体素子層を剥離する方法、耐熱性の高い基板と半導体素子層の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当該半導体素子層を剥離する方法、基板と半導体素子層の間に剥離層及び絶縁層を形成し、剥離層及び絶縁層の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化し、剥離層の一部を溶液やＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化膜において剥離する方法、素子形層が形成された基板を機械的に削除又は溶液やＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによるエッチングで除去する方法等を適宜用いることができる。また、剥離層として窒素、酸素や水素等を含む膜（例えば、水素を含む非晶質珪素膜、水素含有合金膜、酸素含有合金膜など）を用い、剥離層にレーザ光を照射して剥離層内に含有する窒素、酸素や水素をガスとして放出させ半導体素子層と基板との剥離を促進する方法を用いてもよい。

上記剥離方法を組み合わすことでより容易に転置工程を行うことができる。つまり、レーザ光の照射、ガスや溶液などによる剥離層へのエッチング、鋭いナイフやメスなどによる機械的な削除を行い、剥離層と半導体素子層とを剥離しやすい状態にしてから、物理的な力（機械等による）によって剥離を行うこともできる。

また、剥離層及び無機絶縁膜との界面に液体を浸透させて作製基板から半導体素子層を剥離してもよい。

半導体素子層２５１と剥離層２２１との間に形成される無機絶縁膜２２２に残存する剥離層２２１を除去し、無機絶縁膜２２２の平坦な面を露出する（図４（Ｄ）参照。）。凹凸形状に残存する剥離層２２１を無機絶縁膜２２２表面より除去することによって、無機絶縁膜２２２表面は平坦化されるが、さらに無機絶縁膜２２２表面に平坦化処理を行ってもよい。例えば、剥離層２２１としてタングステン膜を用いて、無機絶縁膜２２２表面に平坦化処理としてフッ化三塩素ガスによるエッチング処理などを行うことができる。

また、基板２２０上に剥離層２２１を形成後、無機絶縁膜２２２を成膜する前に、剥離層２２１に平坦化処理を行ってもよい。平坦化処理を行った剥離層２２１上に無機絶縁膜２２２を形成すると、剥離層２２１を除去することによって露出する無機絶縁膜２２２の表面の平坦性を高くすることができる。

平坦化処理としては、研磨処理やエッチング処理を行えばよく、勿論、研磨処理及びエッチング処理を両方行ってもよい。研磨処理としては、化学的機械研磨（ＣＭＰ）法や液体ジェット研磨法を用いることができる。エッチング処理としては、ウェットエッチング、ドライエッチング、またはその両方を適宜用いることができる。

またプラズマ処理によって平坦化処理を行ってもよい。例えば、逆スパッタリング法を用いることができる。逆スパッタリング法にて平坦化処理を行うと、無機絶縁膜や無機絶縁層の形成から平坦化までを同一装置内にて行うことができるため、スループットが向上し、好ましい。

逆スパッタリング法は、例えば、高真空のチャンバーに不活性ガス、例えばＡｒガスを導入し、被処理面に対して電界をかけることでプラズマ状態として行う。プラズマ中には電子とＡｒの陽イオンが存在し、陰極方向にＡｒの陽イオンが加速される。加速されたＡｒの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上すると考えられる。

露出された無機絶縁膜２２２は、他基板で作製された半導体素子層との接合面となるため、本実施の形態では、無機絶縁膜２２２に活性化のためのプラズマ処理を行い、表面が改質処理された無機絶縁膜２３４を形成する（図４（Ｅ）参照。）。以上の工程で上層となる半導体素子層２５１の接合前の工程が完了する。

基板上に無機絶縁膜を介して形成された半導体素子層は剥離層によって作製基板より剥離され、無機絶縁膜が露出する。露出した無機絶縁膜と下層の半導体素子層上に設けられた平坦な無機絶縁層とを接合し、下層の半導体素子層と上層の半導体素子層とを接合する。露出した無機絶縁膜２２２と下層の半導体素子層２５０上に設けられた平坦な無機絶縁層２１５の接合面は少なくともどちらか一方に活性化のためのプラズマ処理を行うことが好ましい。本実施の形態では、接合面両方にプラズマ処理を行う例を示す。

平坦化され、活性化のためのプラズマ処理を施された無機絶縁膜２３４と無機絶縁層２１６とを密着させることにより接合し、下層の半導体素子層２５０と上層の半導体素子層２５１とを積層する（図１（Ａ）参照。）。

表面を活性化するプラズマ処理によって、室温乃至４００℃の温度であっても異種材料間の接合を形成することが容易となる。従って低温プロセスで多層構造の半導体装置を作製することができる。また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。

また、無機絶縁膜２３４、無機絶縁層２１６、絶縁層において、接合を形成する面は、十分に清浄化しておくことが好ましい。なお、メガソニック洗浄などによって清浄化することができる。また、メガソニック洗浄後にオゾン水で洗浄し、有機物の除去と表面の親水性向上を行ってもよい。

この接合はファン・デル・ワールス力が作用しており、無機絶縁膜２３４と無機絶縁層２１６とを圧接することで水素結合により強固な接合を形成することが可能である。

圧接する際に、接合面の四隅の一ヶ所を１００ｋＰａ〜５０００ｋＰａの圧力で抑えると、接合面同士が近づき、ファン・デル・ワールス力から水素結合へ移行することができる。接合面内において一ヶ所の接合面が近接すると、隣接する接合面も近接し水素結合へ移行するため、接合面全域が水素結合へ移行することができる。

良好な接合を形成するために、表面を活性化する他の方法として、接合を形成する面に原子ビーム若しくはイオンビームを照射してもよい。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、ラジカル処理を行ってもよい。

また、無機絶縁膜２３４と無機絶縁層２１６との接合界面の接合強度を向上させるために、加熱処理を行うと好ましい。例えば、オーブンや炉などで７０℃〜３５０℃（例えば２００℃で２時間）の温度条件で熱処理を行うとよい。

また、無機絶縁膜２３４と無機絶縁層２１６との間に絶縁層を形成してもよい。絶縁層は無機絶縁膜２３４側、あるいは無機絶縁層側どちらか一方でもよいし、両方に形成してもよい。この場合、平坦化処理及び活性化のプラズマ処理は接合面となる絶縁層に行う。接合を形成する面に形成する絶縁層は平滑面を有し親水性表面を形成する。該絶縁層としては、酸化シリコン膜を用いることができる。酸化シリコン膜としては有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。

有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、トリメチルシラン（ＴＭＳ：（ＣＨ_３）_３ＳｉＨ）、テトラメチルシラン（化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン含有化合物を用いることができる。なお、原料ガスに有機シランを用いて化学気相成長法により酸化シリコン層を形成する場合、酸素を付与するガスを混合させることが好ましい。酸素を付与するガスとしては、酸素、亜酸化窒素、二酸化窒素等を用いることができる。さらに、アルゴン、ヘリウム、窒素又は水素等の不活性ガスを混合させてもよい。

また、接合を形成する面に形成する絶縁層として、モノシラン、ジシラン、又はトリシラン等のシランを原料ガスに用いて化学気相成長法により形成される酸化シリコン膜を適用することもできる。この場合も、酸素を付与するガスや不活性ガス等を混合させることが好ましい。また、半導体層と接合する絶縁層となる酸化シリコン膜は、塩素を含んでいてもよい。なお、本明細書において、化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法は、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法を範疇に含む。

その他、接合を形成する面に形成する絶縁層として、酸化性雰囲気下において熱処理することにより形成される酸化シリコン、酸素ラジカルの反応により成長する酸化シリコン、酸化性の薬液により形成されるケミカルオキサイドなどを適用することもできる。絶縁層として、シロキサン（Ｓｉ−Ｏ−Ｓｉ）結合を含む絶縁層を適用してもよい。また、前記有機シランガスと、酸素ラジカル又は窒素ラジカルとを反応させて絶縁層を形成してもよい。

無機絶縁膜、無機絶縁層、絶縁層において、接合を形成する面の表面は、算術平均粗さＲａが０．８ｎｍ未満、二乗平均平方根粗さＲｍｓが０．９ｎｍ未満が望ましく、Ｒａが０．４ｎｍ以下、Ｒｍｓが０．５ｎｍ以下がより望ましく、さらにはＲａが０．３ｎｍ以下、Ｒｍｓが０．４ｎｍ以下がより望ましい。例えば、Ｒａが０．２７ｎｍ、Ｒｍｓが０．３４ｎｍである。本明細書においてＲａは算術平均粗さであり、Ｒｍｓは二乗平均平方根粗さであり、測定範囲は２μｍ^２、又は１０μｍ^２である。

無機絶縁膜２３４と無機絶縁層２１６とを接合するに際し、接合を形成する面の一方若しくは双方に、好ましくは有機シランを原材料として成膜した酸化シリコン膜でなる絶縁層を設けると強固な接合を形成することができる。

次に、樹脂層２３１、粘着層２３２、及び保持基板２３３を半導体素子層２５０及び半導体素子層２５１積層より剥離し除去する（図１（Ｂ）参照。）。本実施の形態では、樹脂層２３１に水溶性樹脂を用い、樹脂層を溶解させて除去することによって粘着層２３２及び保持基板２３３を剥離する。樹脂層２３１には他の可溶性樹脂や可塑性樹脂なども用い、化学的、又は物理的に樹脂層２３１を半導体素子層２５１より剥離すればよい。

絶縁膜２２４、絶縁膜２２３、無機絶縁膜２３４、無機絶縁層２１６を貫通する開口（コンタクトホール）を形成し、トランジスタ２３０とトランジスタ２１１とを電気的に接続する配線層２３５を形成する（図１（Ｃ）参照。）。

半導体素子層２５１及び配線層２３５上に樹脂層２３６を形成し、樹脂層２３６上に可撓性基板２３７を設ける（図２（Ａ）参照。）。剥離層２０１を用いて基板２００を剥離し、除去する（図２（Ｂ）参照。）。無機絶縁膜２０２表面に残存する剥離層はエッチングなどによって除去し、平坦化してもよい。無機絶縁膜２０２を更に他の半導体素子層上に設けられた無機絶縁層と接合する場合は、平坦化することが好ましい。本実施の形態では、無機絶縁膜２０２と接して可撓性基板２３８を設け、多層構造の半導体素子層を封止する（図２（Ｃ）参照。）。可撓性基板は接着層によって接着して設けてもよい。

本実施の形態で作製した半導体装置は、可撓性基板上に設けることで、可撓性を有する半導体装置とすることができる。

なお、半導体素子層の多層構造において、最下層の半導体素子層を作製する基板より剥離せず、そのまま支持基板（封止基板）として用いる場合、最下層の半導体素子層と基板間に剥離層を設けなくてもよい。

作製基板である基板２００、２２０、保持基板２３３としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。

基板上で平坦化処理を行う場合、基板の平坦性が高い方が好ましいので、たわみの少なく平坦性の高い石英基板や、シリコン基板などの金属基板などを用いることが好ましい。逆に作製基板より剥離層を用いて半導体素子層を剥離する場合、形状が半導体素子層にあわせて変形しやすいフィルムやシートなどの可撓性基板を用いることが好ましい。作製基板より可撓性のフィルムに半導体素子層を一旦剥離して、再度平坦性が高くたわみにくい金属基板などに半導体素子を剥離し、接着してもよい。半導体装置の作製工程において、その行う工程に合わせて作製基板及び保持基板を適宜選択することができる。

可撓性基板２３７、２３８のような、可撓性基板（フレキシブルな基板ともいう）としては、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルスルホン）、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、ポリフタールアミド等からなる基板、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と、接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどを用いることができる。フィルムが被処理体と接着する際は、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を用いて接着する。フィルムの種類によって条件を選択し、加熱処理や加圧により接着することができる。また、基板に接着層が設けられていてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。

また、可撓性基板としては、プリプレグを用いることで、後に作製される半導体装置の点圧、線圧による破壊を防ぐことが可能である。プリプレグの代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、または炭素繊維等の繊維体に、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、フッ素樹脂等のマトリックス樹脂を有機溶剤で希釈したワニスを含浸させた後、乾燥して有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。

ゲート絶縁層、無機絶縁層、無機絶縁膜などを間に挟んで積層する下層の半導体層と上層の半導体層とは、該ゲート絶縁層、無機絶縁層、無機絶縁膜を貫通する配線層によって電気的に接続する。下層の半導体層と上層の半導体層とが重なって積層される場合、配線層は上層の半導体層を貫通して下層の半導体層と接して形成されてもよい。積層する半導体層が重なり合うように密に積層されると、より高集積化された半導体装置とすることができる。

下層の半導体層と上層の半導体層とが重なって積層する半導体装置の例を図１０（Ａ）（Ｂ）に示す。図１０（Ａ）において、下層の半導体素子であるトランジスタ２１１の半導体層のソース領域又はドレイン領域、及び上層の半導体素子であるトランジスタ２１１の半導体層のソース領域又はドレイン領域は重なって積層している。トランジスタ２１１及びトランジスタ２３０を電気的に接続する配線層２４０は、絶縁膜２２４、２２３、無機絶縁膜２３４、トランジスタ２３０の半導体層のソース領域又はドレイン領域、無機絶縁層２１６、及び絶縁膜２１３、２１２を貫通し、トランジスタ２１１の半導体層のソース領域又はドレイン領域に達して形成されている。

図１０（Ａ）のトランジスタ２１１の半導体層とトランジスタ２３０の半導体層とは一部重なるように形成する例であるが、図１０（Ｂ）に示すように同じマスクなどを用いて、半導体層同士をほぼ重ねて形成してもよい。半導体層同士が重なる領域が大きいほどより高集積化することはできる。図１０（Ｂ）の半導体装置においては、トランジスタ２１１とトランジスタ２３０とは絶縁層を介してほぼ同位置に重なるように積層している。トランジスタ２１１及びトランジスタ２３０を電気的に接続する配線層２４１も、絶縁膜２２４、２２３、無機絶縁膜２３４、トランジスタ２３０の半導体層のソース領域又はドレイン領域、無機絶縁層２１６、及び絶縁膜２１３、２１２を貫通し、トランジスタ２１１の半導体層のソース領域又はドレイン領域に達して形成されている。

本発明の半導体装置は、３次元的に半導体素子を積層し高集積化した構造を有するため、半導体素子は同一絶縁層に接して隣接して配置される他、上下方向に層間絶縁層を介して異なる絶縁層に接して積層することができる。従って、半導体装置における半導体素子の配置の自由度が広く、より高集積化、高性能化を達成することができる。半導体素子として電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。

剥離層２０１、２２１は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素、又は元素を主成分とする合金材料、又は前記元素を主成分とする化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。なお、ここでは、塗布法は、スピンコーティング法、液滴吐出法、ディスペンス法を含む。

剥離層２０１、２２１が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。又は、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。

剥離層２０１、２２１が積層構造の場合、好ましくは、１層目としてタングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成し、２層目として、タングステン、モリブデン又はタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物又は窒化酸化物を形成する。

剥離層２０１、２２１として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化物で形成される絶縁層を形成することで、タングステン層と絶縁層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。さらには、タングステンを含む層の表面を、熱酸化処理、酸素プラズマ処理、オゾン水等の酸化力の強い溶液での処理等を行ってタングステンの酸化物を含む層を形成してもよい。またプラズマ処理や加熱処理は、酸素、窒素、一酸化二窒素、一酸化二窒素単体、あるいは前記ガスとその他のガスとの混合気体雰囲気下で行ってもよい。これは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層を形成後、その上層に窒化珪素層、酸化窒化珪素層、窒化酸化珪素層を形成するとよい。

また、上記の工程によると、基板２００、２２０に接するように剥離層２０１、２２１を形成しているが、本発明はこの工程に制約されない。基板２００、２２０に接するように下地となる絶縁層を形成し、その絶縁層に接するように剥離層２０１、２２１を設けてもよい。

無機絶縁膜２０２、２２２は、スパッタリング法やプラズマＣＶＤ法、塗布法、印刷法等により、無機化合物を用いて単層又は積層で形成する。無機化合物の代表例としては、珪素酸化物又は珪素窒化物が挙げられる。珪素酸化物及び珪素窒化物の代表例としては、酸化珪素、酸化窒化珪素、窒化珪素、窒化酸化珪素等が該当する。なお、本明細書において酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。

さらには、無機絶縁膜２０２、２２２を積層構造としても良い。例えば、無機化合物を用いて積層してもよく、代表的には、酸化珪素、窒化酸化珪素、及び酸化窒化珪素を積層して形成しても良い。

トランジスタ２１１及びトランジスタ２３０が有する半導体層を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質（アモルファス、以下「ＡＳ」ともいう。）半導体、該非晶質半導体を光エネルギーや熱エネルギーを利用して結晶化させた多結晶半導体、或いは微結晶（セミアモルファス若しくはマイクロクリスタルとも呼ばれる。以下「ＳＡＳ」ともいう。）半導体などを用いることができる。半導体層はスパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等により成膜することができる。

微結晶半導体膜は、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する。柱状または針状結晶が基板表面に対して法線方向に成長している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ^−１よりも低周波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ^−１とアモルファスシリコンを示す４８０ｃｍ^−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。

この微結晶半導体膜は、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、または周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤ装置により形成することができる。代表的には、ＳｉＨ_４、Ｓｉ_２Ｈ_６、ＳｉＨ_２Ｃｌ_２、ＳｉＨＣｌ_３、ＳｉＣｌ_４、ＳｉＦ_４などの水素化珪素を水素で希釈して形成することができる。また、水素化珪素及び水素に加え、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して微結晶半導体膜を形成することができる。これらのときの水素化珪素に対して水素の流量比を５倍以上２００倍以下、好ましくは５０倍以上１５０倍以下、更に好ましくは１００倍とする。

アモルファス半導体としては、代表的には水素化アモルファスシリコン、結晶性半導体としては代表的にはポリシリコンなどがあげられる。ポリシリコン（多結晶シリコン）には、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリシリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを用いて、非晶質シリコンを結晶化させたポリシリコンなどを含んでいる。もちろん、前述したように、微結晶半導体又は半導体層の一部に結晶相を含む半導体を用いることもできる。

また、半導体の材料としてはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの単体のほかＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮ、ＳｉＧｅなどのような化合物半導体も用いることができる。また酸化物半導体である酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ_２）なども用いることができ、ＺｎＯを半導体層に用いる場合、ゲート絶縁層をＹ_２Ｏ_３、Ａｌ_２Ｏ_３、ＴｉＯ_２、それらの積層などを用いるとよく、ゲート電極層、ソース電極層、ドレイン電極層としては、ＩＴＯ、Ａｕ、Ｔｉなどを用いるとよい。また、ＺｎＯにＩｎやＧａなどを添加することもできる。

半導体層に、結晶性半導体層を用いる場合、その結晶性半導体層の作製方法は、種々の方法（レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する元素を用いた熱結晶化法等）を用いれば良い。また、ＳＡＳである微結晶半導体をレーザ照射して結晶化し、結晶性を高めることもできる。結晶化を助長する元素を導入しない場合は、非晶質珪素膜にレーザ光を照射する前に、窒素雰囲気下５００℃で１時間加熱することによって非晶質珪素膜の含有水素濃度を１×１０^２０ａｔｏｍｓ／ｃｍ^３以下にまで放出させる。これは水素を多く含んだ非晶質珪素膜にレーザ光を照射すると非晶質珪素膜が破壊されてしまうからである。

非晶質半導体層への金属元素の導入の仕方としては、当該金属元素を非晶質半導体層の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき非晶質半導体層の表面の濡れ性を改善し、非晶質半導体層の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。

また、非晶質半導体層を結晶化し、結晶性半導体層を形成する結晶化工程で、非晶質半導体層に結晶化を促進する元素（触媒元素、金属元素とも示す）を添加し、熱処理（５５０℃〜７５０℃で３分〜２４時間）により結晶化を行ってもよい。結晶化を助長（促進）する元素としては、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種又は複数種類を用いることができる。

結晶化を助長する元素を結晶性半導体層から除去、又は軽減するため、結晶性半導体層に接して、不純物元素を含む半導体層を形成し、ゲッタリングシンクとして機能させる。不純物元素としては、ｎ型を付与する不純物元素、ｐ型を付与する不純物元素や希ガス元素などを用いることができ、例えばリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、ボロン（Ｂ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、Ｋｒ（クリプトン）、Ｘｅ（キセノン）から選ばれた一種または複数種を用いることができる。結晶化を促進する元素を含む結晶性半導体層に、希ガス元素を含む半導体層を形成し、熱処理（５５０℃〜７５０℃で３分〜２４時間）を行う。結晶性半導体層中に含まれる結晶化を促進する元素は、希ガス元素を含む半導体層中に移動し、結晶性半導体層中の結晶化を促進する元素は除去、又は軽減される。その後、ゲッタリングシンクとなった希ガス元素を含む半導体層を除去する。

非晶質半導体層の結晶化は、熱処理とレーザ光照射による結晶化を組み合わせてもよく、熱処理やレーザ光照射を単独で、複数回行っても良い。

また、結晶性半導体層を、直接基板にプラズマ法により形成しても良い。また、プラズマ法を用いて、結晶性半導体層を選択的に基板に形成してもよい。

ゲート絶縁層２０７は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。ゲート絶縁層２０７は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。単結晶半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。例えば、亜酸化窒素（Ｎ_２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体層の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。さらに亜酸化窒素（Ｎ_２Ｏ）とシラン（ＳｉＨ_４）を導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化シリコン膜を形成してゲート絶縁層を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁層を形成することができる。

また、ゲート絶縁層２０７として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁層２０５に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。

ゲート電極層２０８は、ＣＶＤ法やスパッタ法、液滴吐出法などを用いて形成することができる。ゲート電極層は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｚｒ、Ｂａから選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、単層構造でも複数層の構造でもよく、例えば、窒化タングステン膜とモリブデン膜との２層構造としてもよいし、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。

ゲート電極層に可視光に対して透光性を有する透光性の材料を用いることもできる。透光性の導電材料としては、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、有機インジウム、有機スズ、酸化亜鉛等を用いることができる。また、酸化亜鉛（ＺｎＯ）を含むインジウム亜鉛酸化物（ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ））、酸化亜鉛（ＺｎＯ）、ＺｎＯにガリウム（Ｇａ）をドープしたもの、酸化スズ（ＳｎＯ_２）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物なども用いてもよい。

ゲート電極層を形成するのにエッチングにより加工が必要な場合、マスクを形成し、ドライエッチングまたはドライエッチングにより加工すればよい。ＩＣＰ（Ｉｎｄｕａｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することにより、電極層をテーパー形状にエッチングすることができる。なお、エッチング用ガスとしては、Ｃｌ_２、ＢＣｌ_３、ＳｉＣｌ_４もしくはＣＣｌ_４などを代表とする塩素系ガス、ＣＦ_４、ＳＦ_６もしくはＮＦ_３などを代表とするフッ素系ガス又はＯ_２を適宜用いることができる。

絶縁層２０９ａ、２０９ｂは、ゲート電極層、半導体層を覆う絶縁層を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって加工し自己整合的にサイドウォール構造の絶縁層２０９ａ、２０９ｂを形成すればよい。ここで、絶縁層について特に限定はなく、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。

本実施の形態では、シングルゲート構造を説明したが、ダブルゲート構造などのマルチゲート構造でもよい。この場合、半導体層の上方、下方にゲート電極層を設ける構造でも良く、半導体層の片側（上方又は下方）にのみ複数ゲート電極層を設ける構造でもよい。

また、トランジスタのソース領域及びドレイン領域にシリサイドを設ける構造としてもよい。シリサイドは半導体層のソース領域及びドレイン領域上に導電膜を形成し、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、露出されたソース領域及びドレイン領域の半導体層中の珪素と導電膜とを反応させて形成する。レーザ照射やランプによる光照射によってシリサイドを形成しても良い。シリサイドを形成する導電膜の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。

配線層２１０ａ、配線層２１０ｂ、配線層２３５は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、印刷法、電解メッキ法等により、所定の場所に選択的にソース電極層又はドレイン電極層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース電極層又はドレイン電極層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、Ｓｉ、Ｇｅ等の半導体又はその合金、若しくはその窒化物を用いて形成すればよい。また透光性の材料も用いることができる。

また、透光性の導電性材料であれば、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）を含むインジウム亜鉛酸化物（ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ））、酸化亜鉛（ＺｎＯ）、ＺｎＯにガリウム（Ｇａ）をドープしたもの、酸化スズ（ＳｎＯ_２）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。

絶縁膜２１２、２１３、２２３、２２４、無機絶縁層２１４は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウムその他の無機絶縁性材料を用いることができる。

積層する半導体素子（例えばＣＭＯＳ構造におけるｎチャネル型トランジスタとｐチャネル型トランジスタの積層順）の積層順は限定されず、導電型の種類も時自由に組み合わすことができる。積層するトランジスタは両方ｎ型であってもよく、両方ｐ型であってもよい。また同じ層に複数のトランジスタを設け、同じ層に導電型の異なるｎチャネル型トランジスタ及びｐチャネル型トランジスタを両方設けてもよい。

本実施の形態では２層の積層構造を示すが、より多層の積層構造としてもよい。複数の半導体素子は基板上に設けられた絶縁層と半導体層を接合することによって、積層することができる。

多層構造の例として３層の半導体素子層を積層する例を図１７に示す。図１７の半導体装置は、基板２７０側より、トランジスタ２６０を含む半導体素子層２７１、トランジスタ２６１を含む半導体素子層２７２、及びトランジスタ２６２を含む半導体素子層２７３の積層構造を有している。半導体素子層２７１、半導体素子層２７２、及び半導体素子層２７３は、３層を貫通する配線層２６８によって電気的に接続されている。配線層２６８は、トランジスタ２６０の配線層２６３、トランジスタ２６１の配線層２６４、及びトランジスタ２６２の配線層２６５に接して形成され、コンタクトホールである開口を埋めるように埋込配線層である配線層２６７ａを形成した後、埋込配線層上に引き回し配線層である配線層２６７ｂを形成した積層構造となっている。埋込配線層は、開口にバリアメタル膜やシード膜を形成しても良い。

配線層を形成するコンタクトホールが多層の積層構造にわたって形成される場合、コンタクトホールの側面がテーパー角度を複数有する場合がある。例えば、エッチング工程を複数の段階にわけてエッチングガスを変えて行う場合、そのエッチング条件によって開口のテーパー角や径などの形状が異なる場合がある。

従って、本発明を用いた本実施の形態では、低温プロセスで多層構造の半導体装置を作製することができる。また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。

積層する半導体素子層間に設けられる無機絶縁層が薄膜であるため、半導体層間に設ける無機絶縁層を貫通して形成される配線層も作製しやすく歩留まりや生産性を高くすることができる。従って、積層する半導体素子同士の電気的接続において、形状不良による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。

また、それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件（材料、膜厚及び素子構造）でそれぞれ特性の高い半導体素子層を形成することができる。従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。

従って、本発明の半導体装置は、３次元的に半導体素子を積層し高集積化した構造を有する。従って、半導体装置における半導体素子の配置の自由度が広く、より高集積化、高性能化を達成することができる。半導体素子としては電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。

（実施の形態２）
本実施の形態では、より高集積化、薄型化、及び小型化を付与することを目的とした半導体装置、及び半導体装置の作製方法においてメモリを有する半導体装置の一例に関して図面を用いて説明する。

本実施の形態の半導体装置はメモリにメモリセルアレイ及びメモリセルアレイを駆動する駆動回路部を有する。メモリセルアレイに設けられるメモリ素子及び制御用薄膜トランジスタは駆動電圧が高く電圧に対して高耐性を求められ、一方駆動回路部に設けられる薄膜トランジスタは高速動作を求められるため、メモリアルアレイの半導体素子層と駆動回路部の半導体素子層とを別々の基板で作製する。別々な基板で作製されたメモリアルアレイの半導体素子層と駆動回路部の半導体素子層とを、本発明を用いて積層して多層構造の半導体装置を作製する。

本実施の形態では、駆動回路部の半導体素子層を下層に、メモリアルアレイの半導体素子層を上層にして半導体装置を作製する。まず、下層の駆動回路部の半導体素子層の作製工程を図５及び図６を用いて説明する。

絶縁表面を有する作製基板である基板１００の上に剥離層１０１を形成し、剥離層１０１上に無機絶縁膜１０２を形成する。無機絶縁膜１０２は下地膜としても機能する。

次いで、無機絶縁膜１０２上に半導体膜を形成する。半導体膜は２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜すればよい。

本実施の形態では、無機絶縁膜１０２上に、非晶質半導体膜を形成し、非晶質半導体膜をレーザ結晶化させることによって結晶性半導体膜である半導体膜を形成する。

このようにして得られた半導体膜に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを選択的に行う。この不純物元素のドーピングは、結晶化工程の前の非晶質半導体膜に行ってもよい。非晶質半導体膜の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不純物の活性化も行うことができる。また、ドーピングの際に生じる欠陥等も改善することができる。

次に半導体膜を、マスクを用いて所望の形状に加工する。本実施の形態では半導体膜上に形成された酸化膜を除去した後、新たに酸化膜を形成する。そして、フォトマスクを作製し、フォトリソグラフィ法を用いた加工処理により、半導体層１０３、半導体層１０４を形成する。

駆動回路部に設けられる半導体層１０３、及び半導体層１０４の膜厚は、メモリセルアレイに設けられる半導体層より薄く、５ｎｍ以上３０ｎｍ以下、より好ましくは１０ｎｍ以上２０ｎｍ以下とすればよい。

半導体層を薄膜化することで、短チャネル効果を抑制しすることが可能となる。また、トランジスタのしきい値電圧を小さくすることが可能であり、低電圧駆動をすることができる。半導体層の端部には傾斜角（テーパー角）を設けてもよい。

エッチング加工は、プラズマエッチング（ドライエッチング）又はウェットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ_４、ＮＦ_３、Ｃｌ_２、ＢＣｌ_３、などのフッ素系又は塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスクを形成する必要はない。

半導体層上の酸化膜を除去し、半導体層１０３、半導体層１０４を覆うゲート絶縁層１０８を形成する（図５（Ａ）参照。）。ゲート絶縁層１０８はプラズマＣＶＤ法またはスパッタ法などを用いて形成することができる。駆動回路部に設けられる薄膜トランジスタのゲート絶縁層１０８の膜厚は、１ｎｍ以上１０ｎｍ以下、より好ましくは５ｎｍ程度とすればよい。ゲート絶縁層１０８の薄膜化すると、駆動回路部においてトランジスタを低電圧で高速に動作させる効果がある。

ゲート絶縁層１０８は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。ゲート絶縁層１０８は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。

また、ゲート絶縁層１０８として、高誘電率材料を用いても良い。ゲート絶縁層１０８に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。高誘電率材料としては、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどを用いることができる。また、プラズマ処理による固相酸化により酸化シリコン層を形成しても良い。

また、薄い酸化珪素膜の形成方法としては、ＧＲＴＡ法、ＬＲＴＡ法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い酸化珪素膜を形成することもできる。なお、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。

次いで、ゲート絶縁層１０８上にゲート電極層として用いる膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層して形成する。第１の導電膜及び第２の導電膜は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。第１の導電膜及び第２の導電膜はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、第１の導電膜及び第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。また、２層構造に限定されず、例えば、第１の導電膜として膜厚５０ｎｍのタングステン膜、第２の導電膜として膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、第３の導電膜として膜厚３０ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。本実施の形態では、第１の導電膜として窒化タンタルを膜厚３０ｎｍ形成し、第２の導電膜としてタングステン（Ｗ）を膜厚３７０ｎｍ形成する。

本実施の形態の駆動回路部に設けられる薄膜トランジスタは、メモリセルアレイに設けられる薄膜トランジスタよりチャネル長が短い方が好ましい。本実施の形態の駆動回路部に設けられる薄膜トランジスタのチャネル長は０．１μｍ〜１μｍが好ましい。

次に、半導体層１０４を覆うマスク１２１を形成する。マスク１２１、第１のゲート電極層１１２、第２のゲート電極層１１６をマスクとしてｐ型を付与する不純物元素１２０を添加し、ｐ型不純物領域１２２ａ、ｐ型不純物領域１２２ｂを形成する。本実施の形態では、不純物元素としてボロン（Ｂ）を用いる。ここでは、ｐ型不純物領域１２２ａ、ｐ型不純物領域１２２ｂにｐ型を付与する不純物元素が１×１０^２０〜５×１０^２１／ｃｍ^３程度の濃度で含まれるように添加する。また、半導体層１０３にチャネル形成領域１２３が形成される（図５（Ｃ）参照。）。

ｐ型不純物領域１２２ａ、ｐ型不純物領域１２２ｂは高濃度ｐ型不純物領域であり、ソース領域、ドレイン領域として機能する。

次に半導体層１０３を覆うマスク１２５を形成する。マスク１２５、第１のゲート電極層１１３、第２のゲート電極層１１７をマスクとしてｎ型を付与する不純物元素１２４を添加し、ｎ型不純物領域１２６ａを形成する。本実施の形態では、不純物元素としてリン（Ｐ）を用いる。ここでは、ｎ型不純物領域１２６ａ、ｎ型不純物領域１２６ｂにｎ型を付与する不純物元素が５×１０^１９〜５×１０^２０／ｃｍ^３程度の濃度で含まれるように添加する。また、半導体層１０４にチャネル形成領域１２９が形成される（図５（Ｄ）参照。）。

ｎ型不純物領域１２６ａ、ｎ型不純物領域１２６ｂは高濃度ｎ型不純物領域であり、ソース領域、ドレイン領域として機能する。

マスク１２５をＯ_２アッシングやレジスト剥離液により除去し、酸化膜も除去する。その後、ゲート電極層の側面を覆うように、絶縁膜、いわゆるサイドウォールを形成してもよい。サイドウォールは、プラズマＣＶＤ法や減圧ＣＶＤ（ＬＰＣＶＤ）法を用いて、珪素を有する絶縁膜により形成することができる。

不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。

次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、絶縁膜１６７と絶縁膜１６８との積層構造とする。絶縁膜１６７と絶縁膜１６８は、スパッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または３層以上の積層構造として用いても良い。

さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁膜１６７に含まれる水素により半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０度（℃）で１時間加熱処理を行う。

絶縁膜１６７、絶縁膜１６８としては他に窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。

次いで、レジストからなるマスクを用いて絶縁膜１６７、絶縁膜１６８、ゲート絶縁層１０８に半導体層に達するコンタクトホール（開口部）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによって、絶縁膜１６８、絶縁膜１６７、ゲート絶縁層１０８を除去し、ソース領域又はドレイン領域であるｐ型不純物領域１２２ａ、ｐ型不純物領域１２２ｂ、ｎ型不純物領域１２６ａ、ｎ型不純物領域１２６ｂに達する開口部を形成する。エッチングは、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。エッチング用ガスとしては、Ｃｌ_２、ＢＣｌ_３、ＳｉＣｌ_４もしくはＣＣｌ_４などを代表とする塩素系ガス、ＣＦ_４、ＳＦ_６もしくはＮＦ_３などを代表とするフッ素系ガス又はＯ_２を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。

開口部を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層である配線層１６９ａ、配線層１６９ｂ、配線層１７０ａ、配線層１７０ｂを形成する。また、配線層１６９ａ、配線層１６９ｂ、配線層１７０ａ、配線層１７０ｂと同じ工程で配線層１５４を形成する。配線層１５４は、後工程で上層の半導体素子層１５１と下層の半導体素子層１５０とを電気的に接続するための配線として機能する。配線層は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース電極層又はドレイン電極層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。本実施の形態では、チタン（Ｔｉ）を膜厚６０ｎｍ形成し、窒化チタン膜を膜厚４０ｎｍ形成し、アルミニウムを膜厚７００ｎｍ形成し、チタン（Ｔｉ）を膜厚２００ｎｍ形成して積層構造とし、所望な形状に加工する。

以上の工程で駆動回路部として、ｐ型不純物領域を有するｐチャネル型薄膜トランジスタである薄膜トランジスタ１７３、ｎチャネル型不純物領域を有するｎチャネル型薄膜トランジスタである薄膜トランジスタ１７４を有する半導体素子層１５０を作製することができる（図５（Ｅ）参照。）。

半導体素子層１５０の薄膜トランジスタ１７３、１７４等によって生じる凹凸を平坦化するため、無機絶縁層１４５を形成する（図６（Ａ）参照。）。無機絶縁層１４５に平坦化処理を行い、平坦化処理された無機絶縁層１４６を形成する（図６（Ｂ）参照。）。本実施の形態では、平坦化処理としてＣＭＰ法による研磨処理を行う。

平坦化処理された無機絶縁層１４６は、他基板で作製された半導体素子層との接合面となるため、本実施の形態では、無機絶縁層１４６に活性化のためのプラズマ処理を行い、表面が改質処理された無機絶縁層１４７とする（図６（ＣＤ）参照。）。以上の工程で下層となる半導体素子層１５０の接合前の工程が完了する。

次に、上層のメモリアルアレイの半導体素子層の作製工程を図７及び図８を用いて説明する。なお、駆動回路部の半導体素子層と同様な機能を有する部分には同様の材料及び工程を用いて形成すればよく、その繰り返しの説明は省略する。

絶縁表面を有する作製基板である基板１６０の上に剥離層１５８を形成し、剥離層１５８上に無機絶縁膜１５９を形成する。無機絶縁膜１５９は下地膜としても機能する。

次いで、無機絶縁膜１５９上に半導体膜を形成する。半導体膜は２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜すればよい。

本実施の形態では、無機絶縁膜１５９上に、非晶質半導体膜を形成し、非晶質半導体膜をレーザ結晶化させることによって結晶性半導体膜である半導体膜を形成する。

次に半導体膜を、マスクを用いて所望の形状に加工する。本実施の形態では半導体膜上に形成された酸化膜を除去した後、新たに酸化膜を形成する。そして、フォトマスクを作製し、フォトリソグラフィ法を用いた加工処理により、半導体層１０５、半導体層１０６を形成する。

メモリセルアレイに設けられる半導体層１０５及び半導体層１０６の膜厚は、駆動回路部に設けられる半導体層より厚く、２５ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下とすればよい。

エッチング加工は、プラズマエッチング（ドライエッチング）又はウェットエッチングのどちらを採用しても良い。

半導体層１０５、１０６上に絶縁膜１０７を形成する。絶縁膜１０７は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成すればよい。絶縁膜１０７は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁層を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。絶縁膜１０７は、電荷蓄積層１１１に電荷を注入するためのトンネル絶縁層として用いるので、このように丈夫であるものが好ましい。この絶縁膜１０７は１ｎｍ〜２０ｎｍ、好ましくは３ｎｍ〜６ｎｍの厚さに形成することが好ましい。

プラズマ処理により形成される好適な絶縁膜１０７の一例は、酸化雰囲気下のプラズマ処理により半導体層上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化珪素層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面からほぼ１ｎｍの深さに窒素を２０〜５０原子％の割合で含有した構造となる。

半導体層の代表例としての珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。

いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁層として信頼性の高いトンネル絶縁層を形成することができる。

電荷蓄積層１１１を絶縁膜１０７上に形成する。この電荷蓄積層１１１は、単層でもよいし、複数の層を積層して設けてもよい。

電荷蓄積層１１１としては、半導体材料または導電性材料の層または粒子で形成し浮遊ゲートとすることができる。半導体材料としては、シリコン、シリコンゲルマニウム等がある。シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる。さらには、リンがドープされたポリシリコンを用いることができる。導電性材料としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンなどの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。更には、上記半導体材料同士、導電性材料同士、または半導体材料及び導電性材料の積層構造としてもよい。例えば、シリコン層及びゲルマニウム層の積層構造としてもよい。

また、電荷蓄積層１１１として、絶縁性であり、電荷を保持するトラップを有する層で形成することもできる。このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された酸窒化珪素等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物等がある。

次に半導体層１０６を覆うマスク１６１を形成する。マスク１６１、第１のゲート電極層１１３、電荷蓄積層１１１をマスクとしてｎ型を付与する不純物元素１６３を添加し、ｎ型不純物領域１６２ａ、ｎ型不純物領域１６２ｂを形成する。本実施の形態では、不純物元素としてｎ型を付与する不純物元素であるリン（Ｐ）を用いる。ここでは、ｎ型不純物領域１６２ａ、ｎ型不純物領域１６２ｂに、ｎ型を付与する不純物元素が１×１０^１７〜５×１０^１８／ｃｍ^３程度の濃度で含まれるように添加する。

マスク１６１を除去し、絶縁膜１０７をエッチング加工して、絶縁層１１０を形成する。

半導体層１０６上の酸化膜を除去し、半導体層１０５、半導体層１０６、絶縁層１１０、電荷蓄積層１１１を覆うゲート絶縁層１０９を形成する。メモリセルアレイにおいてはゲート絶縁層１０９の膜厚が厚いと、薄膜トランジスタ及びメモリ素子の高電圧に対する耐性が高くすることができ、信頼性を高めることができる。

なお、半導体層１０５の上方に形成されたゲート絶縁層１０９は、後に完成するメモリ素子においてコントロール絶縁層として機能するが、半導体層１０６上に形成される薄膜トランジスタにおいてはゲート絶縁層として機能するために本明細書では、ゲート絶縁層１０９とよぶこととする。

本発明の半導体装置において、メモリセルアレイに設けられる薄膜トランジスタのゲート絶縁層１０９の膜厚は、５０ｎｍ以上１５０ｎｍ以下、より好ましくは６０ｎｍ以上８０ｎｍ以下とすればよい。

次いで、ゲート絶縁層１０９上にゲート電極層を形成する。本実施の形態では、第１の導電膜と第２の導電膜との積層を所望の形状に加工し、第１のゲート電極層１１４、第２のゲート電極層１１８、第１の制御ゲート電極層１１５、及び第２の制御ゲート電極層１１９を形成する（図７（Ｃ）参照。）。

本実施の形態では第１のゲート電極層、第２のゲート電極層（第１の制御ゲート電極層、第２の制御ゲート電極層）を垂直な側面を有して形成する例を示すが、本発明はそれに限定されず、第１のゲート電極層及び第２のゲート電極層（第１の制御ゲート電極層、第２の制御ゲート電極層）両方がテーパー形状を有していてもよいし、どちらか一方のゲート電極層（第１の制御ゲート電極層、第２の制御ゲート電極層）の一層のみがテーパー形状を有し、他方は異方性エッチングによって垂直な側面を有していてもよい。テーパー角度も積層するゲート電極層間で異なっていても良いし、同一でもよい。テーパー形状を有することによって、その上に積層する膜の被覆性が向上し、欠陥が軽減されるので信頼性が向上する。

ゲート電極層（及び制御ゲート電極層）を形成する際のエッチング工程によって、ゲート絶縁層１０８、１０９は多少エッチングされ、膜厚が減る（いわゆる膜減り）ことがある。

本実施の形態のメモリセルアレイに設けられる薄膜トランジスタのチャネル長の長さは１μｍ〜５μｍ（より好ましくは１μｍ〜３μｍ）が好ましい。

次に第１のゲート電極層１１４ａ、第２のゲート電極層１１８、第１の制御ゲート電極層１１５、及び第２の制御ゲート電極層１１９をマスクとしてｎ型を付与する不純物元素１６３を添加し、ｎ型不純物領域１６４ａ、ｎ型不純物領域１６４ｂ、ｎ型不純物領域１２７ａ、ｎ型不純物領域１２７ｂ、ｎ型不純物領域１２８ａ、ｎ型不純物領域１２８ｂを形成する。本実施の形態では、不純物元素としてリン（Ｐ）を用いる。ここでは、ｎ型不純物領域１２７ａ、ｎ型不純物領域１２７ｂ、ｎ型不純物領域１２８ａ、ｎ型不純物領域１２８ｂにｎ型を付与する不純物元素が５×１０^１９〜５×１０^２０／ｃｍ^３程度の濃度で含まれるように添加する。また、半導体層１０５にチャネル形成領域１３０、及び半導体層１０６にチャネル形成領域１３１が形成される（図７（Ｄ）参照。）。

ｎ型不純物領域１２７ａ、ｎ型不純物領域１２７ｂ、ｎ型不純物領域１２８ａ、ｎ型不純物領域１２８ｂは高濃度ｎ型不純物領域であり、ソース領域、ドレイン領域として機能する。一方、ｎ型不純物領域１６４ａ、ｎ型不純物領域１６４ｂは低濃度不純物領域であり、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域となる。

次いで、ゲート電極層、制御ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、絶縁膜１６５と絶縁膜１６６との積層構造とする。絶縁膜１６５と絶縁膜１６６は、スパッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または３層以上の積層構造として用いても良い。

さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。

次いで、レジストからなるマスクを用いて絶縁膜１６６、絶縁膜１６７、ゲート絶縁層１０９、絶縁層１１０に半導体層に達するコンタクトホール（開口部）を形成する。エッチングによって、絶縁膜１６６、絶縁膜１６７、ゲート絶縁層１０９、絶縁層１１０を除去し、ソース領域又はドレイン領域であるｎ型不純物領域１２７ａ、ｎ型不純物領域１２７ｂ、ｎ型不純物領域１２８ａ、ｎ型不純物領域１２８ｂに達する開口部を形成する。

開口部を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層である配線層１７１ａ、配線層１７１ｂ、配線層１７２ａ、配線層１７２ｂを形成する。

以上の工程でメモリセルアレイとしてｎ型不純物領域を有するメモリ素子１７５、ｎ型不純物領域を有するｎチャネル型薄膜トランジスタである薄膜トランジスタ１７６を有する半導体素子層１５１を作製することができる（図７（Ｅ）参照。）。

半導体素子層１５１上に樹脂層１４０を設け、粘着層１４１によって保持基板１４２を接着する（図８（Ａ）参照。）。

剥離層１５８を用いて半導体素子層１５１を基板１６０より剥離する。よって半導体素子層１５１は保持基板側に設けられる。半導体素子層１５１と剥離層１５８との間に形成される無機絶縁膜１５９に残存する剥離層１５８を除去し、無機絶縁膜１５９の平坦な面を露出する（図８（Ｂ）参照。）。凹凸形状に残存する剥離層１５８を無機絶縁膜１５９表面より除去することによって、無機絶縁膜１５９表面は平坦化されるが、さらに無機絶縁膜１５９表面に平坦化処理を行ってもよい。例えば、剥離層１５８としてタングステン膜を用いて、無機絶縁膜１５９表面に平坦化処理としてフッ化三塩素ガスによるエッチング処理などを行うことができる。

また、基板１６０上に剥離層１５８を形成後、無機絶縁膜１５９を成膜する前に、剥離層１５８に平坦化処理を行ってもよい。平坦化処理を行った剥離層１５８上に無機絶縁膜１５９を形成すると、剥離層１５８を除去することによって露出する無機絶縁膜１５９の表面の平坦性を高くすることができる。

平坦化処理としては、研磨処理やエッチング処理を行えばよく、勿論、研磨処理及びエッチング処理を両方行ってもよい。研磨処理としては、化学的機械研磨（ＣＭＰ）法や液体ジェット研磨法を用いることができる。エッチング処理としては、ウェットエッチング、ドライエッチング、またはその両方を適宜用いることができる。またプラズマ処理によって平坦化処理を行ってもよい。例えば、逆スパッタリング法を用いることができる。

露出された無機絶縁膜１５９は、他基板で作製された半導体素子層との接合面となるため、本実施の形態では無機絶縁膜１５９に活性化のためのプラズマ処理を行い、表面が改質処理された無機絶縁膜１４３を形成する（図８（Ｃ）参照。）。以上の工程で上層となる半導体素子層１５１の接合前の工程が完了する。

作製基板上に無機絶縁膜を介して形成された半導体素子層は剥離層によって作製基板より剥離され、無機絶縁膜が露出する。露出した無機絶縁膜と下層の半導体素子層上に設けられた平坦な無機絶縁層とを接合し、下層の半導体素子層と上層の半導体素子層とを接合する。露出した無機絶縁膜１４３と下層の半導体素子層１５０上に設けられた平坦な無機絶縁層１４７の接合面は少なくともどちらか一方にプラズマ処理を行い活性化すると好ましい。本実施の形態では、接合面両方にプラズマ処理を行う例を示す。

平坦化され、プラズマ処理を施された無機絶縁膜１４３と無機絶縁層１４７とを密着させることにより接合し、下層の半導体素子層１５０と上層の半導体素子層１５１とを積層する（図９（Ａ）参照。）。

表面を活性化するプラズマ処理によって、室温乃至４００℃の温度であっても異種材料間の接合を形成することが容易となる。従って低温プロセスで多層構造の半導体装置を作製することができる。また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。

次に、樹脂層１４０、粘着層１４１、及び保持基板１４２を半導体素子層１５０及び半導体素子層１５１積層より剥離し除去する。本実施の形態では、樹脂層１４０に水溶性樹脂を用い、樹脂層を溶解させて除去することによって粘着層１４１及び保持基板１４２を剥離する。樹脂層１４０には他の可溶性樹脂や可塑性樹脂なども用い、化学的、又は物理的に樹脂層１４０を半導体素子層１５１より剥離すればよい。

絶縁膜１６６、絶縁膜１６５、ゲート絶縁層１０９、無機絶縁膜１４３、無機絶縁層１４７を貫通する開口（コンタクトホール）を形成し、上層の薄膜トランジスタ１７６と配線層１５４とを電気的に接続する配線層１４８を形成する（図９（Ｂ）参照。）。配線層１４８により、上層のメモリアルアレイの半導体素子層１５１と下層の駆動回路部の半導体素子層１５０とを電気的に接続することができる。

半導体素子層１５１及び配線層１４８上に樹脂層１４９を形成し、樹脂層１４９上に可撓性基板１５５を設ける。剥離層１０１を用いて基板１００を剥離し、除去する。無機絶縁膜１０２表面に残存する剥離層はエッチングなどによって除去し、平坦化してもよい。無機絶縁膜１０２を更に他の半導体素子層上に設けられた無機絶縁層と接合する場合は、平坦化することが好ましい。本実施の形態では、無機絶縁膜１０２と接して可撓性基板１５６を設け、多層構造の半導体素子層を封止する（図９（Ｃ）参照。）。可撓性基板は接着層によって接着して設けてもよい。

本実施の形態で作製した半導体装置は、可撓性基板上に設けることで、可撓性を有する半導体装置とすることができる。

チャネル形成領域の膜厚が厚いとチャネル長が短い場合には、ソース−ドレイン間の電界の影響により、ゲート電圧がしきい値電圧以下のサブスレッショルド領域でチャネル形成領域中の下側を電流が流れる。そのため、サブスレッショルド値が上昇し、しきい値電圧が低下する。チャネル形成領域の膜厚を薄くすることにより、チャネル形成領域中の下側の電流が流れる経路が遮断されるために、漏れ電流が抑えられる。そのため、サブスレッショルド値の上昇が抑えられ、しきい値電圧の低下も抑えられる。そのため、チャネル形成領域の膜厚を薄くすることにより、チャネル長の短い領域でのしきい値電圧のマイナスシフトが抑えられ、かつ、サブスレッショルド値が小さい薄膜トランジスタを作製することができる。

駆動回路部の半導体素子層における薄膜トランジスタ１７３、１７４の半導体層の薄膜化は、チャネル形成領域の全域を空乏層化するように作用し、短チャネル効果を抑制することができる。また、薄膜トランジスタのしきい値電圧を小さくすることができる。それにより、駆動回路部に設けられた薄膜トランジスタにおいて、微細化と高性能化を実現することができる。よって、半導体装置の低電圧駆動が可能となり低消費電力化を実現することができる。また、薄膜トランジスタは、半導体層（又は、さらにゲート絶縁層も）を薄膜化することによって、微細化できるため、駆動回路部及び制御回路部の面積の縮小が可能となり、半導体装置をより小型化することができる。

一方、メモリセルアレイに設けられたメモリ素子１７５、薄膜トランジスタ１７６は、半導体層（又は、さらにゲート絶縁層も）を駆動回路部と比べ厚く保つことによって、駆動電圧に対する耐圧性が高くすることができる、高信頼性とすることができる。

それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件（材料、膜厚及び素子構造）でそれぞれ特性の高い半導体素子層を形成することができる。従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。

本発明を用いた本実施の形態では、低温プロセスで多層構造の半導体装置を作製することができる。また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。

積層する半導体素子層間に設けられる無機絶縁層が薄膜であるため、半導体層間に設ける無機絶縁層を貫通して形成される配線層も作製しやすく歩留まりや生産性を高くすることができる。従って、積層する半導体素子同士の電気的接続において、形状不良による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。

従って、本発明の半導体装置は、３次元的に半導体素子を積層し高集積化した構造を有する。従って、半導体装置における半導体素子の配置の自由度が広く、より高集積化、高性能化を達成することができる。半導体素子としては電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。

（実施の形態３）
本実施の形態では、より高集積化、薄型化、及び小型化を付与することを目的とした半導体装置の例について説明する。詳しくは半導体装置の一例として、マイクロプロセッサ及び非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について説明する。

図１５は半導体装置の一例として、マイクロプロセッサ５００の一例を示す。このマイクロプロセッサ５００は、上記実施の形態に係る半導体装置により製造されるものである。このマイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ５０９、及びメモリインターフェース５１０（ＲＯＭ Ｉ／Ｆ）を有している。

バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、レジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図１５に示すマイクロプロセッサ５００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。

マイクロプロセッサ５００において、演算回路５０１及び演算回路用制御部５０２は半導体素子層５５１に形成されており、レジスタ５０６及びレジスタ制御部５０７は半導体素子層５５２に形成されており、命令解析部５０３、割り込み制御部５０４、タイミング制御部５０５、及びバスインターフェース５０８は半導体素子層５５３に形成されており、ＲＯＭ５０９及びＲＯＭインターフェース５１０は半導体素子層５５４に形成されている。本発明を用いて、別々の作製基板において形成された半導体素子層５５１、半導体素子層５５２、半導体素子層５５３、及び半導体素子層５５４が多層構造に積層され、積層を貫通する配線層によって電気的に接続されている。

それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件（材料、膜厚及び素子構造）でそれぞれ特性の高い半導体素子層を形成することができる。従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。

次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１６を参照して説明する。図１６は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、インターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。

このような構成のＲＦＣＰＵ５１１の動作は概略以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９はＲＦＣＰＵ５１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ５１１を構成する絶縁表面を有する基板に取り付けられていれば良い。

リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路５１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路５２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ５２３は、電源電圧又は中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。

アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。中央処理ユニット５２５は、インターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。インターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。

中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット５２５が実行する方式を適用することができる。

ＲＦＣＰＵ５１１において、共振回路５１４、定電圧回路５１６、整流回路５１５、復調回路５１９、変調回路５２０、リセット回路５１７、発振回路５１８、電源管理回路５３０、容量部５２９、及びアンテナ５２８は半導体素子層５６１に形成されており、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、ＣＰＵ５２５、ＲＡＭ５２６、及びＲＯＭ５２７は半導体素子層５６２に形成されている。本発明を用いて、別々の作製基板において形成された半導体素子層５６１、及び半導体素子層５６２が多層構造に積層され、積層を貫通する配線層によって電気的に接続されている。

それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件（材料、膜厚及び素子構造）でそれぞれ特性の高い半導体素子層を形成することができる。従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。

また、半導体装置において回路や構造の変更を行いたい場合、各半導体素子層毎で対応することができるため、半導体装置の設計において非常に広い選択性を有することができる。

（実施の形態４）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。

本実施の形態で示す半導体装置の上面構造の一例について、図１２を参照して説明する。図１２に示す半導体装置２１８０は、メモリ部やロジック部を構成する複数のトランジスタ等の素子が設けられた薄膜集積回路２１３１と、アンテナとして機能する導電層２１３２を含んでいる。アンテナとして機能する導電層２１３２は、薄膜集積回路２１３１に電気的に接続されている。薄膜集積回路２１３１には、上記実施の形態１で示したトランジスタを適用することができる。

また、図１３（Ａ）、（Ｂ）に図１２の断面の模式図を示す。アンテナとして機能する導電層２１３２は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態で示した電界効果トランジスタと同様に作製することのできるＣＭＯＳ構造２１４０、２１４１の上方に、絶縁層２１３０を介してアンテナとして機能する導電層２１３２を設けることができる（図１３（Ａ）参照）。他にも、アンテナとして機能する導電層２１３２を基板２１３３に別に設けた後、当該基板２１３３及び薄膜集積回路２１３１を、導電層２１３２が間に位置するように貼り合わせて設けることができる（図１３（Ｂ）参照）。図１３（Ｂ）では、絶縁層２１３０上に設けられた導電層２１３６とアンテナとして機能する導電層２１３２とが、接着性を有する樹脂２１３５中に含まれる導電性粒子２１３４を介して電気的に接続されている例を示す。

本実施の形態で示す半導体装置の断面構造を図１３（Ａ）（Ｂ）に示す。ＣＭＯＳ構造２１４０、２１４１、２１４２、２１４３に含まれるトランジスタは、サイドウォール構造の側壁絶縁層を有しており、半導体層にチャネル形成領域と高濃度不純物領域であるソース領域及びドレイン領域との間に低濃度不純物領域を含んでいる。ＣＭＯＳ構造２１４０、２１４１は積層する下層のトランジスタと上層のトランジスタとによって形成されており、ＣＭＯＳ構造２１４２、２１４３は同じ無機絶縁膜に接して並列して形成されたトランジスタによって形成され、ＣＭＯＳ構造２１４２及びＣＭＯＳ構造２１４３が積層する例である。本実施の形態における半導体装置は半導体素子層の積層による多層構造である。作製基板上に無機絶縁膜を介して形成された半導体素子層は剥離層によって作製基板より剥離され、無機絶縁膜が露出する。露出した無機絶縁膜と下層の半導体素子層上に設けられた平坦な無機絶縁層とを接合し、下層の半導体素子層と上層の半導体素子層とを接合する。露出した無機絶縁膜と下層の半導体素子層上に設けられた平坦な無機絶縁層の接合面は少なくともどちらか一方は活性化のためのプラズマ処理を行うことが好ましい。本実施の形態では、接合面両方にプラズマ処理を行う例を示す。

従って、本発明を用いた本実施の形態では、低温プロセスで多層構造の半導体装置を作製することができる。また半導体素子層間を接着するために、接着剤などの有機材料を用いず、半導体素子層間を薄膜の無機絶縁層及び無機絶縁膜で接合するため、半導体装置を薄型化、小型化することができる。

積層する半導体素子層間に設けられる無機絶縁層が薄膜であるため、半導体層間に設ける無機絶縁層を貫通して形成される配線層も作製しやすく歩留まりや生産性を高くすることができる。従って、積層する半導体素子同士の電気的接続において、形状不良による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。

また、それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件（材料、膜厚及び素子構造）でそれぞれ特性の高い半導体素子層を形成することができる。従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。

従って、本発明の半導体装置は、３次元的に半導体素子を積層し高集積化した構造を有する。従って、半導体装置における半導体素子の配置の自由度が広く、より高集積化、高性能化を達成することができる。半導体素子としては電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。

なお、本実施の形態では、アンテナとして機能する導電層２１３２をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層２１３２の形状を適宜決めればよい。

例えば、半導体装置２１８０における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナまたはリボン型の形状）等に形成することができる。また、アンテナとして機能する導電層２１３２の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。

アンテナとして機能する導電層２１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。

例えば、スクリーン印刷法を用いてアンテナとして機能する導電層２１３２を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の微粒子）を用いる場合、１５０℃乃至３００℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。

本発明を適用した半導体装置は高集積化が実現できる。よって、本実施の形態で示すような非接触でデータの入出力が可能で、且つ小型な半導体装置とした場合に有効である。

（実施の形態５）
本実施の形態では、上述した本発明を用いて形成された非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。

半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図１４（Ａ）参照。）。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。

次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。

このように、通信装置から半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号を通信装置で受信することによって、半導体装置のデータを読み取ることが可能となる。

また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。

半導体装置８００において、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路、及びアンテナは半導体素子層８０１に形成されており、コード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０、及び出力ユニット回路９４０を含む制御回路８７０は半導体素子層８０２に形成されており、記憶回路８８０は半導体素子層８０３に形成されている。本発明を用いて、別々の作製基板において形成された半導体素子層８０１、半導体素子層８０２、及び半導体素子層８０３が多層構造に積層され、積層を貫通する配線層によって電気的に接続されている。

それぞれ他基板に別工程によって作製された半導体素子層を積層して集積化するため、他層の半導体素子層の作製条件に影響を受けず、最適化された条件（材料、膜厚及び素子構造）でそれぞれ特性の高い半導体素子層を形成することができる。従って、複数の半導体素子の多層構造を有する半導体装置も高性能化することができる。

次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、通信装置３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１４（Ｂ））。品物３２２０が含む半導体装置３２３０に通信装置３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、通信装置３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１４（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、本発明に係る半導体装置は低消費電力化及び高集積化を実現できるため、品物に設ける半導体装置を小型化することが可能である。

以上の様に、本発明の半導体装置の適用範囲は極めて広く、広い分野の電子機器に用いることが可能である。

（実施の形態６）
本発明によりプロセッサ回路を有するチップ（以下、プロセッサチップ、無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１１を用いて説明する。

紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサ回路を有するチップ１９０を設けることができる（図１１（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ１９１を設けることができる（図１１（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路を有するチップ１９７を設けることができる（図１１（Ｃ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサ回路を有するチップ１９３を設けることができる（図１１（Ｄ）参照）。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ１９４を設けることができる（図１１（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指、プロセッサ回路を有するチップ１９５を設けることができる（図１１（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ１９６を設けることができる（図１１（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。

このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。

このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。

なお、本実施の形態は、上記実施の形態１乃至５と適宜組み合わせて実施することが可能である。

本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の作製方法を説明する図。 本発明の半導体装置の適用例を説明する図。 本発明の半導体装置を説明する図。 本発明の半導体装置を説明する図。 本発明の半導体装置の適用例を説明する図。 本発明の半導体装置により得られるマイクロプロセッサの構成を示すブロック図。 本発明の半導体装置により得られるＲＦＣＰＵの構成を示すブロック図。 本発明の半導体装置の作製方法を説明する図。

Claims (9)

1. 第１の基板上に第１の剥離層を形成し、前記第１の剥離層上に第１の無機絶縁膜を形成し、前記第１の無機絶縁膜上に第１の半導体素子層を形成し、
   前記第１の半導体素子層上に無機絶縁層を形成し、
   前記無機絶縁層を平坦化処理し、
   第２の基板上に第２の剥離層を形成し、前記第２の剥離層上に第２の無機絶縁膜を形成し、前記第２の無機絶縁膜上に第２の半導体素子層を形成し、
   前記第２の半導体素子層に保持基板を接着し、前記第２の半導体素子層、及び前記第２の無機絶縁膜を第２の基板より剥離し、
   前記第２の無機絶縁膜に残存する前記第２の剥離層を除去し前記第２の無機絶縁膜を露出し、
   前記平坦化処理された無機絶縁層と前記露出された第２の無機絶縁膜とを接合して、前記第１の半導体素子層と前記第２の半導体素子層とを前記無機絶縁層及び前記第２の無機絶縁膜を介して積層することを特徴とする半導体装置の作製方法。
2. 第１の基板上に第１の剥離層を形成し、前記第１の剥離層上に第１の無機絶縁膜を形成し、前記第１の無機絶縁膜上に第１の半導体素子層を形成し、
   前記第１の半導体素子層上に無機絶縁層を形成し、
   前記無機絶縁層を平坦化処理し、
   第２の基板上に第２の剥離層を形成し、前記第２の剥離層上に第２の無機絶縁膜を形成し、前記第２の無機絶縁膜上に第２の半導体素子層を形成し、
   前記第２の半導体素子層に保持基板を接着し、前記第２の半導体素子層、及び前記第２の無機絶縁膜を第２の基板より剥離し、
   前記第２の無機絶縁膜に残存する前記第２の剥離層を除去し前記第２の無機絶縁膜を露出し、
   前記平坦化処理された無機絶縁層と前記露出された第２の無機絶縁膜とを接合して、前記第１の半導体素子層と前記第２の半導体素子層とを前記無機絶縁層及び前記第２の無機絶縁膜を介して積層し、
   前記保持基板を前記第２の半導体素子層より剥離し、
   前記無機絶縁層及び前記第２の無機絶縁膜を貫通し前記積層された第１の半導体素子層及び第２の半導体素子層を電気的に接続する配線層を形成することを特徴とする半導体装置の作製方法。
3. 第１の基板上に第１の剥離層を形成し、前記第１の剥離層上に第１の無機絶縁膜を形成し、前記第１の無機絶縁膜上に第１の半導体素子層を形成し、
   前記第１の半導体素子層上に無機絶縁層を形成し、
   前記無機絶縁層を平坦化処理し、
   第２の基板上に第２の剥離層を形成し、前記第２の剥離層上に第２の無機絶縁膜を形成し、前記第２の無機絶縁膜上に第２の半導体素子層を形成し、
   前記第２の半導体素子層に第１の保持基板を接着し、前記第２の半導体素子層、及び前記第２の無機絶縁膜を第２の基板より剥離し、
   前記第２の無機絶縁膜に残存する前記第２の剥離層を除去し前記第２の無機絶縁膜を露出し、
   前記平坦化処理された無機絶縁層と前記露出された第２の無機絶縁膜とを接合して、前記第１の半導体素子層と前記第２の半導体素子層とを前記無機絶縁層及び前記第２の無機絶縁膜を介して積層し、
   前記第１の保持基板を前記第２の半導体素子層より剥離し、
   前記無機絶縁層及び前記第２の無機絶縁膜を貫通し前記積層された第１の半導体素子層及び第２の半導体素子層を電気的に接続する配線層を形成し、
   前記第２の半導体素子層及び前記配線層上に樹脂層を形成し、
   前記樹脂層に第２の保持基板を接着し、前記第１の基板より前記第１の無機絶縁膜を剥離することを特徴とする半導体装置の作製方法。
4. 請求項１乃至３のいずれか一項において、前記平坦化処理された無機絶縁層及び前記露出された第２の無機絶縁膜の少なくとも一方をプラズマ処理することを特徴とする半導体装置の作製方法。
5. 請求項１乃至４のいずれか一項において、前記露出された第２の無機絶縁膜に平坦化処理を行うことを特徴とする半導体装置の作製方法。
6. 請求項１乃至５のいずれか一項において、前記第２の剥離層を形成後平坦化処理し、前記平坦化処理した第２の剥離層上に前記第２の無機絶縁膜を形成することを特徴とする半導体装置の作製方法。
7. 請求項１乃至６のいずれか一項において、前記平坦化処理として研磨処理を行うことを特徴とする半導体装置の作製方法。
8. 請求項１乃至６のいずれか一項において、前記平坦化処理としてエッチング処理を行うことを特徴とする半導体装置の作製方法。
9. 請求項１乃至８のいずれか一項において、前記第１の半導体素子層及び前記第２の半導体素子層に含まれる半導体素子が、一方はトランジスタであり、他方は記憶素子であることを特徴とする半導体装置の作製方法。

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