[go: up one dir, main page]

JP2016187032A - 半導体装置および電子機器 - Google Patents

半導体装置および電子機器 Download PDF

Info

Publication number
JP2016187032A
JP2016187032A JP2016051876A JP2016051876A JP2016187032A JP 2016187032 A JP2016187032 A JP 2016187032A JP 2016051876 A JP2016051876 A JP 2016051876A JP 2016051876 A JP2016051876 A JP 2016051876A JP 2016187032 A JP2016187032 A JP 2016187032A
Authority
JP
Japan
Prior art keywords
insulator
transistor
conductor
layer
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2016051876A
Other languages
English (en)
Inventor
宮入　秀和
Hidekazu Miyairi
秀和 宮入
優一 佐藤
Yuichi Sato
優一 佐藤
裕治 淺野
Yuji Asano
裕治 淺野
哲紀 丸山
Yoshiki Maruyama
哲紀 丸山
達也 大貫
tatsuya Onuki
達也 大貫
修平 長塚
Shuhei Nagatsuka
修平 長塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016187032A publication Critical patent/JP2016187032A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/08—Manufacture or treatment characterised by using material-based technologies using combinations of technologies, e.g. using both Si and SiC technologies or using both Si and Group III-V technologies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10W20/074—
    • H10W20/076—
    • H10W20/084—
    • H10W20/096—
    • H10W20/20—
    • H10W20/2134—
    • H10W20/40—
    • H10W20/42—
    • H10W20/425—
    • H10W20/43—
    • H10W20/4441—
    • H10W20/47—
    • H10W20/496—
    • H10W20/063—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electroluminescent Light Sources (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Non-Volatile Memory (AREA)
  • Plasma & Fusion (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】優れた電気特性を有する半導体装置を提供する。または安定した電気特性を有する半導体装置を提供する。【解決手段】第１のトランジスタと、第２のトランジスタと、第１の絶縁体と、第２の絶縁体と、第１の配線と、第１のプラグと、を有し、第１のトランジスタは、シリコンを有し、第２のトランジスタは、酸化物半導体を有し、第１の絶縁体は、第１のトランジスタ上に位置し、第２の絶縁体は、第１の絶縁体上に位置し、第２のトランジスタは、第２の絶縁体上に位置し、第１の配線は、第２の絶縁体上および第１のプラグ上に位置し、第１のトランジスタと第２のトランジスタは、第１の配線および第１のプラグを介して電気的に接続し、第１の配線は、水素透過性が低く、第２の絶縁体は、第１の絶縁体と比較して水素の透過性が低い半導体装置である。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、電極、装置、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、鏡像装置、記憶装置またはプロセッサに関する。または、電極、半導体、半導体装置、表示装置、発光装置、照明装置、蓄電装置、鏡像装置、記憶装置またはプロセッサの製造方法に関する。または、電極、半導体装置、表示装置、発光装置、照明装置、蓄電装置、鏡像装置、記憶装置またはプロセッサの駆動方法に関する。
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
ここで、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタの、リーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
特開２０１２−２５７１８７号公報
本発明の一態様は、優れた電気特性を有する半導体装置を提供することを課題の一とする。または、本発明の一態様は、安定した電気特性を有する半導体装置を提供することを課題の一とする。または、本発明の一態様は、絶縁体への導電体の埋め込み方法を提供することを課題の一とする。または、本発明の一態様は、微細化された半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、歩留まりの高い半導体装置を提供することを課題の一とする。
または、本発明の一態様は、微細化された半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、歩留まりの高い装置の作製方法を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１の絶縁体と、第２の絶縁体と、第１の配線と、第１のプラグと、を有し、第１のトランジスタは、シリコンを有し、第２のトランジスタは、酸化物半導体を有し、第１の絶縁体は、第１のトランジスタ上に位置し、第２の絶縁体は、第１の絶縁体上に位置し、第２のトランジスタは、第２の絶縁体上に位置し、第１の配線は、第２の絶縁体上および第１のプラグ上に位置し、第１のトランジスタと第２のトランジスタは、第１の配線および第１のプラグを介して電気的に接続し、第１の配線は、水素透過性が低く、第２の絶縁体は、第１の絶縁体と比較して水素の透過性が低い半導体装置である。
または、本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１の絶縁体と、第２の絶縁体と、第１の配線と、第１のプラグと、を有し、第１のトランジスタは、シリコンを有し、第２のトランジスタは、酸化物半導体を有し、第１の絶縁体は、第１のトランジスタ上に位置し、第２の絶縁体は、第１の絶縁体上に位置し、第２のトランジスタは、第２の絶縁体上に位置し、第１の配線は、第２の絶縁体上および第１のプラグ上に位置し、第１のトランジスタと第２のトランジスタは、第１の配線および第１のプラグを介して電気的に接続し、第１の配線および第１のプラグは、水素透過性が低く、第２の絶縁体は、第１の絶縁体と比較して水素の透過性が低い半導体装置である。
また、上記構成において、第１の配線は、窒化タンタルを有することが好ましい。また、上記構成において、第１のプラグは、窒化タンタルを有することが好ましい。また、上記構成において、第１の配線または第１のプラグの少なくとも一方は、銅の透過性が低いことが好ましい。
また、上記構成において、第１の配線または第１のプラグの少なくとも一方は、窒化タンタルと、タンタルとが積層された構造を有することが好ましい。または、窒化チタンと、タンタルとが積層された構造を有することが好ましい。
また、上記構成において、第２の絶縁体は、酸化アルミニウムおよび酸化ハフニウムのうち、少なくとも一方を有することが好ましい。
または、本発明の一態様は、上記に記載のいずれか一の半導体装置が搭載された電子機器である。
本発明の一態様により、優れた電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、安定した電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、絶縁体への導電体の埋め込み方法を提供することができる。また、本発明の一態様により、微細化された半導体装置を提供することができる。また、本発明の一態様により、信頼性の高い半導体装置を提供することができる。また、本発明の一態様により、歩留まりの高い半導体装置を提供することができる。
また、本発明の一態様により、微細化された半導体装置の作製方法を提供することができる。また、本発明の一態様により、信頼性の高い装置の作製方法を提供することができる。また、本発明の一態様により、歩留まりの高い装置の作製方法を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る容量素子の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る回路図。 本発明の一態様に係る回路図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す上面図。 本発明の一態様に係る半導体装置の一例を示す上面図。 本発明の一態様に係る半導体装置の一例を示す斜視図。 本発明の一態様に係る半導体装置の一例を示す上面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る酸化物半導体を有する領域のバンド図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 実施の形態に係る、ＣＰＵの構成例。 実施の形態に係る、記憶素子の回路図。 実施の形態に係る、ＲＦタグの構成例。 実施の形態に係る、ＲＦタグの使用例。 実施の形態に係る、表示装置の上面図及び回路図。 電子機器の一例を説明する図。 撮像装置の一例を説明する図。 撮像装置の一例を説明する図。 撮像装置の一例を説明する図。 画素の構成例を説明する図。 画素の構成例を説明する図。 撮像装置の一例を示す回路図。 撮像装置の構成例を示す断面図。 撮像装置の構成例を示す断面図。 ＴＤＳ分析結果。 ＳＩＭＳ分析結果。 ＳＩＭＳ分析結果。 ＣＰＵのレイアウトの一例。 記憶装置のレイアウトの一例。 撮像装置のレイアウトの一例。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。なお、異なる符合の構成要素の記載を参照する場合、参照された構成要素の厚さ、組成、構造または形状などについての記載を適宜用いることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、明細書において、半導体と記載する場合、酸化物半導体と読み替えることができる。半導体としては、ほかにもシリコン、ゲルマニウムなどの第１４族半導体、炭化シリコン、ケイ化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミウムなどの化合物半導体、および有機半導体を用いることができる。
なお、本明細書において、装置とは例えば、半導体装置、表示装置、発光装置、照明装置、蓄電装置、鏡像装置、記憶装置、電気光学装置などの装置を指す場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の一例を示す。
［半導体装置］
図１は、半導体装置５００の断面図の一例を示す。図２は、図１に示すＡ１−Ａ２方向と概略垂直な断面の一例を示す。図１に示す半導体装置５００は、層６２７乃至層６３１の５つの層を有する。層６２７はトランジスタ４９１乃至トランジスタ４９３を有する。層６２９はトランジスタ４９０を有する。
＜層６２７＞
層６２７は、基板４００と、基板４００上のトランジスタ４９１乃至トランジスタ４９３と、トランジスタ４９１等の上の絶縁体４６４と、プラグ５４１等のプラグを有する。プラグ５４１等は例えばトランジスタ４９１等のゲート電極、ソース電極またはドレイン電極等に接続する。プラグ５４１は、絶縁体４６４に埋め込まれるように形成されることが好ましい。
トランジスタ４９１乃至トランジスタ４９３の詳細については、後述する。
絶縁体４６４として例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体４６４はスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法などにより形成することができる。特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
また、絶縁体４６４として、炭化窒化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｏｎｉｔｒｉｄｅ）、酸化炭化シリコン（ｓｉｌｉｃｏｎ ｏｘｙｃａｒｂｉｄｅ）などを用いることができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、ＢＰＳＧ等は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセスキオキサン）等を塗布法を用いて形成してもよい。
絶縁体４６４は単層でもよく、複数の材料を積層して用いてもよい。
ここで、図１には絶縁体４６４を絶縁体４６４ａと、絶縁体４６４ａ上の絶縁体４６４ｂとの２層とする例を示す。
絶縁体４６４ａは、トランジスタ４９１の領域４７６、導電体４５４等との密着性や、被覆性がよいことが好ましい。
絶縁体４６４ａの一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで絶縁体４６４ａは水素を有すると好ましい場合がある。絶縁体４６４ａが水素を有することにより、基板４００が有する欠陥等を低減し、トランジスタ４９１等の特性を向上させる場合がある。例えば基板４００としてシリコンを有する材料を用いた場合には、水素によりシリコンのダングリングボンド等の欠陥を終端することができる。
ここで導電体４５４等の絶縁体４６４ａの下の導電体と、導電体５１１等の絶縁体４６４ｂ上に形成される導電体との間に形成される寄生容量は小さいことが好ましい。よって、絶縁体４６４ｂは誘電率が低いことが好ましい。絶縁体４６４ｂは、絶縁体４６２よりも誘電率が低いことが好ましい。また、絶縁体４６４ｂは、絶縁体４６４ａよりも誘電率が低いことが好ましい。例えば、絶縁体４６４ｂの比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体４６４ｂの比誘電率は、絶縁体４６４ａの比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。
ここで一例として、絶縁体４６４ａに窒化シリコンを、絶縁体４６４ｂにＵＳＧを用いることができる。
ここで、絶縁体４６４ａおよび絶縁体５８１ａ等に窒化シリコンや、炭化窒化シリコンなどの銅の透過性の低い材料を用いることにより、導電体５１１等に銅を用いた場合に、絶縁体４６４ａおよび絶縁体５８１ａ等の上下の層への銅の拡散を抑制できる場合がある。
また、図３等に示すように導電体５１１が導電体５１１ａと導電体５１１ｂの積層である場合に、例えば導電体５１１ａに覆われていない導電体５１１ｂの上面から、絶縁体５８４等を介して上層に銅などの不純物が拡散する可能性がある。よって、導電体５１１ｂ上の絶縁体５８４は、銅などの不純物の透過性が低い材料を用いることが好ましい。例えば、絶縁体５８４を、後述する図３に示すように、絶縁体５８４ａと、絶縁体５８４ａ上の絶縁体５８４ｂとの積層構造とし、絶縁体５８４ａおよび絶縁体５８４ｂとして、絶縁体５８１ａおよび絶縁体５８１ｂを参照すればよい。
＜層６２８＞
層６２８は、絶縁体５８１と、絶縁体５８１上の絶縁体５８４と、絶縁体５８４上の絶縁体５７１と、絶縁体５７１上の絶縁体５８５と、を有する。また、絶縁体４６４上の導電体５１１等と、導電体５１１等に接続するプラグ５４３等と、絶縁体５７１上の導電体５１３と、を有する。導電体５１１は絶縁体５８１に埋め込まれるように形成されることが好ましい。プラグ５４３等は絶縁体５８４および絶縁体５７１に埋め込まれるように形成されることが好ましい。導電体５１３は、絶縁体５８５に埋め込まれるように形成されることが好ましい。
また、層６２８は、導電体４１３を有してもよい。導電体４１３は、絶縁体５８５に埋め込まれるように形成されることが好ましい。
絶縁体５８４および絶縁体５８５として例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体５８４および絶縁体５８５は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法などにより形成することができる。特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
また、５８４および絶縁体５８５として、炭化シリコン、炭化窒化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｏｎｉｔｒｉｄｅ）、酸化炭化シリコン（ｓｉｌｉｃｏｎ ｏｘｙｃａｒｂｉｄｅ）などを用いることができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、ＢＰＳＧ等は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセスキオキサン）等を塗布法を用いて形成してもよい。
絶縁体５８４および絶縁体５８５は単層でもよく、複数の材料を積層して用いてもよい。
絶縁体５８１は複数の層を積層して形成してもよい。例えば図１に示すように、絶縁体５８１は絶縁体５８１ａと、絶縁体５８１ａ上の絶縁体５８１ｂの２層としてもよい。
またプラグ５４３は、絶縁体５７１上に凸部を有する。
導電体５１１、導電体５１３、導電体４１３、プラグ５４３等として、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。例えば、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、ニオブ、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いることができる。また、窒化タングステン、窒化モリブデン、窒化チタンなどの金属窒化物を用いることができる。
ここで、導電体５１１、導電体５１３等の導電体は半導体装置５００の配線として機能することが好ましい。よって、これらの導電体を、配線、あるいは配線層と呼ぶ場合がある。また、これらの導電体間は、プラグ５４３等のプラグで接続されることが好ましい。
ここで本発明の一態様の半導体装置において、層６２８が有する導電体５１１、導電体５１３、導電体４１３、プラグ５４３等は２層以上の積層構造としてもよい。一例を図３（Ａ）に示す。図３（Ａ）に示す半導体装置５００は、層６２７乃至層６３１を有する。図３（Ａ）において、層６２７、層６３０および層６３１の詳細な記載は省くが、例えば図１等の記載を参照することができる。
図３（Ａ）において、一点鎖線で囲まれる領域を図３（Ｂ）に示す。図３（Ａ）が有する層６２８において、導電体５１１は、導電体５１１ａと、導電体５１１ａ上に形成される導電体５１１ｂと、を有する。同様に、導電体５１３は、導電体５１３ａと、導電体５１３ａ上に形成される導電体５１３ｂとを有し、導電体４１３は、導電体４１３ａと、導電体４１３ａ上に形成される導電体４１３ｂとを有し、プラグ５４３は、プラグ５４３ａと、プラグ５４３ａ上に形成されるプラグ５４３ｂとを有する。
導電体５１１ａは絶縁体５８１に形成される開口部の側面に沿って形成され、導電体５１１ｂは導電体５１１ａに覆われる開口部を埋めるように形成されることが好ましい。
ここで、導電体５１１ａ、導電体４１３ａ、および導電体５１３ａ、およびプラグ５４３ａ等の下層の導電体は、導電体５１１ｂ等の上層の導電体が有する元素の透過性が低いことが好ましい。例えば導電体５１３ａは、導電体５１３ｂが有する元素が絶縁体５８５等へ拡散することを抑制することが好ましい。
また導電体５１１ａ、導電体４１３ａ、および導電体５１３ａ等の下層の導電体は、絶縁体５８１等の、導電体が形成される絶縁体との密着性が高いことが好ましい。
一例として、導電体５１１ｂ等の上層の導電体が銅を有する場合を考える。銅は抵抗が小さく、プラグや配線等の導電体として用いることが好ましい。一方、銅は拡散しやすく、半導体素子へ拡散することにより半導体素子の特性を低下させる場合がある。導電体５１１ａ等の下層の導電体には、銅の透過性が低い材料としてタンタル、窒化タンタル、窒化チタン等を用いればよく、特にタンタルを用いることがより好ましい。
また、導電体５１１ａ、導電体４１３ａ、導電体５１３ａ、およびプラグ５４３ａ等の下層の導電体や、プラグは、水素や水の透過性が低いことが好ましく、層６２７等が有する水素や水が、層６２９より上層に拡散することを抑制することができる。すなわち、層６２７等が有する水素や水が、プラグや導電体を介して、層６２９より上層に拡散することを抑制することができる。よって、例えばトランジスタ４９０の特性の低下を抑制し、安定した特性を得ることができる。水素の透過性が低い材料として例えば金属窒化物を用いればよく、特に窒化タンタルを用いることがより好ましい。
導電体５１１ａ、導電体４１３ａ、導電体５１３ａ、およびプラグ５４３ａ等の下層の導電体の膜厚は、好ましくは５ｎｍ以上１００ｎｍ以下、より好ましくは１０ｎｍ以上７０ｎｍ以下、さらに好ましくは２０ｎｍ以上７０ｎｍ以下である。
ここで、導電体５１１ａ、導電体４１３ａ、導電体５１３ａ、およびプラグ５４３ａ等の下層の導電体は、例えば水素の透過性が低い材料と、銅の透過性が低い材料と、を積層して形成することが好ましい。例えば、窒化タンタルと、タンタルと、を積層して用いることが好ましい。あるいは、窒化チタンと、タンタルと、を積層して用いることが好ましい。
また、導電体５１１ａ、導電体４１３ａ、導電体５１３ａ、およびプラグ５４３ａ等の下層の導電体として、水素の透過性が低い材料を用いた第１の導電層と、銅の透過性が低い材料を用いた第２の導電層と、の積層で形成する場合を考える。この場合には、第１の導電層の膜厚は、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上５０ｎｍ以下、さらに好ましくは１０ｎｍ以上３０ｎｍ以下であり、第２の導電層の膜厚は、好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上５０ｎｍ以下、さらに好ましくは１０ｎｍ以上４０ｎｍ以下である。ここで例えば第２の導電層は第１の導電層の上に位置することが好ましい。また、第１の導電層および第２の導電層の上に、第３の導電層を有してもよい。
ここで、導電体５１１ａ、導電体４１３ａ、導電体５１３ａ、およびプラグ５４３ａ等の下層の導電体は、側壁の膜厚と底部の膜厚とが異なってもよい。ここで例えば、側壁の膜厚と底部の膜厚のうち、厚い方の膜厚、またはもっとも膜厚の厚い領域が５ｎｍ以上であればよい。例えば、コリメートスパッタリング法を用いて成膜することにより、導電体の被覆性が向上する場合があり、好ましい。また、コリメートスパッタリング法を用いた場合には、側壁の膜厚と比較して、底部の膜厚が厚くなる場合がある。例えば、底部の膜厚は、側壁の膜厚の１．５倍以上、あるいは２倍以上となる場合がある。
また、導電体５１１ａ、導電体４１３ａ、導電体５１３ａ、およびプラグ５４３ａ等の下層の導電体の膜厚は、５ｎｍ未満であってもよい。例えば１ｎｍ以上５ｎｍ未満が好ましく、２ｎｍ以上５ｎｍ未満がより好ましい。また、導電体５１１ａ、導電体４１３ａ、導電体５１３ａ、およびプラグ５４３ａ等の下層の導電体として、水素の透過性が低い材料を用いた第１の導電層と、銅の透過性が低い材料を用いた第２の導電層と、の積層で形成する場合において、第１の導電層と第２の導電層はそれぞれ５ｎｍ未満であってもよく、例えば１ｎｍ以上５ｎｍ未満が好ましく、２ｎｍ以上５ｎｍ未満がより好ましい。
また、窒化チタン、窒化タンタル、チタン、タンタル等の材料を導電体５１１ａ、導電体４１３ａ、およびプラグ５４３ａ等の下層の導電体として用いることにより、該導電体を設ける絶縁体の開口部への密着性を向上できる場合がある。
ここで、導電体５１１ａ、導電体４１３ａ、およびプラグ５４３ａ等の下層の導電体を積層膜とする場合に、表面側の層に例えば銅を有する層を形成してもよい。例えば、窒化タンタルと、窒化タンタル上のタンタルと、タンタル上の銅と、の３層の積層としてもよい。導電体５１１ａの表面側の層として銅を有する層を形成することにより、例えば導電体５１１ｂとして銅を用いる場合に、導電体５１１ｂと導電体５１１ａとの密着性が向上する場合がある。
絶縁体５８１は、絶縁体４６４の記載を参照すればよい。また、絶縁体５８１は単層でもよく、複数の材料を積層して用いてもよい。ここで、図１には絶縁体５８１を絶縁体５８１ａと、絶縁体５８１ａ上の絶縁体５８１ｂとの２層とする例を示す。絶縁体５８１ａおよび絶縁体５８１ｂに用いることのできる材料や、形成方法についてはそれぞれ、絶縁体４６４ａおよび絶縁体４６４ｂに用いることのできる材料や形成方法の記載を参照することができる。
絶縁体５８１ａの一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、半導体装置５００が有する半導体素子、例えばトランジスタ４９０等において、水素が該半導体素子に拡散することにより該半導体素子の特性が低下する場合がある。よって絶縁体５８１ａとして水素の脱離量が少ない膜を用いることが好ましい。水素の脱離量は、例えば昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。絶縁体５８１ａの水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が例えば５×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以下である。または、絶縁体５８１ａは、水素原子に換算した脱離量は、絶縁膜の面積あたりで例えば５×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
また絶縁体５８１ｂは、絶縁体５８１ａよりも誘電率が低いことが好ましい。例えば、絶縁体５８１ｂの比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体５８１ｂの比誘電率は、絶縁体５８１ａの比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。
絶縁体５７１は不純物の透過性が低い絶縁性材料を用いて形成することが好ましい。例えば、絶縁体５７１は酸素の透過性が低いことが好ましい。また例えば、絶縁体５７１は水素の透過性が低いことが好ましい。また例えば、絶縁体５７１は水の透過性が低いことが好ましい。
絶縁体５７１として例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、窒化シリコン等を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウム、酸化ガリウムを添加してもよい。またはこれらの絶縁体を窒化処理して酸化窒化物としてもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。特に、酸化アルミニウムは水や水素に対するバリア性に優れているため好ましい。
また、絶縁体５７１として例えば、炭化シリコン、炭化窒化シリコン、酸化炭化シリコンなどを用いてもよい。
絶縁体５７１は水や水素の透過性が低い材料の層のほかに、他の絶縁材料を含む層を積層させて用いてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む層、金属酸化物を含む層などを積層させて用いてもよい。
ここで例えば、半導体装置５００が絶縁体５７１を有することにより、導電体５１３、導電体４１３等が有する元素が、絶縁体５７１およびその下層（絶縁体５８４、絶縁体５８１、層６２７等）へ拡散することを抑制できる。
ここで絶縁体５７１の誘電率が絶縁体５８４よりも高い場合には、絶縁体５７１の膜厚は絶縁体５８４の膜厚よりも小さいことが好ましい。ここで絶縁体５８４の比誘電率は例えば、絶縁体５７１の比誘電率の好ましくは０．７倍以下、より好ましくは０．６倍以下である。また例えば、絶縁体５７１の膜厚は好ましくは５ｎｍ以上２００ｎｍ以下、より好ましくは５ｎｍ以上６０ｎｍ以下であり、絶縁体５８４の膜厚は好ましくは３０ｎｍ以上８００ｎｍ以下、より好ましくは５０ｎｍ以上５００ｎｍ以下である。また、例えば絶縁体５７１の膜厚は絶縁体５８４の膜厚の３分の１以下であることが好ましい。
図４は半導体装置５００の構成要素の一部を示す断面図である。図４には、絶縁体４６４ｂと、絶縁体４６４ｂに埋め込まれるように形成されるプラグ５４１と、絶縁体４６４ｂ上の絶縁体５８１と、プラグ５４１および絶縁体４６４ｂ上の導電体５１１と、絶縁体５８１上の絶縁体５８４と、絶縁体５８４上の絶縁体５７１と、絶縁体５８４および絶縁体５７１に埋め込まれるように形成され、導電体５１１上に位置するプラグ５４３と、絶縁体５７１上の絶縁体５８５と、プラグ５４３および絶縁体５７１上の導電体５１３と、を示す。ここで図４に示す断面において、プラグ５４３の上面のうち、最も高い領域の高さ６４１は、絶縁体５７１の上面のうち、最も高い領域の高さ６４２よりも高いことが好ましい。
ここで、図４に示すように導電体５１１、導電体５１３およびプラグ５４３の角は丸みを帯びていてもよい。また、導電体５１３を形成するための開口部は、絶縁体５７１の一部を除去する場合がある。その場合には、図４に示す断面において、導電体５１３の底面のうち、最も低い領域の高さ６４３は、高さ６４２よりも低いことが好ましい。
ここで一例として、絶縁体４６４ａとして窒化シリコン、絶縁体５８１ａとして炭化窒化シリコンを用いる。ここで絶縁体５７１ａまたは絶縁体５７１の少なくとも一方に、水素の透過性の低い材料を用いる。この時、導電体５１３ｂとして例えば窒化チタンを用いることにより、窒化シリコンや炭化窒化シリコンが有する水素がトランジスタ４９０へ拡散することを抑制できる。
＜層６２９＞
層６２９は、トランジスタ４９０と、プラグ５４４およびプラグ５４４ｂ等のプラグと、を有する。プラグ５４４およびプラグ５４４ｂ等のプラグは、層６２８が有する導電体５１３や、トランジスタ４９０が有するゲート電極、ソース電極またはドレイン電極と接続する。
トランジスタ４９０は、半導体層４０６を有する。半導体層４０６は、半導体材料を有する。半導体材料として例えば、酸化物半導体材料、シリコンやゲルマニウムやガリウムやヒ素などの半導体材料、シリコンやゲルマニウムやガリウムやヒ素やアルミニウムなどを有する化合物半導体材料、または有機半導体材料などが挙げられる。特に、半導体層４０６は酸化物半導体を有することが好ましい。
図１に示すトランジスタ４９０の上面図を図５（Ａ）に示す。また図５（Ａ）に示す一点鎖線Ｅ１−Ｅ２と、一点鎖線Ｅ３−Ｅ４に対応する断面図を図５（Ｂ）に示す。ここで層６２５は基板であってもよいし、基板上に絶縁体や導電体が形成される構成であってもよい。
ここでトランジスタ４９０は、図１に示すように導電体４１３と、導電体４１３上の絶縁体５７１ａと、を有することが好ましい。
図１に示すトランジスタ４９０において、半導体層４０６は酸化物層４０６ａ、酸化物層４０６ｂ、および酸化物層４０６ｃの３層で形成されている。トランジスタ４９０は、絶縁体５７１ａと、絶縁体５７１ａ上の絶縁体４０２と、絶縁体４０２上の酸化物層４０６ａと、酸化物層４０６ａ上の酸化物層４０６ｂと、酸化物層４０６ｂ上の導電体４１６ａおよび導電体４１６ｂと、酸化物層４０６ｂの上面および側面と、導電体４１６ａの上面と、導電体４１６ｂの上面とに接する酸化物層４０６ｃと、酸化物層４０６ｃ上の絶縁体４１２と、絶縁体４１２上の絶縁体４０８と、絶縁体４０８上の絶縁体５９１と、を有する。また、導電体４０４は、導電体４１６ａと導電体４１６ｂとの間の領域（離間する領域）上に、絶縁体４１２を介して形成されることが好ましい。
導電体４１６ａおよび導電体４１６ｂは、トランジスタ４９０のソース電極またはドレイン電極として機能することが好ましい。導電体４０４は、トランジスタ４９０のゲート電極として機能することが好ましい。また層６２８が有する導電体４１３は、トランジスタ４９０のゲート電極として機能してもよい。また例えば、導電体４０４が第１のゲート電極、導電体４１３が第２のゲート電極として機能してもよい。
絶縁体５７１ａとして例えば、絶縁体５７１に示す材料を単層または積層で用いることができる。ここで、トランジスタ４９０が半導体層４０６と導電体４１３との間に電荷捕獲層を有することにより、電荷捕獲層に電荷を捕獲することによりトランジスタ４９０のしきい値を制御することができるため好ましい。よって、絶縁体５７１ａは電荷捕獲層を有することが好ましい。ここで、本明細書中においてしきい値とは例えば、チャネルが形成されたときのゲート電圧をいう。しきい値は例えば、ゲート電圧（Ｖｇ）を横軸に、ドレイン電流Ｉｄの平方根を縦軸にプロットした曲線（Ｖｇ−√Ｉｄ特性）において、最大傾きである接線を外挿したときの直線とドレイン電流Ｉｄの平方根が０（Ｉｄが０Ａ）との交点におけるゲート電圧（Ｖｇ）として算出することができる。
電荷捕獲層としては絶縁体５７１に示す材料を用いることができる。また電荷捕獲層として例えば、酸化ハフニウムや窒化シリコンを用いることが好ましい。または、電荷捕獲層として、金属クラスタを有する絶縁膜を用いてもよい。電荷捕獲層に電子を捕獲することによりトランジスタ４９０のしきい値をプラス側にシフトさせることができる場合がある。
また、絶縁体５７１ａを、電荷を捕獲しやすい層と、不純物を透過しにくい層と、を積層して用いてもよい。例えば、電荷を捕獲しやすい層として酸化ハフニウムを形成し、その上に不純物を透過しにくい層として酸化アルミニウムを積層してもよい。あるいは、酸化アルミニウム上に酸化ハフニウムを形成してもよい。
あるいは、酸化ハフニウム、酸化アルミニウムに加えて、酸化シリコンを用いて３層の積層としてもよい。ここで３つの層の積層の順番は問わない。
また、絶縁体５７１ａは下層に酸化シリコンを用いることにより、トランジスタ４９０の特性および信頼性が向上する場合があり、好ましい。絶縁体５７１ａとして、例えば下層に酸化シリコンを用い、上層に酸化ハフニウムを用いてもよい。あるいは、下層に酸化シリコンを用い、酸化シリコン上に酸化ハフニウムを用い、酸化ハフニウム上に酸化アルミニウムを用いる３層の構成としてもよい。ここで絶縁体５７１ａおよび絶縁体４０２として用いる材料の一例を述べる。例えば、絶縁体５７１ａとして酸化シリコンと、酸化シリコン上の酸化ハフニウムとの２層を用い、絶縁体４０２として酸化シリコンを用いる構成とすることができる。
ここで、半導体装置５００が絶縁体５７１や絶縁体５７１ａを有することにより、層６２７が有する水素や水等がトランジスタ４９０へ拡散することを抑制できる。また、導電体５１１、導電体５１３、および導電体４１３等の導電体やプラグ５４３等のプラグが有する元素が、トランジスタ４９０へ拡散することを抑制できる。また、導電体５１３等が有する元素が層６２７へ拡散することを抑制できる。また、半導体装置５００が絶縁体４０８を有することにより、絶縁体４０８より上方からの不純物、例えば水素や水の拡散を抑制することができる。
例えば、トランジスタ４９０が酸化物半導体を有する場合、該酸化物半導体への水素の拡散を抑制することによりトランジスタの特性低下を抑制できる場合がある。
ここで、半導体装置５００は絶縁体５７１ａを有さない場合があるが、絶縁体５７１ａを有することがより好ましい。
導電体４１６ａおよび導電体４１６ｂとして例えば、導電体５１１等に示す材料を用いることができる。
また導電体４１６ａおよび導電体４１６ｂとして、例えばタングステンやチタンなどの酸素と結合しやすい材料で形成すると、該材料の酸化物が形成されることにより、導電体４１６ａおよび導電体４１６ｂと半導体層４０６とが接する領域およびその近傍において半導体層４０６中の酸素欠損が増加する場合がある。なお、酸素欠損に水素が結合すると当該領域のキャリア密度が増加し、抵抗率が小さくなる。
また、導電体４１６ａおよび導電体４１６ｂは、その上面に接して形成されるプラグ５４４ｂが有する元素の透過性が低い材料を有することが好ましい。
また、導電体４１６ａおよび導電体４１６ｂを積層膜としてもよい。ここで一例として、導電体４１６ａおよび導電体４１６ｂを第１の層および第２の層の積層とする。ここで酸化物層４０６ｂ上に第１の層を形成し、第１の層上に第２の層を形成する。第１の層として例えばタングステンを用い、第２の層として例えば窒化タンタルを用いる。ここでプラグ５４４ｂ等として例えば銅を用いる。銅は抵抗が小さく、プラグや配線等の導電体として用いることが好ましい。一方、銅は拡散しやすく、トランジスタの半導体層やゲート絶縁膜等へ拡散することによりトランジスタ特性を低下させる場合がある。ここで導電体４１６ａおよび導電体４１６ｂが窒化タンタルを有することにより、プラグ５４４ｂ等が有する銅が酸化物層４０６ｂへ拡散することを抑制できる場合がある。
本発明の一態様の半導体装置５００は、プラグや配線等が半導体素子の特性低下を招く元素および化合物を有する場合に、該元素や化合物が半導体素子へ拡散することを抑制する構造を有することが好ましい。
絶縁体４０８として、絶縁体５７１に示す材料を用いることができる。また後述するように、絶縁体４０８の成膜時に、絶縁体４０８と下層の膜との界面、およびその近傍に過剰酸素が供給されることが好ましい。
また、絶縁体５７１、絶縁体５７１ａおよび絶縁体４０８として酸素の透過性が低い材料を用いることにより、トランジスタ４９０から酸素が外方へ拡散すること（例えば絶縁体５７１より下層や絶縁体４０８より上層へ拡散すること）を抑制することができる。よって、トランジスタ４９０へ効率的に酸素を供給できる場合がある。例えば、トランジスタ４９０が酸化物半導体を有する場合、該酸化物半導体に酸素を供給しやすくすることによりトランジスタの特性を向上できる場合がある。
＜層６３０＞
層６３０は、絶縁体５９２と、導電体５１４等の導電体と、プラグ５４５等のプラグと、を有する。プラグ５４５等は、導電体５１４等の導電体と接続する。
＜層６３１＞
層６３１は、容量素子１５０と、を有する。容量素子１５０は、導電体５１６と、導電体５１７と、絶縁体５７２と、を有する。絶縁体５７２は、導電体５１６と導電体５１７で挟まれる領域を有する。また、層６３１は、絶縁体５９４と、導電体５１７上のプラグ５４７を有することが好ましい。プラグ５４７は絶縁体５９４に埋め込まれるように形成されることが好ましい。また、層６３１は、層６３０が有するプラグに接続する導電体５１６ｂと、導電体５１６ｂ上のプラグ５４７ｂを有することが好ましい。
また層６３１は、プラグ５４７やプラグ５４７ｂに接続する、配線層を有してもよい。図１に示す例では、配線層はプラグ５４７やプラグ５４７ｂに接続する導電体５１８等と、導電体５１８上のプラグ５４８と、絶縁体５９５と、プラグ５４８上の導電体５１９と、導電体５１９上の絶縁体５９９とを有する。プラグ５４８は絶縁体５９５に埋め込まれるように形成されることが好ましい。また、絶縁体５９９は、導電体５１９上に開口部を有する。
＜トランジスタ４９０＞
図１に示すトランジスタ４９０の上面図を図５（Ａ）に示す。また図５（Ａ）に示す一点鎖線Ｅ１−Ｅ２と、一点鎖線Ｅ３−Ｅ４に対応する断面図を図５（Ｂ）に示す。
図５（Ｂ）に示すように、導電体４０４の電界によって、酸化物層４０６ｂを電気的に取り囲むことができる（導電体の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、酸化物層４０６ｂの全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する装置は、集積度の高い、高密度化された装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下、さらに好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、より好ましくは３０ｎｍ以下、さらに好ましくは２０ｎｍ以下の領域を有する。
ここで、トランジスタ４９０として図５に示す構成に代えて、図６乃至図７に示す構成を用いてもよい。
図６に示すトランジスタ４９０は、酸化物層４０６ｃ、絶縁体４１２および導電体４０４、絶縁体４０８の構造が図５と異なる。図６（Ａ）はトランジスタ４９０の上面図を示す。また図６（Ａ）に示す一点鎖線Ｅ１−Ｅ２と、一点鎖線Ｅ３−Ｅ４に対応する断面図を図６（Ｂ）に示す。図６（Ｂ）に示すトランジスタ４９０は、層６２５と、層６２５上の絶縁体４０２と、絶縁体４０２上の酸化物層４０６ａと、酸化物層４０６ａ上の酸化物層４０６ｂと、酸化物層４０６ｂ上の導電体４１６ａおよび導電体４１６ｂと、酸化物層４０６ｂの上面に接する酸化物層４０６ｃと、酸化物層４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、導電体４１６ａおよび導電体４１６ｂ上の絶縁体５９１と、絶縁体５９１および導電体４０４上の絶縁体４０８と、を有する。
図６（Ｂ）に示すように、絶縁体４１２は酸化物層４０６ｃ上に積層されることが好ましく、酸化物層４０６ｃおよび絶縁体４１２は絶縁体５９１の開口部の側面に形成されることが好ましい。また、導電体４０４は、酸化物層４０６ｃおよび絶縁体４１２に覆われた開口部を埋めるように形成されることが好ましい。また、導電体４０４は、導電体４１６ａと導電体４１６ｂとの間の領域（離間する領域）上に、絶縁体４１２を介して形成されることが好ましい。
図７に示すトランジスタ４９０は、酸化物層４０６ｃ、絶縁体４１２および導電体４０４の構造が図６と異なる。図７（Ａ）はトランジスタ４９０の上面図を示す。また図７（Ａ）に示す一点鎖線Ｅ１−Ｅ２と、一点鎖線Ｅ３−Ｅ４に対応する断面図を図７（Ｂ）に示す。図７（Ｂ）に示すトランジスタ４９０において、絶縁体４１２は酸化物層４０６ｃ上に積層される。また、酸化物層４０６ｃは絶縁体５９１の開口部の側面と、絶縁体５９１の上面と、に接して形成される。絶縁体４１２は酸化物層４０６ｃ上に形成される。導電体４０４は、酸化物層４０６ｃおよび絶縁体４１２に覆われた開口部を埋めるように形成される。また、導電体４０４は、酸化物層４０６ｃおよび絶縁体４１２を介して絶縁体５９１の上面の上に形成される。絶縁体４０８は、導電体４０４の上面に接して設けられる。また絶縁体４０８は、導電体４０４の側面の少なくとも一部に接することが好ましい。
＜トランジスタ４９０の変形例＞
図３８（Ａ）はトランジスタ４９０の上面図である。図３８（Ｂ）には、図３８（Ａ）に示す一点鎖線Ｃ１−Ｃ２と、一点鎖線Ｃ３−Ｃ４とにそれぞれ対応する断面を示す。
図３８（Ｂ）に示すトランジスタ４９０は、絶縁体４０２と、絶縁体４０２上の酸化物層４０６ａと、酸化物層４０６ａ上の酸化物層４０６ｂと、酸化物層４０６ａの側面、ならびに酸化物層４０６ｂの上面および側面と接する、導電体４１６ａおよび導電体４１６ｂと、酸化物層４０６ａの側面、酸化物層４０６ｂの上面および側面、導電体４１６ａの上面および側面、ならびに導電体４１６ｂの上面および側面と接する酸化物層４０６ｃと、酸化物層４０６ｃ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、を有する。
図３９（Ａ）はトランジスタ４９０の上面図である。図３９（Ｂ）は、図３９（Ａ）に示す一点鎖線Ｇ１−Ｇ２、および一点鎖線Ｇ３−Ｇ４に対応する断面図である。
図３９（Ａ）および図３９（Ｂ）に示すトランジスタ４９０は、絶縁体４０２と、絶縁体４０２の凸部上の酸化物層４０６ａと、酸化物層４０６ａ上の酸化物層４０６ｂと、酸化物層４０６ｂ上の酸化物層４０６ｃと、酸化物層４０６ａ、酸化物層４０６ｂおよび酸化物層４０６ｃと接し、間隔を開けて配置された導電体４１６ａおよび導電体４１６ｂと、酸化物層４０６ｃ上、導電体４１６ａ上および導電体４１６ｂ上の絶縁体４１２と、絶縁体４１２上の導電体４０４と、導電体４１６ａ上、導電体４１６ｂ上、絶縁体４１２上および導電体４０４上の絶縁体４０８と、を有する。
なお、絶縁体４１２は、Ｇ３−Ｇ４断面において、少なくとも酸化物層４０６ｂの側面と接する。また、導電体４０４は、Ｇ３−Ｇ４断面において、少なくとも絶縁体４１２を介して酸化物層４０６ｂの上面および側面と面する。
また、図４０（Ａ）に示すように、酸化物層４０６ｃの端部と絶縁体４１２の端部とが揃わない構成としてもよい。また、図４０（Ｂ）に示すように、導電体４０４の端部と、酸化物層４０６ｃの端部および絶縁体４１２の端部とが概略揃う構成としてもよい。
図４１（Ａ）は、トランジスタ４９０の上面図の一例である。図４１（Ａ）の一点鎖線Ｆ１−Ｆ２および一点鎖線Ｆ３−Ｆ４に対応する断面図の一例を図４１（Ｂ）に示す。なお、図４１（Ａ）では、理解を容易にするため、絶縁体などの一部を省略して示す。
図４１に示すトランジスタ４９０は、導電体４１６ａおよび導電体４１６ｂを有さず、導電体４２６ａおよび導電体４２６ｂと、酸化物層４０６ｂとが接する。この場合、酸化物層４０６ｂまたは／および酸化物層４０６ａの、少なくとも導電体４２６ａおよび導電体４２６ｂと接する領域に低抵抗領域４２３ａ（低抵抗領域４２３ｂ）を設けると好ましい。低抵抗領域４２３ａおよび低抵抗領域４２３ｂは、例えば、導電体４０４などをマスクとし、酸化物層４０６ｂまたは／および酸化物層４０６ａに不純物を添加することで形成すればよい。なお、導電体４２６ａおよび導電体４２６ｂが、酸化物層４０６ｂの孔（貫通しているもの）または窪み（貫通していないもの）に設けられていても構わない。導電体４２６ａおよび導電体４２６ｂが、酸化物層４０６ｂの孔または窪みに設けられることで、導電体４２６ａおよび導電体４２６ｂと、酸化物層４０６ｂとの接触面積が大きくなるため、接触抵抗の影響を小さくすることができる。即ち、トランジスタのオン電流を大きくすることができる。
図４２（Ａ）および図４２（Ｂ）は、本発明の一態様のトランジスタ４９０の上面図および断面図である。図４２（Ａ）は上面図であり、図４２（Ｂ）は、図４２（Ａ）に示す一点鎖線Ｉ１−Ｉ２、および一点鎖線Ｉ３−Ｉ４に対応する断面図である。なお、図４２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図４２（Ａ）および図４２（Ｂ）に示すトランジスタ４９０は、層６２５上の導電体６１４と、導電体６１４上の絶縁体６１２と、絶縁体６１２上の酸化物層６０６ａと、酸化物層６０６ａ上の酸化物層６０６ｂと、酸化物層６０６ｂ上の酸化物層６０６ｃと、酸化物層６０６ａ、酸化物層６０６ｂおよび酸化物層６０６ｃと接し、間隔を開けて配置された導電体６１６ａおよび導電体６１６ｂと、酸化物層６０６ｃ上、導電体６１６ａ上および導電体６１６ｂ上の絶縁体６１８と、を有する。なお、導電体６１４は、絶縁体６１２を介して酸化物層６０６ｂの下面と面する。また、絶縁体６１２が凸部を有しても構わない。なお、酸化物層６０６ａを有さなくても構わない。また、絶縁体６１８を有さなくても構わない。
なお、酸化物層６０６ｂは、トランジスタ４９０のチャネル形成領域としての機能を有する。また、導電体６１４は、トランジスタ４９０の第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、導電体６１６ａおよび導電体６１６ｂは、トランジスタ４９０のソース電極およびドレイン電極としての機能を有する。
なお、絶縁体６１８は過剰酸素を含む絶縁体であると好ましい。
なお、導電体６１４は、導電体４０４についての記載を参照する。また、絶縁体６１２は、絶縁体４１２についての記載を参照する。また、酸化物層６０６ａは、酸化物層４０６ａについての記載を参照する。また、酸化物層６０６ｂは、酸化物層４０６ｂについての記載を参照する。また、酸化物層６０６ｃは、酸化物層４０６ｃについての記載を参照する。また、導電体６１６ａおよび導電体６１６ｂは、導電体４１６ａおよび導電体４１６ｂについての記載を参照する。また、絶縁体６１８は、絶縁体４０２についての記載を参照する。
したがって、図４２に示すトランジスタ４９０は、図５に示したトランジスタ４９０と一部の構造が異なるのみとみなせる場合がある。具体的には、図５に示したトランジスタ４９０の導電体４０４を有さない構造と類似する。したがって、図４２に示すトランジスタ４９０は、図５に示したトランジスタ４９０についての説明を適宜参照することができる。
なお、トランジスタ４９０は、絶縁体６１８を介して酸化物層６０６ｂと重なる導電体を有してもよい。該導電体は、トランジスタ４９０の第２のゲート電極として機能する。該導電体は、導電体４１３についての記載を参照する。また、該第２のゲート電極によってｓ−ｃｈａｎｎｅｌ構造を形成していても構わない。
なお、絶縁体６１８上には、表示素子が設けられていてもよい。例えば、画素電極、液晶層、共通電極、発光層、有機ＥＬ層、陽極、陰極などが設けられていてもよい。表示素子は、例えば、導電体６１６ａなどと接続されている。
なお、酸化物層の上に、チャネル保護膜として機能させることができる絶縁体を配置してもよい。または、図４３に示すように、導電体６１６ａおよび導電体６１６ｂと、酸化物層６０６ｃとの間に、絶縁体６１９を配置してもよい。その場合、導電体６１６ａ（導電体６１６ｂ）と酸化物層６０６ｃとは、絶縁体６１９中の開口部を介して接続される。絶縁体６１９は、絶縁体６１８についての記載を参照すればよい。
なお、図４２（Ｂ）や図４３（Ｂ）において、絶縁体６１８の上に、導電体６１３を配置してもよい。その場合の例を図４４（Ａ）および図４４（Ｂ）に示す。なお、導電体６１３については、導電体４１３についての記載を参照する。また、導電体６１３には、導電体６１４と同じ電位や同じ信号が供給されてもよいし、異なる電位や信号が供給されてもよい。例えば、導電体６１３に、一定の電位を供給して、トランジスタ４９０のしきい値電圧を制御してもよい。つまり、導電体６１３は、第２のゲート電極としての機能を有することができる。
＜トランジスタ４９１＞
次に、トランジスタ４９１乃至トランジスタ４９３について説明する。
トランジスタ４９１は、チャネル形成領域４０７と、基板４００上の絶縁体４６２と、絶縁体４６２上の導電体４５４と、導電体４５４の側面に接する絶縁膜４７０と、基板４００中に位置し、導電体４５４および絶縁膜４７０と重ならない領域である領域４７６と、絶縁膜４７０と重なる領域である領域４７４と、を有する。領域４７６は低抵抗層であり、トランジスタ４９１のソース領域またはドレイン領域として機能することが好ましい。また、領域４７４はＬＤＤ（ライトドープドレイン）領域として機能することが好ましい。
トランジスタ４９１は、ｐチャネル型、ｎチャネル型のいずれでもよいが、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
基板４００は、例えばシリコン系半導体などの半導体を有することが好ましく、単結晶シリコンを有することが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有してもよい。また、結晶格子に歪みを有するシリコンを用いた構成としてもよい。またはＧａＡｓとＡｌＧａＡｓ等を用いることで、トランジスタ４９１をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
領域４７６は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含むことが好ましい。
導電体４５４は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。
図１及び図２に示すトランジスタ４９１は、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いて素子分離する例を示す。具体的に、図１では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４６０により、トランジスタ４９１を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ４９１の領域４７６及び領域４７４と、チャネル形成領域４０７とが設けられている。さらに、トランジスタ４９１は、チャネル形成領域４０７を覆う絶縁体４６２と、絶縁体４６２を間に挟んでチャネル形成領域４０７と重なる導電体４５４とを有する。
トランジスタ４９１では、チャネル形成領域４０７における凸部の側部及び上部と、導電体４５４とが絶縁体４６２を間に挟んで重なることで、チャネル形成領域４０７の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ４９１の基板上における専有面積を小さく抑えつつ、トランジスタ４９１におけるキャリアの移動量を増加させることができる。その結果、トランジスタ４９１は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０７における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０７における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比（Ｔ／Ｗ）に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ４９１のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ４９１の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。
また、トランジスタ４９１は図３４（Ａ）に示すように、基板４００に凸部を設けなくともよい。また、トランジスタ４９１は図３４（Ｂ）に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて形成してもよい。
トランジスタ４９２およびトランジスタ４９３については、トランジスタ４９１の記載を参照すればよい。
［半導体装置の変形例］
次に、半導体装置５００の図１と異なる構造の例を示す。
図８は半導体装置５００の断面を示す。図８に示す半導体装置５００は層６２７乃至層６３１を有する。ここで簡略化のため、層６３０および層６３１の詳細は省略する。ここで図１に示す半導体装置５００と比較して、図８では層６２８の構造が異なる。
図１に示す層６２８は、プラグ５４３上に導電体５１３を有する。導電体５１３は例えば配線等として機能する。一方、図８に示す導電体６１３は、プラグ５４３と導電体５１３とを兼ねる役割を有する。あるいは導電体６１３は、プラグ５４３と導電体５１３が一体化した構造を有する。ここで半導体装置５００が有する導電体５１１は、図４や図８に例示する通り、導電体５１１の下面の高さは、絶縁体４６４ｂの上面の高さよりも低くてもよい。
また導電体６１３等の導電体は複数の導電体の積層でもよい。例えば、導電体６１３ａおよび導電体６１３ｂの積層としてもよい。図９（Ａ）は、図８において導電体６１３を導電体６１３ａおよび導電体６１３ｂの積層とする例を示す。図９（Ａ）において、一点鎖線で囲まれる領域を図９（Ｂ）に示す。
導電体６１３、導電体６１３ａおよび導電体６１３ｂとして用いることのできる材料はそれぞれ、導電体５１３、導電体５１３ａおよび導電体５１３ｂを参照することができる。
また導電体５１３、プラグ５４３、導電体６１３等の導電体やプラグは、丸みを帯びた形状を有してもよい。図１０は、図９（Ｂ）に示す断面において導電体６１３等の角が丸みを帯びる例を示す。
また、図１１に示すように、半導体装置５００は絶縁体５８１上に絶縁体５７１を有し、絶縁体５７１上に絶縁体５８４を有する構成としてもよい。
また、図１２に示すように、半導体装置５００は絶縁体５８１上に絶縁体５７１ｂを有し、絶縁体５７１ｂ上に絶縁体５８４を有し、絶縁体５８４上に絶縁体５７１を有してもよい。ここで絶縁体５７１ｂについては、絶縁体５７１の記載を参照する。
絶縁体５７１ｂの誘電率が絶縁体５８４よりも高い場合には、絶縁体５７１ｂの膜厚は絶縁体５８４の膜厚よりも小さいことが好ましい。例えば、絶縁体５７１ｂの膜厚は好ましくは５ｎｍ以上２００ｎｍ以下、より好ましくは５ｎｍ以上６０ｎｍ以下であり、絶縁体５８４の膜厚は好ましくは３０ｎｍ以上８００ｎｍ以下、より好ましくは５０ｎｍ以上５００ｎｍ以下である。また、例えば絶縁体５７１ｂの膜厚は絶縁体５８４の膜厚の３分の１以下であることが好ましい。
次に、半導体装置５００が有するトランジスタ４９０として図６に示す構成を用いる例を、図１３に示す。
図１３に示す半導体装置５００は、層６２７乃至層６３１を有する。ここで層６２７および層６３１の詳細は省略する。また層６２８については、図９等の記載を参照することができる。
図１等に示す例では層６２９において、トランジスタ４９０上に絶縁体４０８を有し、絶縁体４０８上に絶縁体５９１を有する。また絶縁体５９１の上面は平坦化されている。一方、図１３においてはトランジスタ４９０の少なくとも一部を覆う絶縁体５９１を有し、上面が平坦化された絶縁体５９１上に絶縁体４０８を有する。
また図１３に示す半導体装置５００は、絶縁体４０８上に層６３０を有する。層６３０は絶縁体４０８上に絶縁体５９２を有する。絶縁体５９２は絶縁体５９２ａと、絶縁体５９２ａ上の絶縁体５９２ｂと、絶縁体５９２ｂ上の絶縁体５９２ｃと、を有する。また図１３において、プラグ５４４およびプラグ５４４ｂは、絶縁体４０８上に凸部を有し、導電体５１４等は、該凸部の上部や側部に位置することが好ましい。また導電体５１４等は、プラグ５４４およびプラグ５４４ｂを埋めるように形成されることが好ましい。導電体５１４等の上には、プラグ５４４ｃを埋めるように層６３１の導電体等に接続するプラグが形成されている。
ここで図１３に示す半導体装置５００は、トランジスタ４９０が有する導電体４０４上に接してプラグ５４４ｃを有する。またプラグ５４４ｃは絶縁体４０８上に凸部を有し、該凸部の上部や側部に導電体を有する。
ここで、絶縁体４０８を平坦化された被形成面上に形成することにより、例えば、絶縁体４０８の被覆性が向上し、水素透過性をより低くできる場合があるため好ましい。また、絶縁体４０８のブロック能力が向上するため絶縁体４０８を薄くできる場合がある。
＜容量素子＞
図１４は、図１３に示すトランジスタ４９０に隣接して容量素子１５０を設け、絶縁体５９１の開口部に形成する導電体４０４ｂを容量素子１５０の一方の電極に用い、絶縁体４０８を容量素子１５０の誘電体に、絶縁体４０８上の導電体を容量素子１５０の他方の電極に用いる例を示す。ここで導電体４０４ｂは、導電体４０４と同じ工程で作製することができる。
また、図１に示す容量素子１５０に置き換えて、図１５（Ａ）乃至（Ｃ）に示す構造を用いることができる。
図１５（Ａ）に示す容量素子１５０は、絶縁体５９２と、導電体５１４と、プラグ５４５と、また、絶縁体５９２およびプラグ５４５上の導電体５１６と、導電体５１６上の絶縁体５７２と、絶縁体５７２上の導電体５１７と、を有する。絶縁体５９２、導電体５１４、およびプラグ５４５については図１の説明を参照すればよい。また、導電体５１７は、図１５に示すように導電体５１７ａおよび導電体５１７ｂの２層で成膜してもよい。導電体５１７ａおよび導電体５１７ｂは、例えば導電体５１１ａおよび導電体５１１ｂを参照すればよい。
図１５（Ａ）に示す容量素子１５０において、導電体５１６は、絶縁体５９３の凹部内に形成される。導電体５１６上および絶縁体５９３上に絶縁体５７２および導電体５１７ａとなる膜を成膜し、その後凹部を埋めるように導電体５１７ｂとなる膜を成膜し、その後、マスクを用いて導電体５１７ｂ、導電体５１７ａ、および絶縁体５７２を形成する。
図１５（Ｂ）は、図１５（Ａ）に示す容量素子１５０と比較して、導電体５１６とプラグ５４５との間に、導電体５１５を有する点が異なる。
また、図１５（Ｃ）に示すように、導電体５１６等は、絶縁体５９２の凹部に形成されてもよい。図１５（Ｃ）において絶縁体５９２は、導電体５１６の底部と、側部の一部に接する。また、絶縁体５９３は、導電体５１６の側部に接する。また図１５（Ｃ）に示すように絶縁体５９２と絶縁体５９３との間に、絶縁体５８１ｃを有してもよい。絶縁体５８１ｃは、例えば絶縁体５８１ａ等を参照すればよい。
［半導体装置の作製方法］
次に、本発明の一態様の半導体装置の作製方法について、図１６乃至図２６を用いて説明する。
図１に示す半導体装置５００の作製方法について、図１６乃至図１９を用いて説明する。ここでは層６２８乃至層６３０の作製方法について説明する。
層６２７上に絶縁体５８１を成膜する。その後、絶縁体５８１上にマスク２０７を形成する（図１６（Ａ）参照）。マスク２０７は、例えばレジストを用いてリソグラフィ法により作製してもよい。また、無機膜または金属膜からなるハードマスクを形成してもよい。
次に、マスク２０７を用いて絶縁体５８１の一部をエッチングし、開口部を形成する（図１６（Ｂ）参照。）。次に、マスク２０７を除去し、その後、該開口部内および絶縁体５８１上に導電体５１１ｄを成膜する（図１６（Ｃ）参照。）。
次に、導電体５１１ｄの表面を平坦化して除去することにより、絶縁体５８１を露出し、導電体５１１等の導電体を形成する（図１６（Ｄ）参照。）。導電体５１１ｄの除去には、例えば化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法などの研磨法を用いることが好ましい。あるいは、ドライエッチングを用いてもよい。例えば、エッチバックなどの手法を用いればよい。ＣＭＰ法などの研磨法を用いる場合には、導電体５１１ｄの研磨速度は、試料の面内で分布を有する場合がある。この場合に、研磨速度が速い箇所においては、絶縁体５８１の露出時間が長くなる場合がある。導電体５１１ｄの研磨速度と比較して絶縁体５８１の研磨速度は遅いことが好ましい。絶縁体５８１の研磨速度が遅いことにより、導電体５１１ｄの研磨工程において、絶縁体５８１は、研磨のストッパー膜としての役割を果たすことができる。また、絶縁体５８１の表面の平坦性を高めることができる。
ここで、ＣＭＰ法とは、被加工物の表面を化学的・機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
ＣＭＰ法において、研磨布としては、例えば発砲ポリウレタン、不織布、スウェード等を用いることができる。また、砥粒としては、例えばシリカ（酸化シリコン）や、酸化セリウム、酸化マンガン、酸化アルミニウム等を用いることができる。また、シリカとして例えばフュームドシリカや、コロイダルシリカを用いることができる。
ＣＭＰ法に用いるスラリーは、被加工物の除去しやすさや、スラリー溶液の安定性の観点で、ｐＨの調整を行う場合がある。例えば、酸性のスラリーを用いる場合には、ストッパー膜となる絶縁体５８１は酸に対する耐性が高いことが好ましい。また、アルカリ性のスラリーを用いる場合には、絶縁体５８１はアルカリに対する耐性が高いことが好ましい。
また、スラリーに酸化剤として、例えば過酸化水素などを用いてもよい。
ここで一例として、導電体５１１ｄがタングステンを有し、絶縁体５８１が酸化シリコンを有する場合について説明する。スラリーとしては、例えば砥粒にフュームドシリカや、コロイダルシリカを用いることが好ましい。また、例えば酸性のスラリーを用いることが好ましく、例えば酸化剤として過酸化水素水を用いることが好ましい。
次に、絶縁体５８１および導電体５１１上に絶縁体５８４を成膜し、絶縁体５８４上に絶縁体５７１を成膜し、絶縁体５７１上に絶縁体５８５ａを成膜する（図１６（Ｅ）参照。）。なお、図１６乃至図１９に示す例では、絶縁体５８５を絶縁体５８５ａと絶縁体５８５ｂの積層とする。ここで、絶縁体５８５ａおよび絶縁体５８５ｂとして、同じ材料を用いてもよいし、異なる材料を用いてもよい。
絶縁体５７１は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法などにより形成することができる。ここでは一例として、絶縁体５７１としてスパッタリング法を用いて酸化アルミニウムを形成する。
次に、絶縁体５８５ａ上にマスクを形成し、絶縁体５８５ａ、絶縁体５７１および絶縁体５８４に開口部を形成する（図１７（Ａ）参照。）。その後、マスクを除去した後、該開口部と絶縁体５８５ａ上に導電体を成膜し、該導電体の表面を平坦化するように除去し、プラグ５４３等のプラグを形成する（図１７（Ｂ）参照。）。ここで一例として、プラグ５４３等としてタングステンを有する層を用い、絶縁体５８５ａとして酸化シリコンを有する層を用いることにより、ＣＭＰ法を用いてプラグ５４３となる導電体を除去する際に、絶縁体５８５ａのエッチング速度を小さく抑えることができる場合がある。よって、絶縁体５８５ａの表面の平坦性を向上できる場合がある。また、プラグ５４３等のプラグの高さのばらつきを小さくすることができる場合がある。
次に、絶縁体５８５ａおよびプラグ５４３上に絶縁体５８５ｂを成膜し、絶縁体５８５を形成する（図１７（Ｃ）参照。）。その後、絶縁体５８５上にマスクを形成し、該マスクを用いて絶縁体５８５に開口部を形成する（図１７（Ｄ）参照。）。ここで例えば絶縁体５８５に開口部を形成する際に、ドライエッチングやウェットエッチング等を用いることができる。ここで開口部の形成の際に、絶縁体５８５のエッチング速度と比較してプラグ５４３のエッチング速度が遅い場合には、図１７（Ｄ）に示すように、プラグ５４３等のプラグは、開口部内に凸部を形成する。
次に、マスクを除去した後、絶縁体５８５の開口部内および絶縁体５８５上に導電体を成膜し、該導電体の表面を平坦化するように除去し、導電体５１３や導電体４１３等の導電体を形成する。その後、絶縁体５７１ａを成膜する（図１８（Ａ）参照。）。絶縁体５７１ａの成膜方法は絶縁体５７１を参照すればよい。
次に、絶縁体５７１ａ上にトランジスタ４９０を形成する。まず、絶縁体４０２を成膜する。次に、酸化物層４０６ａとなる第１の酸化物を成膜し、第１の酸化物上に酸化物層４０６ｂとなる第２の酸化物を成膜し、その後、導電体４１６ａ等となる第１の導電体を成膜する。その後、第１の導電体をハードマスクとして用いて第１の酸化物および第２の酸化物を加工し、酸化物層４０６ａおよび酸化物層４０６ｂを形成する。加工には例えばドライエッチング等を用いればよい。
次に、第１の導電体を加工し、導電体４１６ａおよび導電体４１６ｂを形成する。その後、酸化物層４０６ｃおよび絶縁体４１２を形成する。その後、導電体４０４を形成し、トランジスタ４９０を作製する。
ここで絶縁体４０２は、過剰酸素を含ませるように成膜すればよい。または、絶縁体４０２の成膜後に酸素を添加しても構わない。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下として行えばよい。
また、酸化物層４０６ａとなる第１の酸化物を成膜後に酸素を添加してもよい。
ここで、酸化物層４０６ｂとなる第２の酸化物を成膜後に加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、より好ましくは３５０℃以上４５０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、酸化物層４０６ａ、および酸化物層４０６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。ここで加熱処理の際に、絶縁体４０２より下層の材料から水素や水が脱離し、酸化物層４０６ｂまで拡散する場合がある。
酸化物層４０６ａ、酸化物層４０６ｂおよび酸化物層４０６ｃとなる膜の成膜には例えばスパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いることができる。なお、酸化物層４０６ａ、酸化物層４０６ｂおよび酸化物層４０６ｃとなる膜として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。また酸化物層４０６ａ、酸化物層４０６ｂおよび酸化物層４０６ｃのドライエッチングのガスとして、例えばメタン（ＣＨ４）とアルゴン（Ａｒ）の混合ガス等をもちいることができる。
次に、トランジスタ４９０上に絶縁体４０８を成膜する（図１８（Ｂ）参照。）。絶縁体４０８の作製方法は、絶縁体５７１を参照することができる。ここで図１８（Ｂ）において一点鎖線で囲んだ領域の拡大図を図１８（Ｃ）に示す。
ここで例えばスパッタリング法により絶縁体４０８を形成すると、絶縁体４０８と絶縁体４０８の被形成面の界面およびその近傍に、両者が混ざり合う混合層が形成されるため好ましい。具体的には、絶縁体４０８と絶縁体４０２や、絶縁体４０８と絶縁体４１２の界面およびその近傍に、混合層１４５が形成される。
ここで本実施の形態では、絶縁体４０８として、スパッタリング法により酸化アルミニウムを形成する。また、スパッタリングガスとして酸素を含むガスを用いる。
混合層１４５には、スパッタリングガスの一部が含まれる。本実施の形態ではスパッタリングガスとして酸素を含むガスを用いるため、混合層１４５に酸素が含まれる。よって、混合層１４５は、過剰酸素を有する。
次に、加熱処理を行う。加熱処理は、好ましくは２００℃以上５００℃以下、より好ましくは３００℃以上４５０℃以下、さらに好ましくは３５０℃以上４００℃以下で行えばよい。
加熱処理により、混合層１４５に含まれる酸素が拡散する。ここで混合層１４５に含まれる過剰酸素は、絶縁体４０２および絶縁体４１２等を介して酸化物層４０６ａ、酸化物層４０６ｂ、および酸化物層４０６ｃに拡散する。絶縁体４０８、絶縁体５７１および絶縁体５７１ａとして酸素を透過しにくい材料を用いることで、混合層１４５に含まれる過剰酸素を、絶縁体４０２および絶縁体４１２等を介して酸化物層４０６ａ、酸化物層４０６ｂ、および酸化物層４０６ｃに効果的に拡散させることができる。混合層１４５に含まれる過剰酸素が拡散する様子を図１９（Ａ）に矢印で示す。過剰酸素が酸化物層４０６ｂ等まで移動することにより、酸化物層４０６ｂ等の欠陥（酸素欠損）を低減することができる。
次に、絶縁体４０８上に絶縁体５９１を成膜する。その後、絶縁体５９１、絶縁体４０８、絶縁体４０２、および絶縁体５７１ａに開口部を設け、該開口部にプラグ５４４やプラグ５４４ｂ等のプラグを形成する（図１９（Ｂ）参照。）。その後、層６３０および層６３１を形成し、図１に示す半導体装置５００を作製することができる。
次に、図８や図９等に示すように半導体装置５００が導電体６１３を有する場合において、層６２８の作製方法を図２０および図２１を用いて説明する。ここでは一例として、図９の半導体装置５００の作製方法を説明する。
まず、層６２７上に絶縁体５８１、導電体５１１等を形成する。その後、絶縁体５８１上に絶縁体５８４を成膜し、絶縁体５８４上に絶縁体５７１を成膜し、絶縁体５７１上に絶縁体５８５を成膜する。その後、絶縁体５８５上にマスクを形成し、該マスクを用いて絶縁体５８５に開口部を形成する（図２０（Ａ）参照。）。ここで絶縁体５８５に開口部を形成する際に、絶縁体５８５のエッチング速度と比較して絶縁体５７１のエッチング速度が小さい場合には、絶縁体５７１の膜減りを小さくすることができ、絶縁体５７１および絶縁体５８４に開口部を設ける際エッチング時間を制御しやすくなる場合があり、導電体５１１が露出する時間を小さくできる場合があるため好ましい。その後、該マスクを除去する。
次に、絶縁体５８５上、および絶縁体５８５の開口部内の絶縁体５７１上に、マスク２０８を形成する（図２０（Ｂ）参照。）。ここで、絶縁体５８４と比較して絶縁体５７１のエッチング速度が小さい場合には、絶縁体５７１は、絶縁体５８４をエッチングするためのハードマスクとして機能する場合がある。
次に、マスク２０８を用いて絶縁体５７１および絶縁体５８４をエッチングし、開口部を設ける（図２０（Ｃ）参照。）。
次に、マスク２０８を除去した後、絶縁体５８５の開口部内、絶縁体５７１と絶縁体５８４の開口部内、および絶縁体５８５上に、導電体６１３ａや導電体４１３ａとなる、導電体６１３ｄを成膜する（図２１（Ａ）参照。）。
次に、導電体６１３ｄ上に、導電体６１３ｂや導電体４１３ｂとなる、導電体６１３ｅを成膜する（図２１（Ｂ）参照。）。
ここで一例として、導電体６１３ｄとして、窒化タンタルと、窒化タンタル上にタンタルと、タンタル上に銅とを積層する構造を用いる。ここで導電体６１３ｄの上層として用いる銅を、「銅シード層」と呼ぶ場合がある。窒化タンタルは例えばスパッタリング法を用いて形成すればよい。また、銅は例えば、ＣＶＤ法やスパッタリング法を用いて形成すればよい。ここで導電体６１３ｄに、銅―マンガン合金層を用いてもよい。また、銅―マンガン合金層上に、銅の層を形成してもよい。
また導電体６１３ｅの一例として、ここでは銅を用いる。銅は例えばめっき法などを用いて形成することができる。
次に、導電体６１３ｅの表面を平坦化するように導電体６１３ｅおよび導電体６１３ｄを除去し、絶縁体５８５の表面を露出させ、導電体６１３、導電体４１３等の導電体を形成することにより、図９に示す層６２８を作製することができる（図２１（Ｃ）参照。）。
次に、図１１に示す層６２８の作製方法を、図２２に示す。
まず、層６２７上に絶縁体５８１および導電体５１１等の導電体を形成する。その後、絶縁体５８１上に絶縁体５７１を成膜し、絶縁体５７１上に絶縁体５８４を成膜する。その後、マスクを用いて絶縁体５８４に開口部を形成する（図２２（Ａ）参照。）。ここで、絶縁体５８４に開口部を形成する際に、例えば絶縁体５８４のエッチング速度と比較して絶縁体５７１のエッチング速度が小さい場合には導電体５１１等を保護する役割を有する場合がある。
次に、絶縁体５８４上にマスク２０９を形成する（図２２（Ｂ）参照。）。その後、マスク２０９を用いて絶縁体５８４をエッチングし、図２２（Ａ）において形成した絶縁体５８４の開口部を用いて絶縁体５７１をエッチングする（図２２（Ｃ）参照。）
次に、マスク２０９を除去した後、絶縁体５８４および絶縁体５７１の開口部に、導電体６１３および導電体４１３等の導電体を形成することにより、図１１に示す層６２８を形成することができる（図２２（Ｄ）参照。）。
次に、図１３に示す層６２９および層６３０の作製方法を、図２３乃至図２６を用いて説明する。
まず、層６２７上に層６２８を形成する。次に、層６２８上に絶縁体５７１ａ、絶縁体４０２を形成する。次に、絶縁体４０２上に酸化物層４０６ａとなる第１の酸化物を成膜し、第１の酸化物上に酸化物層４０６ｂとなる第２の酸化物を成膜し、その後、導電体４１６ａ等となる第１の導電体を成膜する。その後、第１の導電体をハードマスクとして用いて第１の酸化物および第２の酸化物を加工し、酸化物層４０６ａおよび酸化物層４０６ｂを形成する。加工には例えばドライエッチング等を用いればよい。
次に、絶縁体５９１を成膜する。その後、絶縁体５９１上にマスクを形成し、該マスクを用いて絶縁体５９１に開口部を形成し、さらに第１の導電体を加工し、導電体４１６ａおよび導電体４１６ｂを形成する（図２３（Ａ）参照。）。
その後、マスクを除去した後、酸化物層４０６ｃとなる酸化物層４０６ｆと、絶縁体４１２となる絶縁体４１２ｄと、導電体４０４となる導電体４０４ｄと、を成膜する（図２３（Ｂ）参照。）。
次に、導電体４０４ｄの表面を平坦化するように導電体４０４ｄ、絶縁体４１２ｄ、酸化物層４０６ｆを除去し、導電体４０４、絶縁体４１２および酸化物層４０６ｃを形成する（図２３（Ｃ）参照。）。以上の工程により、トランジスタ４９０を作製する。
次に、絶縁体５９１、導電体４０４、絶縁体４１２および酸化物層４０６ｃ上に絶縁体４０８を成膜する（図２４（Ａ）参照。）。
ここで例えばスパッタリング法により絶縁体４０８を形成すると、絶縁体４０８と絶縁体４０８の被形成面の界面およびその近傍に、両者が混ざり合う混合層１４５が形成されるため好ましい。
ここで本実施の形態では、絶縁体４０８として、スパッタリング法により酸化アルミニウムを形成する。また、スパッタリングガスとして酸素を含むガスを用いる。混合層１４５は、過剰酸素を有することが好ましい。
次に、加熱処理を行うことにより、混合層１４５に含まれる酸素が拡散する。ここで混合層１４５に含まれる過剰酸素は、絶縁体５９１、絶縁体４１２等を介して酸化物層４０６ａ、酸化物層４０６ｂ、および酸化物層４０６ｃに拡散する。絶縁体４０８、絶縁体５７１および絶縁体５７１ａとして酸素を透過しにくい材料を用いることで、混合層１４５に含まれる過剰酸素を、絶縁体４０２および絶縁体４１２等を介して酸化物層４０６ａ、酸化物層４０６ｂ、および酸化物層４０６ｃに効果的に拡散させることができる。混合層１４５に含まれる過剰酸素が拡散する様子を図２４（Ｂ）に矢印で示す。ここで図２４（Ｂ）には層６２９を拡大して示す。
ここで、図をみやすくするため、混合層１４５を表記しない場合がある。
次に、絶縁体４０８上に絶縁体５９２ａを成膜する。その後、絶縁体５９２ａ、絶縁体４０８、絶縁体５９１、絶縁体４０２、および絶縁体５７１ａに開口部を形成する（図２５（Ａ）参照。）。
次に、絶縁体５９２ａ、絶縁体４０８、絶縁体５９１、絶縁体４０２、および絶縁体５７１ａに形成した開口部にプラグ５４４、プラグ５４４ｂ等のプラグを形成する（図２５（Ｂ）参照。）。
次に、絶縁体５９２ａ上に絶縁体５９２ｂを成膜する。その後、絶縁体５９２ｂ上にマスク２１０を形成する（図２５（Ｃ）参照。）。
次に、マスク２１０を用いて絶縁体５９２ｂおよび絶縁体５９２ａに開口部を形成する（図２６（Ａ）参照。）。ここでプラグ５４４およびプラグ５４４ｂは、絶縁体５９２ｂおよび絶縁体５９２ａに形成された開口部内において、絶縁体４０８上に凸部を有する場合がある。
次にマスクを除去後、形成した開口部内に導電体５１４等の導電体を形成する。その後、絶縁体５９２ｂおよび導電体５１４上に絶縁体５９２ｃを成膜する。その後、絶縁体５９２ｃに開口部を形成する（図２６（Ｂ）参照。）。その後、開口部内に導電体を形成し、図１３に示す層６２９および層６３０を作製することができる。
導電体５１１、導電体５１３、導電体４１３、導電体６１３、導電体５１４等の導電体や、プラグ５４１、プラグ５４３、プラグ５４４、プラグ５４５等のプラグは、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、ＰＬＤ法、またはめっき法などにより形成することができる。ここでスパッタリング法において例えば、コリメータ方式や、ターゲットと基板間の距離を長くするロングスロー方式や、これらを組み合わせることで、埋め込み性を向上することができる。
［回路の一例］
次に、本発明の一態様である装置を適用することができる回路の一例を示す。
図２７（Ａ）は、３つのトランジスタと、容量素子とを有する回路の一例を示す。ここで、３つのトランジスタとして図１等において説明したトランジスタ４９０、トランジスタ４９１およびトランジスタ４９２を用い、容量素子として容量素子１５０を用いる場合を考える。
ここで、図２７（Ａ）の回路に用いられるトランジスタは、例えば図１に示すような半導体装置の断面において、層６２７または層６２９のいずれかに設けられることが好ましい。特に、トランジスタ４９１およびトランジスタ４９２を層６２７に、トランジスタ４９０を層６２９に設け、間に層６２８を設けることにより、トランジスタ４９０乃至トランジスタ４９２において、優れた特性を得ることができる。また、容量素子１５０は、層６２８乃至層６３１のいずれの層に設けられてもよい。
図２７（Ａ）に示す回路を有する装置の一例として、図１の構造を用いることができる。図１において、トランジスタ４９１およびトランジスタ４９２は層６２７に形成され、トランジスタ４９０は層６２９に形成され、容量素子は層６３１に形成される。
図２７（Ａ）において、トランジスタ４９０のソースまたはドレインの一方はフローティングノード（ＦＮ）を介してトランジスタ４９１のゲート電極および容量素子１５０の一方の電極に接続する。また、トランジスタ４９０のソースまたはドレインの他方は、トランジスタ４９２のソースまたはドレインの一方に接続する。これらの接続は、層６２８に設けられる導電体を介して接続することが好ましい。また、トランジスタ４９１のソース電極またはドレイン電極の一方は、層６２８に設けられる導電体等を介して、例えば層６３１に接続する端子ＳＬへ接続する。トランジスタ４９１のソースまたはドレインの他方は、トランジスタ４９２のソースまたはドレインの他方と接続する。
図１においてトランジスタ４９１のゲート電極である導電体４５４は、層６２８に設けられるプラグ５４３、導電体５１３等の導電体を介して、層６３１が有する容量素子１５０の電極である導電体５１６と接続する。導電体５１６は、層６２９および層６３０に設けられる導電体およびプラグを介してトランジスタ４９０のソース電極またはドレイン電極の一方である導電体４１６ｂと接続する。トランジスタ４９２のソースまたはドレインの一方は、層６２８乃至層６３０の導電体およびプラグを介して、トランジスタ４９０のソース電極またはドレイン電極の一方である導電体４１６ａと接続する。
ここで図１においてトランジスタ４９３のように層６２７に設けられるトランジスタは、例えば図２７等に示す回路に接続する周辺回路、例えばドライバー回路や、コンバータ等に用いてもよい。
図２７（Ｂ）は、図２７（Ａ）と比較して、トランジスタ４９２を有さない点が異なる。トランジスタ４９２を有さないことにより、回路の集積度を高めることができる場合がある。
図２７（Ｂ）に示す回路を有する半導体装置５００の一例として、図２９に示す半導体装置５００を示す。
図２９は、図１と比較して、プラグ５４４が導電体５１３および導電体４１６ｂに接する点が異なる。図１ではプラグ５４４およびプラグ５４４ｂを有するのに対して、図２９ではプラグ５４４ｂが必要ないため、回路の集積度を高めることができる。
ここで、図２９において、絶縁体５７１ａおよび絶縁体４０２に第１の開口部として開口部６３２を形成し、その後、絶縁体５９１、絶縁体４０８、絶縁体４１２および酸化物層４０６ｃに第２の開口部を形成し、プラグ５４４は、開口部６３２および第２の開口部を埋めこむように形成することが好ましい。例えば、絶縁体５７１ａが酸化アルミニウムおよび酸化ハフニウムを有する場合を考える。これらの材料は、例えば酸化シリコンなどの材料と比較して、ドライエッチング等においてエッチング速度が小さい場合がある。よって、あらかじめ開口部６３２を設けた後、第２の開口部を設けることにより、例えば導電体４１６ｂのドライエッチング雰囲気への露出時間を小さくすることができ、導電体４１６ｂの膜減りをより小さくすることができる場合があり好ましい。
図２９は、図１と比較して、絶縁体５８１と絶縁体５８４との間に、絶縁体５８１上の絶縁体５８２と、絶縁体５８２上の絶縁体５８３とを有する。絶縁体５８３の上面は絶縁体５８４と接する。プラグ５４２と、導電体５１２とは、それぞれ絶縁体５８２と、絶縁体５８３とに埋め込まれるように形成される。プラグ５４２は、導電体５１１の上面と接することが好ましい。導電体５１２は、プラグ５４２の上面と接することが好ましい。
また、図２９は、図１と比較して、絶縁体５９２上に絶縁体５９３と、絶縁体５９３に埋め込まれるように形成される導電体５１５およびプラグ５４６を有する。導電体５１５はプラグ５４５の上面に接することが好ましく、プラグ５４６は導電体５１５の上面に接することが好ましい。また、プラグ５４６は、導電体５１６の下面に接することが好ましい。
図２７（Ｂ）に用いることができるレイアウトの上面図を図３０および図３１に示す。なお、図３０および図３１に二点鎖線で囲む領域は、図２７（Ｂ）に示す回路（またはセルと呼ぶ場合もある）の一単位を構成する面積の例を示す。
図３０（Ａ）はトランジスタ４９１のチャネル領域およびソースードレイン領域等（斜線で示す領域）と、ゲート電極として機能する導電体４５４と、該ソースードレイン領域や導電体４５４が上層の導電体と接続するプラグ５４１等を形成する領域（点線）を示す。
図３０（Ｂ）は、導電体５１１等の導電体と、該導電体と上層の導電体とを接続するプラグ５４２等を形成する領域（一点鎖線）を示す。
図３０（Ｃ）は、導電体５１２等の導電体と、該導電体と上層の導電体とを接続するプラグ５４３等を形成する領域（点線）を示す。
図３０（Ｄ）は、導電体４１３およびプラグ５４３と、開口部６３２を示す。
図３０（Ｅ）は、トランジスタ４９０が有する半導体層４０６および導電体４０４と、開口部６３２と、上層の導電体と接続するプラグ５４４を形成する領域を示す。
図３０（Ｆ）は、導電体５１４等の導電体と、該導電体と上層の導電体とを接続するプラグ５４５等を形成する領域（一点鎖線）と、を示す。
図３１（Ａ）は、導電体５１５と、導電体５１５と上層の導電体５１６とを接続するプラグ５４６が形成される領域を示す。
図３１（Ｂ）は、導電体５１６と、導電体５１７と、導電体５１７と上層の導電体とを接続するプラグ５４７が形成される領域を示す。
図３１（Ｃ）は、導電体５１８ｂを示す。
また、図３０および図３１に示す上面図を順に積層した斜視図を図３２に示す。なお、見やすくするため各層の間の距離を実際よりも大きくして示している。
また、図３３は図３０乃至図３２に示すレイアウトとは別の一例を示す。図３３に示す上面図と比較して、図３０（Ｅ）では回路に要する面積をより小さくすることができる。また図３３では、導電体４１６ｂに接するプラグ５４４ｂと、導電体５１３に接するプラグ５４４を有するのに対し、図３０（Ｅ）ではプラグ５４４ｂが必要ないため、回路の集積度を高めることができる。
次に、図２７（Ｃ）に示す回路を有する半導体装置５００の断面の一例を図３５に示す。図２７（Ｃ）に示す回路は例えば、記憶装置として機能する一つのセルである。図３５は、隣接する２つのセルが接続する例を示す。隣接するセルは、端子ＢＬへ接続するプラグ５４４ｂを共有する。よって、回路の集積度を高めることができる。プラグ５４４ｂは隣接する２つのトランジスタ４９０が有するそれぞれの導電体４１６ａの、両方と接する。プラグ５４４ｂは導電体５１３およびプラグ５４３を介して導電体５１２に接続する。導電体５１２は端子ＢＬとして機能することが好ましい。
図３５において、容量素子１５０はトランジスタ４９０上に重なる。トランジスタ４９０が有する導電体４１６ａは、プラグ５４４、導電体５１４等を介して容量素子１５０が有する導電体５１６と接続する。
また図３５に示すように、半導体装置５００は層６２７にトランジスタ４９４を有してもよい。ここで例えばトランジスタ４９４をｐ型チャネル、トランジスタ４９１をｎ型チャネルとしてもよい。
図３６は、図２７（Ｃ）に示す回路を有する半導体装置５００の断面の一例を示す。図３５においては、トランジスタ４９０から端子ＢＬへ、層６２８の導電体を介して接続するのに対し、図３６は、トランジスタ４９０から端子ＢＬへ、層６３１の導電体を介して接続する点が異なる。
図３６において、隣接する２つのトランジスタ４９０は、導電体４１６ｂを共有する。よって、回路の集積度を高めることができる。導電体４１６ｂは、プラグ５４４ｂ、層６３０および層６３１に形成される導電体およびプラグ等を介して導電体５１８に接続する。導電体５１８は端子ＢＬとして機能することが好ましい。
＜回路動作＞
図２７（Ａ）、（Ｂ）、（Ｃ）および図２８（Ａ）に示す回路は、記憶装置として機能することができる。
図２７（Ｂ）に示す回路の動作について説明する。
図２７（Ｂ）に示す回路は、トランジスタ４９１のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、端子ＷＷＬの電位を、トランジスタ４９０が導通状態となる電位にして、トランジスタ４９０を導通状態とする。これにより、端子ＢＬの電位が、トランジスタ４９１のゲート、および容量素子１５０の電極の一方と電気的に接続するノードＦＮに与えられる。すなわち、トランジスタ４９１のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、端子ＷＷＬの電位を、トランジスタ４９０が非導通状態となる電位とすることで、ノードＦＮに電荷が保持される（保持）。
トランジスタ４９０の半導体層として酸化物半導体を用いることにより、オフ電流を極めて小さくすることができるため、ノードＦＮの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。端子ＢＬに所定の電位（定電位）を与えた状態で、端子ＣＬに適切な電位（読み出し電位）を与えると、端子ＳＬは、ノードＦＮに保持された電荷量に応じた電位をとる。これは、トランジスタ４９１をｎチャネル型とすると、トランジスタ４９１のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ４９１のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ４９１を「導通状態」とするために必要な端子ＣＬの電位をいうものとする。したがって、端子ＣＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＮに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＮにＨｉｇｈレベル電荷が与えられていた場合には、端子ＣＬの電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ４９１は「導通状態」となる。一方、ノードＦＮにＬｏｗレベル電荷が与えられていた場合には、端子ＣＬの電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ４９１は「非導通状態」のままである。このため、端子ＳＬの電位を判別することで、ノードＦＮに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。情報を読み出さないメモリセルにおいては、ノードＦＮに与えられた電荷によらずトランジスタ４９１が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を端子ＣＬに与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードＦＮに与えられた電荷によらずトランジスタ４９１が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を端子ＣＬに与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
次に、図２７（Ａ）に示す回路においても、図２７（Ｂ）と同様に情報の書き込み、保持および読み出しができる。ここで図２７（Ａ）ではトランジスタ４９２を有するため、例えばほかのメモリセルの情報を読み出さないためにはトランジスタ４９２を非導通状態とすることにより、端子ＢＬから端子ＳＬへの漏れ電流を抑制することができる場合がある。また、読み出しにおいて、ほかのメモリセルの情報を読み出さないためには、トランジスタ４９２が「非導通状態」となるような電位を端子ＲＷＬに入力すればよく、高い電位を端子ＣＬに与えなくてもよい場合がある。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。すなわち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
図２７（Ｃ）に示す半導体装置は、トランジスタ４９１を有さない点で図２７（Ｂ）に示した半導体装置と異なる。この場合も図２７（Ｂ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図２７（Ｃ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ４９０が導通状態になると、浮遊状態である端子ＢＬと容量素子１５０とが導通し、端子ＢＬと容量素子１５０の間で電荷が再分配される。その結果、端子ＢＬの電位が変化する。端子ＢＬの電位の変化量は、容量素子１５０の電極の一方の電位（または容量素子１５０に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子１５０の電極の一方の電位をＶ、容量素子１５０の容量をＣ、端子ＢＬが有する容量成分をＣＢ、電荷が再分配される前の端子ＢＬの電位をＶＢ０とすると、電荷が再分配された後の端子ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子１５０の一方の電位ＶがＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の端子ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の端子ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、端子ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための周辺回路は、例えば層６２７が有するトランジスタ４９３等を用いた構成とすればよい。
図２８（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。図１乃至図４に示す半導体装置５００は、図２８（Ｂ）に示す回路を有してもよい。その場合には、例えばトランジスタ２２００を層６２９に設け、トランジスタ２１００を層６２７に設け、トランジスタのソース電極またはドレイン電極や、ゲート電極の接続に、層６２８等に設けられる導電体を用いることが好ましい。
また図２８（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。図１乃至図４に示す半導体装置５００は、図２８（Ｃ）に示す回路を有してもよい。その場合には、例えばトランジスタ２２００を層６２９に設け、トランジスタ２１００を層６２７に設け、トランジスタのソース電極またはドレイン電極や、ゲート電極の接続に、層６２８等に設けられる導電体を用いることが好ましい。
図２８（Ａ）には、本発明の一態様である装置に適用することができる回路の一例を示す。
図２８（Ａ）に示す回路は、容量素子６６０ａと、容量素子６６０ｂと、トランジスタ６６１ａと、トランジスタ６６１ｂと、トランジスタ６６２ａと、トランジスタ６６２ｂと、インバータ６６３ａと、インバータ６６３ｂと、配線ＢＬと、配線ＢＬＢと、配線ＷＬと、配線ＣＬと、配線ＧＬと、を有する。
図２８（Ａ）に示す回路は、インバータ６６３ａ及びインバータ６６３ｂがリング接続することでフリップフロップが構成されるメモリセルである。インバータ６６３ｂの出力信号が出力されるノードをノードＶＮ１とし、インバータ６６３ａの出力信号が出力されるノードをノードＶＮ２とする。なお、該メモリセルをマトリクス状に配置することで、記憶装置（メモリセルアレイ）を構成することができる。
トランジスタ６６２ａのソース、ドレインの一方は配線ＢＬと電気的に接続し、ソース、ドレインの他方はノードＶＮ１と電気的に接続し、ゲートは配線ＷＬと電気的に接続する。トランジスタ６６２ｂのソース、ドレインの一方はノードＶＮ２と電気的に接続し、ソース、ドレインの他方は配線ＢＬＢと電気的に接続し、ゲートは配線ＷＬと電気的に接続する。
トランジスタ６６１ａのソース、ドレインの一方はノードＶＮ１と電気的に接続し、ソース、ドレインの他方は容量素子６６０ａの一方の電極と電気的に接続し、ゲートは配線ＧＬと電気的に接続する。ここで、トランジスタ６６１ａのソース、ドレインの他方と、容量素子６６０ａの一方の電極と、の間のノードをノードＮＶＮ１とする。トランジスタ６６１ｂのソース、ドレインの一方はノードＶＮ２と電気的に接続し、ソース、ドレインの他方は容量素子６６０ｂの一方の電極と電気的に接続し、ゲートは配線ＧＬと電気的に接続する。ここで、トランジスタ６６１ｂのソース、ドレインの他方と、容量素子６６０ｂの一方の電極と、の間のノードをノードＮＶＮ２とする。
容量素子６６０ａの他方の電極は配線ＣＬと電気的に接続する。容量素子６６０ｂの他方の電極は配線ＣＬと電気的に接続する。
トランジスタ６６２ａ及びトランジスタ６６２ｂの導通状態、非導通状態の選択は、配線ＷＬに与える電位によって制御することができる。トランジスタ６６１ａ及びトランジスタ６６１ｂの導通状態、非導通状態の選択は、配線ＧＬに与える電位によって制御することができる。
図２８（Ａ）に示したメモリセルの書き込み、保持及び読み出しについて以下に説明する。
書き込み時は、まず配線ＢＬ及び配線ＢＬＢにデータ０またはデータ１に対応する電位を印加する。
例えば、データ１を書き込みたい場合、配線ＢＬをハイレベルの電源電位（ＶＤＤ）、配線ＢＬＢを接地電位とする。次に、配線ＷＬにトランジスタ６６２ａ、トランジスタ６６２ｂのしきい値電圧にＶＤＤを加えた電位以上の電位（ＶＨ）を印加する。
次に、配線ＷＬの電位をトランジスタ６６２ａ、トランジスタ６６２ｂのしきい値電圧未満とすることで、フリップフロップに書き込んだデータ１が保持される。
読み出し時は、あらかじめ配線ＢＬ及び配線ＢＬＢをＶＤＤとする。次に、配線ＷＬにＶＨを印加することで、配線ＢＬはＶＤＤのまま変化しないが、配線ＢＬＢはトランジスタ６６２ａ及びインバータ６６３ａを介して放電し、接地電位となる。この配線ＢＬと配線ＢＬＢとの電位差をセンスアンプ（図示せず）にて増幅することにより保持されたデータ１を読み出すことができる。
なお、データ０を書き込みたい場合は、配線ＢＬを接地電位、配線ＢＬＢをＶＤＤとし、その後配線ＷＬにＶＨを印加すればよい。次に、配線ＷＬの電位をトランジスタ６６２ａ、トランジスタ６６２ｂのしきい値電圧未満とすることで、フリップフロップに書き込んだデータ０が保持される。読み出し時は、あらかじめ配線ＢＬ及び配線ＢＬＢをＶＤＤとし、配線ＷＬにＶＨを印加することで、配線ＢＬＢはＶＤＤのまま変化しないが、配線ＢＬはトランジスタ６６２ｂ及びインバータ６６３ｂを介して放電し、接地電位となる。この配線ＢＬと配線ＢＬＢとの電位差をセンスアンプにて増幅することにより保持されたデータ０を読み出すことができる。
したがって、図２８（Ａ）に示す半導体装置はいわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として機能する。ＳＲＡＭはフリップフロップを用いてデータを保持するため、リフレッシュ動作が不要である。そのため、データの保持時の消費電力を抑えることができる。また、フリップフロップにおいて容量素子を用いないため、高速動作の求められる用途に好適である。
また、図２８（Ａ）に示す半導体装置は、トランジスタ６６１ａを介して、ノードＶＮ１からノードＮＶＮ１にデータを書き込むことが可能である。同様に、トランジスタ６６１ｂを介して、ノードＶＮ２からノードＮＶＮ２にデータを書き込むことが可能である。書き込まれたデータは、トランジスタ６６１ａまたはトランジスタ６６１ｂを非導通状態とすることによって保持される。例えば、電源電位の供給を止めた場合でも、ノードＶＮ１及びノードＶＮ２のデータを保持できる場合がある。
電源電位の供給を止めると、直ちにデータが消失する従来のＳＲＡＭと異なり、図２８（Ａ）に示す半導体装置は、電源電位の供給を止めた後でもデータを保持できる。そのため、適宜電源電位をオンまたはオフすることによって、消費電力の小さい半導体装置を実現することができる。例えば、ＣＰＵの記憶領域に図２８（Ａ）に示す半導体装置を用いることで、ＣＰＵの消費電力を小さくすることもできる。
なお、ノードＮＶＮ１及びノードＮＶＮ２にデータを保持する期間は、トランジスタ６６１ａ及びトランジスタ６６１ｂのオフ電流によって変化することがわかる。したがって、データの保持期間を長くするためには、トランジスタ６６１ａ及びトランジスタ６６１ｂには、オフ電流の低いトランジスタを用いればよいことになる。または、容量素子６６０ａ及び容量素子６６０ｂの容量を大きくすればよいことになる。
例えば、トランジスタ６６１ａ及び容量素子６６０ａとしてトランジスタ４９０及び容量素子１５０を用いることにより、ノードＮＶＮ１に長期間に渡ってデータを保持することが可能となる。同様に、トランジスタ４９０及び容量素子１５０を、トランジスタ６６１ｂ及び容量素子６６０ｂとして用いれば、ノードＮＶＮ２に長期間に渡ってデータを保持することが可能となる。したがって、トランジスタ６６１ａ及びトランジスタ６６１ｂについては、トランジスタ４９０についての記載を参照すればよい。また、容量素子６６０ａ及び容量素子６６０ｂについては、容量素子１５０についての記載を参照すればよい。
図２８（Ａ）に示すトランジスタ６６２ａ、トランジスタ６６２ｂ、インバータ６６３ａに含まれるトランジスタ及びインバータ６６３ｂに含まれるトランジスタは、トランジスタ６６１ａ、トランジスタ６６１ｂ、容量素子６６０ａ及び容量素子６６０ｂと少なくとも一部を重ねて作製することができる。したがって、図２８（Ａ）に示す半導体装置は、従来のＳＲＡＭと比べて占有面積を大きく増大させることなく、作製することができる場合がある。トランジスタ６６２ａ、トランジスタ６６２ｂ、インバータ６６３ａに含まれるトランジスタ及びインバータ６６３ｂに含まれるトランジスタについては、トランジスタ４９１についての記載を参照すればよい。
また、図１乃至図１４、図２１、図２２、および図２４に示す構造において、トランジスタ４９０のソース電極またはドレイン電極の一方と容量素子１５０との接続を、図２８（Ａ）の回路のトランジスタ６６１ａのソース電極またはドレイン電極の一方と容量素子６６０ａとの接続に適用してもよい。また、トランジスタ４９０のソース電極またはドレイン電極の他方とトランジスタ４９１のソース電極またはドレイン電極の一方との接続を、図２８（Ａ）の回路におけるトランジスタ６６１ａのソース電極またはドレイン電極の他方とトランジスタ６６２ａのソース電極またはドレイン電極の一方との接続に適用してもよい。
［半導体層４０６］
半導体層４０６は、酸化物層４０６ａ、酸化物層４０６ｂ、および酸化物層４０６ｃを積層した構成を有することが好ましい。
半導体層４０６として、例えば、インジウム（Ｉｎ）を含む酸化物半導体を用いることが好ましい。酸化物半導体は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体は、元素Ｍを含むと好ましい。
元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどである。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体は、亜鉛を含むと好ましい。酸化物半導体は亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体層４０６は、インジウムを含む酸化物に限定されない。半導体層４０６は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、インジウムを含まず、亜鉛を含む酸化物、ガリウムを含む酸化物、スズを含む酸化物などであっても構わない。
半導体層４０６は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。半導体層４０６に用いる酸化物半導体のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下である。
酸化物半導体は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、熱ＣＶＤ法またはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を含むがこれに限定されない）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、トランジスタや半導体装置の生産性を高めることができる場合がある。
例えば、半導体層４０６として、熱ＣＶＤ法でＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、半導体層４０６として、ＡＬＤ法で、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを用いてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）インジウムを用いても良い。なお、トリス（アセチルアセトナト）インジウムは、Ｉｎ（ａｃａｃ）３とも呼ぶ。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスやトリス（アセチルアセトナト）ガリウムを用いても良い。なお、トリス（アセチルアセトナト）ガリウムは、Ｇａ（ａｃａｃ）３とも呼ぶ。また、Ｚｎ（ＣＨ３）２ガスや、酢酸亜鉛を用いても良い。これらのガス種には限定されない。
酸化物半導体をスパッタリング法で成膜する場合、パーティクル数低減のため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウムを含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、ＡＣ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の生産性を高めることができる。
また、酸化物半導体をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１：１：２、１：４：４、４：２：４．１などとすればよい。
なお、酸化物半導体をスパッタリング法で成膜すると、ターゲットの原子数比からずれた原子数比の酸化物半導体が成膜される場合がある。特に、亜鉛は、ターゲットの原子数比よりも成膜された酸化物半導体の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。
酸化物層４０６ａおよび酸化物層４０６ｃは、酸化物層４０６ｂを構成する酸素以外の元素のうち、１種類以上の同じ金属元素を含む材料により形成されることが好ましい。このような材料を用いると、酸化物層４０６ａおよび酸化物層４０６ｂとの界面、ならびに酸化物層４０６ｃおよび酸化物層４０６ｂとの界面に界面準位を生じにくくすることができる。よって、界面におけるキャリアの散乱や捕獲が生じにくく、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧のばらつきを低減することが可能となる。よって、良好な電気特性を有する半導体装置を実現することが可能となる。
酸化物層４０６ａおよび酸化物層４０６ｃの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物層４０６ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
また、酸化物層４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｉｎと元素ＭとＺｎを含む酸化物）であり、酸化物層４０６ａおよび酸化物層４０６ｃもＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物層４０６ａおよび酸化物層４０６ｃをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物層４０６ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなる酸化物層４０６ａ、酸化物層４０６ｃ、および酸化物層４０６ｂを選択する。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなる酸化物層４０６ａ、酸化物層４０６ｃ、および酸化物層４０６ｂを選択する。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなる酸化物層４０６ａ、酸化物層４０６ｃ、および酸化物層４０６ｂを選択する。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなる酸化物層４０６ａ、酸化物層４０６ｃおよび酸化物層４０６ｂを選択する。このとき、酸化物層４０６ｂにおいて、ｙ２がｘ２以上であるとトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であると好ましい。酸化物層４０６ａおよび酸化物層４０６ｃを上記構成とすることにより、酸化物層４０６ａおよび酸化物層４０６ｃを、酸化物層４０６ｂよりも酸素欠損が生じにくい層とすることができる。
なお、酸化物層４０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、酸化物層４０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物層４０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、酸化物層４０６ｃは、酸化物層４０６ａと同種の酸化物を用いても構わない。
例えば、ＩｎまたはＧａを含む酸化物層４０６ａ、およびＩｎまたはＧａを含む酸化物層４０６ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、または１：９：６などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎ：Ｇａ＝１：９、または７：９３などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ酸化物を用いることができる。また、酸化物層４０６ｂとして、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２などの原子数比のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、酸化物層４０６ａおよび酸化物層４０６ｂの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
酸化物層４０６ｂは、酸化物層４０６ａおよび酸化物層４０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物層４０６ｂとして、酸化物層４０６ａおよび酸化物層４０６ｃよりも電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、酸化物層４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
ただし、酸化物層４０６ａまたは／および酸化物層４０６ｃが、酸化ガリウムであっても構わない。例えば、酸化物層４０６ｃとして、酸化ガリウムを用いると導電体４１６ａまたは導電体４１６ｂと導電体４０４との間に生じるリーク電流を低減することができる。即ち、トランジスタ４９０のオフ電流を小さくすることができる。
酸化物層４０６ａおよび酸化物層４０６ｃは、例えば酸化物層４０６ｂよりも電子親和力が小さいため、酸化物層４０６ｂよりも絶縁体に近い。よって、ゲート電圧を印加すると、酸化物層４０６ａ、酸化物層４０６ｂ、酸化物層４０６ｃのうち、酸化物層４０６ｂにチャネルが形成されやすい。
また、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）に安定した電気特性を付与するためには、酸化物半導体中の不純物及び酸素欠損を低減して高純度真性化し、酸化物層４０６ｂを真性または実質的に真性と見なせる酸化物半導体とすることが好ましい。例えば、酸化物層４０６ｂに過剰酸素を供給することにより、酸素欠損を低減できる場合がある。また、少なくとも酸化物層４０６ｂ中のチャネル形成領域が真性または実質的に真性と見なせる酸化物半導体とすることが好ましい。
また、半導体層４０６のうち、少なくとも酸化物層４０６ｂにＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。なお、ＣＡＡＣ−ＯＳについては、後の実施の形態で詳細に説明する。
ＣＡＡＣ−ＯＳは誘電率異方性を有する。具体的には、ＣＡＡＣ−ＯＳはａ軸方向およびｂ軸方向の誘電率よりも、ｃ軸方向の誘電率が大きい。チャネルが形成される半導体膜にＣＡＡＣ−ＯＳを用いて、ゲート電極をｃ軸方向に配置したトランジスタは、ｃ軸方向の誘電率が大きいため、ゲート電極から生じる電界がＣＡＡＣ−ＯＳ全体に届きやすい。よって、サブスレッショルドスイング値（Ｓ値）を小さくすることができる。また、半導体膜にＣＡＡＣ−ＯＳを用いたトランジスタは、微細化によるＳ値の増大が生じにくい。
また、ＣＡＡＣ−ＯＳはａ軸方向およびｂ軸方向の誘電率が小さいため、ソースとドレイン間に生じる電界の影響が緩和される。よって、チャネル長変調効果や、短チャネル効果、などが生じにくく、トランジスタの信頼性を高めることができる。
ここで、チャネル長変調効果とは、ドレイン電圧がしきい値電圧よりも高い場合に、ドレイン側から空乏層が広がり、実効上のチャネル長が短くなる現象を言う。また、短チャネル効果とは、チャネル長が短くなることにより、しきい値電圧の低下などの電気特性の悪化が生じる現象を言う。微細なトランジスタほど、これらの現象による電気特性の劣化が生じやすい。
［酸化物半導体膜のエネルギーバンド構造］
ここで、酸化物層４０６ａ、酸化物層４０６ｂ、および酸化物層４０６ｃの積層により構成される半導体層４０６の機能およびその効果について、図３７に示すエネルギーバンド構造図を用いて説明する。図３７は、トランジスタ４９０のチャネル形成領域のエネルギーバンド構造を示している。
図３７中、Ｅｃ３８２、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、Ｅｃ３８３ｃ、Ｅｃ３８６は、それぞれ、絶縁体４０２、酸化物層４０６ａ、酸化物層４０６ｂ、酸化物層４０６ｃ、絶縁体４１２の伝導帯下端のエネルギーを示している。
ここで、電子親和力は、真空準位と価電子帯上端のエネルギーとの差（「イオン化ポテンシャル」ともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁体４０２と絶縁体４１２は絶縁物であるため、Ｅｃ３８２とＥｃ３８６は、Ｅｃ３８３ａ、Ｅｃ３８３ｂ、およびＥｃ３８３ｃよりも真空準位に近い（電子親和力が小さい）。
また、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ａは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
また、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも真空準位に近い。具体的には、Ｅｃ３８３ｃは、Ｅｃ３８３ｂよりも０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下真空準位に近いことが好ましい。
ここで、酸化物層４０６ａと酸化物層４０６ｂとの間には、酸化物層４０６ａと酸化物層４０６ｂとの混合領域を有する場合がある。また、酸化物層４０６ｂと酸化物層４０６ｃとの間には、酸化物層４０６ｂと酸化物層４０６ｃとの混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、酸化物層４０６ａ、酸化物層４０６ｂおよび酸化物層４０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
このとき、電子は、酸化物層４０６ａ中および酸化物層４０６ｃ中ではなく、酸化物層４０６ｂ中を主として移動する。したがって、酸化物層４０６ａおよび酸化物層４０６ｂの界面における界面準位密度、酸化物層４０６ｂと酸化物層４０６ｃとの界面における界面準位密度を低くすることによって、酸化物層４０６ｂ中で電子の移動が阻害されることが少なく、トランジスタ４９０のオン電流を高くすることができる。
また、酸化物層４０６ａと絶縁体４０２の界面、および酸化物層４０６ｃと絶縁体４１２の界面近傍には、不純物や欠陥に起因したトラップ準位３９０が形成され得るものの、酸化物層４０６ａ、および酸化物層４０６ｃがあることにより、酸化物層４０６ｂと当該トラップ準位とを遠ざけることができる。
なお、トランジスタ４９０がｓ−ｃｈａｎｎｅｌ構造を有する場合、酸化物層４０６ｂの全体にチャネルが形成される。したがって、酸化物層４０６ｂが厚いほどチャネル領域は大きくなる。即ち、酸化物層４０６ｂが厚いほど、トランジスタ４９０のオン電流を高くすることができる。例えば、２０ｎｍ以上、好ましくは４０ｎｍ以上、さらに好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する酸化物層４０６ｂとすればよい。ただし、トランジスタ４９０を有する半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する酸化物層４０６ｂとすればよい。
また、トランジスタ４９０のオン電流を高くするためには、酸化物層４０６ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する酸化物層４０６ｃとすればよい。一方、酸化物層４０６ｃは、チャネルの形成される酸化物層４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物層４０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する酸化物層４０６ｃとすればよい。
また、信頼性を高くするためには、酸化物層４０６ａは厚く、酸化物層４０６ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する酸化物層４０６ａとすればよい。酸化物層４０６ａの厚さを、厚くすることで、隣接する絶縁体と酸化物層４０６ａとの界面からチャネルの形成される酸化物層４０６ｂまでの距離を離すことができる。ただし、トランジスタ４９０を有する半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する酸化物層４０６ａとすればよい。
なお、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、酸化物層４０６ｂのシリコン濃度は低いほど好ましい。例えば、酸化物層４０６ｂと酸化物層４０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、酸化物層４０６ｂと酸化物層４０６ｃとの間に、ＳＩＭＳにおいて、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、酸化物層４０６ｂの水素濃度を低減するために、酸化物層４０６ａおよび酸化物層４０６ｃの水素濃度を低減すると好ましい。酸化物層４０６ａおよび酸化物層４０６ｃは、ＳＩＭＳにおいて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、酸化物層４０６ｂの窒素濃度を低減するために、酸化物層４０６ａおよび酸化物層４０６ｃの窒素濃度を低減すると好ましい。酸化物層４０６ａおよび酸化物層４０６ｃは、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラップは、トランジスタのしきい値電圧がプラス方向へ変動させる場合がある。したがって、酸化物層４０６ｂの表面または内部における銅濃度は低いほど好ましい。例えば、酸化物層４０６ｂ、銅濃度が１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下となる領域を有すると好ましい。
上述の３層構造は一例である。例えば、酸化物層４０６ａまたは酸化物層４０６ｃのない２層構造としても構わない。または、酸化物層４０６ａの上もしくは下、または酸化物層４０６ｃ上もしくは下に、酸化物層４０６ａ、酸化物層４０６ｂおよび酸化物層４０６ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、酸化物層４０６ａの上、酸化物層４０６ａの下、酸化物層４０６ｃの上、酸化物層４０６ｃの下のいずれか二箇所以上に、酸化物層４０６ａ、酸化物層４０６ｂおよび酸化物層４０６ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
特に、本実施の形態に例示するトランジスタ４９０は、チャネル幅方向において、酸化物層４０６ｂの上面と側面が酸化物層４０６ｃと接し、酸化物層４０６ｂの下面が酸化物層４０６ａと接して形成されている（図５（Ｂ）参照。）。このように、酸化物層４０６ｂを酸化物層４０６ａと酸化物層４０６ｃで覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。
また、酸化物層４０６ａ、および酸化物層４０６ｃのバンドギャップは、酸化物層４０６ｂのバンドギャップよりも広いほうが好ましい。
本発明の一態様によれば、電気特性のばらつきが少ないトランジスタを実現することができる。よって、電気特性のばらつきが少ない半導体装置を実現することができる。本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。よって、信頼性の良好な半導体装置を実現することができる。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、チャネルが形成される半導体膜に酸化物半導体を用いたトランジスタは、オフ電流を極めて小さくすることができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上１５０桁以下とすることができる。
本発明の一態様によれば、消費電力が少ないトランジスタを実現することができる。よって、消費電力が少ない半導体装置を実現することができる。
（実施の形態２）
本実施の形態では、酸化物半導体の構造について説明する。
＜酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図４５（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図４５（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図４５（Ｂ）に示す。図４５（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図４５（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図４５（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図４５（Ｂ）および図４５（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図４５（Ｄ）参照。）。図４５（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図４５（Ｄ）に示す領域５１６１に相当する。
また、図４６（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４６（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図４６（Ｂ）、図４６（Ｃ）および図４６（Ｄ）に示す。図４６（Ｂ）、図４６（Ｃ）および図４６（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４７（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４７（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図４７（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４８（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４８（Ｂ）に示す。図４８（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４８（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４８（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図４９は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図４９より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図４９中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図４９中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
（実施の形態３）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図５０は、先の実施の形態で説明した記憶装置を少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図５０に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図５０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図５０に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図５０に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。
図５０に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図５１は、レジスタ１１９６として用いることのできる記憶装置の回路図の一例である。記憶装置１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶装置１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。トランジスタ１２０９は酸化物半導体層にチャネルが形成されるトランジスタであることが好ましい。トランジスタ１２０９として、先の実施の形態で説明したトランジスタ４９０を参照することができる。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶装置１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
ここで、例えば、図１等に示す構造におけるトランジスタ４９０のソース電極またはドレイン電極の一方と容量素子１５０との接続を、図５１の回路のトランジスタ１２０９のソース電極またはドレイン電極の一方と容量素子１２０８との接続に適用してもよい。また、トランジスタ４９０のソース電極またはドレイン電極の他方とトランジスタ４９１のゲート電極との接続を、図５１の回路におけるトランジスタ１２０９のソース電極またはドレイン電極の一方とトランジスタ１２１０のゲート電極との接続に適用してもよい。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３及びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図５１では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図５１では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図５１において、記憶装置１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶装置１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶装置１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図５１における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶装置１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶装置１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶装置１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶装置１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶装置１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶装置１２００をＣＰＵに用いる例として説明したが、記憶装置１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、上記実施の形態で例示した記憶装置を含むＲＦタグについて、図５２を用いて説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦタグの構成について図５２を用いて説明する。図５２はＲＦタグの構成例を示すブロック図である。
図５２に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体、が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、記憶回路８１０として、先の実施の形態で示した記憶装置を用いることができる。記憶回路８１０として、先の実施の形態で示した記憶装置を用いることにより、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶装置は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶装置は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図５３を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図５３（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図５３（Ｂ）参照）、包装用容器類（包装紙やボトル等、図５３（Ｃ）参照）、乗り物類（自転車等、図５３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図５３（Ｅ）、図５３（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
本発明の一態様の半導体装置は、表示パネルを有してもよい。また、表示パネルの表示部を駆動する回路に、本発明の一態様の半導体装置を用いてもよい。また、本発明の一態様は、表示パネルと、他の実施の形態に示す半導体装置と、を有してもよい。本実施の形態では、表示パネルの構成例について説明する。
［構成例］
図５４（Ａ）は、本発明の一態様の表示パネルの上面図であり、図５４（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図５４（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。例えば、上記実施の形態に示すトランジスタ４９０を参照することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
ここで、表示パネルの画素部に配置するトランジスタと、駆動回路のうちｎチャネル型トランジスタで構成することができる駆動回路の一部を上記実施の形態に示す層６２９に設けることが好ましい。またその場合、例えば駆動回路のうち一部のトランジスタは、上記実施の形態に示す層６２７に設けてもよい。また、駆動回路部と画素部とは、例えば上記実施の形態に示す層６２８に設けられる配線を介して電気的に接続してもよい。
アクティブマトリクス型表示装置のブロック図の一例を図５４（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図５４（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
〔液晶パネル〕
また、画素の回路構成の一例を図５４（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の形態で説明するトランジスタ４９０を適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
トランジスタ７１６には第１の画素電極層が電気的に接続され、トランジスタ７１７には第２の画素電極層が電気的に接続される。第１の画素電極層と第２の画素電極層とは、それぞれ分離されている。なお、第１の画素電極層および第２の画素電極層の形状としては、特に限定はない。第１の画素電極層は、例えばＶ字状とすればよい。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図５４（Ｂ）に示す画素回路は、これに限定されない。例えば、図５４（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図５４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子及び正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図５４（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の半導体層は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１及び駆動用トランジスタ７２２は上記実施の形態で説明するトランジスタ４９０を適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図５４（Ｃ）に示す画素構成に限定されない。例えば、図５４（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
図５４で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイ、など）、エレクトロウェッティング素子、量子ドット、または、カーボンナノチューブを用いた表示素子の少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳを用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本発明の一態様に係る半導体装置を用いた電子機器として、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、置き時計、壁掛け時計、コードレス電話子機、トランシーバ、自動車電話、携帯電話、携帯情報端末、タブレット型端末、携帯型ゲーム機、パチンコ機などの固定式ゲーム機、電卓、電子手帳、電子書籍端末、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、温水器、扇風機、毛髪乾燥機、エアコンディショナー、加湿器、除湿器などの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、懐中電灯、チェーンソー等の工具、煙感知器、透析装置等の医療機器などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム、電力の平準化やスマートグリッドのための蓄電装置等の産業機器が挙げられる。また、蓄電体からの電力を用いた電動機や、燃料を用いたエンジンにより推進する移動体なども、電子機器の範疇に含まれる場合がある。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船などが挙げられる。
図５５（Ａ）に示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカ２９０６、操作キー２９０７等を有する。なお、図５５（Ａ）に示した携帯型ゲーム機は、２つの表示部２９０３と表示部２９０４とを有しているが、表示部の数は、これに限定されない。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。
図５５（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作用のボタン２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
図５５（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。
図５５（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作キー２９４４、レンズ２９４５、および接続部２９４６等を有する。操作キー２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
図５５（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
図５５（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作ボタン２９６５、入出力端子２９６６などを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作ボタン２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作ボタン２９６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
図５５（Ｇ）に家庭用電気製品の一例として電気冷蔵庫を示す。電気冷蔵庫２９７０は、筐体２９７１、冷蔵室用扉２９７２、および冷凍室用扉２９７３等を有する。
図５５（Ｈ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。
本実施の形態に示す電子機器には、上述したトランジスタまたは上述した半導体装置などが搭載されている。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。また例えば、本実施の形態に示す電子機器に、他の実施の形態に示す半導体装置を搭載することにより、電子機器の性能を向上させることができる場合がある。または、電子機器の消費電力を小さくすることができる場合がある。
（実施の形態８）
〔撮像装置〕
本実施の形態では、本発明の一態様を用いた撮像装置について説明する。
＜撮像装置６００の構成例＞
図５６（Ａ）は、撮像装置６００の構成例を示す平面図である。撮像装置６００は、画素部６２１と、第１の回路２６０、第２の回路２７０、第３の回路２８０、および第４の回路２９０を有する。なお、本明細書等において、第１の回路２６０乃至第４の回路２９０などを「周辺回路」もしくは「駆動回路」と呼ぶ場合がある。例えば、第１の回路２６０は周辺回路の一部と言える。
図５６（Ｂ）は、画素部６２１の構成例を示す図である。画素部６２１は、ｐ列ｑ行（ｐおよびｑは２以上の自然数）のマトリクス状に配置された複数の画素６２２（撮像素子）を有する。なお、図５６（Ｂ）中のｎは１以上ｐ以下の自然数であり、ｍは１以上ｑ以下の自然数である。
例えば、画素６２２を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置６００を実現することができる。また、例えば、画素６２２を４０９６×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置６００を実現することができる。また、例えば、画素６２２を８１９２×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置６００を実現することができる。表示素子を増やすことで、１６Ｋや３２Ｋの解像度で撮像可能な撮像装置６００を実現することも可能である。
第１の回路２６０および第２の回路２７０は、複数の画素６２２に接続し、複数の画素６２２を駆動するための信号を供給する機能を有する。また、第１の回路２６０は、画素６２２から出力されたアナログ信号を処理する機能を有していてもよい。また、第３の回路２８０は、周辺回路の動作タイミングを制御する機能を有していてもよい。例えば、クロック信号を生成する機能を有していてもよい。また、外部から供給されたクロック信号の周波数を変換する機能を有していてもよい。また、第３の回路２８０は、参照用電位信号（例えば、ランプ波信号など）を供給する機能を有していてもよい。
周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路に用いるトランジスタなどは、後述する画素駆動回路６１０を作製するために形成する半導体の一部を用いて形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。
なお、周辺回路は、第１の回路２６０乃至第４の回路２９０のうち、少なくとも１つを省略してもよい。例えば、第１の回路２６０または第４の回路２９０の一方の機能を、第１の回路２６０または第４の回路２９０の他方に付加して、第１の回路２６０または第４の回路２９０の一方を省略してもよい。また、例えば、第２の回路２７０または第３の回路２８０の一方の機能を、第２の回路２７０または第３の回路２８０の他方に付加して、第２の回路２７０または第３の回路２８０の一方を省略してもよい。また、例えば、第１の回路２６０乃至第４の回路２９０のいずれか１つに、他の周辺回路の機能を付加することで、他の周辺回路を省略してもよい。
また、図５７に示すように、画素部６２１の外周に沿って第１の回路２６０乃至第４の回路２９０を設けてもよい。また、撮像装置６００が有する画素部６２１において画素６２２を傾けて配置してもよい。画素６２２を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置６００で撮像された画像の品質をより高めることができる。
また、図５８に示すように、第１の回路２６０乃至第４の回路２９０の上方に重ねて画素部６２１を設けてもよい。図５８（Ａ）は第１の回路２６０乃至第４の回路２９０の上方に重ねて画素部６２１を形成した撮像装置６００の上面図である。また、図５８（Ｂ）は、図５８（Ａ）に示した撮像装置６００の構成を説明するための斜視図である。
第１の回路２６０乃至第４の回路２９０の上方に重ねて画素部６２１を設けることで、撮像装置６００の大きさに対する画素部６２１の占有面積を大きくすることができる。よって、撮像装置６００の受光感度を向上することができる。また、撮像装置６００のダイナミックレンジを向上することができる。また、撮像装置６００の解像度を向上することができる。また、撮像装置６００で撮影した画像の再現性を向上することができる。また、撮像装置６００の集積度を向上することができる。
［カラーフィルタ等］
撮像装置６００が有する画素６２２を副画素として用いて、複数の画素６２２それぞれに異なる波長域の光を透過するフィルタ（カラーフィルタ）を設けることで、カラー画像表示を実現するための情報を取得することができる。
図５９（Ａ）は、カラー画像を取得するための画素６２３の一例を示す平面図である。図５９（Ａ）は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設けられた画素６２２（以下、「画素６２２Ｒ」ともいう）、緑（Ｇ）の波長域の光を透過するカラーフィルタが設けられた画素６２２（以下、「画素６２２Ｇ」ともいう）および青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた画素６２２（以下、「画素６２２Ｂ」ともいう）を有する。画素６２２Ｒ、画素６２２Ｇ、画素６２２Ｂをまとめて一つの画素６２３として機能させる。
なお、画素６２３に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、シアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素６２３に少なくとも３種類の異なる波長域の光を検出する画素６２２を設けることで、フルカラー画像を取得することができる。
図５９（Ｂ）は、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた画素６２２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた画素６２２を有する画素６２３を例示している。図５９（Ｃ）は、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた画素６２２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた画素６２２を有する画素６２３を例示している。１つの画素６２３に４種類以上の異なる波長域の光を検出する画素６２２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、画素６２２Ｒ、画素６２２Ｇ、および画素６２２Ｂの画素数比（または受光面積比）は、必ずしも１：１：１である必要は無い。図５９（Ｄ）に示すように、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。また、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素６２３に用いる画素６２２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域の光を検出する画素６２２を２つ以上設けることで、冗長性を高め、撮像装置６００の信頼性を高めることができる。
また、フィルタとして可視光の波長以下の波長を有する光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置６００を実現することができる。また、フィルタとして可視光の波長以上の波長を有する光を吸収または反射して、紫外光を透過するＵＶ（ＵＶ：Ｕｌｔｒａ Ｖｉｏｌｅｔ）フィルタを用いることで、紫外光を検出する撮像装置６００を実現することができる。また、フィルタとして、放射線を紫外光や可視光に変換するシンチレータを用いることで、撮像装置６００をＸ線やγ線などを検出する放射線検出器として機能させることもできる。
また、フィルタとしてＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルター（減光フィルター）を用いると、光電変換素子（受光素子）に多大な光量の光が入射した時に生じる、出力が飽和する現象（以下、「出力飽和」ともいう。）を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素６２２にレンズを設けてもよい。ここで、図６０の断面図を用いて、画素６２２、フィルタ６２４、レンズ６３５の配置例を説明する。レンズ６３５を設けることで、入射光を光電変換素子に効率よく受光させることができる。具体的には、図６０（Ａ）に示すように、画素６２２に形成したレンズ６３５、フィルタ６２４（フィルタ６２４Ｒ、フィルタ６２４Ｇ、フィルタ６２４Ｂ）、および画素駆動回路６１０等を通して光６６０を光電変換素子６０１に入射させる構造とすることができる。
ただし、二点鎖線で囲んだ領域に示すように、矢印で示す光６６０の一部が配線群６２６の一部、トランジスタ、および／または容量素子などによって遮光されてしまうことがある。したがって、図６０（Ｂ）に示すように光電変換素子６０１側にレンズ６３５およびフィルタ６２４を形成して、入射光を光電変換素子６０１に効率良く受光させる構造としてもよい。光電変換素子６０１側から光６６０を入射させることで、受光感度の高い撮像装置６００を提供することができる。
図６１（Ａ）乃至図６１（Ｃ）に、画素部６２１に用いることができる画素駆動回路６１０の一例を示す。図６１（Ａ）に示す画素駆動回路６１０は、トランジスタ６０２、トランジスタ６０４、および容量素子６０６を有し、光電変換素子６０１に接続されている。トランジスタ６０２のソースまたはドレインの一方は光電変換素子６０１と電気的に接続され、トランジスタ６０２のソースまたはドレインの他方はノード６０７（電荷蓄積部）を介してトランジスタ６０４のゲートと電気的に接続されている。
トランジスタ６０２にはＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは、オフ電流を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、図６１（Ｂ）に示すように、容量素子６０６を省略することができる。また、トランジスタ６０２としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。なお、トランジスタ６０４にＯＳトランジスタを用いてもよい。
光電変換素子６０１には、シリコン基板においてｐｎ型やｐｉｎ型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。または、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコン、ゲルマニウム、セレンなど用いて形成してもよい。
また、光電変換素子として、放射線を吸収して電荷を発生させることが可能な材料を用いて形成してもよい。放射線を吸収して電荷を発生させることが可能な材料としては、ヨウ化鉛、ヨウ化水銀、ガリウムヒ素、ＣｄＴｅ、ＣｄＺｎなどがある。
図６１（Ｃ）に示す画素駆動回路６１０は、トランジスタ６０２、トランジスタ６０３、トランジスタ６０４、トランジスタ６０５、および容量素子６０６を有し、光電変換素子６０１に接続されている。なお、図６１（Ｃ）に示す画素駆動回路６１０は、光電変換素子６０１としてフォトダイオードを用いる場合を示している。トランジスタ６０２のソースまたはドレインの一方は光電変換素子６０１のカソードと電気的に接続され、他方はノード６０７と電気的に接続されている。光電変換素子６０１のアノードは、配線６１１と電気的に接続されている。トランジスタ６０３のソースまたはドレインの一方はノード６０７と電気的に接続され、他方は配線６０８と電気的に接続されている。トランジスタ６０４のゲートはノード６０７と電気的に接続され、ソースまたはドレインの一方は配線６０９と電気的に接続され、他方はトランジスタ６０５のソースまたはドレインの一方と電気的に接続されている。トランジスタ６０５のソースまたはドレインの他方は配線６０８と電気的に接続されている。容量素子６０６の一方の電極はノード６０７と電気的に接続され、他方の電極は配線６１１と電気的に接続される。
トランジスタ６０２は転送トランジスタとして機能できる。トランジスタ６０２のゲートには、転送信号ＴＸが供給される。トランジスタ６０３はリセットトランジスタとして機能できる。トランジスタ６０３のゲートには、リセット信号ＲＳＴが供給される。トランジスタ６０４は増幅トランジスタとして機能できる。トランジスタ６０５は選択トランジスタとして機能できる。トランジスタ６０５のゲートには、選択信号ＳＥＬが供給される。また、配線６０８にＶＤＤが供給され、配線６１１にはＶＳＳが供給される。
次に、図６１（Ｃ）に示す画素駆動回路６１０の動作について説明する。まず、トランジスタ６０３をオン状態にして、ノード６０７にＶＤＤを供給する（リセット動作）。その後、トランジスタ６０３をオフ状態にすると、ノード６０７にＶＤＤが保持される。次に、トランジスタ６０２をオン状態とすると、光電変換素子６０１の受光量に応じて、ノード６０７の電位が変化する（蓄積動作）。その後、トランジスタ６０２をオフ状態にすると、ノード６０７の電位が保持される。次に、トランジスタ６０５をオン状態とすると、ノード６０７の電位に応じた電位が配線６０９から出力される（選択動作）。配線６０９の電位を検出することで、光電変換素子６０１の受光量を知ることができる。
トランジスタ６０２およびトランジスタ６０３には、ＯＳトランジスタを用いることが好ましい。前述した通り、ＯＳトランジスタはオフ電流を極めて小さくすることができるため、容量素子６０６を小さくすることができる。または、容量素子６０６を省略することができる。また、トランジスタ６０２およびトランジスタ６０３としてＯＳトランジスタを用いると、ノード６０７の電位が変動しにくい。よって、ノイズの影響を受けにくい撮像装置を実現することができる。
図６１（Ａ）乃至図６１（Ｃ）に示したいずれかの画素駆動回路６１０を用いた画素６２２をマトリクス状に配置することで、解像度の高い撮像装置が実現できる。
例えば、画素駆動回路６１０を１９２０×１０８０のマトリクス状に配置すると、いわゆるフルハイビジョン（「２Ｋ解像度」、「２Ｋ１Ｋ」、「２Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。また、例えば、画素駆動回路６１０を４０９６×２１６０のマトリクス状に配置すると、いわゆるウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。また、例えば、画素駆動回路６１０を８１９２×４３２０のマトリクス状に配置すると、いわゆるスーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」などとも言われる。）の解像度で撮像可能な撮像装置を実現することができる。表示素子を増やすことで、１６Ｋや３２Ｋの解像度で撮像可能な撮像装置を実現することも可能である。
上述したトランジスタを用いた画素６２２の構造例を図６２に示す。図６２は画素６２２の一部の断面図である。
図６２に示す画素６２２は、基板４００としてｎ型半導体を用いている。また、基板４００中に光電変換素子６０１のｐ型半導体２２１が設けられている。また、基板４００の一部が、光電変換素子６０１のｎ型半導体２２３として機能する。
また、トランジスタ６０４は基板４００上に設けられている。トランジスタ６０４はｎチャネル型のトランジスタとして機能できる。また、基板４００の一部にｐ型半導体のウェル２２０が設けられている。ウェル２２０はｐ型半導体２２１の形成と同様の方法で設けることができる。また、ウェル２２０とｐ型半導体２２１は同時に形成することができる。なお、トランジスタ６０４として、例えば上述したトランジスタ４９１を用いることができる。
また、光電変換素子６０１、およびトランジスタ６０４上に絶縁体４６４ａおよび絶縁体４６４ｂが形成されている。絶縁体４６４ａおよび絶縁体４６４ｂの基板４００（ｎ型半導体２２３）と重なる領域に開口２２４が形成され、絶縁体４６４ａおよび絶縁体４６４ｂのｐ型半導体２２１と重なる領域に開口２２５が形成されている。また、開口２２４および開口２２５に、プラグ５４１ｂが形成されている。プラグ５４１ｂは上述したプラグ５４１と同様に設けることができる。なお、開口２２４および開口２２５は、その数や配置に特段の制約は無い。よって、レイアウトの自由度が高い撮像装置を実現できる。
また、絶縁体４６４ｂの上に、導電体４２１、導電体４２２、および導電体４２９が形成されている。導電体４２１は、開口２２４に設けられたプラグ５４１ｂを介してｎ型半導体２２３（基板４００）と電気的に接続されている。また、導電体４２９は、開口２２５に設けられたプラグ５４１ｂを介してｐ型半導体２２１と電気的に接続されている。導電体４２２は容量素子６０６の一方の電極として機能できる。
また、導電体４２１、導電体４２９、および導電体４２２を覆って絶縁体５８１が形成されている。導電体４２１、導電体４２２、および導電体４２９は、上述した導電体５１１等と同様の材料および方法により形成することができる。
また、絶縁体５８１の上に絶縁体５７１が形成され、絶縁体５７１の上に導電体５１３、導電体４１３、および電極２７３が形成されている。導電体５１３はプラグ５４３を介して導電体４２９と電気的に接続されている。導電体４１３は、トランジスタ６０２のバックゲートとして機能できる。電極２７３は、容量素子６０６の他方の電極として機能できる。トランジスタ６０２は、例えば、上述したトランジスタ４９０を用いることができる。
また、トランジスタ６０２が有する導電体４１６ａは、プラグ５４４を介して導電体５１３と電気的に接続している。ここで図６２に示すプラグ５４４ｂについては、図３５のプラグ５４４ｂを参照することができる。
＜変形例１＞
図６２とは異なる画素６２２の構成例を図６３に示す。図６３は画素６２２の一部の断面図である。
図６３に示す画素６２２は、基板４００上にトランジスタ６０４とトランジスタ６０５が設けられている。トランジスタ６０４はｎチャネル型のトランジスタとして機能できる。トランジスタ６０５はｐチャネル型のトランジスタとして機能できる。なお、トランジスタ６０４として、例えば上述したトランジスタ４９１を用いることができる。トランジスタ６０５として、例えば上述したトランジスタ４９４を用いることができる。
絶縁体４６４ｂの上に導電体４１３ａ乃至導電体４１３ｄが形成されている。導電体４１３ａはトランジスタ６０４のソースまたはドレインの一方と電気的に接続され、導電体４１３ｂはトランジスタ６０４のソースまたはドレインの他方と電気的に接続されている。導電体４１３ｃは、トランジスタ６０４のゲートと電気的に接続されている。導電体４１３ｂはトランジスタ６０５のソースまたはドレインの一方と電気的に接続され、導電体４１３ｄはトランジスタ６０５のソースまたはドレインの他方と電気的に接続されている。
絶縁体４６４ｂの上に絶縁体５８１が形成されている。絶縁体５８１の上に絶縁体５７１が形成されている。絶縁体５７１の上に絶縁体５８５と、導電体４１３と、導電体５１３とが形成されている。導電体５１３はプラグ５４３を介して導電体４１３ｃと接続する。ここでプラグ５４３は、絶縁体５７１上に凸部を有する。
また、導電体５１３、導電体４１３、および絶縁体５８５上に絶縁体５７１ａが形成されている。絶縁体５７１ａ上にはトランジスタ６０２が形成されている。トランジスタ６０２上には絶縁体４０８と、絶縁体４０８上の絶縁体５９１とが形成されている。絶縁体５９１上には導電体５１４と、絶縁体５９２とが形成されている。
また、図６３に示す画素６２２は、絶縁体５９２上に光電変換素子６０１が設けられている。また、光電変換素子６０１上に絶縁体４４２が設けられ、絶縁体４４２上に導電体４８８が設けられている。絶縁体４４２は、絶縁体５９１と同様の材料および方法で形成することができる。
図６３に示す光電変換素子６０１は、金属材料などで形成された導電体６８６と透光性導電層６８２との間に光電変換層６８１を有する。図６３では、セレン系材料を光電変換層６８１に用いた形態を示している。セレン系材料を用いた光電変換素子６０１は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層６８１を薄くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
なお、光電変換層６８１は単層として図示しているが、セレン系材料の受光面側に正孔注入阻止層として酸化ガリウムまたは酸化セリウムなどを設け、導電体６８６側に電子注入阻止層として酸化ニッケルまたは硫化アンチモンなどを設ける構成とすることもできる。
また、光電変換層６８１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
透光性導電層６８２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層６８２は単層に限らず、異なる膜の積層であっても良い。また、図６３では、透光性導電層６８２と配線４８７が、導電体４８８およびプラグ４８９を介して電気的に接続する構成を図示しているが、透光性導電層６８２と配線４８７が直接接してもよい。
また、導電体６８６および配線４８７などは、複数の導電層を積層した構成であってもよい。例えば、導電体６８６を二層とし、配線４８７を二層とすることができる。また、例えば、導電体６８６および導電体４８７の下層を低抵抗の金属等を選択して形成し、導電体６８６および導電体４８７の上層を光電変換層６８１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子の電気特性を向上させることができる。また、一部の金属は透光性導電層６８２と接触することにより電蝕を起こすことがある。そのような金属を導電体４８７ａに用いた場合でも導電体４８７ｂを介することによって電蝕を防止することができる。
導電体６８６および導電体４８７の上層には、例えば、モリブデンやタングステンなどを用いることができる。また、導電体６８６および導電体４８７の下層には、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、絶縁体４４２が多層である構成であってもよい。隔壁４７７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁４７７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
また、光電変換素子６０１には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型のダイオード素子などを用いてもよい。当該フォトダイオードは、ｎ型の半導体層、ｉ型の半導体層、およびｐ型の半導体層が順に積層された構成を有している。ｉ型の半導体層には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層およびｎ型の半導体層には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
なお、ｐｎ型やｐｉｎ型のダイオード素子は、ｐ型の半導体層が受光面となるように設けることが好ましい。ｐ型の半導体層を受光面とすることで、光電変換素子６０１の出力電流を高めることができる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子６０１は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製するこができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限定されない。例えば、本発明の一態様として実施の形態１では、オフ電流が低いトランジスタとしてＯＳトランジスタを用いる構成について説明したが、本発明の一態様は、オフ電流が低いトランジスタであればよいので、ＯＳトランジスタに限定されない。したがって、状況に応じて、例えばＯＳトランジスタを用いない構成を本発明の一態様としてもよい。
＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧とすると、電圧を電位に言い換えることができる。グラウンド電圧は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電膜」という用語を、「導電層」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電層、層、など）であるとする。
本実施例では、導電膜の水素の透過性についてＴＤＳを用いて調査した結果について説明する。
試料は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成し、その後、厚さが２８０ｎｍの窒化酸化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。窒化酸化シリコン膜の成膜は、シランガス４０ｓｃｃｍ、アンモニアガス３００ｓｃｃｍ、一酸化二窒素ガス３０ｓｃｃｍおよび窒素ガス９００ｓｃｃｍを含む雰囲気にて圧力を１６０Ｐａに制御し、基板温度３２５℃、電源出力２５０Ｗ（周波数２７．１２ＭＨｚ）、電極―基板間距離２０ｍｍで行った。該窒化酸化シリコン膜には、多量の水素が含まれており、水素放出膜として機能する。
次に、窒化酸化シリコン膜上にバリア膜として窒化タンタルまたは窒化チタンを、スパッタリング装置を用いて成膜した。
窒化タンタル膜の成膜は、アルゴンガス５０ｓｃｃｍおよび窒素ガス１０ｓｃｃｍを含む雰囲気にて圧力を０．６Ｐａに制御し、基板温度は室温（２５℃程度）、電源出力１ｋＷ（ＤＣ電源）、ターゲット―基板間距離６０ｍｍで行った。窒化タンタル膜の膜厚は、１０ｎｍ、２０ｎｍおよび３０ｎｍとした。また比較のため、窒化タンタル膜を成膜しない試料も準備した。
窒化チタン膜の成膜は、窒素ガス５０ｓｃｃｍを含む雰囲気にて圧力を０．２Ｐａに制御し、基板温度は室温、電源出力１２ｋＷ（ＤＣ電源）、ターゲット―基板間距離４００ｍｍで行った。窒化チタンの膜厚は１０ｎｍとした。
以上のようにして作製した試料に対し、ＴＤＳ分析を行った結果を図６４に示す。図６４のＴＤＳ結果は、質量電荷比であるｍ／ｚが２（Ｈ２など）の結果を示す。図６４（Ａ）にはバリア膜として窒化タンタル膜を成膜した試料と、バリア膜が形成されていない試料の分析結果を、図６４（Ｂ）には窒化チタン膜を成膜した試料の分析結果を、それぞれ示す。
図６４（Ａ）および（Ｂ）より、窒化酸化シリコン膜の上にバリア膜が形成されていない試料と比べて、窒化タンタル膜を形成した試料および窒化チタン膜を形成した試料は、ｍ／ｚが２の脱ガスの始まる温度が高温側にシフトし、さらに窒化タンタル膜の膜厚が大きいほどｍ／ｚが２の脱ガスが始まる温度が高温側にシフトしていることがわかった。このことから、窒化タンタル膜および窒化チタン膜は水素の透過性が低く、水素のブロッキング性を有することがわかった。また、窒化タンタルの膜厚が２０ｎｍ以上の場合において、４００℃近傍の温度においても水素の放出量は低く抑えられることがわかった。
本実施例では、導電膜の銅のブロッキング性について、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析を用いて調査した結果について説明する。ここで、ＳＩＭＳ分析は基板側から行った。
試料は、シリコン基板に厚さ４００ｎｍの酸化シリコンを熱酸化法によって形成し、その後、厚さが２００ｎｍの窒化チタン膜を、スパッタリング装置を用いて成膜した。次に、バリア膜をスパッタリング装置を用いて成膜した。次に、厚さ２００ｎｍの銅の膜を、スパッタリング装置を用いて成膜した。その後、窒化タンタルを５０ｎｍスパッタリング装置を用いて成膜した後、窒化シリコンを１００ｎｍ成膜した。その後、窒素雰囲気で５００℃、１時間の加熱処理を行った。上記バリア膜の条件として、条件１乃至４の４条件を用いた。
条件１として、タンタル膜を４０ｎｍ成膜した。条件２として、窒化タンタルを４０ｎｍ成膜した。条件３として、タンタルを２０ｎｍ成膜した後、窒化タンタルを２０ｎｍ成膜した。条件４として、窒化タンタルを２０ｎｍ成膜した後、タンタルを２０ｎｍ成膜した。タンタルの成膜条件として、スパッタリング法を用い、アルゴンガス１００ｓｃｃｍを含む雰囲気にて圧力を１．４Ｐａに制御し、基板温度は室温（２５℃程度）、電源出力２ｋＷ（ＤＣ電源）、ターゲット―基板間距離６０ｍｍで行った。また、窒化タンタルの成膜条件として、スパッタリング法を用い、アルゴンガス５０ｓｃｃｍおよび窒素ガス１０ｓｃｃｍを含む雰囲気にて圧力を０．６Ｐａに制御し、基板温度は室温、電源出力１ｋＷ（ＤＣ電源）、ターゲット―基板間距離６０ｍｍで行った。
次に、以上のようにして作製した試料に対し、ＳＩＭＳ分析を行った結果を図６５および図６６に示す。なお、図６５および図６６は、窒化チタン膜中の銅の濃度を示す。
図６５および図６６に示す結果より、バリア膜に窒化タンタル膜を用いた試料（条件２）は、窒化チタン膜中の銅の濃度は８×１０１９ａｔｏｍｓ／ｃｍ３程度を示した。また、バリア膜にタンタル膜を用いた試料（条件１）は、窒化チタン膜中の銅濃度は２×１０１７ａｔｏｍｓ／ｃｍ３程度を示した。また、バリア膜としてタンタルと窒化タンタルを積層した試料（条件３および４）においても窒化チタン膜中の銅濃度を低く抑えることができた。以上の結果より、タンタル膜は、優れた銅のブロッキング性を有していることがわかった。
本実施例では、本発明の一態様の記憶装置を有するＣＰＵの設計例について説明する。
図６７（Ａ）および（Ｂ）は、ＣＰＵのレイアウトを示す。図６７（Ａ）および（Ｂ）に示すＣＰＵは、ＣＰＵコア領域（Ｃｏｒｅ ａｒｅａ）と、組み込み型の記憶装置が設けられるメモリ領域（Ｍｅｍｏｒｙ ａｒｅａ）とを有する。図６７（Ａ）、（Ｂ）ともに、ＣＰＵコア領域の面積は４６７μｍ×４４４μｍ、メモリ領域の面積は９００μｍ×６３６μｍであった。図６７（Ａ）は、メモリ領域として図２７（Ｃ）に示した回路を用いる例を示す。図６７（Ｂ）は、メモリ領域として図２７（Ｂ）に示した回路を用いる例を示す。
図６７（Ａ）および（Ｂ）のＣＰＵの仕様を以下に示す。
チップサイズは２．９９ｍｍ×２．４５ｍｍであった。供給電圧として、３．３Ｖと１．２Ｖの２系統を有する。記憶装置が有するトランジスタ４９０へのゲート電圧の入力部への供給電圧は３．３Ｖとし、論理回路等を含むその他の周辺回路への供給電圧は１．２Ｖとした。
クロック周波数は５０ＭＨｚとした。ゲート最小寸法を６５ｎｍとした。コア領域において、スタンバイ時の消費電力は、２７℃において１６．７８μＷ、８５℃において１２３．１３μＷと見積もられ、動作時における周波数あたりの消費電力は、２７℃において２２．０７μＷ／ＭＨｚと見積もられた。
また保持用の記憶装置として、上述の図２７（Ｃ）または図２７（Ｂ）の記憶装置の他に、フリップフロップに酸化物半導体を有するトランジスタと容量とを接続した記憶装置を有する。フリップフロップに酸化物半導体を有するトランジスタと容量とを接続することにより、電源をオフしてもデータを保持する構成とすることができる。フリップフロップへデータを保持するまでの時間は５０ＭＨｚ動作において、２０ｎｓと見積もられ、フリップフロップへ保持されたデータのリカバリー時間は５０ＭＨｚ動作において、４０ｎｓと見積もられた。また、フリップフロップは、８５℃において１時間より長くデータを保持できる。
次に、図６７（Ａ）のメモリ領域に適用可能な記憶装置のレイアウト例を、図６８（Ａ）に示す。容量は２ｋｂｙｔｅで、１ブロックは、８本のワード線と２５６本の折り返されたデジット線を有し、計１６のブロックを有する。最大周波数は１００ＭＨｚ、スタンバイ時の消費電力は０．５３９μＷ、書き込み電力は５０ＭＨｚ動作において０．６４６ｍＷ（０．４０ｐＪ／ｂｉｔ）、読み出し電力は５０ＭＨｚ動作において０．５２１ｍＷ（０．３３ｐＪ／ｂｉｔ）、とそれぞれ見積もられた。データ保持時間は、８５℃において１時間より長い。１ビットの面積は２．９μｍ２（５．０１μｍ×０．５８μｍ）であった。チップ面積は０．０８３ｍｍ２（０．３７５ｍｍ×０．２２ｍｍ）であった。ここで有効面積とは、チップ全体に占めるメモリセルアレイの領域を指す。
次に、図６７（Ｂ）のメモリ領域に適用可能な記憶装置のレイアウト例を、図６８（Ｂ）に示す。メモリ容量は８ｋｂｙｔｅであり、１２８行×１２８列の容量１ビットのメモリセルを１ブロックとし、計４のブロックを有する。最大周波数は６７ＭＨｚ、スタンバイ時の消費電力は１．１μＷ、書き込み電力は５０ＭＨｚ動作において２．０ｍＷ（４１ｐＪ）、読み出し電力は５０ＭＨｚ動作において１．７ｍＷ（３４ｐＪ）とそれぞれ見積もられた。データ保持時間は、８５℃において１時間より長い。１ビットの面積は１．１２μｍ２（１．４μｍ×０．８μｍ）であった。チップ面積は０．１８４ｍｍ２（０．５４９ｍｍ×０．３３６ｍｍ）であった。
本実施例では、本発明の一態様を用いた撮像装置の設計例について説明する。
図６９は、撮像装置のレイアウトの一例を示す。図６９に示す撮像装置は、画素部にＯＳトランジスタを用いている。ＯＳトランジスタを用いた撮像装置の例としては、例えば実施の形態８を参照することができる。
図６９に示す撮像装置の仕様を記載する。画素領域の面積は縦５．２ｍｍ×横２．８ｍｍであった。画素数は１９２０×１０８０個であった。１画素のサイズは、縦２．７μｍ×横２．６μｍであった。光電変換素子としてフォトダイオードを用い、画素部に４つのＯＳトランジスタを用いた。周辺回路としてＲｏｗ ｄｒｉｖｅｒ回路を有する。また、読み出し回路は１２ビットの、Ｓｉｎｇｌｅ−ｓｌｏｐｅ ｃｏｕｎｔｅｒ方式のアナログデジタル変換回路と、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路と、を有する。
１４５ 混合層
１５０ 容量素子
２０７ マスク
２０８ マスク
２０９ マスク
２１０ マスク
２２０ ウェル
２２１ ｐ型半導体
２２３ ｎ型半導体
２２４ 開口
２２５ 開口
２６０ 第１の回路
２７０ 第２の回路
２７３ 電極
２８０ 第３の回路
２９０ 第４の回路
３９０ トラップ準位
４００ 基板
４０２ 絶縁体
４０４ 導電体
４０４ｂ 導電体
４０４ｄ 導電体
４０６ 半導体層
４０６ａ 酸化物層
４０６ｂ 酸化物層
４０６ｃ 酸化物層
４０６ｆ 酸化物層
４０７ チャネル形成領域
４０８ 絶縁体
４１２ 絶縁体
４１２ｄ 絶縁体
４１３ 導電体
４１３ａ 導電体
４１３ｂ 導電体
４１３ｃ 導電体
４１３ｄ 導電体
４１６ａ 導電体
４１６ｂ 導電体
４２１ 導電体
４２２ 導電体
４２３ａ 低抵抗領域
４２３ｂ 低抵抗領域
４２６ａ 導電体
４２６ｂ 導電体
４２９ 導電体
４４２ 絶縁体
４５４ 導電体
４６０ 素子分離領域
４６２ 絶縁体
４６４ 絶縁体
４６４ａ 絶縁体
４６４ｂ 絶縁体
４７０ 絶縁膜
４７４ 領域
４７６ 領域
４７７ 隔壁
４８７ 配線
４８８ 導電体
４８９ プラグ
４９０ トランジスタ
４９１ トランジスタ
４９２ トランジスタ
４９３ トランジスタ
４９４ トランジスタ
５００ 半導体装置
５１１ 導電体
５１１ａ 導電体
５１１ｂ 導電体
５１１ｄ 導電体
５１２ 導電体
５１３ 導電体
５１３ａ 導電体
５１３ｂ 導電体
５１４ 導電体
５１５ 導電体
５１６ 導電体
５１６ｂ 導電体
５１７ 導電体
５１７ａ 導電体
５１７ｂ 導電体
５１８ 導電体
５１８ｂ 導電体
５１９ 導電体
５４１ プラグ
５４１ｂ プラグ
５４２ プラグ
５４３ プラグ
５４３ａ プラグ
５４３ｂ プラグ
５４４ プラグ
５４４ｂ プラグ
５４４ｃ プラグ
５４５ プラグ
５４６ プラグ
５４７ プラグ
５４７ｂ プラグ
５４８ プラグ
５７１ 絶縁体
５７１ａ 絶縁体
５７１ｂ 絶縁体
５７２ 絶縁体
５８１ 絶縁体
５８１ａ 絶縁体
５８１ｂ 絶縁体
５８１ｃ 絶縁体
５８２ 絶縁体
５８３ 絶縁体
５８４ 絶縁体
５８４ａ 絶縁体
５８４ｂ 絶縁体
５８５ 絶縁体
５８５ａ 絶縁体
５８５ｂ 絶縁体
５９１ 絶縁体
５９２ 絶縁体
５９２ａ 絶縁体
５９２ｂ 絶縁体
５９２ｃ 絶縁体
５９３ 絶縁体
５９４ 絶縁体
５９５ 絶縁体
５９９ 絶縁体
６００ 撮像装置
６０１ 光電変換素子
６０２ トランジスタ
６０３ トランジスタ
６０４ トランジスタ
６０５ トランジスタ
６０６ 容量素子
６０６ａ 酸化物層
６０６ｂ 酸化物層
６０６ｃ 酸化物層
６０７ ノード
６０８ 配線
６０９ 配線
６１０ 画素駆動回路
６１１ 配線
６１２ 絶縁体
６１３ 導電体
６１３ａ 導電体
６１３ｂ 導電体
６１３ｄ 導電体
６１３ｅ 導電体
６１４ 導電体
６１６ａ 導電体
６１６ｂ 導電体
６１８ 絶縁体
６１９ 絶縁体
６２１ 画素部
６２２ 画素
６２２Ｂ 画素
６２２Ｇ 画素
６２２Ｒ 画素
６２３ 画素
６２４ フィルタ
６２４Ｂ フィルタ
６２４Ｇ フィルタ
６２４Ｒ フィルタ
６２５ 層
６２６ 配線群
６２７ 層
６２８ 層
６２９ 層
６３０ 層
６３１ 層
６３２ 開口部
６３５ レンズ
６４１ 高さ
６４２ 高さ
６４３ 高さ
６６０ 光
６６０ａ 容量素子
６６０ｂ 容量素子
６６１ａ トランジスタ
６６１ｂ トランジスタ
６６２ａ トランジスタ
６６２ｂ トランジスタ
６６３ａ インバータ
６６３ｂ インバータ
６８１ 光電変換層
６８２ 透光性導電層
６８６ 導電体
７００ 基板
７０１ 画素部
７０２ 第１の走査線駆動回路
７０３ 第２の走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ドレイン電極層
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶装置
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
２９００ 携帯型ゲーム機
２９０１ 筐体
２９０２ 筐体
２９０３ 表示部
２９０４ 表示部
２９０５ マイクロホン
２９０６ スピーカ
２９０７ 操作キー
２９０８ スタイラス
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ ボタン
２９１６ 外部接続部
２９１７ マイク
２９２０ ノート型パーソナルコンピュータ
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９４０ ビデオカメラ
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作キー
２９４５ レンズ
２９４６ 接続部
２９５０ 情報端末
２９５１ 筐体
２９５２ 表示部
２９６０ 情報端末
２９６１ 筐体
２９６２ 表示部
２９６３ バンド
２９６４ バックル
２９６５ 操作ボタン
２９６６ 入出力端子
２９６７ アイコン
２９７０ 電気冷蔵庫
２９７１ 筐体
２９７２ 冷蔵室用扉
２９７３ 冷凍室用扉
２９８０ 自動車
２９８１ 車体
２９８２ 車輪
２９８３ ダッシュボード
２９８４ ライト
４０００ ＲＦタグ
５１００ ペレット
５１２０ 基板
５１６１ 領域

Claims (9)

  1. 第１のトランジスタと、第２のトランジスタと、第１の絶縁体と、第２の絶縁体と、第１の配線と、第１のプラグと、を有し、
    前記第１のトランジスタは、シリコンを有し、
    前記第２のトランジスタは、酸化物半導体を有し、
    前記第１の絶縁体は、前記第１のトランジスタ上に位置し、
    前記第２の絶縁体は、前記第１の絶縁体上に位置し、
    前記第２のトランジスタは、前記第２の絶縁体上に位置し、
    前記第１の配線は、前記第２の絶縁体上および前記第１のプラグ上に位置し、
    前記第１のトランジスタと前記第２のトランジスタは、前記第１の配線および前記第１のプラグを介して電気的に接続し、
    前記第１の配線は、水素透過性が低く、
    前記第２の絶縁体は、前記第１の絶縁体と比較して水素の透過性が低い半導体装置。
  2. 第１のトランジスタと、第２のトランジスタと、第１の絶縁体と、第２の絶縁体と、第１の配線と、第１のプラグと、を有し、
    前記第１のトランジスタは、シリコンを有し、
    前記第２のトランジスタは、酸化物半導体を有し、
    前記第１の絶縁体は、前記第１のトランジスタ上に位置し、
    前記第２の絶縁体は、前記第１の絶縁体上に位置し、
    前記第２のトランジスタは、前記第２の絶縁体上に位置し、
    前記第１の配線は、前記第２の絶縁体上および前記第１のプラグ上に位置し、
    前記第１のトランジスタと前記第２のトランジスタは、前記第１の配線および前記第１のプラグを介して電気的に接続し、
    前記第１の配線および前記第１のプラグは、水素透過性が低く、
    前記第２の絶縁体は、前記第１の絶縁体と比較して水素の透過性が低い半導体装置。
  3. 請求項１または請求項２のいずれか一において、
    前記第１の配線は、窒化タンタルを有する半導体装置。
  4. 請求項２において、
    前記第１の配線および前記第１のプラグは、窒化タンタルを有する半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１の配線または前記第１のプラグの少なくとも一方は、
    銅の透過性が低い半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記第１の配線または前記第１のプラグの少なくとも一方は、
    窒化タンタルと、タンタルとが積層された構造を有する半導体装置。
  7. 請求項１乃至請求項５のいずれか一において、
    前記第１の配線または前記第１のプラグの少なくとも一方は、
    窒化チタンと、タンタルとが積層された構造を有する半導体装置。
  8. 請求項１乃至請求項７のいずれか一において、
    前記第２の絶縁体は、酸化アルミニウムおよび酸化ハフニウムのうち、少なくとも一方を有する半導体装置。
  9. 請求項１乃至請求項８に記載のいずれか一の半導体装置が搭載された電子機器。
JP2016051876A 2015-03-19 2016-03-16 半導体装置および電子機器 Withdrawn JP2016187032A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015055720 2015-03-19
JP2015055720 2015-03-19
JP2015083272 2015-04-15
JP2015083272 2015-04-15

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020178867A Division JP7045436B2 (ja) 2015-03-19 2020-10-26 半導体装置

Publications (1)

Publication Number Publication Date
JP2016187032A true JP2016187032A (ja) 2016-10-27

Family

ID=56925321

Family Applications (5)

Application Number Title Priority Date Filing Date
JP2016051876A Withdrawn JP2016187032A (ja) 2015-03-19 2016-03-16 半導体装置および電子機器
JP2020178867A Active JP7045436B2 (ja) 2015-03-19 2020-10-26 半導体装置
JP2022043397A Withdrawn JP2022081649A (ja) 2015-03-19 2022-03-18 半導体装置
JP2023131441A Withdrawn JP2023162255A (ja) 2015-03-19 2023-08-10 半導体装置
JP2025023745A Pending JP2025071144A (ja) 2015-03-19 2025-02-17 半導体装置

Family Applications After (4)

Application Number Title Priority Date Filing Date
JP2020178867A Active JP7045436B2 (ja) 2015-03-19 2020-10-26 半導体装置
JP2022043397A Withdrawn JP2022081649A (ja) 2015-03-19 2022-03-18 半導体装置
JP2023131441A Withdrawn JP2023162255A (ja) 2015-03-19 2023-08-10 半導体装置
JP2025023745A Pending JP2025071144A (ja) 2015-03-19 2025-02-17 半導体装置

Country Status (4)

Country Link
US (2) US9653479B2 (ja)
JP (5) JP2016187032A (ja)
KR (1) KR102582523B1 (ja)
TW (1) TWI672785B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019029666A (ja) * 2017-07-26 2019-02-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2022502865A (ja) * 2018-10-09 2022-01-11 マイクロン テクノロジー，インク． 水素障壁材料を有する垂直トランジスタを含むデバイス及び関連する方法
WO2024150742A1 (ja) * 2023-01-11 2024-07-18 ソニーセミコンダクタソリューションズ株式会社 表示装置及び電子機器
WO2025153927A1 (ja) * 2024-01-17 2025-07-24 株式会社半導体エネルギー研究所 記憶回路、記憶装置及び電子機器

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102582523B1 (ko) * 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP2017174936A (ja) * 2016-03-23 2017-09-28 ソニー株式会社 固体撮像素子及び電子機器
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
JP6751613B2 (ja) * 2016-07-15 2020-09-09 株式会社ジャパンディスプレイ 表示装置
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
US10423203B2 (en) * 2016-12-28 2019-09-24 Intel Corporation Flip-flop circuit with low-leakage transistors
CN106876406B (zh) * 2016-12-30 2023-08-08 上海君万微电子科技有限公司 基于iii-v族氮化物半导体的led全彩显示器件结构及制备方法
KR102638779B1 (ko) * 2017-01-03 2024-02-22 삼성전자주식회사 이미지 센서
US10249695B2 (en) * 2017-03-24 2019-04-02 Apple Inc. Displays with silicon and semiconducting-oxide top-gate thin-film transistors
KR102280754B1 (ko) * 2017-08-10 2021-07-21 엘에스엠트론 주식회사 내장형 안테나를 갖는 무선통신칩, 무선통신칩용 내장형 안테나, 및 내장형 안테나를 갖는 무선통신칩의 제조 방법
US10515896B2 (en) * 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof
KR102450580B1 (ko) * 2017-12-22 2022-10-07 삼성전자주식회사 금속 배선 하부의 절연층 구조를 갖는 반도체 장치
US10541214B2 (en) 2018-04-27 2020-01-21 Juniper Networks, Inc. Enhanced bonding between III-V material and oxide material
US10580778B2 (en) * 2018-07-18 2020-03-03 Nanya Technology Corporation Dynamic random access memory structure and method for preparing the same
US11935964B2 (en) 2018-10-12 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2020079572A1 (ja) * 2018-10-18 2020-04-23 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、及び電子機器
TWI696277B (zh) * 2018-11-27 2020-06-11 友達光電股份有限公司 顯示面板、驅動電路及顯示面板製作方法
US11088078B2 (en) * 2019-05-22 2021-08-10 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
US11183534B2 (en) 2020-03-31 2021-11-23 Black Peak LLC Light emitting device with small footprint
US20230063670A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company Limited Contact etch stop layer for a pixel sensor
US12469760B2 (en) * 2023-04-27 2025-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods for manufacturing the same

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555521A (ja) * 1991-08-26 1993-03-05 Sony Corp 半導体装置の製法
JPH05275652A (ja) * 1992-01-30 1993-10-22 Sony Corp ポリシリコン薄膜トランジスタを備えるスタック型トランジスタ及びその製造方法
JPH09293869A (ja) * 1996-04-25 1997-11-11 Nec Corp 半導体装置およびその製造方法
JP2010062378A (ja) * 2008-09-04 2010-03-18 Fujitsu Microelectronics Ltd 半導体装置とその製造方法
JP2010278184A (ja) * 2009-05-28 2010-12-09 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011142316A (ja) * 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2011151377A (ja) * 2009-12-18 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011211187A (ja) * 2010-03-12 2011-10-20 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2013246248A (ja) * 2012-05-24 2013-12-09 Toshiba Corp 表示装置
JP2014003594A (ja) * 2012-05-25 2014-01-09 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
JP2014042013A (ja) * 2012-07-27 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014131025A (ja) * 2012-11-30 2014-07-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014225651A (ja) * 2013-04-26 2014-12-04 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP2014232867A (ja) * 2013-04-29 2014-12-11 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2015005733A (ja) * 2013-05-20 2015-01-08 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (178)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
KR950008385B1 (ko) 1990-05-24 1995-07-28 삼성전자주식회사 반도체 소자의 워드라인 형성방법
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05275613A (ja) 1992-03-25 1993-10-22 Mitsubishi Electric Corp 積層型半導体装置
JPH05347360A (ja) 1992-06-12 1993-12-27 Sony Corp 多層配線構造およびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
WO1999050903A1 (fr) * 1998-03-30 1999-10-07 Hitachi, Ltd. Circuit integre a semi-conducteur et procede de fabrication correspondant
JP2000012686A (ja) 1998-06-22 2000-01-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001118924A (ja) 1999-10-20 2001-04-27 Sony Corp 半導体装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4118202B2 (ja) 2002-10-21 2008-07-16 株式会社リコー 半導体装置及びその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005109063A (ja) 2003-09-30 2005-04-21 Matsushita Electric Ind Co Ltd 半導体装置
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP4459990B2 (ja) 2007-08-06 2010-04-28 株式会社半導体エネルギー研究所 半導体装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US8093136B2 (en) 2007-12-28 2012-01-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
FR2932005B1 (fr) 2008-06-02 2011-04-01 Commissariat Energie Atomique Circuit a transistor integres dans trois dimensions et ayant une tension de seuil vt ajustable dynamiquement
JP2010056227A (ja) 2008-08-27 2010-03-11 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5484853B2 (ja) 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101980167B1 (ko) 2008-11-07 2019-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2011029552A (ja) 2009-07-29 2011-02-10 Renesas Electronics Corp 半導体装置およびその製造方法
WO2011048929A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102714180B (zh) 2009-12-11 2015-03-25 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
KR101729933B1 (ko) 2009-12-18 2017-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
KR101647384B1 (ko) 2010-03-16 2016-08-24 삼성전자주식회사 반도체 소자
CN102844873B (zh) 2010-03-31 2015-06-17 株式会社半导体能源研究所 半导体显示装置
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
JP5684254B2 (ja) 2010-06-14 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置
KR102220873B1 (ko) 2010-07-02 2021-02-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE112011102644B4 (de) 2010-08-06 2019-12-05 Semiconductor Energy Laboratory Co., Ltd. Integrierte Halbleiterschaltung
TWI621121B (zh) 2011-01-05 2018-04-11 Semiconductor Energy Laboratory Co., Ltd. 儲存元件、儲存裝置、及信號處理電路
TWI525619B (zh) 2011-01-27 2016-03-11 半導體能源研究所股份有限公司 記憶體電路
KR101899375B1 (ko) 2011-01-28 2018-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
US8659957B2 (en) 2011-03-07 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
TWI521612B (zh) 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI541904B (zh) 2011-03-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2012209287A (ja) 2011-03-29 2012-10-25 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US8541266B2 (en) 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9960278B2 (en) 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
US8941958B2 (en) 2011-04-22 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105931967B (zh) 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
US8709922B2 (en) 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN107316865B (zh) 2011-05-16 2021-02-02 株式会社半导体能源研究所 可编程逻辑装置
US8837203B2 (en) 2011-05-19 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9112036B2 (en) 2011-06-10 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8901554B2 (en) 2011-06-17 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including channel formation region including oxide semiconductor
US9385238B2 (en) 2011-07-08 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Transistor using oxide semiconductor
US9012993B2 (en) 2011-07-22 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI575494B (zh) 2011-08-19 2017-03-21 半導體能源研究所股份有限公司 半導體裝置的驅動方法
US9252279B2 (en) 2011-08-31 2016-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US9287405B2 (en) 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
JP2013110360A (ja) 2011-11-24 2013-06-06 Renesas Electronics Corp 半導体装置の設計方法、半導体装置の製造方法および半導体装置
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6050662B2 (ja) 2011-12-02 2016-12-21 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
US8785258B2 (en) 2011-12-20 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102100425B1 (ko) 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6091905B2 (ja) 2012-01-26 2017-03-08 株式会社半導体エネルギー研究所 半導体装置
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916424B2 (en) * 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8981370B2 (en) 2012-03-08 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9349849B2 (en) 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
SG10201610711UA (en) 2012-04-13 2017-02-27 Semiconductor Energy Lab Co Ltd Semiconductor device
US9817032B2 (en) * 2012-05-23 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Measurement device
KR102119914B1 (ko) 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN108305895B (zh) 2012-08-10 2021-08-03 株式会社半导体能源研究所 半导体装置及其制造方法
JP6335616B2 (ja) 2013-04-30 2018-05-30 株式会社半導体エネルギー研究所 半導体装置
TWI631711B (zh) 2013-05-01 2018-08-01 半導體能源研究所股份有限公司 半導體裝置
KR102222344B1 (ko) 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014181785A1 (en) 2013-05-09 2014-11-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI632688B (zh) * 2013-07-25 2018-08-11 半導體能源研究所股份有限公司 半導體裝置以及半導體裝置的製造方法
WO2015060133A1 (en) 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102529174B1 (ko) 2013-12-27 2023-05-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102325158B1 (ko) 2014-01-30 2021-11-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법
JP5856227B2 (ja) 2014-05-26 2016-02-09 ルネサスエレクトロニクス株式会社 半導体装置
US9831238B2 (en) 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
TWI683365B (zh) 2015-02-06 2020-01-21 日商半導體能源研究所股份有限公司 裝置及其製造方法以及電子裝置
KR102582523B1 (ko) * 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555521A (ja) * 1991-08-26 1993-03-05 Sony Corp 半導体装置の製法
JPH05275652A (ja) * 1992-01-30 1993-10-22 Sony Corp ポリシリコン薄膜トランジスタを備えるスタック型トランジスタ及びその製造方法
JPH09293869A (ja) * 1996-04-25 1997-11-11 Nec Corp 半導体装置およびその製造方法
JP2010062378A (ja) * 2008-09-04 2010-03-18 Fujitsu Microelectronics Ltd 半導体装置とその製造方法
JP2010278184A (ja) * 2009-05-28 2010-12-09 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011142316A (ja) * 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2011151377A (ja) * 2009-12-18 2011-08-04 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011211187A (ja) * 2010-03-12 2011-10-20 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2013246248A (ja) * 2012-05-24 2013-12-09 Toshiba Corp 表示装置
JP2014003594A (ja) * 2012-05-25 2014-01-09 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
JP2014042013A (ja) * 2012-07-27 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014131025A (ja) * 2012-11-30 2014-07-10 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014225651A (ja) * 2013-04-26 2014-12-04 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP2014232867A (ja) * 2013-04-29 2014-12-11 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2015005733A (ja) * 2013-05-20 2015-01-08 株式会社半導体エネルギー研究所 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019029666A (ja) * 2017-07-26 2019-02-21 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7120837B2 (ja) 2017-07-26 2022-08-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2022160568A (ja) * 2017-07-26 2022-10-19 株式会社半導体エネルギー研究所 半導体装置
JP2022502865A (ja) * 2018-10-09 2022-01-11 マイクロン テクノロジー，インク． 水素障壁材料を有する垂直トランジスタを含むデバイス及び関連する方法
JP7177260B2 (ja) 2018-10-09 2022-11-22 マイクロン テクノロジー，インク． 水素障壁材料を有する垂直トランジスタを含むデバイス及び関連する方法
US11658246B2 (en) 2018-10-09 2023-05-23 Micron Technology, Inc. Devices including vertical transistors, and related methods and electronic systems
WO2024150742A1 (ja) * 2023-01-11 2024-07-18 ソニーセミコンダクタソリューションズ株式会社 表示装置及び電子機器
WO2025153927A1 (ja) * 2024-01-17 2025-07-24 株式会社半導体エネルギー研究所 記憶回路、記憶装置及び電子機器

Also Published As

Publication number Publication date
JP2025071144A (ja) 2025-05-02
JP2023162255A (ja) 2023-11-08
US9653479B2 (en) 2017-05-16
JP2021036594A (ja) 2021-03-04
US20170243899A1 (en) 2017-08-24
US10050060B2 (en) 2018-08-14
JP2022081649A (ja) 2022-05-31
KR20160112965A (ko) 2016-09-28
TWI672785B (zh) 2019-09-21
KR102582523B1 (ko) 2023-09-26
JP7045436B2 (ja) 2022-03-31
US20160276370A1 (en) 2016-09-22
TW201705427A (zh) 2017-02-01

Similar Documents

Publication Publication Date Title
JP7045436B2 (ja) 半導体装置
JP7751757B2 (ja) 半導体装置
JP7650945B2 (ja) 半導体装置
JP6670408B2 (ja) 半導体装置
US10707239B2 (en) Device, manufacturing method thereof, and electronic device
JP6456789B2 (ja) 導電体の作製方法、半導体装置の作製方法
JP2019117946A (ja) 半導体装置
JP2015164181A (ja) 半導体装置、電子機器及び半導体装置の作製方法
JP2015135961A (ja) 半導体装置
JP2016189463A (ja) トランジスタ、および電子機器
JP2020115545A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200305

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200512

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200702

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200728

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20201027