JP2015226001A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＤＲＡＭのような半導体装置のキャパシタの占有面積を拡大する。【解決手段】半導体基板の表面に垂直な方向に立設する複数のトランジスタピラー５と、複数のトランジスタピラー５の各々の上面に接続される複数のキャパシタ５６と、からなるメモリセル領域（活性領域１Ａ）を有し、複数のトランジスタピラー５の平面中心が平面最密充填となるように配置されている半導体装置１００。【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

近年、トランジスタの微細化技術として、縦型トランジスタが提案されている。縦型トランジスタは、半導体基板の主面に対して垂直方向に延びる半導体ピラーをチャネルとして用いるトランジスタである。具体的には、縦型トランジスタは、半導体基板から立ち上がるように半導体ピラー（シリコンピラー）が設けられており、半導体ピラーの側面にはゲート絶縁膜を介してゲート電極が設けられている。半導体ピラーの下部にはドレイン領域となる下部拡散層（第１拡散層）が設けられ、半導体ピラーの上方にはソース領域となる上部拡散層（第２拡散層）が設けられている。また、半導体ピラーと隣接するように、ゲート電極へ給電するための半導体ピラー（ダミーシリコンピラー）が設けられている。

特開２００８−３１１６４１号公報（特許文献１）には、上記の縦型トランジスタをスイッチングトランジスタとして用いるＤＲＡＭ（Dynamic Random Access Memory）のメモリセル構成が開示されている。

特許文献１に開示されたメモリセル領域には、複数の半導体ピラーが、平面視において第１方向へ等間隔で配置されており、１つの半導体ピラー群を構成している。このような半導体ピラー群は、第１方向と直交する第２方向へ等間隔に複数配置されており、第１の半導体ピラー群を構成している半導体ピラーの第２方向には、隣接した第２の半導体ピラー群を構成する半導体ピラーが配置されている。つまり、複数の半導体ピラーは、第１方向並びに第２方向へ各々直交するようにマトリックス状に配置されている。

特開２００８−３１１６４１号公報

縦型トランジスタをＤＲＡＭのセルトランジスタとして用いる場合、半導体ピラーの直上には、平面視で円形としたキャパシタが配置される。このようなキャパシタの機能を向上させるには、キャパシタの占有面積を大きくすれば良い。

しかしながら、特許文献１に開示されたメモリセルでは、キャパシタの占有面積は隣接した半導体ピラー間の距離によって制限されており、占有面積をさらに大きくすると隣接したキャパシタ同士が接触してしまう問題があった。

そこで、本発明は、ＤＲＡＭのような半導体装置のキャパシタの占有面積を拡大することが可能な半導体装置及びその製造方法を提供する。

本発明の一態様に係る半導体装置は、
半導体基板の表面に垂直な方向に立設する複数のトランジスタピラーと、
前記複数のトランジスタピラーの各々の上面に接続される複数のキャパシタと、からなるメモリセル領域を有し、
前記複数のトランジスタピラーの平面中心が平面最密充填となるように配置されていることを特徴とする。

また、本発明の他の態様に係る半導体装置は、
半導体基板の表面に配置されるメモリセル領域と、
前記メモリセル領域内に、第１方向に等間隔で配置される複数の第１のトランジスタピラーで構成される第１のトランジスタピラー群と、
前記メモリセル領域内に、前記第１のトランジスタピラー群に対し前記第１方向に垂直な第２方向に隣接し、かつ前記第１方向に等間隔で配置される複数の第２のトランジスタピラーで構成される第２のトランジスタピラー群と、
前記複数の第１及び第２のトランジスタピラーの各々の上面に接続される複数のキャパシタと、
前記第１トランジスタピラー群を構成する各々の前記第１のトランジスタピラーの前記第２方向であって、前記第２トランジスタピラー群を構成する前記第２のトランジスタピラー間に配置されたスペース領域を有することを特徴とする。

さらに、本発明の一態様に係る半導体装置の製造方法は、
半導体基板の表面に配置されるメモリセル領域内に、第１方向に等間隔で配置される複数の第１のトランジスタピラーで構成される第１のトランジスタピラー群を形成し、
前記メモリセル領域内に、前記第１のトランジスタピラー群に対し前記第１方向に垂直な第２方向に隣接し、かつ前記第１方向に等間隔で配置される複数の第２のトランジスタピラーで構成される第２のトランジスタピラー群を形成し、
前記複数の第１のトランジスタピラーの各々の上方に複数の第１のシリンダーホールを形成し、
前記第１のシリンダーホールにおける前記第１方向と前記第２方向の中間方向であって前記複数の第２のトランジスタピラーの各々の上方に、複数の第２のシリンダーホールを形成し、
前記複数の第１及び第２のシリンダーホールの内部に下部電極、容量絶縁膜及び上部電極を形成することにより、前記複数の第１及び第２のトランジスタピラーの各々の上面に接続される複数のキャパシタを形成することを特徴とする。

本発明によれば、ＤＲＡＭのような半導体装置のキャパシタの占有面積を拡大することできる。

本発明の実施形態に係る半導体装置１００の構造を示す模式図（平面図）であっる。 図１のＹ-Ｙ’断面図である。 図１のＸ-Ｘ’断面図である。 本実施形態に係る半導体装置１００の製造方法を説明するための平面図である。 図４のＹ-Ｙ’断面図である。 図４のＸ-Ｘ’断面図である。 本発明の実施形態に係る半導体装置１００の製造方法を説明するための平面図である。 図７のＹ-Ｙ’断面図である。 図７のＸ-Ｘ’断面図である。 本実施形態に係る半導体装置１００の製造方法を説明するための平面図である。 図１０のＹ-Ｙ’断面図である。 図１０のＸ-Ｘ’断面図である。 本実施形態に係る半導体装置１００の製造方法を説明するための平面図である。 図１３のＹ-Ｙ’断面図である。 図１３のＸ-Ｘ’断面図である。 本実施形態に係る半導体装置１００の製造方法を説明するための平面図である。 図１６のＹ-Ｙ’断面図である。 図１６のＸ-Ｘ’断面図である。 本実施形態に係る半導体装置１００の製造方法を説明するための平面図である。 図１９のＹ-Ｙ’断面図である。 図１９のＸ-Ｘ’断面図である。 本実施形態に係る半導体装置１００の製造方法を説明するための平面図である。 図２２のＹ-Ｙ’断面図である。 図２２のＸ-Ｘ’断面図である。 本実施形態に係る半導体装置１００の製造方法を説明するための断面図であって、図２２のＹ-Ｙ’断面図に相当している。 本実施形態に係る半導体装置１００の製造方法を説明するための断面図であって、図２２のＸ-Ｘ’断面図に相当している。 本実施形態に係る半導体装置１００の製造方法を説明するための断面図であって、図２２のＹ-Ｙ’断面図に相当している。 本実施形態に係る半導体装置１００の製造方法を説明するための断面図であって、図２２のＸ-Ｘ’断面図に相当している。 本実施形態に係る半導体装置１００の製造方法を説明するための断面図であって、図２２のＹ-Ｙ’断面図に相当している。 本実施形態に係る半導体装置１００の製造方法を説明するための断面図であって、図２２のＸ-Ｘ’断面図に相当している。 本実施形態に係る半導体装置１００の製造方法を説明するための平面図である。 図３１のＹ-Ｙ’断面図である。 図３１のＸ-Ｘ’断面図である。

最初に、図１乃至図３を参照して、本発明の実施形態に係る半導体装置１００の概略構成を説明する。なお、以下の図面においては、各構成要素をわかりやすくするために、実際の構造と各構成要素における縮尺や個数等が異なっている。また、個々の図面にはＸ方向/Ｙ方向/Ｚ方向の各座標系を設定しており、Ｚ方向はシリコン基板の主面に垂直な方向であり、Ｘ方向はシリコン基板の主面と水平な面においてＺ方向と直交する方向であって、Ｙ方向はシリコン基板の主面と水平な面においてＸ方向と直交する方向である。また、今後の説明では、Ｙ方向を「第１方向」、Ｘ方向を「第２方向」、Ｚ方向を「第３方向」と称する場合がある。

まず、図１を参照する。図１は、本実施形態に係る半導体装置１００の構造を示す模式図（平面図）である。構成要素の配置状況を明確にするために、層間絶縁膜、コンタクトプラグ、並びに配線を透過状態として、その輪郭だけを実線で記載している。なお、トランジスタピラーの上方におけるコンタクトプラグは、説明の都合から省略している。

本実施形態に係る半導体装置１００は、シリコン単結晶からなる半導体基板の上面において、素子分離領域２と、素子分離領域２で囲まれた半導体基板からなる活性領域１Ａと、を備えている。素子分離領域２はシリコン酸化膜などからなる第１絶縁膜２ｂで構成される。活性領域１Ａ内には、半導体基板主面から突き出るように設けられた複数のトランジスタピラー５が、Ｙ方向（第１方向）の同一線上に中心が位置するように一定の間隔で、２個あるいは３個配置されている。今後、第１方向に配置された複数のトランジスタピラー５をトランジスタピラー群５５と称する。

図１では、Ｘ方向（第２方向）に隣接するように、５つのトランジスタピラー群５５を示しており、個々のトランジスタピラー群５５は、第１トランジスタピラー群５５Ａ、第２トランジスタピラー群５５Ｂ、第３トランジスタピラー群５５Ｃ、第４トランジスタピラー群５５Ｄ、第５トランジスタピラー群５５Ｅと称する。ここで、第１トランジスタピラー群５５Ａは、第１トランジスタピラー５Ａ１乃至第３トランジスタピラー５Ａ３で構成されており、第２トランジスタピラー群５５Ｂは、第１トランジスタピラー５Ｂ１と第２トランジスタピラー５Ｂ２で構成されている。第３トランジスタピラー群５５Ｃ乃至第５トランジスタピラー群５５Ｅも同様に構成されている。

夫々のトランジスタピラー群５５を構成するトランジスタピラー５は、Ｙ方向（第１方向）の幅およびＸ方向（第２方向）の幅が同一の矩形となるように設けられている。なお、トランジスタピラー５の平面形状は、矩形に限らず円形であっても良い。また、１つのトランジスタピラー群５５において隣接するトランジスタピラー５の間をスペース領域５１Ｙと称し、Ｘ方向で隣接するトランジスタピラー群の間をスペース領域５１Ｘと称する。スペース領域５１Ｙとスペース領域５１Ｘを合わせて、スペース領域５１と称する。ここで、トランジスタピラー５のＹ方向（第１方向）の幅およびＸ方向（第２方向）の幅を幅Ｗ１と規定する。また、説明の都合から、スペース領域５１ＸのＸ方向の幅Ｗ２を幅Ｗ１の０.７３倍（Ｗ２＝0.73Ｗ１）と規定する。同様に、スペース領域５１ＹのＹ方向の幅Ｗ３を幅Ｗ１の２倍（Ｗ３＝２Ｗ１）と規定する。

各々のトランジスタピラー５は、縦型トランジスタを構成しており、第１トランジスタピラー５Ａ１は第１トランジスタ５０Ａ１に対応し、第２トランジスタピラー５Ｂ２は第２トランジスタ５０Ｂ２に対応している。その他のトランジスタピラー５も同様である。図１には、１３個のトランジスタが示されているが、これに限るものではなく、さらに多くのトランジスタが配置されても良い。１つのトランジスタピラー群と重なるようにＹ方向へ延在している不純物拡散層が設けられ、１つのトランジスタピラー群における各縦型トランジスタに共有されるピラー下部拡散層９となっている。

ピラー下部拡散層９は、ピラー下部拡散層９Ａとピラー下部拡散層９Ｂが一対となって構成されており、２つのピラー下部拡散層９（９Ａ、９Ｂ）が平行にＹ方向へ延在している。つまり、ピラー下部拡散層９は、ビット線としての役割も果たしている。各トランジスタピラー５と重なるように、円形のキャパシタ５６を配置している。キャパシタ５６のＸ方向には、隣接するトランジスタピラー群５５におけるスペース領域５１Ｙが配置されている。

さらに詳細に説明すると、第３トランジスタピラー群５５Ｃを構成する第３トランジスタピラー５Ｃ３と重なるように配置したキャパシタ５６Ｃ３の一方のＸ方向には、第４トランジスタピラー群５５Ｄを構成する第２トランジスタピラー５Ｄ２に隣接したスペース領域５１ＹＤが配置されている。同様に、キャパシタ５６Ｃ３の他方のＸ方向には、第２トランジスタピラー群５５Ｂを構成する第２トランジスタピラー５Ｂ２に隣接したスペース領域５１ＹＢが配置されている。つまり、トランジスタピラー同士は、Ｘ方向あるいはＹ方向において隣接しているのではなく、Ｘ方向とＹ方向の中間方向において隣接している。

さらに、詳細に説明すると、１つのトランジスタピラー群５５における２つの隣接した個々のトランジスタピラー５の中心 並びに 前記２つのトランジスタピラー５で挟まれたスペース領域５１ＹのＸ方向に隣接した他のトランジスタピラー群５５におけるトランジスタピラー５の中心は、正三角形８５を構成している各頂点の位置に配置されている。つまり、個々のトランジスタピラー５は平面最密充填構成となっている。したがって、トランジスタピラー５の平面中心と同一平面中心を有し、トランジスタピラー５の上面に接続される個々のキャパシタ５６も正三角形８５を基本に構成され平面最密充填配置となっている。

例えば、第３トランジスタピラー群５５Ｃを構成している第１トランジスタピラー５Ｃ１と第２トランジスタピラー５Ｃ２の中心 並びに 第２トランジスタピラー群５５Ｂを構成している第１トランジスタピラー５Ｂ１の中心は、一辺の長さが幅Ｗ１の３倍（＝３Ｗ１）となっている正三角形８５の各頂点の位置に配置されており、他のトランジスタピラー５も同様の位置に配置されている。

このようなトランジスタピラー５の配置により、一定幅のスペース領域５１Ｘにおいて、異なるトランジスタピラー群５５におけるトランジスタピラー５の間隔を広げることができる。隣接するキャパシタ５６同士が平面視で重複しないように夫々のスペースを幅Ｗ１の０．５倍（＝０．５Ｗ１）確保すると、キャパシタ５６の直径Ｘ１は、最大で幅Ｗ１の２.５倍（＝２.５Ｗ１）とすることができる。

なお、従来技術におけるキャパシタ５６Ａは、Ｘ方向で隣接させているので、同様にスペースを０．５Ｗ１確保すると、キャパシタ５６Ａの最大直径は幅Ｗ１の１．５倍（１．５Ｗ１）となる。本実施形態によれば、キャパシタ５６の直径を従来技術よりも１．６７倍に拡大することができるので、キャパシタ容量を従来比で５倍にすることができる。

活性領域１Ａと、活性領域１ＡのＸ方向における素子分離領域２の一部とによりピラー溝形成領域Ａが構成される。ピラー溝形成領域Ａにおける素子分離領域２には、Ｘ方向で隣接している複数のトランジスタピラー５の延長線上に矩形のダミーピラー６（６Ａ乃至６Ｅ）が配置されている。すなわち、第１ダミーピラー６Ａは、第５トランジスタピラー群５５Ｅを構成している第１トランジスタピラー５Ｅ１に隣接して配置しており、第２ダミーピラー６Ｂは、第４トランジスタピラー群５５Ｄを構成している第１トランジスタピラー５Ｄ１に隣接して配置している。また、第３ダミーピラー６Ｃ乃至第５ダミーピラー６Ｅも同様である。

図１に示すように、ダミーピラー６は、ピラー溝形成領域Ａ内の活性領域１Ａと素子分離領域２の境界部分に跨るように配置されている。ダミーピラー６は、活性領域１Ａ側に配置されるダミーシリコンピラー６Ｘと素子分離領域２側に配置されるダミー絶縁膜ピラー６Ｙで構成される。ダミーシリコンピラー６Ｘとダミー絶縁膜ピラー６Ｙは一側面が接触して合体した複合ピラーを構成している。

ダミーピラー６は、各々のトランジスタを構成するゲート電極への給電用ピラーとして機能する。ダミー絶縁膜ピラー６Ｙと部分的に重なるように、第３コンタクトプラグ４１（第３プラグ４１）が配置されている。第３プラグ４１は、ダミー絶縁膜ピラー６ＹのＸ方向における外側に若干はみ出した構成となっている。なお、図１では、第３プラグ４１がダミー絶縁膜ピラー６Ｙに対してＸ方向にオフセットしているが、これに限るものではなく、活性領域１Ａに接触しない範囲の任意の位置でＹ方向にオフセットされても良い。

第３プラグ４１と重なるように、配線４２が配置されている。各々のトランジスタピラー５の全側面を囲むように、ゲート絶縁膜を介してゲート電極１１ａが設けられる。ゲート電極１１ａは、各々Ｘ方向で隣接するトランジスタピラー５間を延在することによって相互に接続され、複数のトランジスタピラー５に共有される１つのゲート電極１１ａを構成している。一方、ダミーピラー６の全側面を囲むように給電用ゲート電極１１ｂが設けられる。今後は、ゲート電極１１ａと給電用ゲート電極１１ｂを合わせてゲート電極１１と称する。ゲート電極１１ａと給電用ゲート電極１１ｂは一体化されており、１つのゲート電極として機能する。

第３プラグ４１は、平面視においてダミーピラー６からはみ出した部分で給電用ゲート電極１１ｂと接続されている。これにより、ダミーピラー６の給電用ゲート電極１１ｂに供給されたゲート電圧は、個々のトランジスタピラー５のゲート電極１１ａに供給される。さらに詳細に説明すると、ダミーピラー６Ｅの給電用ゲート電極１１ｂに供給されたゲート電圧は、３つの第３トランジスタピラー５（５Ｅ３、５Ｃ３、５Ａ３）のゲート電極１１ａに供給されている。活性領域１Ａには、ピラー下部拡散層９に接続される５つの第１コンタクトプラグ３１（３１Ａ１乃至３１Ａ５）が配置されている。

第１コンタクトプラグ３１（第１プラグ３１）の直上には、配線３４が配置されている。配線３４は、第１プラグ３１を介して、各々のトランジスタを構成するピラー下部拡散層９と接続されており、ピラー下部拡散層９への給電配線となっている。

次に、図２および図３を参照する。

シリコン基板１の上面には、第１絶縁膜２ｂからなる素子分離領域２が設けられている。素子分離領域２に囲まれたシリコン基板１からなる活性領域１Ａには、半導体の基柱（半導体ピラー）であるトランジスタピラー５（第３トランジスタピラー５Ｃ３、第３トランジスタピラー５Ｅ３、第１トランジスタピラー５Ｅ１）が立設されている。各々のトランジスタピラー５は、夫々に対応するトランジスタ５０のチャネル部を構成する柱状の半導体である。

従って、夫々のトランジスタ５０は縦型トランジスタである。各々のトランジスタピラー５は、素子分離領域２で区画された活性領域１Ａに全てが同一の高さとなるように配置されている。なお、各々のトランジスタピラー５の太さ（シリコン基板１の基板表面に平行な面で切った断面の大きさ）は、完全空乏化が可能な太さにしている。各々のトランジスタ５０は、トランジスタピラー５の上端部と下端部に、それぞれ不純物拡散層を有している。トランジスタピラー５の上端部に位置したピラー上部拡散層１６はソース／ドレインの一方であり、トランジスタピラー５の下端部に位置したピラー下部拡散層９はソース／ドレインの他方である。ピラー上部拡散層１６とピラー下部拡散層９との間に挟まれたトランジスタピラーの中央部は、チャネル部を構成している。

図３に示すように、第３のトランジスタピラー５Ｅ３のＸ方向の側面に隣接するように、第５ダミーピラー６Ｅが配置されている。トランジスタピラー５とダミーシリコンピラー６Ｘは、シリコン基板１の表面をエッチングして設けられており、ダミー絶縁膜ピラー６Ｙは、素子分離領域２の表面をエッチングして設けられている。

ダミーシリコンピラー６Ｘは、シリコン基板１の表面から突出した柱状の半導体であり、ダミー絶縁膜ピラー６Ｙは、素子分離領域２において突出する柱状の絶縁体である。ダミーピラー６は、給電用ゲート電極１１ｂの高さを嵩上げして給電用ゲート電極１１ｂと上層の配線４２との距離を小さくするための突起層として機能する。複数のトランジスタピラー５の側面を囲むゲート電極１１ａは、個々のトランジスタピラー５に隣接したスペース領域５１をＸ方向に延在しており、さらにダミーピラー６の側面を囲む給電用ゲート電極１１ｂに接続されて、連続する一つのゲート電極１１となっている。

ピラー下部拡散層９は、トランジスタピラー５の下端部で第３絶縁膜８と重なるように配置されている。隣接したトランジスタピラー５の下端部に配置されたピラー下部拡散層９は、埋込絶縁膜５２によって分離されているので、スペース領域５１は、活性領域１Ａ（シリコン基板１）とピラー下部拡散層９と埋込絶縁膜５２で構成されている。活性領域１Ａ（シリコン基板１）とピラー下部拡散層９と埋込絶縁膜５２の上面には、第３絶縁膜８が設けられており、第３絶縁膜８によってピラー下部拡散層９とゲート電極１１とが電気的に絶縁されている。

なお、第３絶縁膜８は、トランジスタピラー５の側面に設けられたゲート絶縁膜１０と一体化している。ピラー下部拡散層９は、１つのトランジスタピラー群５５を構成しているトランジスタピラー同士を電気的に接続しており、１つのトランジスタピラー群５５に共通のピラー下部拡散層９を構成している。なお、素子分離領域２と埋込絶縁膜５２は、ピラー下部拡散層９よりも深くなるように設けられており、素子分離領域２並びに埋込絶縁膜５２を挟んで隣接するピラー下部拡散層９が導通しないようになっている。

トランジスタピラー５とダミーシリコンピラー６Ｘの側面には、ゲート絶縁膜１０が配置されている。また、ゲート絶縁膜１０を介してトランジスタピラー５とダミーシリコンピラー６Ｘの各々の側面にゲート電極１１ａおよび給電用ゲート電極１１ｂが配置されている。なおダミー絶縁膜ピラー６Ｙの側面には、ゲート絶縁膜１０は配置されず、給電用ゲート電極１１ｂのみが配置されている。ゲート絶縁膜１０は、トランジスタピラー５の外周面を覆って第３絶縁膜８と接続されている。トランジスタピラー５のチャネル部とピラー上部拡散層１６とピラー下部拡散層９は、ゲート絶縁膜１０と第３絶縁膜８によって、ゲート電極１１と電気的に絶縁されている。

図３に示すように、例えば、第３トランジスタ５０Ｅ３は、ピラー下部拡散層９、ピラー上部拡散層１６、ゲート絶縁膜１０、ゲート電極１１ａで構成される。素子分離領域２とダミーピラー６の上面には、第２絶縁膜３が配置されている。素子分離領域２とダミーピラー６の上面には、第２絶縁膜３を覆って第１マスク膜４が設けられており、さらにゲート電極１１と第３絶縁膜８を覆って第１層間絶縁膜１２が設けられている。第１層間絶縁膜１２は、ピラー溝形成領域Ａを埋設して設けられている。すなわち、素子分離領域２と第２絶縁膜３と第１マスク膜４の壁面に囲まれた領域に設けられている。第１層間絶縁膜１２の上面から一部が突出するように、シリコンプラグ１９が設けられており、シリコンプラグ１９の底面はピラー上部拡散層１６の上面に接続されている。

第１マスク膜４と第１層間絶縁膜１２の上面には、第２層間絶縁膜２０が設けられている。第２層間絶縁膜２０を覆ってストッパー膜２１が設けられ、さらにストッパー膜２１を覆って第３層間絶縁膜２４が設けられている。第３層間絶縁膜２４とストッパー膜２１の内部には、配線４２と配線３４が配置されており、夫々の配線の上面は第３層間絶縁膜２４の上面と面一となっている。配線４２は、第２層間絶縁膜２０と第１層間絶縁膜１２を貫通する第３プラグ４１によって給電用ゲート電極１１ｂと接続されている。配線３４は、第２層間絶縁膜２０と第１層間絶縁膜１２を貫通する第１プラグ３１によって、ピラー下部拡散層９と接続されている。

第３層間絶縁膜２４の上面には、第４層間絶縁膜５３が設けられており、第４層間絶縁膜５３の上面には、キャパシタ５６が配置されている。キャパシタ５６は、下部電極５７、容量絶縁膜５８および上部電極５９からなるシリンダ型のキャパシタで構成されているが、これに限るものではなくクラウン型やピラー型などであっても良い。

なお、下部電極５７は、シリンダ形状で内壁と外壁を有しており、内壁側には容量絶縁膜５８と上部電極５９が配置されており、外壁側には第４層間絶縁膜５３の上面に設けられたストッパー膜６０と第５層間絶縁膜６１が配置されている。下部電極５７は、第４層間絶縁膜５３と第３層間絶縁膜２４とストッパー膜２１と第２層間絶縁膜２０を貫通する第２コンタクトプラグ３０（第２プラグ３０）によって、シリコンプラグ１９に接続されている。つまり下部電極５７は、第１層間絶縁膜１２とゲート電極１１で取り囲まれたシリコンプラグ１９と、第２プラグ３０とを介して、各々のトランジスタピラーのピラー上部拡散層１６と接続されている。シリコンプラグ１９は、シリコン中にヒ素等の不純物を注入（拡散）したものであり、ピラー上部拡散層１６と共にトランジスタ５０のソース／ドレインの一方を構成している。シリコンプラグ１９の側面には、サイドウォール膜１８と第４絶縁膜１７が配置されており、サイドウォール膜１８と第４絶縁膜１７によって、シリコンプラグ１９とゲート電極１１ａとが電気的に絶縁されている。

上部電極５９は、第６層間絶縁膜６２で覆われており、第６層間絶縁膜６２の内部には、第４コンタクトプラグ６３（第４プラグ６３）が設けられている。さらに第６層間絶縁膜６２の上面には、上部金属配線６４が設けられており、第４プラグ６３を介して、上部金属配線６４と上部電極５９が接続されている。なお、上部金属配線６４と第６層間絶縁膜６２は、保護膜６５で覆われている。

本実施形態に係る半導体装置１００では、第１方向に延在させた第１トランジスタピラー群５５を構成しているトランジスタピラー５（第１ピラー）の第２方向に、同様の第２トランジスタピラー群５５を構成しているトランジスタピラー５（第２ピラー）のスペース領域５１を配置している。このような構成によれば、第１ピラーに対して、第１方向と第２方向の中間方向に第２ピラーが配置されるので、第１ピラーのＸ方向に第２ピラーを配置するよりも、第１ピラーと第２ピラー間の間隔が広がることになる。したがって、トランジスタピラー５の上方に配置しているキャパシタ５６は、隣接した別のキャパシタ５６へ接触することなく、占有面積を拡大することができる。

（半導体装置の製造方法）
次に、本実施形態に係る半導体装置１００の製造方法について、図４乃至図３３を参照して詳細に説明する。

図４および図６に示すように、フォトリソグラフィ法とドライエッチング法を用いて、シリコン基板１に溝２ａを形成する。次に、溝２ａの内部を埋め込むように、シリコン基板１の全面へシリコン窒化膜やシリコン酸化膜からなる第１絶縁膜２ｂをＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１の上面に形成された不要な第１絶縁膜２ｂをＣＭＰ（Chemical Mechanical Polishing）法により除去して、第１絶縁膜２ｂを溝２ａの内部だけに残すことにより、素子分離領域２を形成する。これにより、素子分離領域２で囲まれた活性領域１Ａが形成される。

次に、図７乃至図９に示すように、ＣＶＤ法によって、シリコン基板１の上面にシリコン酸化膜からなる第２絶縁膜３を形成してから、シリコン窒化膜からなる第１マスク膜４を形成する。次に、フォトリソグラフィ法とドライエッチング法により、シリコン基板１を掘り込んで矩形の第１溝６７を形成する。第１溝６７の底面には、活性領域１Ａを構成しているシリコン基板１の上面が露出しており、第１溝６７の側面には、トランジスタピラーのＸ方向の側面部が露出している。このとき、第１マスク膜４は残留している。

次に、図１０乃至図１２に示すように、熱酸化法によって、第１溝６７の内部にシリコン酸化膜である第５絶縁膜７１を形成する。さらに、ＣＶＤ法によるシリコン窒化膜を成膜してから、全面エッチバックを行って、第１溝６７の側面にサイドウォール膜７２を形成する。次に、イオン注入法によって、第１溝６７の底部に残留している第５絶縁膜７１Ａの下方に、下部拡散層９Ｘを形成する。ここでは、隣接している第１溝６７の下方に形成された下部拡散層９Ｘは独立しており、トランジスタピラーとなるシリコン基板１の下方において、下部拡散層９Ｘは連続していない。さらに第１溝６７は、サイドウォール膜７２で覆われた新たな第２溝６８となって残留しており、第２溝６８の底面には第５絶縁膜７１Ａが露出している。なお注入する不純物は、例えばＮ型トランジスタの場合はヒ素を用いることができる。次に、処理温度を６５０℃としたアニール法によって、下部拡散層９Ｘの活性化処理を行う。なお、この活性化処理は後続工程で行ってもよいし、後続の熱処理工程と兼ねて実施してもよい。

次に、図１３乃至図１５に示すように、第１マスク膜４をマスクとしたドライエッチング法によって、第２溝６８の底部に露出している第５絶縁膜７１Ａと、第５絶縁膜７１Ａの下方におけるシリコン基板１の一部を除去して、新たな第３溝６９を形成する。このとき、下部拡散層９Ｘは第３溝６９で分離されて、トランジスタピラーとなるシリコン基板毎に独立したピラー下部拡散層９となっている。第３溝６９の側面は、ピラー下部拡散層９と第５絶縁膜７１とサイドウォール膜７２とシリコン基板１で構成されており、その底面にはシリコン基板１が露出している。このとき、第１マスク膜４は残留している。

次に、第３溝６９を埋め込むように、ＣＶＤ法によるシリコン酸化膜である第１埋込膜７３を形成する。このとき第１埋込膜７３は、第１マスク膜４の上面を覆っている。次に、ＣＭＰ法によって、第１マスク膜４の上面が露出するまで第１埋込膜７３を除去する。次に、ＣＶＤ法によって、第１埋込膜７３と第１マスク膜４の上面に、アモルファスカーボンからなる第３マスク膜７４を形成する。次に、フォトリソグラフィ法によって、第３マスク膜７４に第３開口部７５を形成する。ここで第３開口部７５は、トランジスタピラーとなるシリコン基板１が残留するようにスペース領域５１Ｙの上方に形成された第３開口部７５Ａと、ダミーピラーとなるシリコン基板並びに第１絶縁膜の周辺領域の上方に形成された第３開口部７５Ｂで構成されている。第３開口部７５Ａの底部には、第１埋込膜７３と第１マスク膜４が露出しており、第３開口部７５Ｂの底部には、少なくとも第１マスク膜４が露出している。なお、第３開口部７５Ａと第３開口部７５Ｂは、夫々の接触部で一体化している。

次に、図１６乃至図１８に示すように、第３マスク膜７４をマスクとしたドライエッチング法によって、第４溝７６Ａと第４溝７６Ｂで構成された新たな第４溝７６を形成する。第４溝７６Ａは、第３開口部７５Ａの底面に露出している第１埋込膜７３と第１マスク膜４を同時に除去してから、さらに、第１マスク膜４の下方に位置しているシリコン基板１を除去することで形成されている。なお、第５絶縁膜７１とサイドウォール膜７２は、第１埋込膜７３、第１マスク膜４、シリコン基板１と同時に除去している。また、第４溝７６Ｂは、第３開口部７５Ｂの底面に露出している第１マスク膜４を除去してから、さらに第１マスク膜４の下方に位置している第１絶縁膜２ｂを除去して形成されている。第４溝７６Ａの側面は第１埋込膜７３で構成されており、第４溝７６Ａの底面は少なくともシリコン基板１で構成されている。また第４溝７６Ｂの側面は第１絶縁膜２ｂと第１マスク膜４で構成されており、第４溝７６Ｂの底面は少なくとも第１絶縁膜２ｂで構成されている。

次に、ドライエッチング法によって、残留している第３マスク膜７４を選択的に除去する。次に、第４溝７６を埋め込むように、ＣＶＤ法によって、シリコン酸化膜からなる第２埋込膜７７を形成する。このとき、第２埋込膜７７は、第４溝７６に隣接している第１マスク膜４の上面を覆っている。

次に、ＣＭＰ法によって、第１マスク膜４の上面が露出するまで第２埋込膜７７を除去する。このとき、第２埋込膜７７の上面は、第１マスク膜４の上面と面一になっている。

次に、図１９乃至図２１に示すように、第１マスク膜４をマスクとしたドライエッチング法によって、第１埋込膜７３と第２埋込膜７７を選択的に除去して、第５溝７８を形成した。このとき、活性領域１Ａには、トランジスタピラー５とダミーシリコンピラー６Ｘが形成されており、素子分離領域２にはダミー絶縁膜ピラー６Ｙが形成されている。なお、トランジスタピラー５の側面には、チャネル領域となるシリコン基板が露出しており、第５溝７８の底面には、少なくともシリコン基板１と第１埋込膜７３と第１絶縁膜２ｂが露出している。

次に、図２２乃至図２４に示すように、熱酸化法によって、トランジスタピラー５とダミーシリコンピラー６Ｘの側面にシリコン酸化膜からなるゲート絶縁膜１０を形成する。このとき、活性領域１Ａにおける第５溝７８の底面には、同時にシリコン酸化膜からなる第３絶縁膜８が一様に形成されて、ゲート絶縁膜１０と一体化している。次に、シリコン基板１の全面にポリシリコン膜（多結晶シリコン膜）をＣＶＤ法により成膜して、トランジスタピラー５の側面にポリシリコン膜からなるゲート電極１１ａを形成する。また、同時に、ダミーピラー６の側面にポリシリコン膜からなる給電用ゲート電極１１ｂを形成する。なお、ゲート電極１１ａと給電用ゲート電極１１ｂは、第３絶縁膜８の上面に形成されたポリシリコン膜からなる電極１１ｃにより、一体化して電気的に接続されている。なお、電極１１ｃは、個別に言及しない限り、ゲート電極１１ａに含まれるものとする。

次に、フォトリソグラフィ法とドライエッチング法によって、一部の電極１１ｃを除去する。この処理により、ゲート電極１１は細分化されて、複数のゲート電極１１がＸ方向へ延在している。例えば、第３トランジスタピラー５Ａ３と第３トランジスタピラー５Ｃ３と第３トランジスタピラー５Ｅ３とダミーピラー６Ｅの間は、一定幅となってＸ方向に延在している１本のゲート電極１１によって接続されている。Ｘ方向で隣接しているその他のトランジスタピラー５並びにダミーピラー６も、同様に１本のゲート電極１１で接続されている。

次に、図２５と図２６に示すように、トランジスタピラー５とダミーピラー６を埋め込むように、ＣＶＤ法によって、シリコン酸化膜からなる第１層間絶縁膜１２を形成する。

次に、ＣＭＰ法によって、第１層間絶縁膜１２を第１マスク膜４の上面が露出するように平坦化し、続けてＣＶＤ法によって、シリコン酸化膜からなる第２マスク膜１３を成膜する。次に、フォトリソグラフィ法とエッチング法を用いて、第２マスク膜１３の一部を除去する。除去する第２マスク膜１３は、平面視において、トランジスタピラー５を配置した部分のみである。第２マスク膜１３を除去した第１開口部１４には、トランジスタピラー５の上方における第１マスク膜４が露出する。

次に、露出した第１マスク膜４をウェットエッチング法によって選択的に除去し、さらに新たに露出した第２絶縁膜３を除去することで、トランジスタピラー５の上方に第２開口部１５を形成する。第２開口部１５の底面には、トランジスタピラー５の上面が露出しており、側面にはゲート電極１１ａの一部が露出している。

次に、図２７と図２８に示すように、熱酸化法によって、第２開口部１５の内壁へシリコン酸化膜からなる第４絶縁膜１７を形成する。次に、第２開口部１５からトランジスタピラー５の上部に不純物（Ｎ型トランジスタとするのであれば、燐やヒ素など）をイオン注入し、ピラー上部拡散層１６を形成する。

次に、ＣＶＤ法によりシリコン窒化膜を成膜してから、エッチバックを行うことにより、第２開口部１５の内壁へサイドウォール膜１８を形成する。このサイドウォール膜１８の形成時に、トランジスタピラー５の上面に形成されていた第４絶縁膜１７も除去して、トランジスタピラー５の上面を露出させる。このとき第４絶縁膜１７は、サイドウォール膜１８の下方と第２開口部１５におけるゲート電極１１ａの露出面に残留する。サイドウォール膜１８は、この後形成するシリコンプラグとゲート電極１１ａとの間の絶縁を確保する役割を果たす。

次に、選択エピタキシャル成長法を用いて、第２開口部１５を塞ぐようにトランジスタピラー５の上面へシリコンプラグ１９を成長させる。その後、ヒ素などをイオン注入して、シリコンプラグ１９内をｎ型の導電体として、トランジスタピラー５の上部に形成したピラー上部拡散層１６と電気的に接触させる。

次に、図２９と図３０に示すように、ＣＶＤ法によって、第１開口部１４を埋め込むようにシリコン酸化膜からなる第２層間絶縁膜２０を形成する。このとき、シリコン酸化膜からなる第２マスク膜１３は、第２層間絶縁膜２０と一体化するので、以降の説明では、第２マスク膜１３も含めて第２層間絶縁膜２０と称する。

次に、フォトリソグラフィ法およびドライエッチング法を用いて、コンタクト孔２７とコンタクト孔２９を形成する。コンタクト孔２７は、ダミー絶縁膜ピラー６Ｙの端部に形成しているので、その底部には、ダミーピラー６の上方に形成した第１マスク膜４と、ダミーピラー６の側面に形成した給電用ゲート電極１１ｂの一部が露出している。また、コンタクト孔２９の底部には、ピラー下部拡散層９の一部が露出している。コンタクト孔２７とコンタクト孔２９は同時に形成しても良いが、別々に形成しても良い。次に、ＣＶＤ法によって、第２層間絶縁膜２０を覆うようにタングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属膜を成膜して、コンタクト孔２７とコンタクト孔２９の内部を埋め込む。

次に、ＣＭＰ法によって、第２層間絶縁膜２０の上面における金属膜を除去して、給電用ゲート電極１１ｂに対する第３プラグ４１と、ピラー下部拡散層９に対する第１プラグ３１を形成する。次に、ＣＶＤ法によって、シリコン窒化膜からなるストッパー膜２１と、シリコン酸化膜からなる第３層間絶縁膜２４を成膜する。

次に、フォトリソグラフィ法およびドライエッチング法を用いて、第１プラグ３１の上方に矩形の第６溝７９を形成するとともに、第３プラグ４１の上方に第７溝８０を形成する。このとき、第６溝７９の底面には、少なくとも第１プラグ３１の上面が露出しており、第７溝８０の底面には、少なくとも第３プラグ４１の上面が露出している。次に、ＣＶＤ法によって、第３層間絶縁膜２４を覆うようにタングステン（Ｗ）と窒化チタン（ＴｉＮ）で構成された金属膜を成膜して、第６溝７９と第７溝８０の内部を埋め込む。次にＣＭＰ法によって、第３層間絶縁膜２４の上面における金属膜を除去して、第１プラグ３１に対する配線３４と、第３プラグ４１に対する配線４２を形成する。

次に、図３１乃至図３３に示すように、ＣＶＤ法によって、配線３４と配線４２を覆うようにシリコン酸化膜からなる第４層間絶縁膜５３を成膜する。次に、フォトリソグラフィ法およびドライエッチング法を用いて、コンタクト孔２８を形成する。コンタクト孔２８の底部には、シリコンプラグ１９の少なくとも一部が露出している。コンタクト孔２８の形成では、ドライエッチングをストッパー膜２１で一旦止めることで、シリコンプラグ１９までの深さを制御している。

次に、ＣＶＤ法によって、第４層間絶縁膜５３を覆うようにタングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属膜を成膜して、コンタクト孔２８の内部を埋め込む。次に、ＣＭＰ法によって、第４層間絶縁膜５３の上面における金属膜を除去して、シリコンプラグ１９に対する第２プラグ３０を形成する。次に、ＣＶＤ法によって、第２プラグ３０を覆うようにシリコン窒化膜からなるストッパー膜６０とシリコン酸化膜からなる第５層間絶縁膜６１を形成する。

次に、フォトリソグラフィ法とドライエッチング法によって、平面視で円形としたシリンダーホール８１を形成する。シリンダーホール８１の底面には、少なくとも第２プラグ３０が露出している。図３１には、１３個のシリンダーホール８１（８１Ａ１乃至８１Ａ３、８１Ｂ１と８１Ｂ２、８１Ｃ１乃至８１Ｃ３、８１Ｄ１と８１Ｄ２、８１Ｅ１乃至８１Ｅ３）を示している。第１シリンダーホール８１Ａ１は、第１トランジスタピラー５Ａ１の上方で夫々の中心が一致するように配置されており、第２シリンダーホール８１Ａ２も同様に、第２トランジスタピラー５Ａ２の上方に配置されている。なお、他のシリンダーホール８１も同様に、夫々に対応するトランジスタピラーの上方に配置されている。

さらに詳細に説明すると、第１シリンダーホール８１Ｂ１の中心位置は、第１シリンダーホール８１Ａ１の中心から第２シリンダーホール８１Ａ２の中心を結んだ中間地点９０のＸ方向で隣接するように配置されている。同様に、第１シリンダーホール８１Ｂ１の中心位置は、第２シリンダーホール８１Ａ２の中心から第２シリンダーホール８１Ｃ２の中心を結んだ中間地点９１のＹ方向で隣接するように配置されている。なお、他のシリンダーホール８１の位置関係も同様である。

このように配置されたシリンダーホール８１の半径は、従来技術よりも大きくすることができるので、本実施形態により、シリンダーホールの占有面積を拡大することができる。

次に、公知の製法によって、シリンダーホール８１の内部に、下部電極５７と容量絶縁膜５８と上部電極５９を形成すると、キャパシタ５６が完成する。さらに、第６層間絶縁膜６２の内部に形成した第４プラグ６３によって、第６層間絶縁膜６２の上面に形成した上部金属配線６４と上部電極５９を接続すると、図１乃至図３に示す半導体装置１００が完成する。

上述のように、本発明の実施形によれば、第１トランジスタピラー群を構成するトランジスタピラー（第１ピラー）の第２方向には、第２トランジスタピラー群におけるトランジスタピラー（第２ピラー）のスペース領域が配置されている。この構成によれば、第１ピラーにおける第１方向と第２方向の中間方向に第２ピラーが配置されるので、第１ピラーの第２方向に第２ピラーを配置するよりも、第１ピラーと第２ピラー間の距離を拡大している。これにより、隣接したトランジスタピラー上におけるキャパシタの占有面積を拡大することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１ シリコン基板
１Ａ 活性領域
２ 素子分離領域
２ｂ 第１絶縁膜
３ 第２絶縁膜
４ 第１マスク膜
５ トランジスタピラー
６ ダミーピラー
６Ｘ ダミーシリコンピラー
６Ｙ ダミー絶縁膜ピラー
８ 第３絶縁膜
９ ピラー下部拡散層
１０ ゲート絶縁膜
１１ａ ゲート電極
１１ｂ 給電用ゲート電極
１２ 第１層間絶縁膜
１６ ピラー上部拡散層
１７ 第４絶縁膜
１８ サイドウォール膜
１９ シリコンプラグ
２０ 第２層間絶縁膜
２１ ストッパー膜
２４ 第３層間絶縁膜
３０ 第２コンタクトプラグ
３１ 第１コンタクトプラグ
３４ 配線
４１ 第３コンタクトプラグ
４２ 配線
５１ スペース領域
５２ 埋込絶縁膜
５３ 第４層間絶縁膜
５６ キャパシタ
５７ 下部電極
５８ 容量絶縁膜
５９ 上部電極
６０ ストッパー膜
６１ 第５層間絶縁膜
６２ 第６層間絶縁膜
６３ 第４コンタクトプラグ
６４ 上部金属配線
６５ 保護膜
１００ 半導体装置

Claims (16)

1. 半導体基板の表面に垂直な方向に立設する複数のトランジスタピラーと、
   前記複数のトランジスタピラーの各々の上面に接続される複数のキャパシタと、からなるメモリセル領域を有し、
   前記複数のトランジスタピラーの平面中心が平面最密充填となるように配置されていることを特徴とする半導体装置。
2. 前記複数のトランジスタピラー中の所定の三つのトランジスタピラーの平面中心で正三角形を構成することにより、前記平面最密充填配置が構成されることを特徴とする請求項１に記載の半導体装置。
3. 隣接する前記トランジスタピラー間の距離を拡大するように、前記平面最密充填配置が構成されことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記複数のキャパシタは、前記トランジスタピラーの平面中心と同一平面中心を有し、前記正三角形を基本に構成される平面最密充填配置を有することを特徴とする請求項２に記載の半導体装置。
5. 隣接する前記キャパシタの占有面積を拡大するように、前記平面最密充填配置が構成されることを特徴とする請求項４に記載の半導体装置。
6. 半導体基板の表面に配置されるメモリセル領域と、
   前記メモリセル領域内に、第１方向に等間隔で配置される複数の第１のトランジスタピラーで構成される第１のトランジスタピラー群と、
   前記メモリセル領域内に、前記第１のトランジスタピラー群に対し前記第１方向に垂直な第２方向に隣接し、かつ前記第１方向に等間隔で配置される複数の第２のトランジスタピラーで構成される第２のトランジスタピラー群と、
   前記複数の第１及び第２のトランジスタピラーの各々の上面に接続される複数のキャパシタと、
   前記第１トランジスタピラー群を構成する各々の前記第１のトランジスタピラーの前記第２方向であって、前記第２トランジスタピラー群を構成する前記第２のトランジスタピラー間に配置されたスペース領域を有することを特徴とする半導体装置。
7. 前記スペース領域を配置することにより、前記第１のトランジスタピラーにおける前記第１方向と前記第２方向の中間方向に前記第２のトランジスタピラーが配置されることを特徴とする請求項６に記載の半導体装置。
8. 前記第１のトランジスタピラー群を構成する前記第１のトランジスタピラーの数は、前記第２のトランジスタピラー群を構成する前記第２のトランジスタピラーの数よりも多いことを特徴とする請求項６又は７に記載の半導体装置。
9. 前記第１のトランジスタピラーと前記第２のトランジスタピラー間の距離を拡大するように、前記中間方向に前記第２のトランジスタピラーを配置することを特徴とする請求項７又は８に記載の半導体装置。
10. 隣接する前記キャパシタの占有面積を拡大するように、前記中間方向に前記第２のトランジスタピラーを配置することを特徴とする請求項７から９のいずれか１項に記載の半導体装置。
11. 前記第１のトランジスタピラー群の中で前記第１方向に隣接する一対の前記第１のトランジスタピラーの二つの平面中心と、前記一対の前記第１のトランジスタピラー間に対応して位置する前記第２のトランジスタピラーの一つの平面中心とで正三角形を構成していることを特徴とする請求項６から１０のいずれか１項に記載の半導体装置。
12. 前記正三角形を構成することにより、前記複数の第１及び第２のトランジスタピラーは平面最密充填構成を有することを特徴とする請求項１１に記載の半導体装置。
13. 前記キャパシタは、前記第１及び第２のトランジスタピラーの平面中心と同一平面中心を有し、前記正三角形を基本に構成される平面最密充填構成を有することを特徴とする請求項１２に記載の半導体装置。
14. 半導体基板の表面に配置されるメモリセル領域内に、第１方向に等間隔で配置される複数の第１のトランジスタピラーで構成される第１のトランジスタピラー群を形成し、
    前記メモリセル領域内に、前記第１のトランジスタピラー群に対し前記第１方向に垂直な第２方向に隣接し、かつ前記第１方向に等間隔で配置される複数の第２のトランジスタピラーで構成される第２のトランジスタピラー群を形成し、
    前記複数の第１のトランジスタピラーの各々の上方に複数の第１のシリンダーホールを形成し、
    前記第１のシリンダーホールにおける前記第１方向と前記第２方向の中間方向であって前記複数の第２のトランジスタピラーの各々の上方に、複数の第２のシリンダーホールを形成し、
    前記複数の第１及び第２のシリンダーホールの内部に下部電極、容量絶縁膜及び上部電極を形成することにより、前記複数の第１及び第２のトランジスタピラーの各々の上面に接続される複数のキャパシタを形成することを特徴とする半導体装置の製造方法。
15. 前記第１のシリンダーホールの数は、前記第２のシリンダーホールの数よりも多いことを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記シリンダーホールの半径を大きくして占有面積を拡大するように、前記中間方向に前記第２のシリンダーホールを形成することを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。

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