JP2006032574A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】立体形状のキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置において、キャパシタの上に堆積する層間絶縁膜の成膜ばらつき及び研磨量ばらつきを低減する。
【解決手段】本発明の半導体装置では、メモリセル領域AreaAにおける層間絶縁膜２６の上にキャパシタ３７が設けられ、周辺回路領域AreaBにおける層間絶縁膜３０の上に層間絶縁膜３０が設けられている。さらに、メモリセル領域AreaAと周辺回路領域AreaBとの境界AreaCには、層間絶縁膜３０の側面上から層間絶縁膜２６の上に亘るダミー電極が設けられている。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関するものであり、特にＤＲＡＭ（Dynamic Random Access Memory）を有する半導体装置及びその製造方法に関する。

近年、半導体装置の高集積化に伴い素子構造の微細化が進行しており、例えばＤＲＡＭにおいては、微細化に応える方策の一つとして、占有単位面積当たりの静電容量が大きなキャパシタを各メモリセルに設けることが重要になってきている。そこで、各キャパシタの上部電極と下部電極の対向面積を増加させるために、例えば下部電極としてシリンダ状の電極を設けることにより、下部電極の表面積を増加させ、キャパシタの静電容量を増大することが試みられている。ところが、キャパシタ形状としてシリンダ状電極構造を採用したＤＲＡＭにおいては、メモリセル領域にキャパシタを配列形成することで基板上にグローバル段差が生じるため、次工程以降でのリソグラフィーに大きな影響が及ぼされるという不具合が生じる。そこで、キャパシタの上に層間絶縁膜を形成した後に、ＣＭＰ（Chemical Mechanical Polishing）法を用いて層間絶縁膜の平坦化を行う処理が一般的に行われている（例えば、特許文献１参照）。

以下に、従来におけるキャパシタの上に形成した層間絶縁膜の平坦化処理について説明する。図７（ａ）, （ｂ）は、従来の半導体装置の製造工程を示す断面図である。図中において、左側にはメモリセルを形成するメモリセル領域AreaAを示し、右側には周辺回路を形成する周辺回路領域AreaBを示している。

従来の半導体装置の製造方法では、まず、図７（ａ）に示す工程で、半導体基板１０１の上に、素子分離領域１０２、ゲート絶縁膜１０３、ゲート電極１０４、層間絶縁膜１０５、コンタクトプラグ１０６及び金属配線１０７を順次形成する。その後、層間絶縁膜１０５の上にシリコン窒化膜１０８を形成した後、円形の底面と筒型の側面を有する下部電極１０９、容量絶縁膜１１０及び上部電極１１１からなるキャパシタ１１２を形成する。その後、キャパシタ１１２を覆う厚さ１３００ｎｍのシリコン酸化膜１１３を形成する。このシリコン酸化膜１１３の表面には、メモリセル領域AreaAと周辺回路領域AreaBとの境界付近に、キャパシタ１１２に起因するグローバルな段差ｔが生じる。この段差ｔは、キャパシタ１１２の高さ（１０００ｎｍ）と同程度になる。

その後、図７（ｂ）に示す工程で、ＣＭＰ法によってシリコン酸化膜１１３を研磨して表面を平坦化した後、コンタクトプラグ１１４及び金属配線１１５を形成してＤＲＡＭを有する半導体装置を完成させる。
特開２００２−２１７３８８号公報

しかしながら、上述したような従来の製造方法では、次のような不具合が生じていた。

まず、ＣＭＰ法で研磨を行うと、実際に研磨される量は所望の研磨量から±１０％もばらつく（研磨量ばらつき）。そのため、シリコン酸化膜１１３が過剰に除去されるのを防止するためにはシリコン酸化膜１１３の膜厚を厚めに設定する必要がある。しかしながら、シリコン酸化膜１１３の膜厚を厚めにすると、所望の膜厚に対して実際に形成されるシリコン酸化膜の膜厚のばらつき（成膜ばらつき）が増加することに加え、ＣＭＰ法による研磨量が増加することから研磨量ばらつきも増加するという問題が起きる。

本発明の目的は、立体形状のキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置において、キャパシタの上に堆積する層間絶縁膜の成膜ばらつき及び研磨量ばらつきを低減することにある。

本発明の半導体装置は、メモリセル領域及び周辺回路領域を有する半導体装置において、上記メモリセル領域における下地の上に設けられ、下部電極、上記下部電極の上に設けられた容量絶縁膜及び上記容量絶縁膜の上に設けられた上部電極を有し、立体形状を有する複数のキャパシタと、上記周辺回路領域における上記下地の上に設けられた第１の絶縁膜と、上記メモリセル領域と上記周辺回路領域との境界において、上記第１の絶縁膜の側面上から上記下地の上に亘って設けられたダミー電極と、上記複数のキャパシタ、上記層間絶縁膜及び上記ダミー電極の上方に設けられた第２の絶縁膜とを備えることを特徴とする。

このような半導体装置では、第１の絶縁膜が設けられていることにより、メモリセル領域と周辺回路領域とにおいて下地の上に設けられている物体の密集度合いの差が小さくなる。したがって、この半導体装置の製造工程では、第２の絶縁膜を堆積するときに、メモリセル領域と周辺回路領域との境界においてグローバル段差が生じるのを抑制することができる。これにより、堆積する第２の絶縁膜の厚さを薄くすることができるため、成膜ばらつきを低減することができると共に、研磨する厚さが薄くなるため、研磨量ばらつきも低減することができる。

ところで、本発明の半導体装置の製造工程では、第２の絶縁膜を堆積する前に、複数のキャパシタの間に残存する絶縁膜を除去する工程を備えている。本発明の半導体装置では、ダミー電極を第１の絶縁膜の側面上から下地の上に亘って設けているため、この除去工程において、ダミー電極がマスクとして働き、周辺回路領域の第１の絶縁膜や下地まで除去されるのを防止することができる。これにより、せっかく形成した第１の絶縁膜が除去されて結果的にグローバル段差が生じるのを防止することができる。

なお、キャパシタの「立体形状」とは、下部電極及び上部電極のそれぞれが、単に平面的に設けられているのではなく、凹凸を有してる形状をいう。具体的な例としては、本明細書の実施形態に示すように、下部電極が円筒状に設けられ、上部電極が下部電極の凹凸に沿って設けられている形状がある。

上記ダミー電極は上記メモリセル領域の側方を囲むリング状で設けられ、上記周辺回路領域は、上記ダミー電極の側方を囲んでいてもよい。なお、「リング状」とは、丸い形状であってもよいし実施形態で例示するように多角形の形状であってもよい。

上記ダミー電極は、上記第１の絶縁膜の側面上を上記第１の絶縁膜の上端部に達する高さまで覆っていることが好ましい。この場合には、複数のキャパシタの間に残存する絶縁膜を除去する工程において、第１の絶縁膜を確実に保護することができる。

上記ダミー電極と上記下部電極とは同一の膜からパターニングされたことが好ましい。この場合には、従来と比較して工程数を増やすことなくダミー電極を形成することができる。

上記ダミー電極はダミー下部電極であって、上記ダミー下部電極の上に設けられたダミー容量絶縁膜と、上記ダミー容量絶縁膜の上に設けられたダミー上部電極とをさらに備えていてもよい。

上記ダミー下部電極は、上記下部電極と電気的に分離しており、上記ダミー上部電極は、上記上部電極と一体であってもよい。

上記下地は半導体基板を含み、上記メモリセル領域における上記半導体基板に設けられ、上記複数のキャパシタのそれぞれと電気的に接続される複数のメモリセル用ＭＩＳトランジスタと、上記周辺回路領域における上記半導体基板に設けられた周辺回路用ＭＩＳトランジスタと、上記半導体基板の上に設けられ、上記複数のメモリセル用ＭＩＳトランジスタ及び上記周辺回路用ＭＩＳトランジスタを覆う第３の絶縁膜とをさらに備えていてもよい。

上記下部電極は、実質的に円形の底面と筒型の側面とを有していてもよい。

上記第１の絶縁膜及び上記第２の絶縁膜の表面は平坦化されていることが好ましい。これにより、結果的に第２の絶縁膜の表面をより平坦なものとすることができる。

本発明の半導体装置の製造方法は、メモリセル領域及び周辺回路領域を有する半導体装置の製造方法において、下地の上に、第１の絶縁膜を形成する工程（ａ）と、上記工程（ａ）の後に、上記メモリセル領域における上記第１の絶縁膜に複数の凹部を形成するとともに、上記メモリセル領域と上記周辺回路領域との境界における上記第１の絶縁膜に上記メモリセル領域の側方を取り囲む溝部を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記複数の凹部の表面上に下部電極を形成するとともに、上記溝部の表面上にダミー電極を形成する工程（ｃ）と、上記工程（ｃ）の後に、上記メモリセル領域において、上記第１の絶縁膜のうち上記複数の凹部の間に位置する部分を除去し、上記周辺回路領域における上記第１の絶縁膜を残存させる工程（ｄ）と、上記工程（ｄ）の後に、上記下部電極の上に容量絶縁膜を形成する工程（ｅ）と、上記工程（ｅ）の後に、上記容量絶縁膜の上に上部電極を形成する工程（ｆ）と、上記工程（ｆ）の後に、上記上部電極及び上記第１の絶縁膜を覆う第２の絶縁膜を形成する工程（ｇ）とを備えることを特徴とする。

これにより、工程（ｂ）では、周辺回路領域に第１の絶縁膜を残存させているため、メモリセル領域と周辺回路領域とにおける物体の密集度合いの差が小さくなる。したがって、工程（ｇ）では、メモリセル領域と周辺回路領域との境界において第２の絶縁膜の表面にグローバル段差が生じるのを抑制することができる。これにより、堆積する第２の絶縁膜の厚さを薄くすることができるため、成膜ばらつきを低減することができると共に、研磨する厚さが薄くなるため、研磨量ばらつきも低減することができる。

さらに、工程（ｃ）で、周辺回路領域における第１の絶縁膜の表面をダミー電極で覆っているため、工程（ｄ）でメモリセル領域における第１の絶縁膜を除去するときに、周辺回路領域における第１の絶縁膜まで除去されるのを防止することができる。これにより、せっかく形成した第１の絶縁膜が除去されて結果的にグローバル段差が生じるのを防止することができる。

上記下地は半導体基板を含み、上記工程（ａ）の前に、上記メモリセル領域における上記半導体基板にメモリセル用ＭＩＳトランジスタを形成する工程（ｈ）と、上記工程（ａ）の前に、上記周辺回路領域における上記半導体基板に周辺回路用ＭＩＳトランジスタを形成する工程（ｉ）と、上記工程（ｈ）及び上記工程（ｉ）の後であって上記工程（ａ）の前に、上記半導体基板の上に、上記メモリセル用ＭＩＳトランジスタ及び上記周辺回路用ＭＩＳトランジスタを覆う第３の絶縁膜を形成する工程（ｊ）とをさらに備え、上記工程（ａ）では、上記第３の絶縁膜の上方に上記第１の絶縁膜を形成してもよい。

上記工程（ｄ）では、上記周辺回路領域における上記第１の絶縁膜を覆い、上記メモリセル領域における上記第１の絶縁膜の上に開口を有するレジストを形成した後、上記レジストをマスクにしてウェットエッチングを行うことが好ましい。これにより、周辺回路領域における第１の絶縁膜を確実に保護することができる。

上記工程（ｄ）では、上記レジストの端部を上記ダミー電極の上に配置することが好ましい。これにより、レジスト及びダミー電極によって周辺回路領域における第１の絶縁膜を保護することができる。

上記ダミー電極はダミー下部電極であって、上記工程（ｅ）では、上記ダミー下部電極の上にダミー容量絶縁膜を形成し、上記工程（ｆ）では、上記ダミー容量絶縁膜の上にダミー上部電極を形成してもよい。

本発明によれば、メモリセルを形成する領域と周辺回路領域との境界におけるグローバル段差を低減することができる。

以下、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。

図１は、本発明の実施形態に係る半導体装置の概略構成を示す平面図である。本実施形態の半導体装置は、メモリセル用ＭＩＳトランジスタが設けられるメモリセル領域AreaAと、メモリセル領域AreaAの側方を囲むリング状のダミーキャパシタが設けられるダミーキャパシタ領域AreaCと、ダミーキャパシタ領域AreaCの外側に配置し、周辺回路用ＭＩＳトランジスタが設けられる周辺回路領域AreaBとから構成されている。以下の説明では、図１のX−X線における断面図を用いて説明する。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図２（ａ）〜（ｅ）、 図３（ａ）〜（ｄ）、 図４（ａ）〜（ｃ）及び図５は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。

本発明の半導体装置の製造方法では、まず、図２（ａ）に示す工程で、半導体基板１１に、メモリセル領域AreaA及び周辺回路領域AreaBのそれぞれにおける活性領域５ａ, ５ｂを囲むシャロートレンチ型の素子分離領域１２を形成する。その後、所望のイオン注入を行なって、メモリセル領域AreaA及び周辺回路領域AreaBに、ウェル拡散層及びしきい値電圧制御用不純物層（いずれも図示せず）を形成する。このとき、メモリセル領域AreaAにはｐ型ウェルを形成し、周辺回路領域AreaBにはＮＭＯＳおよびＰＭＯＳを形成するためにｐ型ウェルおよびｎ型ウェルをそれぞれ形成する。ただし、ここでは説明を簡略化するために、周辺回路領域AreaBにはＮＭＯＳのみを図示して説明する。

次に、図２（ｂ）に示す工程で、半導体基板１１において素子分離領域１２に囲まれた活性領域５ａ, ５ｂの上に、熱酸化法によって厚さ６〜７ｎｍのシリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜１３を形成する。その後、ＣＶＤ法によって、ゲート絶縁膜１３の上に、リンをドープした厚さ７０ｎｍのポリシリコン膜（図示せず）を形成し、スパッタリング法によって厚さ５０ｎｍのタングステンナイトライド（ＷＮ）膜（図示せず）及び厚さ１００ｎｍのタングステン（Ｗ）膜（図示せず）を順次形成した後、さらにその上に厚さ１５０ｎｍのシリコン窒化膜（図示せず）をＣＶＤ法によって形成する。その後、ポリシリコン膜、ＷＮ膜、Ｗ膜及びシリコン窒化膜をパターニングすることにより、ポリシリコン膜、ＷＮ膜及びＷ膜の積層膜からなるゲート電極１４と、シリコン窒化膜からなるゲート上絶縁膜１５とからなるゲート電極部１６を形成する。その後、周辺回路領域AreaBの上を覆うレジスト膜（図示せず）を形成した後、レジスト膜とメモリセル領域AreaAにおけるゲート電極部１６とをマスクにしてリン（Ｐ）などのｎ型不純物をイオン注入することにより、メモリセル領域AreaAにおける活性領域５ａのうちゲート電極部１６の側方に位置する領域にｎ型ソース・ドレイン領域８を形成する。その後レジスト膜を除去し、今度はメモリセル領域AreaAの上を覆うレジスト膜（図示せず）を形成する。その状態で、レジスト膜と周辺回路領域におけるゲート電極部１６をマスクにしてリン（Ｐ）などのｎ型不純物をイオン注入することにより、周辺回路領域AreaBにおける活性領域５ｂのうちゲート電極部１６の側方に位置する領域にｎ型低濃度ソース・ドレイン領域９を形成する。

次に、図２（ｃ）に示す工程で、レジスト膜を除去した後、半導体基板１１の上の全体に、ＣＶＤ法により厚さ５０ｎｍのシリコン窒化膜（図示せず）を形成する。その後、シリコン窒化膜に対して異方性ドライエッチングを行うことにより、ゲート電極部１６の側面上にサイドウォール１７を形成する。その後、メモリセル領域AreaAの上を覆うレジスト膜（図示せず）を形成し、レジスト膜と周辺回路領域AreaBにおけるゲート電極部１６及びサイドウォール１７をマスクにして砒素（Ａｓ）などのｎ型不純物をイオン注入することにより、周辺回路領域AreaBの活性領域５ｂのうちサイドウォール１７の側方に位置する領域にｎ型高濃度ソース・ドレイン領域１０を形成する。

次に、図２（ｄ）に示す工程で、レジスト膜（図示せず）を除去した後、半導体基板１１の上の全体に、ＣＶＤ法により膜厚８００ｎｍのシリコン酸化膜からなる層間絶縁膜１８を堆積した後、この層間絶縁膜１８をＣＭＰ法で研磨してその表面を平坦化する。その後、層間絶縁膜１８の上に、メモリセル領域AreaAにおけるｎ型ソース・ドレイン領域８の上に開口を有するレジスト膜(図示せず)を形成し、レジスト膜をマスクしてドライエッチングを行うことにより、層間絶縁膜１８を貫通してｎ型ソース・ドレイン領域８に到達するコンタクトホール１９を形成する。その後、ＣＶＤ法により、リン（Ｐ）等のｎ型不純物を含むポリシリコン膜を層間絶縁膜１８の上に堆積してコンタクトホール１９を埋めた後、ＣＭＰ法で研磨して、コンタクトホール１９の内部のみにポリシリコン膜を残存させることにより、コンタクトプラグ２０を形成する。

次に、図２（ｅ）に示す工程で、層間絶縁膜１８の上に、厚さ２００ｎｍのシリコン酸化膜からなる保護絶縁膜２１を形成した後、８００℃程度の温度で熱処理を行う。この熱処理により、コンタクトプラグ２０のポリシリコン中に含まれるｎ型不純物がコンタクトホール１９の底部からｎ型ソース・ドレイン領域８に拡散し、ｎ型ソース・ドレイン領域８が低抵抗化される。その後、保護絶縁膜２１の上に、メモリ用ＭＩＳトランジスタにおけるドレイン領域８Ｄの上に開口を有するレジスト膜（図示せず）を形成する。その後、レジスト膜をマスクにして、保護絶縁膜２１に対してドライエッチングを行うことにより、メモリ用ＭＩＳトランジスタのドレイン領域８Ｄに接続されているコンタクトプラグ２０に到達する開口２２ａを形成する。その後、レジストを除去し、保護絶縁膜２１の上に、周辺回路領域AreaBにおけるＭＩＳトランジスタのｎ型高濃度ソース・ドレイン領域１０の上に開口を有するレジスト膜（図示せず）を形成する。その後、レジスト膜をマスクしてドライエッチングを行うことにより、保護絶縁膜２１及び層間絶縁膜１８を貫通し、ｎ型高濃度ソース・ドレイン領域１０に到達するコンタクトホール２２ｂを形成する。

次に、図３（ａ）に示す工程で、レジスト膜を除去した後、保護絶縁膜２１の上にチタン（Ｔｉ）膜（図示せず）をＣＶＤ法により堆積する。このとき、Ｔｉ膜は、メモリセル領域AreaAにおいては開口２２ａを埋めて保護絶縁膜２１の上に５ｎｍの厚さで堆積すると共に、周辺回路領域AreaBにおいてもコンタクトホール２２ｂを埋めて保護絶縁膜２１の上に５ｎｍの厚さで堆積する。次に、Ｔｉ膜の上に、厚さ１０ｎｍのＴｉＮ膜（図示せず）をＣＶＤ法で堆積する。さらにその上に厚さ１５０ｎｍのＷ膜（図示せず）と厚さ２００ｎｍのシリコン窒化膜（図示せず）とをＣＶＤ法で堆積する。その後、シリコン窒化膜の上にレジスト膜（図示せず）を形成し、レジスト膜をマスクにして、シリコン窒化膜、Ｗ膜、ＴｉＮ膜及びＴｉ膜をパターニングする。これにより、メモリセル領域AreaAには、Ｗ膜、ＴｉＮ膜及びＴｉ膜からなる金属配線２３ａと、シリコン窒化膜からなる配線上絶縁膜２４ａとが形成される。金属配線２３ａは、ドレイン領域８Ｄの上のコンタクトプラグ２０に接続されてビット線となる。一方、周辺回路領域AreaBには、コンタクトホール２２ｂを埋めて保護絶縁膜２１の上に延びるＷ膜、ＴｉＮ膜及びＴｉ膜からなる金属配線２３ｂと、シリコン窒化膜からなる配線上絶縁膜２４ｂとが形成される。金属配線２３ｂにおけるＷ膜は、コンタクトホール２２ｂの下面において、ｎ型高濃度ソース・ドレイン領域１０と接触する。その後、レジスト膜を除去し、基板上にＣＶＤ法によりシリコン窒化膜（図示せず）を形成した後、シリコン窒化膜に対して異方性ドライエッチングを行うことにより、金属配線２３ａ, ２３ｂ及び配線上絶縁膜２４ｂの側面上にサイドウォール２５を形成する。

次に、図３（ｂ）に示す工程で、基板上に、ＣＶＤ法によりシリコン酸化膜からなる厚さ８００ｎｍの層間絶縁膜２６を形成した後、ＣＭＰ法により層間絶縁膜２６を研磨してその表面を平坦化する。その後、層間絶縁膜２６の上に、メモリセル領域AreaAにおけるソース領域８Ｓに接続されているコンタクトプラグ２０の上に開口を有するレジスト膜(図示せず)を形成し、レジスト膜をマスクしてドライエッチングを行うことにより、層間絶縁膜２６を貫通してコンタクトプラグ２０に到達するコンタクトホール２７を形成する。その後レジスト膜を除去し、ＣＶＤ法によって、コンタクトホール２７を埋めて層間絶縁膜２６の上に延びる、ｎ型不純物を含むポリシリコン膜（図示せず）を形成した後、ＣＭＰ法またはエッチバック法によってポリシリコン膜のうち層間絶縁膜２６の上に延びる部分を除去することにより、コンタクトホール２７を埋めるコンタクトプラグ２８を形成する。その後、層間絶縁膜２６の上に、厚さ１００ｎｍのシリコン窒化膜からなる保護絶縁膜２９を堆積する。

次に、図３（ｃ）に示す工程で、保護絶縁膜２９の上に、ＣＶＤ法によりシリコン酸化膜からなる層間絶縁膜３０を形成する。その後、層間絶縁膜３０の上に、メモリセル領域AreaAとダミーセル領域AreaCとに開口を有するレジスト膜（図示せず）を形成する。このレジスト膜では、メモリセル領域AreaAにおいて複数の円形の開口が所定の間隔をあけて配置し、ダミーセル領域AreaCでは、平面的にメモリセル領域AreaAの側方を囲むリング状の開口が配置している。その後、レジスト膜をマスクにして、層間絶縁膜３０に対してドライエッチングを行うことにより、メモリセル領域AreaAにおいて、所定の間隔をあけて配置するキャパシタ形成用の凹部３１ａを形成する。同時に、ダミーセル領域AreaCでは、平面的に見てメモリセル領域AreaAの四方を囲む溝部３１ｂを形成する。このエッチングの際には、保護絶縁膜２９がエッチングストッパーとなるため、下層の層間絶縁膜２６がエッチングされることはない。なお、ダミーセル領域AreaCでは、後工程でレジストを溝部３１ｂ内の一部のみに残し他部を除去するためのレジストパターニングが可能なように、溝部３１ｂの開口幅ｄは１μｍ程度以上とすることが望ましい。

次に、図３（ｄ）に示す工程で、レジスト膜を除去した後、凹部３１ａ及び溝部３１ｂ内に露出している保護絶縁膜２９を選択的にエッチング除去する。ここでは、シリコン酸化膜（層間絶縁膜）３０に対して保護絶縁膜２９の選択比が高い条件のドライエッチングでシリコン窒化膜（保護絶縁膜）２９をエッチバックして、凹部３１ａ及び溝部３１ｂ内の保護絶縁膜２９を除去する。なお、このエッチングでは、層間絶縁膜３０がマスクとなるため、保護絶縁膜２９のうち層間絶縁膜３０の下に配置する部分は除去されない。続いて、ＣＶＤ法により、基板の上に、凹部３１ａ及び溝部３１ｂの底面及び側面を覆う厚さ５０ｎｍのリン・ドープト・アモルファスシリコン膜からなる下部電極形成用膜３２を形成する。

その後、下部電極形成用膜３２を介して凹部３１ａ及び溝部３１ｂを埋めて、下部電極形成用膜３２を介して層間絶縁膜３０の上に延びるポジ型レジスト膜（図示せず）を塗布する。その後、ポジ型レジスト膜のうち層間絶縁膜３０の上に配置する部分の全体に光が到達し、凹部３１ａ及び溝部３１ｂを埋める部分の深さまでは光が到達しない露光量で全面露光をし、その後に現像処理を行う。これにより、ポジ型レジストのうち露光された深さまで、つまり層間絶縁膜３０の上に配置する部分を選択的に除去し、未露光部分である凹部３１ａ及び溝部３１ｂ内にポジ型のレジスト膜３３を残存させる。なお、上述のように選択的に露光する代わりに、基板の上の全体にレジスト膜を形成した後、レジスト膜をエッチバックすることにより、凹部３１ａ及び溝部３１ｂ内にのみレジスト膜３３を残存させてもよい。

次に、図４（ａ）に示す工程で、レジスト膜３３（図３（ｄ）に示す）をマスクにしてドライエッチングを行うことにより、下部電極形成用膜３２のうち層間絶縁膜３０の上に位置する部分を除去して、凹部３１ａ及び溝部３１ｂ内に下部電極３２ａ及びダミー下部電極３２ｂを残存させる。その後、レジスト膜３３を除去する。下部電極３２ａは、コンタクトプラグ２０, ２７を介してメモリセル領域AreaAにおけるＭＩＳトランジスタのソース領域８Ｓに電気的に接続される。一方、ダミー下部電極３２ｂは、層間絶縁膜２６の上に形成され、半導体基板１１には電気的に接続されておらず、浮遊状態となる。

次に、図４（ｂ）に示す工程で、基板上にレジスト膜（図示せず）を塗布し、露光、現像を行うことにより、周辺回路領域AreaBの層間絶縁膜３０からダミーセル領域AreaCのダミー下部電極３２ｂの一部に亘る領域を覆い、且つ、ダミーセル領域AreaCの他部からメモリセル領域AreaAの層間絶縁膜３０を露出するレジスト膜３４を形成する。つまり、レジスト膜３４のパターンエッジが、溝部３１ｂ内のダミー下部電極３２ｂの上に位置するようにレジスト膜３４を形成する。その後、レジスト膜３４をエッチングマスクとしてＨＦなどのエッチング液を使ったウェットエッチング法を行うことにより、メモリセル領域AreaAにおいて露出している層間絶縁膜３０を選択的に除去することにより、円形の底面と筒型の側面を有する下部電極３２ａを形成する。なお、このエッチングでは、層間絶縁膜３０の下に配置する保護絶縁膜２９がエッチングストッパーとなる。

次に、図４（ｃ）に示す工程で、絶縁膜（図示せず）及び上部電極形成用膜（図示せず）を形成した後、メモリセル領域AreaAおよびダミーセル領域AreaCを覆うレジスト膜（図示せず）をマスクにしてエッチングを行うことにより、下部電極３２ａ及びダミー下部電極３２ｂの上を覆う容量絶縁膜３５と、容量絶縁膜３５の上を覆う上部電極３６とを形成する。これにより、下部電極３２ａ、容量絶縁膜３５及び上部電極３６からなるメモリセル用のキャパシタ３７と、ダミー下部電極３２ｂ、容量絶縁膜３５及び上部電極３６からなるダミーキャパシタ３８が形成される。

次に、図５に示す工程で、ＣＶＤ法により、上部電極３６及び周辺回路領域AreaBにおける層間絶縁膜３０の上を覆う、厚さ３００ｎｍのシリコン酸化膜からなる層間絶縁膜３９を形成する。その後、ＣＭＰ法を行うことにより、層間絶縁膜３９の表面を平坦化する。その後、メモリセル領域AreaAにおいて、層間絶縁膜３９を貫通して上部電極３６に到達するコンタクトホール４０ａを形成し、周辺回路領域AreaBにおいて、層間絶縁膜３９, ３０、保護絶縁膜２９、層間絶縁膜２６及び配線上絶縁膜２４ｂを貫通して金属配線２３ｂに到達するコンタクトホール４０ｂを形成する。その後、コンタクトホール４０ａ, ４０ｂ内にＷ膜などの金属膜（図示せず）を埋め込んだ後、ＣＭＰ法により金属膜のうち層間絶縁膜３９の上の不要な部分を除去して、コンタクトプラグ４１ａ, ４１ｂを形成する。その後、層間絶縁膜３９の上に、コンタクトプラグ４１ａ、４１ｂに接続される金属配線４２ａ, ４２ｂを形成する。以上の工程により、図５に示すようなＤＲＡＭを有する半導体装置を形成することができる。なお、これらの工程の後、さらに多層配線及び最上層の配線の上層にパッシベーション膜を堆積するが、その図示は省略する。

本実施形態では、図４（ｂ）に示す工程で、メモリセル領域AreaAにおいて複数の下部電極３２ａの間に残存する層間絶縁膜３０を除去し、周辺回路領域AreaBにおける層間絶縁膜３０を残している。周辺回路領域AreaBに層間絶縁膜３０が設けられていることにより、メモリセル領域AreaAと周辺回路領域AreaBにおいて、層間絶縁膜２９の上に形成される凹部の間隔を狭く形成することができる。したがって、図５に示す工程でキャパシタ３７及び層間絶縁膜３０の上から層間絶縁膜３９を堆積したときにメモリセル領域AreaAと周辺回路領域AreaBとの境界においてグローバル段差が生じるのを抑制することができる。これにより、堆積する層間絶縁膜３９の厚さを薄くすることができるため、成膜ばらつきを低減することができると共に、研磨する厚さが薄くなるため、研磨量ばらつきも低減することができる。

さらに、本実施形態では、ダミー下部電極３２ｂを設け、図４（ｂ）に示す工程でレジスト膜３４のパターンエッジをダミー下部電極３２ｂの上に形成してエッチングを行っている。仮にダミー下部電極３２ｂを設けず、層間絶縁膜２６, ３０や保護絶縁膜２９の上にレジスト膜３４のパターンエッジを配置させたとすると、エッチングが縦方向及び横方向に進行し、層間絶縁膜２６, ３０が除去されて段差が生じてしまう。本実施形態では、ダミー下部電極３２ｂを設けることにより、これを防止することができる。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図６（ａ）, （ｂ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図６（ａ）に示す工程は、第１の実施形態の図３（ｃ）に示す工程の後に追加される工程であり、図６（ｂ）に示す工程は第１の実施形態の図３（ｄ）に示す工程に相当するものである。本実施形態の製造工程のうち図６（ａ）, （ｂ）に示す工程以外は、第１の実施形態と同様である。

本実施形態の半導体装置の製造方法では、まず、第１の実施形態における図３（ｃ）に示す工程までを行う。その後、図６（ａ）に示す工程で、基板上に、ダミーセル領域AreaC及び周辺回路領域AreaBを覆い、メモリセル領域AreaAに開口を有するレジスト膜４３を形成する。これにより、ダミーセル領域AreaCにおける溝部３１ｂ内の底面における保護絶縁膜２９はレジスト膜４３で覆われ、メモリセル領域AreaAの凹部３１ａ内の底面における保護絶縁膜２９は表面が露出した状態となる。

続いて、レジスト膜４３と、メモリセル領域AreaAにおける層間絶縁膜３０をマスクにしてエッチングを行うことにより、メモリセル領域AreaAの凹部３１ａの底面において露出する保護絶縁膜２９を選択的に除去し、コンタクトプラグ２８を露出させる。ここでは、ドライエッチングを、保護絶縁膜２９の材質であるシリコン窒化膜の選択比が層間絶縁膜３０の材質であるシリコン酸化膜よりも高くなる条件で行う。その後、レジスト膜４３を除去する。

次に、図６（ｂ）に示す工程で、ＣＶＤ法により、基板の上に、凹部３１ａ及び溝部３１ｂの底面及び側面を覆う厚さ５０ｎｍのリン・ドープト・アモルファスシリコン膜からなる下部電極形成用膜３２を形成する。その後、下部電極形成用膜３２を介して凹部３１ａ及び溝部３１ｂを埋めて、下部電極形成用膜３２を介して層間絶縁膜３０の上に延びるポジ型レジスト膜（図示せず）を塗布する。その後、ポジ型レジスト膜のうち層間絶縁膜３０の上に配置する部分の全体に光が到達し、凹部３１ａ及び溝部３１ｂを埋める部分の深さまでは光が到達しない露光量で全面露光をし、その後に現像処理を行う。これにより、レジスト膜のうち露光された深さまで、つまり層間絶縁膜３０の上に配置する部分を選択的に除去し、未露光部分である凹部３１ａ及び溝部３１ｂ内にポジ型のレジスト膜３３を残存させる。その後は、第１の実施形態における図４（ａ）〜図５に示す工程と同様の方法によってＤＲＡＭを有する半導体装置を完成させる。

本実施形態では、第１の実施形態と同様に、層間絶縁膜３９を堆積したときに、メモリセル領域AreaAと周辺回路領域AreaBとの境界にグローバル段差が生じるのを抑制することができるため、堆積する層間絶縁膜３９の厚さを薄くすることができる。したがって、成膜ばらつきを低減することができると共に、研磨する厚さが薄くなるため、研磨量ばらつきも低減することができる。また、第１の実施形態と同様に、ダミー下部電極３２ｂを設けることによっても段差を低減することができる。

（その他の実施形態）
なお、第１, 第２の実施形態では、メモリセル領域AreaAと周辺回路領域AreaBとの境界にダミーキャパシタ３８を設ける場合について説明した。しかしながら、本発明では、ダミーキャパシタ３８におけるダミー下部電極３２ｂのみが設けられていてもよい。この場合には、図４（ｃ）に示す工程で、メモリセル領域AreaAにのみ容量絶縁膜３５及び上部電極３６を形成すればよい。この場合にも、図４（ｄ）に示す工程のエッチング時に、層間絶縁膜３０が除去されるのを防止することができる。

以上説明したように、本発明は、立体形状のキャパシタを有するＤＲＡＭを形成する方法に有用である。

本発明の実施形態に係る半導体装置の概略構成を示す平面図である。 （ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）, （ｂ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。 （ａ）, （ｂ）は、従来の半導体装置の製造工程を示す断面図である。

符号の説明

５ａ, ５ｂ 活性領域
８ ｎ型ソース・ドレイン領域
８Ｄ ドレイン領域
８Ｓ ソース領域
９ ｎ型低濃度ソース・ドレイン領域
１０ ｎ型高濃度ソース・ドレイン領域
１１ 半導体基板
１２ 素子分離領域
１３ ゲート絶縁膜
１４ ゲート電極
１５ ゲート上絶縁膜
１６ ゲート電極部
１７ サイドウォール
１８ 層間絶縁膜
１９ コンタクトホール
２０ コンタクトプラグ
２１ 保護絶縁膜
２２ａ 開口
２２ｂ コンタクトホール
２３ａ, ２３ｂ 金属配線
２４ａ, ２４ｂ 配線上絶縁膜
２５ サイドウォール
２６ 層間絶縁膜
２７ コンタクトホール
２８ コンタクトプラグ
２９ 保護絶縁膜
３０ 層間絶縁膜
３１ａ 凹部
３１ｂ 溝部
３２ 下部電極形成用膜
３２ａ 下部電極
３２ｂ ダミー下部電極
３３, ３４ レジスト膜
３５ 容量絶縁膜
３６ 上部電極
３７ キャパシタ
３８ ダミーキャパシタ
３９ 層間絶縁膜
４０ａ, ４０ｂ コンタクトホール
４１ａ, ４１ｂ コンタクトプラグ
４２ａ, ４２ｂ 金属配線
４３ レジスト膜

Claims (14)

1. メモリセル領域及び周辺回路領域を有する半導体装置において、
   上記メモリセル領域における下地の上に設けられ、下部電極、上記下部電極の上に設けられた容量絶縁膜及び上記容量絶縁膜の上に設けられた上部電極を有し、立体形状を有する複数のキャパシタと、
   上記周辺回路領域における上記下地の上に設けられた第１の絶縁膜と、
   上記メモリセル領域と上記周辺回路領域との境界において、上記第１の絶縁膜の側面上から上記下地の上に亘って設けられたダミー電極と、
   上記複数のキャパシタ、上記層間絶縁膜及び上記ダミー電極の上方に設けられた第２の絶縁膜とを備えることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   上記ダミー電極は上記メモリセル領域の側方を囲むリング状で設けられ、上記周辺回路領域は、上記ダミー電極の側方を囲んでいることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   上記ダミー電極は、上記第１の絶縁膜の側面上を上記第１の絶縁膜の上端部に達する高さまで覆っていることを特徴とする半導体装置。
4. 請求項１〜３のうちいずれか１項に記載の半導体装置において、
   上記ダミー電極と上記下部電極とは同一の膜からパターニングされたことを特徴とする半導体装置。
5. 請求項１〜４のうちいずれか１項に記載の半導体装置において、
   上記ダミー電極はダミー下部電極であって、
   上記ダミー下部電極の上に設けられたダミー容量絶縁膜と、上記ダミー容量絶縁膜の上に設けられたダミー上部電極とをさらに備えることを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   上記ダミー下部電極は、上記下部電極と電気的に分離しており、
   上記ダミー上部電極は、上記上部電極と一体であることを特徴とする半導体装置。
7. 請求項１〜６のうちいずれか１項に記載の半導体装置において、
   上記下地は半導体基板を含み、
   上記メモリセル領域における上記半導体基板に設けられ、上記複数のキャパシタのそれぞれと電気的に接続される複数のメモリセル用ＭＩＳトランジスタと、
   上記周辺回路領域における上記半導体基板に設けられた周辺回路用ＭＩＳトランジスタと、
   上記半導体基板の上に設けられ、上記複数のメモリセル用ＭＩＳトランジスタ及び上記周辺回路用ＭＩＳトランジスタを覆う第３の絶縁膜とをさらに備えることを特徴とする半導体装置。
8. 請求項１〜７のうちのいずれか1項に記載の半導体装置において、
   上記下部電極は、実質的に円形の底面と筒型の側面とを有していることを特徴とする半導体装置。
9. 請求項１〜８のうちのいずれか１項に記載の半導体装置において、
   上記第１の絶縁膜及び上記第２の絶縁膜の表面は平坦化されていることを特徴とする半導体装置。
10. メモリセル領域及び周辺回路領域を有する半導体装置の製造方法において、
    下地の上に、第１の絶縁膜を形成する工程（ａ）と、
    上記工程（ａ）の後に、上記メモリセル領域における上記第１の絶縁膜に複数の凹部を形成するとともに、上記メモリセル領域と上記周辺回路領域との境界における上記第１の絶縁膜に上記メモリセル領域の側方を取り囲む溝部を形成する工程（ｂ）と、
    上記工程（ｂ）の後に、上記複数の凹部の表面上に下部電極を形成するとともに、上記溝部の表面上にダミー電極を形成する工程（ｃ）と、
    上記工程（ｃ）の後に、上記メモリセル領域において、上記第１の絶縁膜のうち上記複数の凹部の間に位置する部分を除去し、上記周辺回路領域における上記第１の絶縁膜を残存させる工程（ｄ）と、
    上記工程（ｄ）の後に、上記下部電極の上に容量絶縁膜を形成する工程（ｅ）と、
    上記工程（ｅ）の後に、上記容量絶縁膜の上に上部電極を形成する工程（ｆ）と、
    上記工程（ｆ）の後に、上記上部電極及び上記第１の絶縁膜を覆う第２の絶縁膜を形成する工程（ｇ）と
    を備えることを特徴とする半導体装置の製造方法。
11. 請求項１０に記載の半導体装置の製造方法において、
    上記下地は半導体基板を含み、
    上記工程（ａ）の前に、上記メモリセル領域における上記半導体基板にメモリセル用ＭＩＳトランジスタを形成する工程（ｈ）と、
    上記工程（ａ）の前に、上記周辺回路領域における上記半導体基板に周辺回路用ＭＩＳトランジスタを形成する工程（ｉ）と、
    上記工程（ｈ）及び上記工程（ｉ）の後であって上記工程（ａ）の前に、上記半導体基板の上に、上記メモリセル用ＭＩＳトランジスタ及び上記周辺回路用ＭＩＳトランジスタを覆う第３の絶縁膜を形成する工程（ｊ）とをさらに備え、
    上記工程（ａ）では、上記第３の絶縁膜の上方に上記第１の絶縁膜を形成することを特徴とする半導体装置の製造方法。
12. 請求項１０または１１に記載の半導体装置の製造方法において、
    上記工程（ｄ）では、上記周辺回路領域における上記第１の絶縁膜を覆い、上記メモリセル領域における上記第１の絶縁膜の上に開口を有するレジストを形成した後、上記レジストをマスクにしてウェットエッチングを行うことを特徴とする半導体装置の製造方法。
13. 請求項１２に記載の半導体装置の製造方法において、
    上記工程（ｄ）では、上記レジストの端部を上記ダミー電極の上に配置することを特徴とする半導体装置の製造方法。
14. 請求項１０〜１３のうちいずれか１項に記載の半導体装置の製造方法において、
    上記ダミー電極はダミー下部電極であって、
    上記工程（ｅ）では、上記ダミー下部電極の上にダミー容量絶縁膜を形成し、
    上記工程（ｆ）では、上記ダミー容量絶縁膜の上にダミー上部電極を形成することを特徴とする半導体装置の製造方法。

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