JP2012054454A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】シリサイド層の成長に起因するゲート電極と半導体基板との間のショートの発生を抑制した上で、シリサイド層を厚く形成可能な半導体装置の製造方法を提供する。
【解決手段】ピラー２６の側面にゲート絶縁膜２７を介して、ゲート電極５１、５２を形成し、ピラー２６の上端に上部不純物拡散領域３６を形成し、上部不純物拡散領域３６上に形成された層間絶縁膜３９、６８を貫通し、かつ上部不純物拡散領域３６の上面を露出するシリンダ孔７１を形成し、シリンダ孔７１の底部に、上部不純物拡散領域３６の上面を覆うと共に、シリンダ孔７１の一部を埋め込むシリコン膜４２を形成し、シリコン膜４２の上面、シリコン膜４２よりも上方に位置するシリンダ孔７１の内面を覆うように下部電極５７を形成すると共に、下部電極５７を形成する際の熱により、シリコン膜４２に含まれるＳｉと下部電極５７に含まれる金属とを反応させてシリサイド層４３を形成する。
【選択図】図８Ｂ
【解決手段】ピラー２６の側面にゲート絶縁膜２７を介して、ゲート電極５１、５２を形成し、ピラー２６の上端に上部不純物拡散領域３６を形成し、上部不純物拡散領域３６上に形成された層間絶縁膜３９、６８を貫通し、かつ上部不純物拡散領域３６の上面を露出するシリンダ孔７１を形成し、シリンダ孔７１の底部に、上部不純物拡散領域３６の上面を覆うと共に、シリンダ孔７１の一部を埋め込むシリコン膜４２を形成し、シリコン膜４２の上面、シリコン膜４２よりも上方に位置するシリンダ孔７１の内面を覆うように下部電極５７を形成すると共に、下部電極５７を形成する際の熱により、シリコン膜４２に含まれるＳｉと下部電極５７に含まれる金属とを反応させてシリサイド層４３を形成する。
【選択図】図８Ｂ
Description
本発明は、半導体装置の製造方法に関する。
近年、半導体装置（具体的には、半導体素子）の微細化が進められている。そのため、半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用い、ＤＲＡＭのメモリセルを微細化した場合、メモリセルを構成する選択トランジスタ及びキャパシタが縮小化されるため、キャパシタの容量を十分に確保することが困難になってきている。
この問題を解決するために、キャパシタを立体化して、キャパシタを構成する電極の表面積を増加させると共に、キャパシタの構造をＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造からＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｉｏｎ Ｍｅｔａｌ）構造に移行させることが行なわれている。
特許文献１には、下部電極、容量絶縁膜、及び上部電極よりなるＭＩＭキャパシタと該ＭＩＭキャパシタが接続される容量コンタクトプラグとの間の抵抗を低くするために、下部電極と容量コンタクトプラグとの間にシリサイド層を形成することが開示されている。
ここで、特許文献１に記載されたＭＩＭキャパシタ及びシリサイド層の形成方法について、簡単に説明する。
始めに、トランジスタを構成する不純物拡散領域（ソース領域）と電気的に接続され、不純物含有多結晶シリコン膜よりなる容量コンタクトプラグを形成する。
次いで、容量コンタクトプラグ上に層間絶縁膜を形成する。次いで、異方性エッチングにより、層間絶縁膜に、容量コンタクトプラグの上面に達するシリンダ孔を形成する。
始めに、トランジスタを構成する不純物拡散領域（ソース領域）と電気的に接続され、不純物含有多結晶シリコン膜よりなる容量コンタクトプラグを形成する。
次いで、容量コンタクトプラグ上に層間絶縁膜を形成する。次いで、異方性エッチングにより、層間絶縁膜に、容量コンタクトプラグの上面に達するシリンダ孔を形成する。
次いで、シリンダ孔から露出された容量コンタクトプラグの上端面、及びシリンダ孔の内周面を覆うチタン（Ｔｉ）膜と、チタン（Ｔｉ）膜の表面を覆う窒化チタン（ＴｉＮ）膜とを順次積層することで、下部電極を形成する。
この際、下部電極を構成するチタン（Ｔｉ）膜に含まれるＴｉと、容量コンタクトプラグに含まれるシリコンとが反応させることで、容量コンタクトプラグにシリサイド層を形成する。
その後、下部電極を覆う容量絶縁膜と、容量絶縁膜を覆う上部電極とを順次形成することで、ＭＩＭキャパシタが形成される。
この際、下部電極を構成するチタン（Ｔｉ）膜に含まれるＴｉと、容量コンタクトプラグに含まれるシリコンとが反応させることで、容量コンタクトプラグにシリサイド層を形成する。
その後、下部電極を覆う容量絶縁膜と、容量絶縁膜を覆う上部電極とを順次形成することで、ＭＩＭキャパシタが形成される。
また、ＤＲＡＭのメモリセルを微細化する技術として、特許文献２，３には、半導体基板の主面に対して垂直に伸びるピラーに、トランジスタを形成した３次元トランジスタが開示されている。
特許文献３に記載の３次元トランジスタは、シリコン基板をエッチングすることで形成され、かつチャネルとして機能するピラーと、ピラーの上端に形成された上部不純物拡散領域（ソース領域）と、ピラー間及びピラーの側面に形成されたゲート絶縁膜と、該ゲート絶縁膜に形成されたゲート電極と、ゲート電極の下方に位置するシリコン基板に形成された下部不純物拡散領域（ドレイン領域）と、上部不純物拡散領域上に形成されたチタンシリサイド層と、チタンシリサイド層上に形成されたコンタクトプラグと、を有する。
特許文献３に記載の３次元トランジスタは、シリコン基板をエッチングすることで形成され、かつチャネルとして機能するピラーと、ピラーの上端に形成された上部不純物拡散領域（ソース領域）と、ピラー間及びピラーの側面に形成されたゲート絶縁膜と、該ゲート絶縁膜に形成されたゲート電極と、ゲート電極の下方に位置するシリコン基板に形成された下部不純物拡散領域（ドレイン領域）と、上部不純物拡散領域上に形成されたチタンシリサイド層と、チタンシリサイド層上に形成されたコンタクトプラグと、を有する。
なお、特許文献３には記載されていないが、一般的に、特許文献３に記載のコンタクトプラグは、特許文献１或いは特許文献２に開示されたＭＩＭキャパシタと接続されている。
上記構成とされた３次元トランジスタは、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトの実現も可能である。
上記構成とされた３次元トランジスタは、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトの実現も可能である。
ところで、３次元トランジスタを備えたメモリセルを４Ｆ２型の最密レイアウトで構成した場合、ピラー間（半導体基板内）に、ビット線及びワード線（ゲート電極を含む）が埋め込まれているため、コンタクトプラグを設けることなく、シリコンよりなる上部不純物拡散領域上にシリサイド層を形成し、該シリサイド層を介して、上部不純物拡散領域とＭＩＭキャパシタの下部電極とを電気的に接続させる。
ところで、半導体装置のさらなる微細化が進んだ場合、シリンダ孔の直径がさらに小さくなり、キャパシタと上部不純物拡散領域との間のコンタクト抵抗が上昇するため、従来よりもシリサイド層の厚さを厚くする必要がある。
しかしながら、従来のシリンダ孔よりもシリンダ孔のアスペクト比（＝シリンダ孔の深さ／シリンダ孔の径）が高くなるため、シリンダ孔の底面から露出された上部不純物拡散領域上に形成するチタン（Ｔｉ）膜の厚さばらつきが大きくなり、複数のピラーに形成されるシリサイド層の厚さを均一にすることが難しくなる。
そのため、シリサイド層の厚さを厚くするためにシリサイド層の成長を促進した場合、他のピラーよりもシリサイド層が厚く形成されたピラーでは、ゲート電極とシリサイド層との距離が近くなりすぎることで、シリサイド層がピラーの側面に形成されたゲート絶縁膜に到達してゲート絶縁膜が侵食破壊され、ゲート電極と半導体基板とがショートしてしまう。
本発明の一観点によれば、半導体基板の主面を部分的にエッチングすることで、ピラーを形成する工程と、前記ピラーの側面にゲート絶縁膜を介して、ゲート電極を形成する工程と、前記ピラーの上端に上部不純物拡散領域を形成する工程と、前記上部不純物拡散領域上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通し、かつ前記上部不純物拡散領域の上面を露出するシリンダ孔を形成する工程と、前記シリンダ孔の底部に、前記上部不純物拡散領域の上面を覆うと共に、前記シリンダ孔の一部を埋め込むシリコン膜を形成する工程と、前記シリコン膜の上面、及び前記シリコン膜よりも上方に位置する前記シリンダ孔の内面を覆うように、キャパシタとなる下部電極を形成すると共に、前記下部電極を形成する際の熱により、前記シリコン膜に含まれるＳｉと前記下部電極に含まれる金属とを反応させることでシリサイド層を形成する工程と、を含む半導体装置の製造方法が提供される。
本発明の半導体装置の製造方法によれば、上部不純物拡散領域上に形成された層間絶縁膜を貫通し、かつ上部不純物拡散領域の上面を露出するシリンダ孔を形成し、次いで、シリンダ孔の底部に、上部不純物拡散領域の上面を覆うと共に、シリンダ孔の一部を埋め込むシリコン膜を形成し、次いで、シリコン膜の上面、及びシリコン膜よりも上方に位置するシリンダ孔の内面を覆うように、キャパシタとなる下部電極を形成すると共に、下部電極を形成する際の熱により、シリコン膜に含まれるＳｉと下部電極に含まれる金属とを反応させることでシリサイド層を形成することにより、シリサイド層とゲート電極との間の距離を十分に確保することが可能となる。
これにより、シリサイド層の厚くした場合でもシリサイド層がゲート電極と接触する部分のゲート絶縁膜に到達することがなくなるため（言い換えれば、シリサイド層によりゲート電極と接触する部分のゲート絶縁膜が侵食破壊されることがなくなるため）、ゲート電極と半導体基板との間のショートの発生を抑制できる。
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。図２Ａは、図１に示すメモリセルアレイのＡ−Ａ線方向の断面図であり、図２Ｂは、図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。
図１において、Ｘ方向はワード線２９の延在方向を示しており、Ｙ方向はワード線２９と交差するビット線２１の延在方向を示している。また、図１では、説明の便宜上、図２Ａ及び図２Ｂに示すメモリセルアレイ１１の構成要素のうち、ビット線２１、ワード線２９、シリサイド層４３、及びキャパシタ４５のみを図示する。
図２Ａ及び図２Ｂにおいて、図１に示すメモリセルアレイ１１と同一構成部分には、同一符号を付す。また、図１、図２Ａ、及び図２Ｂでは、本実施の形態の半導体装置の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げて以下の説明を行う。
図１は、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの概略を示す平面図である。図２Ａは、図１に示すメモリセルアレイのＡ−Ａ線方向の断面図であり、図２Ｂは、図１に示すメモリセルアレイのＢ−Ｂ線方向の断面図である。
図１において、Ｘ方向はワード線２９の延在方向を示しており、Ｙ方向はワード線２９と交差するビット線２１の延在方向を示している。また、図１では、説明の便宜上、図２Ａ及び図２Ｂに示すメモリセルアレイ１１の構成要素のうち、ビット線２１、ワード線２９、シリサイド層４３、及びキャパシタ４５のみを図示する。
図２Ａ及び図２Ｂにおいて、図１に示すメモリセルアレイ１１と同一構成部分には、同一符号を付す。また、図１、図２Ａ、及び図２Ｂでは、本実施の形態の半導体装置の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げて以下の説明を行う。
本実施の形態の半導体装置１０は、図１、図２Ａ、及び図２Ｂに示すメモリセルアレイ１１が形成されるメモリセル領域と、メモリセル領域の周囲に配置された周辺回路（図示せず）が形成される周辺回路領域とを有する。周辺回路領域には、図示していない周辺回路用トランジスタ（例えば、プレーナー型トランジスタ）が形成されている。
次に、図１、図２Ａ、及び図２Ｂを参照して、メモリセルアレイ１１の構成について説明する。
メモリセルアレイ１１は、半導体基板１３と、素子分離領域（図示せず）と、ビット線形成用溝１５と、絶縁膜１６，２３と、ビットコンタクト１８と、下部不純物拡散領域１９と、ビット線２１と、ワード線形成用溝２５と、ピラー２６と、ゲート絶縁膜２７と、ワード線２９と、埋め込み絶縁膜３１，３５と、溝３２と、ライナー膜３３と、上部不純物拡散領域３６と、第１のエッチングストッパ膜３８と、第１の層間絶縁膜３９と、第２のエッチングストッパ膜４１と、シリコン膜４２と、シリサイド層４３と、サポート膜４４と、キャパシタ４５と、第３の層間絶縁膜４６と、配線４７と、第４の層間絶縁膜４８と、を有する。
メモリセルアレイ１１は、半導体基板１３と、素子分離領域（図示せず）と、ビット線形成用溝１５と、絶縁膜１６，２３と、ビットコンタクト１８と、下部不純物拡散領域１９と、ビット線２１と、ワード線形成用溝２５と、ピラー２６と、ゲート絶縁膜２７と、ワード線２９と、埋め込み絶縁膜３１，３５と、溝３２と、ライナー膜３３と、上部不純物拡散領域３６と、第１のエッチングストッパ膜３８と、第１の層間絶縁膜３９と、第２のエッチングストッパ膜４１と、シリコン膜４２と、シリサイド層４３と、サポート膜４４と、キャパシタ４５と、第３の層間絶縁膜４６と、配線４７と、第４の層間絶縁膜４８と、を有する。
図２Ａ及び図２Ｂを参照するに、半導体基板１３は、所定の濃度の不純物を含んだ基板である。半導体基板としては、例えば、ｐ型のシリコン基板を用いることができる。以下、半導体基板１３としてｐ型のシリコン基板を用いた場合を例に挙げて説明する。
半導体基板１３には、素子分離用溝（図示せず）及び該素子分離用溝を埋め込む素子分離用絶縁膜（図示せず）により構成された素子分離領域（図示せず）と、該素子分離領域の内側に形成され、矩形とされた素子形成領域とを有する。
上記素子分離用絶縁膜としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。上記素子分離領域の構造は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる。また、上記素子形成領域は、素子分離領域によって絶縁分離された活性領域である。
半導体基板１３には、素子分離用溝（図示せず）及び該素子分離用溝を埋め込む素子分離用絶縁膜（図示せず）により構成された素子分離領域（図示せず）と、該素子分離領域の内側に形成され、矩形とされた素子形成領域とを有する。
上記素子分離用絶縁膜としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。上記素子分離領域の構造は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる。また、上記素子形成領域は、素子分離領域によって絶縁分離された活性領域である。
図２Ａを参照するに、ビット線形成用溝１５は、半導体基板１３に形成されている。ビット線形成用溝１５は、Ｙ方向に延在するように、Ｘ方向に対して複数配置されている。ビット線形成用溝１５の底部には、ビット線２１が形成される。
絶縁膜１６は、ビット線形成用溝１５の内面のうち、ビット線２１の形成領域に対応する面（具体的には、ビット線形成用溝１５の側面の一部及び底面）に設けられている。絶縁膜１６は、ビットコンタクト１８が形成される開口部１６Ａを有する。開口部１６Ａは、ピラー２６の側面の一部を露出するように形成されている。絶縁膜１６としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
絶縁膜１６は、ビット線形成用溝１５の内面のうち、ビット線２１の形成領域に対応する面（具体的には、ビット線形成用溝１５の側面の一部及び底面）に設けられている。絶縁膜１６は、ビットコンタクト１８が形成される開口部１６Ａを有する。開口部１６Ａは、ピラー２６の側面の一部を露出するように形成されている。絶縁膜１６としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
ビットコンタクト１８は、絶縁膜１６に形成された開口部１６Ａを充填するように設けられている。ビットコンタクト１８の材料としては、例えば、ｎ型不純物（例えば、ヒ素（Ａｓ））を含有した多結晶シリコン膜を用いることができる。
下部不純物拡散領域１９は、ｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ドレイン領域として機能する。下部不純物拡散領域１９は、ピラー２６のうち、ビットコンタクト１８と接触している部分に形成されている。
下部不純物拡散領域１９は、ｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ドレイン領域として機能する。下部不純物拡散領域１９は、ピラー２６のうち、ビットコンタクト１８と接触している部分に形成されている。
ビット線２１（埋め込みビット線）は、絶縁膜１６を介して、ビット線形成用溝１５の底部に形成されている。ビット線２１の上面２１ａは、平坦な面とされている。ビット線２１は、Ｙ方向に延在しており、Ｘ方向に複数配置されている（図１参照）。ビット線２１は、ビットコンタクト１８と接触しており、ビットコンタクト１８を介して、下部不純物拡散領域１９と電気的に接続されている。
ビット線２１は、導電膜により構成されている。ビット線２１を構成する導電膜としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次積層した積層膜を用いることができる。
ビット線２１は、導電膜により構成されている。ビット線２１を構成する導電膜としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次積層した積層膜を用いることができる。
図２Ａを参照するに、絶縁膜２３は、ビット線２１の上面２１ａ、及びビット線２１よりも上方に位置するビット線形成用溝１５の側面を覆うように形成されている。絶縁膜２３としては、例えば、ＳｉＯＮ膜を用いることができる。
図２Ａ及び図２Ｂを参照するに、ワード線形成用溝２５は、ビット線形成用溝１５と交差するように、半導体基板１３に形成されている。ワード線形成用溝２５は、Ｘ方向に延在するように形成されており、Ｙ方向に対して複数配置されている。
図２Ａ及び図２Ｂを参照するに、ワード線形成用溝２５は、ビット線形成用溝１５と交差するように、半導体基板１３に形成されている。ワード線形成用溝２５は、Ｘ方向に延在するように形成されており、Ｙ方向に対して複数配置されている。
図２Ａ及び図２Ｂを参照するに、ピラー２６は、ビット線形成用溝１５及びワード線形成用溝２５に囲まれており、柱状形状とされている。ピラー２６は、半導体基板１３を母材としており、半導体基板１３の主面１３ａを部分的にエッチングして、ビット線形成用溝１５及びワード線形成用溝２５を加工することで形成される。
ピラー２６の上端には、上部不純物拡散領域３６が形成されている。ピラー２６のうち、上部不純物拡散領域３６と下部不純物拡散領域１９との間に位置する部分は、チャネルとして機能する。
ピラー２６の上端には、上部不純物拡散領域３６が形成されている。ピラー２６のうち、上部不純物拡散領域３６と下部不純物拡散領域１９との間に位置する部分は、チャネルとして機能する。
このピラー２６に、下部不純物拡散領域１９、上部不純物拡散領域３６、ゲート絶縁膜２７、及び後述する一対のゲート電極５１，５２が形成されることで、３次元トランジスタである縦型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ５０が形成される。つまり、メモリセルアレイ１１には、マトリックス状に複数の縦型ＭＯＳトランジスタ５０が形成されている。
縦型ＭＯＳトランジスタ５０は、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、メモリセルアレイ１１では、上記縦型ＭＯＳトランジスタ５０を複数備えることにより、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトが実現可能である。
縦型ＭＯＳトランジスタ５０は、占有面積が小さく、かつ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、メモリセルアレイ１１では、上記縦型ＭＯＳトランジスタ５０を複数備えることにより、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトが実現可能である。
図２Ｂを参照するに、ゲート絶縁膜２７は、Ｘ方向に配置された複数のピラー２６の側面２６ａ，２６ｂ（上部不純物拡散領域３６の側面も含む）、及びワード線形成用溝２５の底面２５ａを覆うように形成されている。ゲート絶縁膜２７としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
図１を参照するに、ワード線２９は、一対のゲート電極５１，５２と、電極端接続部５３と、接続部５５とを有する。
図１及び図２Ｂを参照するに、ゲート電極５１は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ａに設けられている。ゲート電極５２は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ｂに設けられている。ゲート電極５２は、ゲート絶縁膜２７及び複数のピラー２６を介して、ゲート電極５１と対向配置されている。
図１を参照するに、電極端接続部５３は、ゲート電極５１，５２の両端にそれぞれ設けられており、ゲート電極５１，５２の端と一体に構成されている。
図１及び図２Ｂを参照するに、ゲート電極５１は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ａに設けられている。ゲート電極５２は、Ｘ方向に延在しており、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ｂに設けられている。ゲート電極５２は、ゲート絶縁膜２７及び複数のピラー２６を介して、ゲート電極５１と対向配置されている。
図１を参照するに、電極端接続部５３は、ゲート電極５１，５２の両端にそれぞれ設けられており、ゲート電極５１，５２の端と一体に構成されている。
図１及び図２Ａを参照するに、接続部５５は、絶縁膜２３を介して、ゲート電極５１，５２間に位置するビット線形成用溝１５に設けられている。接続部５５の一方の端部は、ゲート電極５１と一体に構成されており、接続部５５の他方の端部は、ゲート電極５２と一体に構成されている。接続部５５は、Ｘ方向におけるワード線２９の電気抵抗の差を小さくするための部材である。
上記構成とされたワード線２９は、導電膜により構成できる。ワード線２９を構成する導電膜としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とが順次積層された積層膜を用いることができる。
上記構成とされたワード線２９は、導電膜により構成できる。ワード線２９を構成する導電膜としては、例えば、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とが順次積層された積層膜を用いることができる。
図２Ａを参照するに、埋め込み絶縁膜３１は、接続部５５上に位置するビット線形成用溝１５を充填するように設けられている。埋め込み絶縁膜３１の上面３１ａは、平坦な面とされており、半導体基板１３の主面１３ａに対して面一とされている。埋め込み絶縁膜３１としては、例えば、埋め込み特性に優れ、緻密な膜質を有した絶縁膜を用いるとよい。具体的には、埋め込み絶縁膜３１としては、例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）を用いるとよい。
図２Ｂを参照するに、溝３２は、Ｘ方向に延在しており、ワード線形成用溝２５内に形成されている。溝３２のＹ方向の幅は、ワード線形成用溝２５のＹ方向の幅よりも狭い。溝３２は、ワード線形成用溝２５に埋め込まれ、ワード線２９の母材となる導電膜（図示せず）を２つに分離することで、一対のゲート電極５１，５２を形成するための分離用溝である。そのため、溝３２の深さは、ワード線２９の母材となる導電膜を確実に２つに分離できるように、ワード線形成用溝２５の深さよりも深くなるように構成されている。
図２Ｂを参照するに、ライナー膜３３は、ワード線形成用溝２５内に設けられており、ゲート電極５１，５２上にサイドウォール状に形成されている。ライナー膜３３は、絶縁性を有した膜である。ライナー膜３３としては、例えば、ＳｉＯＮ膜を用いることができる。ライナー膜３３の上面は、平坦な面とされており、半導体基板１３の主面１３ａに対して面一とされている。
図２Ｂを参照するに、埋め込み絶縁膜３５は、溝３２を充填するように設けられている。埋め込み絶縁膜３５の上面は、平坦な面とされており、半導体基板１３の主面１３ａに対して面一とされている。
図２Ｂを参照するに、埋め込み絶縁膜３５は、溝３２を充填するように設けられている。埋め込み絶縁膜３５の上面は、平坦な面とされており、半導体基板１３の主面１３ａに対して面一とされている。
図２Ａ及び図２Ｂを参照するに、上部不純物拡散領域３６は、ピラー２６の上端（半導体基板１３の主面１３ａ）に形成されている。上部不純物拡散領域３６の上面３６ａは、半導体基板１３の主面１３ａに対応している。
上部不純物拡散領域３６は、ｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ソース領域として機能する。上部不純物拡散領域３６の上面３６ａは、ワード線２９の上面よりも上方に配置されている。
上部不純物拡散領域３６は、ｎ型不純物（例えば、ヒ素（Ａｓ））を含んだ不純物拡散領域であり、ソース領域として機能する。上部不純物拡散領域３６の上面３６ａは、ワード線２９の上面よりも上方に配置されている。
図２Ａ及び図２Ｂを参照するに、第１のエッチングストッパ膜３８は、上部不純物拡散領域３６が形成されていない半導体基板１３の主面１３ａ、ライナー膜３３の上面、及び埋め込み絶縁膜３１，３５の上面を覆うように設けられている。第１のエッチングストッパ膜３８としては、シリコン窒化膜（ＳｉＮ膜）を用いる。この場合、第１のエッチングストッパ膜３８の厚さは、例えば、５０ｎｍとすることができる。
第１の層間絶縁膜３９は、第１のエッチングストッパ膜３８上に設けられている。第１の層間絶縁膜３９としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。この場合、第１の層間絶縁膜３９の厚さは、例えば、４００ｎｍとすることができる。
第１の層間絶縁膜３９は、第１のエッチングストッパ膜３８上に設けられている。第１の層間絶縁膜３９としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。この場合、第１の層間絶縁膜３９の厚さは、例えば、４００ｎｍとすることができる。
第２のエッチングストッパ膜４１は、第１の層間絶縁膜３９上に設けられている。第２のエッチングストッパ膜４１としては、シリコン窒化膜（ＳｉＮ膜）を用いる。この場合、第２のエッチングストッパ膜４１の厚さは、例えば、５０ｎｍとすることができる。
シリコン膜４２は、上部不純物拡散領域３６上に設けられている。シリコン膜４２は、導電性を有した膜であり、かつシリサイド層４３が形成される膜である。シリコン膜４２としては、例えば、不純物を含んだ多結晶シリコン膜を用いることができる。具体的には、シリコン膜４２としては、例えば、ｎ型不純物であるリン（Ｐ）を２２Ｅ１９（／ｃｍ３）程度含む多結晶シリコン膜を用いることができる。
第１のエッチングストッパ膜３８の厚さが５０ｎｍ、第１の層間絶縁膜３９の厚さが４００ｎｍ、第２のエッチングストッパ膜４１の厚さが５０ｎｍの場合、シリサイド層４３が形成される前のシリコン膜４２の厚さは、例えば、１００ｎｍ以上５００ｎｍ未満とすることができる。
シリコン膜４２は、上部不純物拡散領域３６上に設けられている。シリコン膜４２は、導電性を有した膜であり、かつシリサイド層４３が形成される膜である。シリコン膜４２としては、例えば、不純物を含んだ多結晶シリコン膜を用いることができる。具体的には、シリコン膜４２としては、例えば、ｎ型不純物であるリン（Ｐ）を２２Ｅ１９（／ｃｍ３）程度含む多結晶シリコン膜を用いることができる。
第１のエッチングストッパ膜３８の厚さが５０ｎｍ、第１の層間絶縁膜３９の厚さが４００ｎｍ、第２のエッチングストッパ膜４１の厚さが５０ｎｍの場合、シリサイド層４３が形成される前のシリコン膜４２の厚さは、例えば、１００ｎｍ以上５００ｎｍ未満とすることができる。
シリサイド層４３は、シリコン膜４２の上部、及びキャパシタ４５を構成する下部電極５７底部の一部に形成されている。下部電極５７がチタン（Ｔｉ）層６３と、窒化チタン（ＴｉＮ）層と６４が順次積層された積層膜である場合、シリサイド層４３としてチタンシリサイド層が形成される。
チタンシリサイド層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、下部電極５７を構成するチタン（Ｔｉ）層６３を成膜することで、チタン（Ｔｉ）層６３に含まれるＴｉとシリコン膜４２に含まれるＳｉとを反応させることで形成する。
チタンシリサイド層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、下部電極５７を構成するチタン（Ｔｉ）層６３を成膜することで、チタン（Ｔｉ）層６３に含まれるＴｉとシリコン膜４２に含まれるＳｉとを反応させることで形成する。
このとき、シリサイド層４３は、下方側（上部不純物拡散領域３６に向かう方向）に成長する。シリサイド層４３は、キャパシタ４５と上部不純物拡散領域３６との間のコンタクト抵抗を小さくするための層である。
また、チタンシリサイド層としては、ＴｉＳｉ２層を用いるとよい。ＴｉＳｉ２層は、シリサイド層のなかで電気抵抗が最も低く、かつ多結晶シリコン及び上部不純物拡散領域３６の表面に自然酸化膜（シリコン酸化膜（ＳｉＯ２膜））が形成された場合でも安定な固相反応が進行する（Ｔｉはシリコン酸化膜を還元して反応する）からである。
また、チタンシリサイド層としては、ＴｉＳｉ２層を用いるとよい。ＴｉＳｉ２層は、シリサイド層のなかで電気抵抗が最も低く、かつ多結晶シリコン及び上部不純物拡散領域３６の表面に自然酸化膜（シリコン酸化膜（ＳｉＯ２膜））が形成された場合でも安定な固相反応が進行する（Ｔｉはシリコン酸化膜を還元して反応する）からである。
このように、上部不純物拡散領域３６の上面３６ａと下部電極５７との間にシリコン膜４２を設け、該シリコン膜４２にシリサイド層４３を形成することにより、シリサイド層４３とゲート電極５１，５２との間の距離を十分に確保することが可能となる。
これにより、シリサイド層４３の厚さを厚く（例えば、３０〜５０ｎｍ）した場合でも、シリサイド層４３がゲート電極５１，５２の形成領域に対応するゲート絶縁膜２７に到達することがなくなるため（言い換えれば、シリサイド層４３によりゲート絶縁膜２７が侵食破壊されることがなくなるため）、ゲート電極５１，５２とシリサイド層４３及び半導体基板１３との間のショートの発生を抑制できる。
サポート膜４４は、第２のエッチングストッパ膜４１の上方に配置されている。サポート膜４４としては、シリコン窒化膜（ＳｉＮ膜）を用いる。サポート膜４４は、後述する複数の下部電極５７の上端側の外周側面５７ａと接触している。これにより、サポート膜４４は、複数の下部電極５７を連結している。
サポート膜４４には、貫通部６１が形成されている（図２Ｂ参照）。貫通部６１は、ウエットエッチングにより、後述する図９Ａ及び図９Ｂに示す第２の層間絶縁膜６８を除去するためのエッチング液の導入口である。この第２の層間絶縁膜６８は、図示していない周辺回路領域に形成されている。
サポート膜４４には、貫通部６１が形成されている（図２Ｂ参照）。貫通部６１は、ウエットエッチングにより、後述する図９Ａ及び図９Ｂに示す第２の層間絶縁膜６８を除去するためのエッチング液の導入口である。この第２の層間絶縁膜６８は、図示していない周辺回路領域に形成されている。
上記第２の層間絶縁膜６８が除去されることにより、第２のエッチングストッパ膜４１とサポート膜４４と間には、空間６２が形成される。サポート膜４４と第２のエッチングストッパ膜４１との間隔は、図９Ａ及び図９Ｂに示す第２の層間絶縁膜６８の厚さと等しく、例えば、９００ｎｍとすることができる。
また、サポート膜４４の厚さは、例えば、１００μｍとすることができる。なお、図２Ｂでは、１つの貫通部６１のみ図示しているが、実際には、サポート膜４４には複数の貫通部６１が形成されている。
また、サポート膜４４の厚さは、例えば、１００μｍとすることができる。なお、図２Ｂでは、１つの貫通部６１のみ図示しているが、実際には、サポート膜４４には複数の貫通部６１が形成されている。
キャパシタ４５は、ＭＩＭキャパシタであり、シリサイド層４３上に設けられている。キャパシタ４５は、複数のピラー２６に対してそれぞれ１つ設けられている。つまり、メモリセルアレイ１１は、複数のキャパシタ４５を有する。
キャパシタ４５は、１つの下部電極５７と、複数の下部電極５７に亘るように形成された容量絶縁膜５８（言い換えれば、複数の下部電極５７に対して共通の容量絶縁膜）と、容量絶縁膜５８の表面を覆う上部電極５９（言い換えれば、複数の下部電極５７に対して共通の上部電極）とを有する。
下部電極５７は、王冠形状とされている。下部電極５７は、サポート膜５１により他の下部電極５７と連結されている。下部電極５７は、チタン（Ｔｉ）膜６３（以下、単に「チタン膜６３」という）と、窒化チタン（ＴｉＮ）膜６４（以下、単に「窒化チタン膜６４」という）とが順次積層された構成とされている。チタン膜６３の厚さは、例えば、１０ｎｍとすることができる。
キャパシタ４５は、１つの下部電極５７と、複数の下部電極５７に亘るように形成された容量絶縁膜５８（言い換えれば、複数の下部電極５７に対して共通の容量絶縁膜）と、容量絶縁膜５８の表面を覆う上部電極５９（言い換えれば、複数の下部電極５７に対して共通の上部電極）とを有する。
下部電極５７は、王冠形状とされている。下部電極５７は、サポート膜５１により他の下部電極５７と連結されている。下部電極５７は、チタン（Ｔｉ）膜６３（以下、単に「チタン膜６３」という）と、窒化チタン（ＴｉＮ）膜６４（以下、単に「窒化チタン膜６４」という）とが順次積層された構成とされている。チタン膜６３の厚さは、例えば、１０ｎｍとすることができる。
容量絶縁膜５８は、複数の下部電極５７の内面、第２のエッチングストッパ膜４１とサポート膜４４との間に位置する複数の下部電極５７の外周側面５７ａ、第２のエッチングストッパ膜４１の上面４１ａ、サポート膜４４の上面４４ａ及び下面４４ｂ、及び貫通部６１を構成するサポート膜４４の側面を覆うように設けられている。
容量絶縁膜５８としては、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）と酸化ジルコニウム膜（ＺｒＯ２膜）とを順次積層した積層膜を用いることができる。
容量絶縁膜５８としては、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）と酸化ジルコニウム膜（ＺｒＯ２膜）とを順次積層した積層膜を用いることができる。
上部電極５９は、容量絶縁膜５８を介して、複数の下部電極５７、貫通部６１、及び空間６２を充填すると共に、サポート膜４４の上面４４ａに位置する容量絶縁膜５８上に形成されている。
上部電極５９の上面５９ａは、平坦な面とされている。上部電極５９としては、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜等の金属膜、或いは多結晶シリコン膜等を用いることができる。
上部電極５９の上面５９ａは、平坦な面とされている。上部電極５９としては、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜等の金属膜、或いは多結晶シリコン膜等を用いることができる。
第３の層間絶縁膜４６は、上部電極５９の上面５９ａに設けられている。第３の層間絶縁膜４６としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
配線４７は、第３の層間絶縁膜４６上に設けられている。配線４７は、下層に配置された上部電極５９と電気的に接続されている。
第４の層間絶縁膜４８は、配線４７を覆うように、第３の層間絶縁膜４６上に設けられている。第４の層間絶縁膜４８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
配線４７は、第３の層間絶縁膜４６上に設けられている。配線４７は、下層に配置された上部電極５９と電気的に接続されている。
第４の層間絶縁膜４８は、配線４７を覆うように、第３の層間絶縁膜４６上に設けられている。第４の層間絶縁膜４８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
本実施の形態の半導体装置によれば、上部不純物拡散領域３６の上面３６ａと下部電極５７との間にシリコン膜４２を設け、下部電極５７と接触するシリコン膜４２にシリサイド層４３を形成することにより、シリサイド層４３とゲート電極５１，５２との間の距離を十分に確保することが可能となる。
これにより、シリサイド層４３を厚くした場合でも、シリサイド層４３がゲート電極５１，５２の形成領域に対応するゲート絶縁膜２７に到達することがなくなるため（言い換えれば、シリサイド層４３によりゲート絶縁膜２７が侵食破壊されることがなくなるため）、ゲート電極５１，５２と半導体基板１３との間のショートの発生を抑制できる。
これにより、シリサイド層４３を厚くした場合でも、シリサイド層４３がゲート電極５１，５２の形成領域に対応するゲート絶縁膜２７に到達することがなくなるため（言い換えれば、シリサイド層４３によりゲート絶縁膜２７が侵食破壊されることがなくなるため）、ゲート電極５１，５２と半導体基板１３との間のショートの発生を抑制できる。
また、シリサイド層４３とゲート電極５１，５２との間の距離が十分に確保されているため、キャパシタ４５と上部不純物拡散領域３６との間のコンタクト抵抗をさらに低減させるために、シリサイド層４３の成長を促進した場合でもゲート電極５１，５２とシリサイド層４３及び半導体基板１３との間のショートの発生を抑制できる。
図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、及び図１３Ｂは、本発明の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程を示す図である。
図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、及び図１３Ａは、図２Ａに示すメモリセルアレイ１１の切断面に対応する断面図である。
図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、及び図１３Ａは、図２Ａに示すメモリセルアレイ１１の切断面に対応する断面図である。
また、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、及び図１３Ｂは、図２Ｂに示すメモリセルアレイ１１の切断面に対応する断面図である。
図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、及び図１３Ｂにおいて、図２Ａ及び図２に示すメモリセルアレイ１１と同一構成部分には同一符号を付す。
図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、及び図１３Ｂにおいて、図２Ａ及び図２に示すメモリセルアレイ１１と同一構成部分には同一符号を付す。
次に、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１３Ａ、及び図１３Ｂを参照して、本発明の実施の形態に係る半導体装置１０（具体的には、メモリセルアレイ１１）の製造方法について説明する。
始めに、図３Ａ及び図３Ｂに示す工程では、半導体基板１３に、図示していない素子分離用溝を形成し、次いで、該素子分離用溝を埋め込む素子分離用絶縁膜（シリコン酸化膜（ＳｉＯ２膜））を形成することで、素子分離領域（図示せず）を形成する。これにより、該素子分離領域の内側に配置された素子形成領域（活性領域）を形成する。
半導体基板１３としては、例えば、ｐ型のシリコン基板を用いることができる。以下の説明では、半導体基板１３としてｐ型のシリコン基板を用いた場合を例に挙げて説明する。
半導体基板１３としては、例えば、ｐ型のシリコン基板を用いることができる。以下の説明では、半導体基板１３としてｐ型のシリコン基板を用いた場合を例に挙げて説明する。
次いで、ホトリソグラフィ技術及びドライエッチング法により、半導体基板１３の主面１３ａにシリコン窒化膜よりなるハードマスク（図示せず）を形成する。次いで、該ハードマスク（図示せず）をマスクとするドライエッチングにより、半導体基板１３の主面１３ａを部分的にエッチングすることで、Ｙ方向に延在する複数のビット線形成用溝１５を形成する。次いで、複数のビット線形成用溝１５の内面のうち、ビット線２１の形成領域に対応する部分を覆うように絶縁膜１６を形成する。
この段階では、絶縁膜１６には、開口部１６Ａは形成されていない。
次いで、絶縁膜１６を介して、開口部１６Ａの形成領域よりも低い位置にあるビット線形成用溝１５を埋め込むように、ヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を形成する。次いで、絶縁膜１６のうち、ビットコンタクト１８の形成領域に対応する部分を選択的にエッチングすることで、半導体基板１３を露出する開口部１６Ａを形成する。
この段階では、絶縁膜１６には、開口部１６Ａは形成されていない。
次いで、絶縁膜１６を介して、開口部１６Ａの形成領域よりも低い位置にあるビット線形成用溝１５を埋め込むように、ヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を形成する。次いで、絶縁膜１６のうち、ビットコンタクト１８の形成領域に対応する部分を選択的にエッチングすることで、半導体基板１３を露出する開口部１６Ａを形成する。
次いで、ヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）上に、ヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を成長させることで、複数のビット線形成用溝１５内を埋め込む。
次いで、エッチバックにより、複数のビット線形成用溝１５に形成されたヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を除去して、開口部１６Ａのみにヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を残存させることで、開口部１６Ａにヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）よりなるビットコンタクト１８を形成する。
次いで、エッチバックにより、複数のビット線形成用溝１５に形成されたヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を除去して、開口部１６Ａのみにヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）を残存させることで、開口部１６Ａにヒ素（Ａｓ）を含有した多結晶シリコン膜（図示せず）よりなるビットコンタクト１８を形成する。
次いで、ＣＶＤ法により、所定の温度（例えば、６５０℃）に加熱された雰囲気内で、ビット線２１の母材となる導電膜を成膜する。具体的には、ビット線２１の母材となる導電膜として、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次積層する。
このとき、上記導電膜の成膜時の熱により、ビットコンタクト１８に含まれるヒ素（Ａｓ）がピラー２６の形成領域に対応した半導体基板１３に熱拡散する。これにより、ピラー２６の側壁に対応する部分に下部不純物拡散領域１９が形成される。
次いで、上記導電膜をエッチバックして、ビット線形成用溝１５の底部に導電膜を残存させることで、Ｙ方向に延在するビット線２１を形成する。
このとき、上記導電膜の成膜時の熱により、ビットコンタクト１８に含まれるヒ素（Ａｓ）がピラー２６の形成領域に対応した半導体基板１３に熱拡散する。これにより、ピラー２６の側壁に対応する部分に下部不純物拡散領域１９が形成される。
次いで、上記導電膜をエッチバックして、ビット線形成用溝１５の底部に導電膜を残存させることで、Ｙ方向に延在するビット線２１を形成する。
次いで、ビット線２１の上面２１ａ、及びビット線２１よりも上方に位置するビット線形成用溝１５の側面を覆う絶縁膜２３を形成する。絶縁膜２３としては、例えば、ＳｉＯＮ膜を用いることができる。
次いで、ビット線形成用溝１５のうち、接続部５５の形成領域に対応する部分に、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により、図示していない塗布系のシリコン酸化膜（ＳｉＯ２膜）を形成する。次いで、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、塗布系のシリコン酸化膜（ＳｉＯ２膜）上に、ビット線形成用溝１５を埋め込むシリコン酸化膜（ＳｉＯ２膜）を成膜することで、埋め込み絶縁膜３１を形成する。
次いで、ビット線形成用溝１５のうち、接続部５５の形成領域に対応する部分に、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により、図示していない塗布系のシリコン酸化膜（ＳｉＯ２膜）を形成する。次いで、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、塗布系のシリコン酸化膜（ＳｉＯ２膜）上に、ビット線形成用溝１５を埋め込むシリコン酸化膜（ＳｉＯ２膜）を成膜することで、埋め込み絶縁膜３１を形成する。
次いで、半導体基板１３の主面１３ａを部分的にエッチングすることで、ビット線形成用溝１５と交差し、かつＹ方向に延在するワード線形成用溝２５を複数形成する。ワード線形成用溝２５は、先に説明したビット線形成用溝１５と同様な手法により形成する。このとき、ワード線形成用溝２５は、ＳＯＧ法により形成された塗布系のシリコン酸化膜（図示せず）を完全に露出するように形成する。
これにより、半導体基板１３よりなり、ビット線形成用溝１５及びワード線形成用溝２５に囲まれた複数のピラー２６が形成される。言い換えれば、半導体基板１３の主面１３ａを部分的にエッチングすることで、複数のピラー２６を形成する。
これにより、半導体基板１３よりなり、ビット線形成用溝１５及びワード線形成用溝２５に囲まれた複数のピラー２６が形成される。言い換えれば、半導体基板１３の主面１３ａを部分的にエッチングすることで、複数のピラー２６を形成する。
次いで、ウエットエッチングにより、ＳＯＧ法により形成された塗布系のシリコン酸化膜（図示せず）を選択的に除去する。その後、ワード線形成用溝２５の内面（具体的には、ワード線形成用溝２５の底面２５ａ、及び複数のピラー２６の側面２６ａ，２６ｂに対応するワード線形成用溝２５の側面）を覆うゲート絶縁膜２７を形成する。これにより、複数のピラー２６の側面２６ａ，２６ｂにゲート絶縁膜２７が形成される。
ゲート絶縁膜２７としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
次いで、ＣＶＤ法により、接続部５５の形成領域に対応するビット線形成用溝１５、及びワード線形成用溝２５を埋め込むように、ワード線２９の母材となる導電膜を成膜する。
具体的には、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次成膜する。これにより、ビット線形成用溝１５に、導電膜よりなる複数の接続部５５が形成される。このとき、図示していない電極端接続部５３（図１参照）も同時に形成される。
次いで、ワード線形成用溝２５に形成された導電膜をエッチバックして、残存する導電膜の厚さを所定の厚さとする。この残存する導電膜は、一対のゲート電極５１，５２の母材となる。
具体的には、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次成膜する。これにより、ビット線形成用溝１５に、導電膜よりなる複数の接続部５５が形成される。このとき、図示していない電極端接続部５３（図１参照）も同時に形成される。
次いで、ワード線形成用溝２５に形成された導電膜をエッチバックして、残存する導電膜の厚さを所定の厚さとする。この残存する導電膜は、一対のゲート電極５１，５２の母材となる。
次いで、ワード線形成用溝２５内に、ワード線形成用溝２５よりも幅が狭く、かつＸ方向に延在し、ワード線形成用溝２５内に残存する導電膜を２分割する溝３２を形成する。
これにより、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ａにゲート電極５１が形成されると共に、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ｂにゲート電極５２が形成される。
つまり、この段階で、電極端接続部５３、接続部５５、及びＸ方向に延在する一対のゲート電極５１，５２を備えたワード線２９が形成される。
これにより、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ａにゲート電極５１が形成されると共に、ゲート絶縁膜２７を介して、複数のピラー２６の側面２６ｂにゲート電極５２が形成される。
つまり、この段階で、電極端接続部５３、接続部５５、及びＸ方向に延在する一対のゲート電極５１，５２を備えたワード線２９が形成される。
次いで、ゲート電極５１，５２上に、ゲート絶縁膜２７と接触するように、ライナー膜３３を形成する。ライナー膜３３としては、例えば、ＳｉＯＮ膜を用いることができる。
次いで、ワード線形成用溝２５及び溝３２を埋め込み絶縁膜３５で埋め込む。埋め込み絶縁膜３５としては、ＳＯＧ法により形成された塗布系のシリコン酸化膜（ＳｉＯ２膜）を用いるとよい。
次いで、図示していないハードマスク（ビット線形成用溝１５を形成する際に使用するマスク）を除去する。これにより、複数のピラー２６の上面（半導体基板１３の主面１３ａ）が露出される。
次いで、ワード線形成用溝２５及び溝３２を埋め込み絶縁膜３５で埋め込む。埋め込み絶縁膜３５としては、ＳＯＧ法により形成された塗布系のシリコン酸化膜（ＳｉＯ２膜）を用いるとよい。
次いで、図示していないハードマスク（ビット線形成用溝１５を形成する際に使用するマスク）を除去する。これにより、複数のピラー２６の上面（半導体基板１３の主面１３ａ）が露出される。
次いで、複数のピラー２６の上面（半導体基板１３の主面１３ａ）に、ｎ型不純物としてヒ素（Ａｓ）をドーピングし、その後、ヒ素（Ａｓ）を熱拡散させることで、複数のピラー２６の上端に上部不純物拡散領域３６（不純物拡散領域）を形成する。これにより、複数のピラー２６に縦型ＭＯＳトランジスタ５０が形成される。
その後、半導体基板１３の主面１３ａ側を研磨することで、図３Ａ及び図３Ｂに示すように、上面が平坦化された構造体を形成する。
その後、半導体基板１３の主面１３ａ側を研磨することで、図３Ａ及び図３Ｂに示すように、上面が平坦化された構造体を形成する。
次いで、図４Ａ及び図４Ｂに示す工程では、図示していない周辺回路領域に、周知の手法により周辺回路用トランジスタとしてプレーナー型トランジスタ（図示せず）を形成する。
次いで、図３Ａ及び図３Ｂに示す構造体上に、第１のエッチングストッパ膜３８と、第１の層間絶縁膜３９と、第２のエッチングストッパ膜４１（エッチングストッパ膜）と、第２の層間絶縁膜６８と、サポート膜４４とを順次成膜する。
具体的には、例えば、第１のエッチングストッパ膜３８として厚さ５０ｎｍのシリコン窒化膜（ＳｉＮ膜）と、第１の層間絶縁膜３９として厚さ４００ｎｍのシリコン酸化膜（ＳｉＯ２膜）と、第２のエッチングストッパ膜４１として厚さ５０ｎｍのシリコン窒化膜（ＳｉＮ膜）と、第２の層間絶縁膜６８として厚さ９００ｎｍのシリコン酸化膜（ＳｉＯ２膜）と、サポート膜４４として厚さ１００ｎｍのシリコン窒化膜（ＳｉＮ膜）と、を順次成膜する。
次いで、図３Ａ及び図３Ｂに示す構造体上に、第１のエッチングストッパ膜３８と、第１の層間絶縁膜３９と、第２のエッチングストッパ膜４１（エッチングストッパ膜）と、第２の層間絶縁膜６８と、サポート膜４４とを順次成膜する。
具体的には、例えば、第１のエッチングストッパ膜３８として厚さ５０ｎｍのシリコン窒化膜（ＳｉＮ膜）と、第１の層間絶縁膜３９として厚さ４００ｎｍのシリコン酸化膜（ＳｉＯ２膜）と、第２のエッチングストッパ膜４１として厚さ５０ｎｍのシリコン窒化膜（ＳｉＮ膜）と、第２の層間絶縁膜６８として厚さ９００ｎｍのシリコン酸化膜（ＳｉＯ２膜）と、サポート膜４４として厚さ１００ｎｍのシリコン窒化膜（ＳｉＮ膜）と、を順次成膜する。
第１のエッチングストッパ膜３８は、異方性エッチング（具体的には、ドライエッチング）により、第２のエッチングストッパ膜４１、層間絶縁膜である第１及び第２の層間絶縁膜３９，６８、及びサポート膜４４を貫通するシリンダ孔７１（図５Ａ及び図５Ｂ参照）を形成する際のエッチングストッパ膜として機能する。
また、第２のエッチングストッパ膜４１は、後述する図１０Ａ及び図１０Ｂに示す工程において、ウエットエッチングにより、メモリセル領域に形成された第２の層間絶縁膜６８を除去する際、第２のエッチングストッパ膜４１よりも下層に配置された構成がエッチングされることを防ぐ機能を有する。つまり、第２のエッチングストッパ膜４１は、ウエットエッチング時のストッパ膜として機能する。
また、第２のエッチングストッパ膜４１は、後述する図１０Ａ及び図１０Ｂに示す工程において、ウエットエッチングにより、メモリセル領域に形成された第２の層間絶縁膜６８を除去する際、第２のエッチングストッパ膜４１よりも下層に配置された構成がエッチングされることを防ぐ機能を有する。つまり、第２のエッチングストッパ膜４１は、ウエットエッチング時のストッパ膜として機能する。
また、第２のエッチングストッパ膜４１は、複数の下部電極５７の下部を連結することで、後述する図１０Ａ及び図１０Ｂに示す工程において、メモリセル領域に形成された第２の層間絶縁膜６８を除去した際、複数の下部電極５７を連結する機能を有する。
また、この段階でのサポート膜４４には、先に説明した図２Ｂに示す貫通部６１はまだ形成されていない。つまり、図４Ａ及び図４Ｂに示すサポート膜４４は、パターニングされていない膜である。
また、この段階でのサポート膜４４には、先に説明した図２Ｂに示す貫通部６１はまだ形成されていない。つまり、図４Ａ及び図４Ｂに示すサポート膜４４は、パターニングされていない膜である。
次いで、図５Ａ及び図５Ｂに示す工程では、異方性エッチング（具体的には、ドライエッチング）により、サポート膜４４、第２の層間絶縁膜６８、第２のエッチングストッパ膜４１、第１の層間絶縁膜３９、及び第１のエッチングストッパ膜３８をエッチングすることで、上部不純物拡散領域３６の上面３６ａを露出するシリンダ孔７１を形成する。
具体的には、図４Ａ及び図４Ｂに示すサポート膜４４の上面４４ａに、ホトリソグラフィ技術により、シリンダ孔７１の形成領域に対応するサポート膜４４の上面４４ａを露出する開口部（図示せず）を有したホトレジスト（図示せず）を形成する。
次いで、第１のステップとして、サポート膜４４及びシリコン窒化膜（ＳｉＮ膜）よりなる第２のエッチングストッパ膜４１と、シリコン酸化膜（ＳｉＯ２膜）よりなる第１及び第２の層間絶縁膜３９，６８とが同じようにエッチングされる条件を用いて、第１及び第２の層間絶縁膜３９，６８、サポート膜４４、及び第２のエッチングストッパ膜４１をドライエッチングすることで、サポート膜４４、第１の層間絶縁膜３９、及び第２のエッチングストッパ膜４１を貫通し、かつ底面が第２のエッチングストッパ膜４１と第１のエッチングストッパ膜３８との間に位置する第１の孔（図示せず）を複数形成する。第１の孔は、シリンダ孔７１の一部となる孔である。
次いで、第１のステップとして、サポート膜４４及びシリコン窒化膜（ＳｉＮ膜）よりなる第２のエッチングストッパ膜４１と、シリコン酸化膜（ＳｉＯ２膜）よりなる第１及び第２の層間絶縁膜３９，６８とが同じようにエッチングされる条件を用いて、第１及び第２の層間絶縁膜３９，６８、サポート膜４４、及び第２のエッチングストッパ膜４１をドライエッチングすることで、サポート膜４４、第１の層間絶縁膜３９、及び第２のエッチングストッパ膜４１を貫通し、かつ底面が第２のエッチングストッパ膜４１と第１のエッチングストッパ膜３８との間に位置する第１の孔（図示せず）を複数形成する。第１の孔は、シリンダ孔７１の一部となる孔である。
次いで、第２のステップとして、シリコン酸化膜（ＳｉＯ２膜）よりなる第１の層間絶縁膜３９を選択的にエッチングする条件（言い換えれば、シリコン窒化膜（ＳｉＮ膜）に対して選択比がある条件）を用いて、第１のエッチングストッパ膜３８の上面が露出するまで第１の層間絶縁膜３９をドライエッチングする。
これにより、第１の孔（図示せず）の形成領域、及び該第１の孔の下方に形成され、第１の孔よりも深さの深い第２の孔（図示せず）を複数形成する。
これにより、第１の孔（図示せず）の形成領域、及び該第１の孔の下方に形成され、第１の孔よりも深さの深い第２の孔（図示せず）を複数形成する。
次いで、第３のステップとして、シリコン窒化膜（ＳｉＮ膜）よりなる第１のエッチングストッパ膜３８を選択的にエッチングする条件を用いて、上部不純物拡散領域３６の上面３６ａが露出するまで第１のエッチングストッパ膜３８をドライエッチングする。
これにより、第２の孔（図示せず）の形成領域、及び該第２の孔の下方に形成され、第２の孔よりも深さの深いシリンダ孔７１が複数形成される。
シリンダ孔７１は、下部電極５７が形成される孔であり、上部不純物拡散領域３６の上面３６ａを露出するように形成する。その後、ホトレジスト（図示せず）を除去する。
これにより、第２の孔（図示せず）の形成領域、及び該第２の孔の下方に形成され、第２の孔よりも深さの深いシリンダ孔７１が複数形成される。
シリンダ孔７１は、下部電極５７が形成される孔であり、上部不純物拡散領域３６の上面３６ａを露出するように形成する。その後、ホトレジスト（図示せず）を除去する。
第１のエッチングストッパ膜３８の厚さが５０ｎｍ、第１の層間絶縁膜３９の厚さが４００ｎｍ、第２のエッチングストッパ膜４１の厚さが５０ｎｍ、第２の層間絶縁膜６８の厚さが９００ｎｍ、サポート膜４４の厚さが１００ｎｍの場合、シリンダ孔７１の直径Ｒは、例えば、６０ｎｍとすることができる。この場合、シリンダ孔７１の深さＤは、１５００ｎｍとすることができる。
なお、上記シリンダ孔７１を形成する際に、メモリセル領域を囲むリング形状とされたガード壁用溝（図示せず）を形成する。ガード壁用溝は、少なくともサポート膜４４、第２の層間絶縁膜６８、及び第２のエッチングストッパ膜４１を貫通するように形成する。
なお、上記シリンダ孔７１を形成する際に、メモリセル領域を囲むリング形状とされたガード壁用溝（図示せず）を形成する。ガード壁用溝は、少なくともサポート膜４４、第２の層間絶縁膜６８、及び第２のエッチングストッパ膜４１を貫通するように形成する。
次いで、図６Ａ及び図６Ｂに示す工程では、複数のシリンダ孔７１を埋め込むと共に、サポート膜４４の上面を覆うシリコン膜４２を成膜する。
具体的には、シリコン膜４２は、ＣＶＤ法により形成する。また、シリコン膜４２としては、例えば、ｎ型不純物であるリン（Ｐ）を２２Ｅ１９（／ｃｍ３）程度含有した多結晶シリコン膜を形成する。
また、シリンダ孔７１の直径Ｒが６０ｎｍの場合、平面上に形成されるシリコン膜４２の厚さは、例えば１００ｎｍとすることができる。
具体的には、シリコン膜４２は、ＣＶＤ法により形成する。また、シリコン膜４２としては、例えば、ｎ型不純物であるリン（Ｐ）を２２Ｅ１９（／ｃｍ３）程度含有した多結晶シリコン膜を形成する。
また、シリンダ孔７１の直径Ｒが６０ｎｍの場合、平面上に形成されるシリコン膜４２の厚さは、例えば１００ｎｍとすることができる。
次いで、図７Ａ及び図７Ｂに示す工程では、図６Ａ及び図６Ｂに示すシリコン膜４２を全面エッチバックしてシリンダ孔７１の底部にシリコン膜４２を残存させることで、図２Ａ及び図２Ｂに示すシリコン膜４２を形成する。
ところで、エッチバック後のシリコン膜４２の上面４２ａが、第２のエッチングストッパ膜４１の上面４１ａよりも上方に位置する場合、シリコン膜４２の上面４２ａに形成される下部電極５７の位置は、第２のエッチングストッパ膜４１の上面４１ａよりも上方に配置されてしまう。
これにより、第２のエッチングストッパ膜４１と下部電極５７の外周面とが接続されなくなるため、第２のエッチングストッパ膜４１と下部電極５７との間にエッチング液の侵入経路が形成されてしまう。
ところで、エッチバック後のシリコン膜４２の上面４２ａが、第２のエッチングストッパ膜４１の上面４１ａよりも上方に位置する場合、シリコン膜４２の上面４２ａに形成される下部電極５７の位置は、第２のエッチングストッパ膜４１の上面４１ａよりも上方に配置されてしまう。
これにより、第２のエッチングストッパ膜４１と下部電極５７の外周面とが接続されなくなるため、第２のエッチングストッパ膜４１と下部電極５７との間にエッチング液の侵入経路が形成されてしまう。
このため、後述ずる図１０Ａ及び図１０Ｂに示す工程において、エッチング液が第２のエッチングストッパ膜４１と下部電極５７との間から侵入して、第２のエッチングストッパ膜４１の下層に形成された第１の層間絶縁膜３９、シリコン膜４２、縦型ＭＯＳトランジスタ５０等がエッチングされてしまう。
よって、上記図７Ａ及び図７Ｂに示す工程では、エッチバック後のシリコン膜４２の上面４２ａの位置が、第２のエッチングストッパ膜４１の上面４１ａの位置よりも下方に配置されるようにエッチバックを行なう。
よって、上記図７Ａ及び図７Ｂに示す工程では、エッチバック後のシリコン膜４２の上面４２ａの位置が、第２のエッチングストッパ膜４１の上面４１ａの位置よりも下方に配置されるようにエッチバックを行なう。
第１のエッチングストッパ膜３８の厚さが５０ｎｍ、第１の層間絶縁膜３９の厚さが４００ｎｍ、第２のエッチングストッパ膜４１の厚さが５０ｎｍの場合、エッチバック後のシリコン膜４２の高さＨ（上部不純物拡散領域３６の上面３６ａを基準としたときの高さ）の上限は、５００ｎｍよりも小さくする必要がある。この場合、シリコン膜４２の高さＨは、１００ｎｍ以上５００ｎｍ未満にするとよい。
次いで、図８Ａ及び図８Ｂに示す工程では、ＣＶＤ法により、所定の温度に加熱された雰囲気中において、図７Ａ及び図７Ｂに示すシリコン膜４２の上面４２ａ、及びシリコン膜４２よりも上方に位置するシリンダ孔７１の側面を覆うように、下部電極５７の母材となるチタン膜６３を形成する。
このとき、チタン膜６３を成膜する際の熱により、チタン膜６３に含まれるＴｉ（下部電極５７に含まれる金属）とシリコン膜４２に含まれるＳｉとを反応させることで、チタン膜６３とシリコン膜４２との近傍（具体的には、主に、シリコン膜４２）にシリサイド層４３であるＴｉＳｉ２層を形成する。このとき、上記チタン膜６３は、サポート膜４４上にも成膜される。
上記チタン膜６３は、例えば、６５０℃（所定の温度の一例）の高温に加熱された雰囲気中において、厚さが１０ｎｍとなるように形成する。
このとき、チタン膜６３を成膜する際の熱により、チタン膜６３に含まれるＴｉ（下部電極５７に含まれる金属）とシリコン膜４２に含まれるＳｉとを反応させることで、チタン膜６３とシリコン膜４２との近傍（具体的には、主に、シリコン膜４２）にシリサイド層４３であるＴｉＳｉ２層を形成する。このとき、上記チタン膜６３は、サポート膜４４上にも成膜される。
上記チタン膜６３は、例えば、６５０℃（所定の温度の一例）の高温に加熱された雰囲気中において、厚さが１０ｎｍとなるように形成する。
このとき、シリコン膜４２に形成されたチタン膜６３は、ほとんどがＴｉＳｉ２層となる。また、シリサイド層４３は、シリコン膜４２の上部にも形成され、シリサイド層４３の成長を促進させることで、シリサイド層４３はシリコン膜４２の下方側へ成長する。
このように、上部不純物拡散領域３６の上面３６ａを露出するシリンダ孔７１の底部に、上部不純物拡散領域３６の上面３６ａを覆うと共に、シリンダ孔７１の一部を埋め込むシリコン膜４２を形成し、次いで、ＣＶＤ法により、シリコン膜４２の上面４２ａ、及びシリコン膜４２よりも上方に位置するシリンダ孔７１の側面を覆うように、下部電極５７となるチタン膜６３を成膜すると共に、チタン膜６３を成膜時の熱により、シリコン膜４２に含まれるＳｉとチタン膜６３に含まれるＴｉとを反応させてシリサイド層４３を形成することにより、シリサイド層４３とゲート電極５１，５２との間の距離を十分に確保することが可能となる。
これにより、シリサイド層４３の厚さを厚くした場合でも、シリサイド層４３がゲート電極５１，５２の形成領域に対応するゲート絶縁膜２７に到達することがなくなるため（言い換えれば、シリサイド層４３によりゲート絶縁膜２７が侵食破壊されることがなくなるため）、ゲート電極５１，５２とシリサイド層４３及び半導体基板１３との間のショートの発生を抑制できる。
さらに、シリサイド層４３として、他のシリサイド層（例えば、ＷＳｉ２層）と比較して抵抗が低いＴｉＳｉ２層を形成することにより、他のシリサイド層を用いた場合と比較して、コンタクト抵抗を低くすることができる。
次いで、チタン膜６３の表面を覆う窒化チタン膜６４を形成する。窒化チタン膜６４の厚さは、例えば、２０ｎｍとすることができる。また、ＴｉＮ膜の成長時にはＮ２ガスを供給するため、シリコン膜４２に含まれるＳｉと反応しなかったチタン膜６３はＴｉＮに還元されて、窒化チタン（ＴｉＮ）膜となる。
その後、サポート膜４４上に成膜された不要なチタン膜６３及び窒化チタン膜６４をエッチングにより除去することで、複数のシリンダ孔７１内に、チタン膜６３及び窒化チタン膜６４よりなる下部電極５７を形成する。
具体的には、例えば、チタン膜６３及び窒化チタン膜６４が成膜された複数のシリンダ孔をホトレジストで充填し、その後、異方性エッチング（具体的には、ドライエッチング）により、サポート膜４４上に成膜された不要なチタン膜６３及び窒化チタン膜６４を除去することで、複数の下部電極５７を形成する。その後、ホトレジストを除去する。
具体的には、例えば、チタン膜６３及び窒化チタン膜６４が成膜された複数のシリンダ孔をホトレジストで充填し、その後、異方性エッチング（具体的には、ドライエッチング）により、サポート膜４４上に成膜された不要なチタン膜６３及び窒化チタン膜６４を除去することで、複数の下部電極５７を形成する。その後、ホトレジストを除去する。
なお、図８Ａ及び図８Ｂに示す工程では、ガード壁用溝（図示せず）の内面にもチタン膜６３及び窒化チタン（ＴｉＮ）膜６４を成膜し、ガード壁用溝（図示せず）の内面にチタン膜６３及び窒化チタン膜６４を残存させる。ガード壁用溝（図示せず）に形成されたチタン膜６３及び窒化チタン膜６４は、ガード壁（図示せず）として機能する。
該ガード壁は、後述する図１０Ａ及び図１０Ｂに示す工程において、エッチング液により、メモリセル領域に形成された第２の層間絶縁膜６８を除去する際、周辺回路領域に形成された第２の層間絶縁膜６８にエッチング液が到達することを防止する機能を有する。
該ガード壁は、後述する図１０Ａ及び図１０Ｂに示す工程において、エッチング液により、メモリセル領域に形成された第２の層間絶縁膜６８を除去する際、周辺回路領域に形成された第２の層間絶縁膜６８にエッチング液が到達することを防止する機能を有する。
次いで、図９Ａ及び図９Ｂに示す工程では、図８Ａ及び図８Ｂに示すサポート膜４４に、サポート膜４４の下層に形成された第２の層間絶縁膜６８を露出する貫通部６１を形成することで、複数の下部電極５７の上端の外周面５７ａと接触し、複数の下部電極５７を連結するサポート膜４４を形成する。
具体的には、貫通部６１は、図８Ａ及び図８Ｂに示すサポート膜４４の上面４４ａに、ホトリソグラフィ技術により、貫通部６１の形成領域に対応するサポート膜４４の上面４４ａを露出する開口部（図示せず）を有したホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとする異方性エッチング（具体的には、ドライエッチング）により、第２の層間絶縁膜６８の上面が露出するまでサポート膜４４をエッチングすることで形成する。その後、ホトレジスト（図示せず）を除去する。
なお、図９Ａ及び図９Ｂでは、１つの貫通部６１のみ図示しているが、図９Ａ及び図９Ｂに示す工程では、実際には複数の貫通部６１を形成する。
具体的には、貫通部６１は、図８Ａ及び図８Ｂに示すサポート膜４４の上面４４ａに、ホトリソグラフィ技術により、貫通部６１の形成領域に対応するサポート膜４４の上面４４ａを露出する開口部（図示せず）を有したホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとする異方性エッチング（具体的には、ドライエッチング）により、第２の層間絶縁膜６８の上面が露出するまでサポート膜４４をエッチングすることで形成する。その後、ホトレジスト（図示せず）を除去する。
なお、図９Ａ及び図９Ｂでは、１つの貫通部６１のみ図示しているが、図９Ａ及び図９Ｂに示す工程では、実際には複数の貫通部６１を形成する。
次いで、図１０Ａ及び図１０Ｂに示す工程では、貫通部６１を介して、メモリセル領域に形成された第２の層間絶縁膜６８に、第２の層間絶縁膜６８を選択的にエッチング可能なウエットエッチング液を供給することで、ガード壁（図示せず）に囲まれた第２の層間絶縁膜６８を選択的に除去する。これにより、第２のエッチングストッパ膜４１とサポート膜４４との間に空間６２を形成する。
上記ウエットエッチング液としては、シリコン酸化膜を選択的にエッチングするエッチング液（言い換えれば、第２のエッチングストッパ膜４１及びサポート膜４４に対して選択比があるエッチング液）を用いる。具体的には、上記ウエットエッチング液としては、例えば、フッ化水素酸（ＨＦ）を用いる。
上記ウエットエッチング液としては、シリコン酸化膜を選択的にエッチングするエッチング液（言い換えれば、第２のエッチングストッパ膜４１及びサポート膜４４に対して選択比があるエッチング液）を用いる。具体的には、上記ウエットエッチング液としては、例えば、フッ化水素酸（ＨＦ）を用いる。
また、空間６２は、第２のエッチングストッパ膜４１の上面４１ａ、サポート膜４４の下面４４ｂ、第２のエッチングストッパ膜４１とサポート膜４４との間に位置する複数の下部電極５７の外周側面５７ａ、及びガード壁の内壁（図示せず）を露出するように形成する。
この際に、第２のエッチングストッパ膜４１によって、メモリセル領域１１の下層へのウエットエッチング液の浸透が防止されるため、第１の層間絶縁膜３９、シリサイド層４３、及びシリコン膜４２、及び既に形成済みのトランジスタ（例えば、縦型ＭＯＳトランジスタ５０）等にダメージが及ぶことは無い。
この際に、第２のエッチングストッパ膜４１によって、メモリセル領域１１の下層へのウエットエッチング液の浸透が防止されるため、第１の層間絶縁膜３９、シリサイド層４３、及びシリコン膜４２、及び既に形成済みのトランジスタ（例えば、縦型ＭＯＳトランジスタ５０）等にダメージが及ぶことは無い。
次いで、図１１Ａ及び図１１Ｂに示す工程では、図１０Ａ及び図１０Ｂに示す構造体の上面側から、貫通部６１を介して、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法により、空間６２を区画する面を覆う容量絶縁膜５８を形成する。
これにより、容量絶縁膜５８は、第２のエッチングストッパ膜４１の上面４１ａと、サポート膜４４の上面４４ａ及び下面４４ｂと、第２のエッチングストッパ膜４１とサポート膜４４との間に位置する複数の下部電極５７の外周側面５７ａとを覆うように形成される。
容量絶縁膜５８としては、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）と酸化ジルコニウム膜（ＺｒＯ２膜）とよりなる積層膜を用いることができる。
これにより、容量絶縁膜５８は、第２のエッチングストッパ膜４１の上面４１ａと、サポート膜４４の上面４４ａ及び下面４４ｂと、第２のエッチングストッパ膜４１とサポート膜４４との間に位置する複数の下部電極５７の外周側面５７ａとを覆うように形成される。
容量絶縁膜５８としては、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）と酸化ジルコニウム膜（ＺｒＯ２膜）とよりなる積層膜を用いることができる。
次いで、図１２Ａ及び図１２Ｂに示す工程では、図１１Ａ及び図１１Ｂに示す構造体の上面側から、貫通部６１を介して、ＣＶＤ法により、容量絶縁膜５８の表面を覆うと共に、空間６２を充填する導電膜を成膜する。該導電膜は、上部電極５９の母材となる膜であり、例えば、ルテニウム（Ｒｕ）膜、タングステン（Ｗ）膜、窒化チタン（ＴｉＮ）膜等の金属膜、或いは多結晶シリコン膜等を用いることができる。
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により該導電膜を研磨することで、該導電膜よりなり、かつ上面５９ａが平坦な面とされた上部電極５９を形成する。
これにより、上部不純物拡散領域３６の上方に、下部電極５７、容量絶縁膜５８、及び上部電極５９よりなるキャパシタ４５（ＭＩＭキャパシタ）が複数形成される。
これにより、上部不純物拡散領域３６の上方に、下部電極５７、容量絶縁膜５８、及び上部電極５９よりなるキャパシタ４５（ＭＩＭキャパシタ）が複数形成される。
また、第２のエッチングストッパ膜４１とサポート膜４４との間に、第２のエッチングストッパ膜４１の上面４１ａ、サポート膜４４の下面４４ｂ、及び複数の下部電極５７の外周側面５７ａを露出する空間６２を形成し、次いで、空間６２を区画する面を覆う容量絶縁膜５８を形成し、その後、容量絶縁膜５８の表面に空間６２を充填する上部電極５９を形成することにより、キャパシタ４５の容量を大きくすることができる。
次いで、図１３Ａ及び図１３Ｂに示す工程では、上部電極５９の上面５９ａに第３の層間絶縁膜４６を形成する。第３の層間絶縁膜４６は、ＣＶＤ法により形成することができる。また、第３の層間絶縁膜４６としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。
次いで、第３の層間絶縁膜４６上に、周知の手法により、上部電極５９と電気的に接続される配線４７を形成する。
次いで、第３の層間絶縁膜４６上に、配線４７を覆うように第４の層間絶縁膜４８を形成する。第４の層間絶縁膜４８は、ＣＶＤ法により形成することができる。また、第４の層間絶縁膜４８としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。これにより、本実施の形態の半導体装置１０が製造される。
次いで、第３の層間絶縁膜４６上に、周知の手法により、上部電極５９と電気的に接続される配線４７を形成する。
次いで、第３の層間絶縁膜４６上に、配線４７を覆うように第４の層間絶縁膜４８を形成する。第４の層間絶縁膜４８は、ＣＶＤ法により形成することができる。また、第４の層間絶縁膜４８としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。これにより、本実施の形態の半導体装置１０が製造される。
本実施の形態の半導体装置の製造方法によれば、積層された第１のエッチングストッパ膜３８、第１の層間絶縁膜３９、第２のエッチングストッパ膜４１、第２の層間絶縁膜６８、及びサポート膜４４を貫通し、かつ上部不純物拡散領域３６の上面３６ａを露出するシリンダ孔７１の底部に、上部不純物拡散領域３６の上面３６ａを覆うと共に、シリンダ孔７１の一部を埋め込むシリコン膜４２を形成し、次いで、ＣＶＤ法により、シリコン膜４２の上面４２ａ、及びシリコン膜４２よりも上方に位置するシリンダ孔７１の側面を覆うように、下部電極５７となるチタン膜６３を成膜すると共に、チタン膜６３を成膜する際の熱により、シリコン膜４２に含まれるＳｉとチタン膜６３に含まれるＴｉとを反応させることでシリサイド層４３を形成することにより、シリサイド層４３とゲート電極５１，５２との間の距離を十分に確保することが可能となる。
これにより、シリサイド層４３の厚さを厚くした場合でも、シリサイド層４３がゲート電極５１，５２の形成領域に対応するゲート絶縁膜２７に到達することがなくなるため（言い換えれば、シリサイド層４３によりゲート絶縁膜２７が侵食破壊されることがなくなるため）、ゲート電極５１，５２と半導体基板１３との間のショートの発生を抑制できる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
本発明は、半導体装置の製造方法に適用可能である。
１０…半導体装置、１１…メモリセルアレイ、１３…半導体基板、１３ａ…主面、１５…ビット線形成用溝、１６，２３…絶縁膜、１６Ａ…開口部、１８…ビットコンタクト、１９…下部不純物拡散領域、２１…ビット線、２１ａ，３１ａ，３６ａ，４１ａ，４２ａ，４４ａ，５９ａ…上面、２５…ワード線形成用溝、２５ａ…底面、２６…ピラー、２７…ゲート絶縁膜、２９…ワード線、３１，３５…埋め込み絶縁膜、３２…溝、３３…ライナー膜、３６…上部不純物拡散領域、３８…第１のエッチングストッパ膜、３９…第１の層間絶縁膜、４１…第２のエッチングストッパ膜、４２…シリコン膜、４３…シリサイド層、４４…サポート膜、４４ｂ…下面、４５…キャパシタ、４６…第３の層間絶縁膜、４７…配線、４８…第４の層間絶縁膜、５１，５２…ゲート電極、５３…電極端接続部、５５…接続部、５７…下部電極、５７ａ…外周側面、５８…容量絶縁膜、５９…上部電極、６１…貫通部、６２…空間、６３…チタン（Ｔｉ）膜、６４…窒化チタン（ＴｉＮ）膜、６８…第２の層間絶縁膜、７１…シリンダ孔、Ｄ…深さ、Ｈ…高さ、Ｒ…直径
Claims (11)
- 半導体基板の主面を部分的にエッチングすることで、ピラーを形成する工程と、
前記ピラーの側面にゲート絶縁膜を介して、ゲート電極を形成する工程と、
前記ピラーの上端に上部不純物拡散領域を形成する工程と、
前記上部不純物拡散領域上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、かつ前記上部不純物拡散領域の上面を露出するシリンダ孔を形成する工程と、
前記シリンダ孔の底部に、前記上部不純物拡散領域の上面を覆うと共に、前記シリンダ孔の一部を埋め込むシリコン膜を形成する工程と、
前記シリコン膜の上面、及び前記シリコン膜よりも上方に位置する前記シリンダ孔の内面を覆うように、キャパシタとなる下部電極を形成すると共に、前記下部電極を形成する際の熱により、前記シリコン膜に含まれるＳｉと前記下部電極に含まれる金属とを反応させることでシリサイド層を形成する工程と、
を含む半導体装置の製造方法。 - 前記下部電極は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、前記シリコン膜の上面、及び前記シリコン膜よりも上方に位置する前記シリンダ孔の内面を覆うＴｉ膜を形成する工程と、前記Ｔｉ膜の表面を覆うＴｉＮ膜を形成する工程と、を含み、
前記シリサイド層として、ＴｉＳｉ２層を形成することを特徴とする請求項１記載の半導体装置の製造方法。 - 前記シリコン膜として、不純物を含んだ多結晶シリコン膜を形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記ピラーを複数形成すると共に、複数の前記ピラーに対してそれぞれ１つの前記下部電極を形成し、
前記層間絶縁膜中に、複数の前記下部電極を連結するエッチングストッパ膜を形成する工程と、
前記層間絶縁膜上に、複数の前記下部電極の上端を連結するサポート膜を形成する工程と、を含み、
前記シリンダ孔は、前記エッチングストッパ膜及び前記サポート膜を貫通するように形成することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置の製造方法。 - 前記シリコン膜は、該シリコン膜の上面が前記エッチングストッパ膜の上面よりも下方に位置するように形成することを特徴とする請求項４記載の半導体装置の製造方法。
- 前記下部電極を形成後に、前記サポート膜を貫通する貫通部を形成することを特徴とする請求項４または５記載の半導体装置の製造方法。
- 前記エッチングストッパ膜及び前記サポート膜のエッチング速度が小さいエッチング液を前記貫通部から導入させることにより、前記サポート膜と前記エッチングストッパ膜との間に配置された前記層間絶縁膜を選択的に除去して、前記エッチングストッパ膜の上面、前記サポート膜の下面、及び複数の前記下部電極の外周側面を露出する空間を形成することを特徴とする請求項６記載の半導体装置の製造方法。
- 前記下部電極の内面と、前記サポート膜の上面と、前記空間により露出された前記下部電極の外周側面、前記エッチングストッパ膜の上面、及び前記サポート膜の下面とを覆うように、前記キャパシタとなる容量絶縁膜を形成することを特徴とする請求項８記載の半導体装置の製造方法。
- 前記容量絶縁膜の表面を覆うと共に、前記空間を充填するように、前記キャパシタとなる上部電極を形成することを特徴とする請求項８記載の半導体装置の製造方法。
- 前記ゲート電極よりも下方に位置する前記半導体基板に、前記ゲート電極の延在方向に対して交差する方向に延在するビット線を形成する工程を含むことを特徴とする請求項１ないし９のうち、いずれか１項記載の半導体装置の製造方法。
- 前記ピラーのうち、前記上部不純物拡散領域の下方に位置する部分に、前記ビット線と電気的に接続された下部不純物拡散領域を形成する工程を含むことを特徴とする請求項１ないし１０のうち、いずれか１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2010196729A JP2012054454A (ja) | 2010-09-02 | 2010-09-02 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012054454A true JP2012054454A (ja) | 2012-03-15 |
Family
ID=45907462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2010196729A Pending JP2012054454A (ja) | 2010-09-02 | 2010-09-02 | 半導体装置の製造方法 |
Country Status (1)
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| JP (1) | JP2012054454A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110073939A1 (en) * | 2009-09-29 | 2011-03-31 | Elpida Memory, Inc. | Semiconductor device |
| WO2014065038A1 (ja) * | 2012-10-24 | 2014-05-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| US20250266258A1 (en) * | 2024-02-20 | 2025-08-21 | Nanya Technology Corporation | Semiconductor memory device manufacturing method |
-
2010
- 2010-09-02 JP JP2010196729A patent/JP2012054454A/ja active Pending
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