JP2015072950A - 半導体装置 - Google Patents

Abstract

【課題】スイッチングの高速化を図ることができる半導体装置を提供すること。
【解決手段】半導体装置は、第１〜第５半導体領域、複数の制御電極、複数の導電部、第１、第２絶縁膜、第１、第２電極、を含む。複数の制御電極は第１半導体領域の上に互いに離間して設けられる。複数の導電部は第１制御電極と第２制御電極との間に設けられる。第２半導体領域は第１半導体領域の上に設けられる。第３半導体領域は第２半導体領域の上に設けられる。第４半導体領域は第１及び第２半導体領域の間に設けられる。第５半導体領域は第１半導体領域の第２半導体領域とは反対側に設けられる。第１絶縁膜は複数の制御電極のそれぞれと第１〜第４半導体領域との間に設けられる。第２絶縁膜は複数の導電部のそれぞれと第１、第２及び第４半導体領域との間に設けられる。第１電極は第２、第３半導体領域及び複数の導電部と導通する。第２電極は第５半導体領域と導通する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

近年、高耐圧、大電流を制御するパワー半導体装置としてＩＧＢＴ(Insulated Gate Bipolar Transistor)が広く用いられている。ＩＧＢＴは、一般的にスイッチング素子として利用される。ＩＧＢＴによる半導体装置においては、スイッチングのさらなる高速化を図ることが望ましい。

特開２００９−２７７７９２号公報

本発明の実施形態は、スイッチングの高速化を図ることができる半導体装置を提供する。

実施形態に係る半導体装置は、第１半導体領域と、複数の制御電極と、複数の導電部と、第２半導体領域と、第３半導体領域と、第４半導体領域と、第５半導体領域と、第１絶縁膜と、第２絶縁膜と、第１電極と、第２電極と、を含む。
前記第１半導体領域は、第１導電形の領域である。
前記複数の制御電極は、前記第１半導体領域の上に設けられ第１方向に互いに離間する。
前記複数の導電部は、前記複数の制御電極のうち第１制御電極と、前記第１制御電極と隣り合う第２制御電極と、の間に設けられる。
前記第２半導体領域は、前記第１半導体領域の上に設けられた第２導電形の領域である。
前記第３半導体領域は、前記第２半導体領域の上に設けられた第１導電形の領域である。
前記第４半導体領域は、前記第１半導体領域と、前記第２半導体領域と、の間に設けられた第１導電形の領域である。
前記第５半導体領域は、前記第１半導体領域の前記第２半導体領域とは反対側に設けられた第２導電形の領域である。
前記第１絶縁膜は、前記複数の制御電極のそれぞれと、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域及び前記第４半導体領域と、の間に設けられる。
前記第２絶縁膜は、前記複数の導電部のそれぞれと、前記第１半導体領域、前記第２半導体領域及び前記第４半導体領域と、の間に設けられる。
前記第１電極は、前記第２半導体領域、前記第３半導体領域及び前記複数の導電部と導通する。
前記第２電極は、前記第５半導体領域と導通する。

図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図２は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図３は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図４は、第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図５は、第５の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図６は、第６の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図７は、第７の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図８は、第８の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図９は、第９の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図１０は、第１０の実施形態に係る半導体装置の構成を例示する模式的断面図である。

以下、本発明の実施形態を図に基づき説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

また、以下の説明において、ｎ^＋、ｎ、ｎ⁻及びｐ^＋、ｐ、ｐ⁻の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ^＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ⁻はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１に表したように、本実施形態に係る半導体装置１１０は、ｎ⁻形ベース領域（第１半導体領域）１と、複数のゲート電極（制御電極）６と、複数の導電部１２と、ｐ形ベース領域（第２半導体領域）２と、ｎ^＋＋形エミッタ領域（第３半導体領域）３と、ｎ形バリア領域（第４半導体領域）１３と、ｐ^＋形コレクタ領域（第５半導体領域）８と、ゲート絶縁膜（第１絶縁膜）５と、エミッタ絶縁膜（第２絶縁膜）１１と、エミッタ電極（第１電極）９と、コレクタ電極（第２電極）１４と、を備える。半導体装置１１０は、例えばＩＧＢＴである。

以下に説明する実施形態においては、ｎ⁻形ベース領域１と、ｐ形ベース領域２とを結ぶ方向をＺ方向、Ｚ方向と直交する方向の１つをＸ方向、Ｚ方向及びＸ方向と直交する方向をＹ方向とする。

複数のゲート電極６は、ｎ⁻形ベース領域１の上に設けられる。複数のゲート電極６は、互いにＸ方向に離間して設けられる。図１においては、２つのゲート電極６が表されるが、半導体装置１１０においては、さらに多くのゲート電極６が設けられていてもよい。以下の説明において、複数のゲート電極６のうち、隣り合う２つを第１ゲート電極６１及び第２ゲート電極６２と言うことにする。ゲート電極６は、例えばＹ方向に延在する。

ゲート電極６は、ｐ形ベース領域２及びｎ形バリア領域１３を貫通し、ｎ⁻形ベース領域１の途中まで形成されたゲートトレンチ４の中に形成される。ゲートトレンチ４によって、ｐ形ベース領域２、ｎ形バリア領域１３及びｎ⁻形ベース領域１には、凹部が構成される。

ゲート電極６には、例えば不純物が添加された半導体材料（例えば、多結晶シリコン）が用いられる。ゲート電極６には、金属が用いられてもよい。

複数の導電部１２は、第１ゲート電極６１と、第２ゲート電極６２と、の間に設けられる。図１に表した例では、第１ゲート電極６１と、第２ゲート電極６２と、の間に、２つの導電部１２が設けられる。導電部１２は、例えばＹ方向に延在する。

導電部１２は、３つ以上設けられていてもよい。以下の説明において、ｎ個（ｎは、正の整数）の導電部１２が設けられている場合、第１ゲート電極６１から第２ゲート電極６２にむけて、第１導電部１２１，第２導電部１２２，…，第ｎ導電部１２ｎと言うことにする。図１に表した例では、第１ゲート電極６１と隣り合うように第１導電部１２１が設けられ、第２ゲート電極６２と隣り合うように第２導電部１２２が設けられる。

導電部１２は、ｐ形ベース領域２及びｎ形バリア領域１３を貫通し、ｎ⁻形ベース領域１の途中まで形成されたエミッタトレンチ１０の中に形成される。エミッタトレンチ１０によって、ｐ形ベース領域２、ｎ形バリア領域１３及びｎ⁻形ベース領域１には、凹部が構成される。

本実施形態において、エミッタトレンチ１０の深さ（Ｚ方向の長さ）は、ゲートトレンチ４の深さ（Ｚ方向の長さ）と実質的に等しい。以下の説明において、「実質的に等しい」には、完全に等しい場合のほか、製造上の誤差の範囲内で等しい場合も含まれる。本実施形態において、ゲート電極６の下端６ｂのＺ方向の位置は、導電部１２の下端１２ｂのＺ方向の位置と、実質的に等しい。

導電部１２には、例えば不純物が添加された半導体材料（例えば、多結晶シリコン）が用いられる。導電部１２には、金属が用いられてもよい。半導体装置１１０においては、１つのゲート電極６と、ｎ個の導電部１２の組と、がＸ方向に交互に配置される。

ｐ形ベース領域２は、ｎ⁻形ベース領域１の上に設けられる。ｐ形ベース領域２は、ゲート電極６と導電部１２との間、及び複数の導電部１２の間に設けられる。図１に表した例では、ｐ形ベース領域２は、第１ゲート電極６１と第１導電部１２１との間、第１導電部１２１と第２導電部１２２との間、及び第２導電部１２２と第２ゲート電極６２との間に設けられる。

ｎ^＋＋形エミッタ領域３は、ｐ形ベース領域２の上に設けられる。ｎ^＋＋形エミッタ領域３は、ｐ形ベース領域２の一部の上であって、ゲート電極６側に設けられる。

ｎ形バリア領域１３は、ｎ⁻形ベース領域１と、ｐ形ベース領域２との間に設けられる。図１に表した例では、ｎ形バリア領域１３は、第１ゲート電極６１と第１導電部１２１との間、第１導電部１２１と第２導電部１２２との間、及び第２導電部１２２と第２ゲート電極６２との間に設けられる。

ｐ^＋形コレクタ領域８は、ｎ⁻形ベース領域１のｐ形ベース領域２とは反対側に設けられる。ｐ^＋形コレクタ領域８とｎ⁻形ベース領域１との間には、ｎ^＋形バッファ領域７が設けられていてもよい。ｎ⁻形ベース領域１は、ｐ^＋形コレクタ領域８の上に、ｎ^＋形バッファ領域７を介して積層される。

ゲート絶縁膜５は、複数のゲート電極６のそれぞれと、ｎ⁻形ベース領域１、ｐ形ベース領域２、ｎ^＋＋形エミッタ領域３及びｎ形バリア領域１３と、の間に設けられる。ゲート絶縁膜５は、ゲートトレンチ４の内壁に設けられる。ゲート電極６は、ゲートトレンチ４内において、ゲート絶縁膜５を介して設けられる。ゲート絶縁膜５には、例えば酸化シリコンや窒化シリコンが用いられる。

エミッタ絶縁膜１１は、複数の導電部１２のそれぞれと、ｎ⁻形ベース領域１、ｐ形ベース領域２及びｎ形バリア領域１３と、の間に設けられる。エミッタ絶縁膜１１は、エミッタトレンチ１０の内壁に設けられる。導電部１２は、エミッタトレンチ１０内において、エミッタ絶縁膜１１を介して設けられる。エミッタ絶縁膜１１には、例えば酸化シリコンや窒化シリコンが用いられる。

エミッタ電極９は、ｐ形ベース領域２、ｎ^＋＋形エミッタ領域３及び複数の導電部１２と導通する。エミッタ電極９は、ｎ⁻形ベース領域１、ｐ形ベース領域２、ｎ^＋＋形エミッタ領域３、ｎ形バリア領域１３、ｐ^＋形コレクタ領域８、ゲート電極６、導電部１２による構造体の上の、例えば全面に設けられる。

ゲート電極６の上面にはゲート絶縁膜５が設けられる。したがって、エミッタ電極９は、ゲート絶縁膜５を介してゲート電極６の上に設けられ、ゲート電極６とは導通しない。一方、導電部１２の上面にはエミッタ絶縁膜１１は設けられていない。したがって、エミッタ電極９は、導電部１２の上面と接し、導電部１２と導通する。また、エミッタ電極９は、複数の導電部１２の間のｐ形ベース領域２と接する。

コレクタ電極１４は、ｐ^＋コレクタ領域８と導通する。コレクタ電極１４は、ｎ⁻形ベース領域１、ｐ形ベース領域２、ｎ^＋＋形エミッタ領域３、ｎ形バリア領域１３、ｐ^＋形コレクタ領域８、ゲート電極６、導電部１２による構造体の下の、例えば全面に設けられる。

本実施形態に係る半導体装置１１０において、ｎ⁻形ベース領域１、ｐ形ベース領域２、ｎ^＋＋形エミッタ領域３、ｎ形バリア領域１３、ｐ^＋形コレクタ領域８、ｎ^＋形バッファ領域７には、例えば、不純物が導入されたシリコン（ドープトシリコン）が用いられる。

ｎ⁻形ベース領域１の不純物濃度は、例えば、１×１０^１３ｃｍ^−３以上１×１０^１５ｃｍ^−３以下程度である。ｎ形バリア領域１３の不純物濃度は、ｎ⁻形ベース領域１の不純物濃度よりも高い。ｎ形バリア領域１３の不純物濃度は、例えば、１×１０^１７ｃｍ^−３以下程度である。ｎ^＋＋形エミッタ領域３の不純物濃度は、ｎ⁻形ベース領域１の不純物濃度及びｎ形バリア領域１３の不純物濃度よりも高い。ｎ^＋＋形エミッタ領域３の不純物濃度は、例えば、１×１０^１８ｃｍ^−３以上１×１０^２１ｃｍ^−３以下程度である。

ｐ形ベース領域２の不純物濃度は、例えば１×１０^１７ｃｍ^−３以上１×１０^１８ｃｍ^−３以下程度である。ｐ^＋形コレクタ領域８の不純物濃度は、ｐ形ベース領域２の不純物濃度よりも高い。ｐ^＋形コレクタ領域８の不純物濃度は、例えば１×１０^１７ｃｍ^−３以上１×１０^１９ｃｍ^−３以下程度である。

複数のゲート電極６のＸ方向の間隔（中心間距離）は、例えば１μｍ以上２０μｍ以下程度である。ゲート電極６の幅は、例えば０．５μｍ以上２．０μｍ以下程度である。エミッタ電極９の下面９ｂを基準としたゲート電極６の下端６ｂまでの長さは、例えば１μｍ以上６μｍ以下程度である。エミッタ電極９の下面９ｂを基準とした導電部１２の下端１２ｂまでの長さは、例えば１μｍ以上６μｍ以下程度である。

第１ゲート電極５１と、第１導電部１２１とのＸ方向の間隔（中心間距離）は、例えば１μｍ以上６μｍ以下程度である。複数の導電部１２のＸ方向の間隔（中心間距離）は、例えば１μｍ以上６μｍ以下程度である。導電部１２の幅は、例えば０．５μｍ以上２．０μｍ以下程度である。

エミッタ電極９の下面９ｂを基準としたｎ⁻形ベース領域１の下端１ｂまでの長さは、例えば５０μｍ以上５００μｍ以下程度である。エミッタ電極９の下面９ｂを基準としたｐ形ベース領域２の下端２ｂまでの長さは、例えば０．５μｍ以上５．０μｍ以下程度である。エミッタ電極９の下面９ｂを基準としたｎ^＋＋形エミッタ領域３の下端３ｂまでの長さは、例えば２．０μｍ以下程度である。ｎ形バリア領域１３のＺ方向の長さは、例えば０．５μｍ以上６μｍ以下程度である。

ｐ^＋コレクタ領域８の厚さ（Ｚ方向の長さ）は、例えば０．１μｍ以上３．０μｍ以下程度である。ｎ^＋形バッファ領域７の厚さ（Ｚ方向の長さ）は、例えば３０μｍ以下程度である。

次に、本実施形態に係る半導体装置１１０の動作について説明する。
コレクタ電極１４に高電位、エミッタ電極９にコレクタ電極１４の電位よりも低い低電位が印加された状態で、ゲート電極６に閾値以上のゲート電位を印加すると、ｐ^＋形ベース領域２におけるゲート絶縁膜５との界面付近に反転層（チャネル）が形成される。

例えば、エミッタ電極９には接地電位または負電位を印加し、ゲート電極６には正電位を印加する。コレクタ電極１４には、ゲート電極６よりも高い正電位を印加する。これにより、電子がｎ^＋＋形エミッタ領域３からチャネルを介してｐ形ベース領域２に注入され、オン状態になる。

このときさらに、ｐ^＋形コレクタ領域８から正孔がｎ⁻形ベース領域１に注入される。ｎ⁻形ベース領域１に注入された正孔は、ｐ形ベース領域２を通ってｎ^＋＋形エミッタ領域３からエミッタ電極９へ流れる。

半導体装置１１０においては、オン状態のとき、正孔がｐ^＋形コレクタ領域８からｎ⁻形ベース領域１に注入され、伝導度変調が生じてｎ⁻形ベース領域１の抵抗が低減する。

一方、ゲート電極６に閾値よりも低いゲート電位を印加すると、ｐ形ベース領域２におけるゲート絶縁膜５との界面付近にチャネルが形成されず、オフ状態になる。

オフ状態においては、ｎ⁻形ベース領域１で発生した正孔を複数の導電部１２の間のｐ形ベース領域２からエミッタ電極９へと効率良く排出する。これにより、オフ状態の高電界によりｎ⁻形ベース領域１に発生した正孔を効率良く抜き去り、破壊耐量を向上させる。

本実施形態に係る半導体装置１１０では、ｐ形ベース領域２の直下にｎ形バリア領域１３が設けられているため、オン状態においてｎ⁻形ベース領域１のキャリアの蓄積が促進される。これにより、コレクタ−エミッタ間飽和電圧Ｖ_{ＣＥ（ｓａｔ）}が低くなると、ターンオフ損失Ｅ_ｏｆｆが増加するというトレードオフが改善される。また、半導体装置１１０では、第１ゲート電極６１と第２ゲート電極６２との間に、エミッタ電極９と導通する複数の導電部１２が設けられているため、ｐ形ベース領域２の導電部１２側にはチャネルが形成されない。したがって、複数のトレンチの全てにゲート電極６が設けられている場合に比べてチャネル容量が低減し、スイッチング速度の向上が達成される。

（第２の実施形態）
次に、第２の実施形態に係る半導体装置について説明する。
図２は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図２に表したように、本実施形態に係る半導体装置１２０においては、ゲート電極６と導電部１２との間隔と、複数の導電部１２の間隔と、のバランスが半導体装置１１０と相違する。これ以外の構成は半導体装置１１０と同様である。

半導体装置１２０において、複数の導電部１２のＸ方向の間隔Ｗ２は、第１ゲート電極６１と、複数の導電部１２のうち第１ゲート電極６１と隣り合う第１導電部１２１と、のＸ方向の間隔Ｗ１よりも広い。ここで、導電部１２が３つ以上ある場合、複数の導電部１２の間隔のうちの少なくとも１つの間隔が、第１ゲート電極６１と第１導電部１２１との間隔Ｗ１よりも広くなっていればよい。

このような半導体装置１２０では、逆バイアス印加時にゲート電極６よりも導電部１２の近傍の電界が強くなる。これにより、複数の導電部１２の間においてアバランシェ降伏が発生する。このアバランシェ降伏の発生によって、複数の導電部１２の間からエミッタ電極９へ正孔電流を引き抜くことで特異箇所への電流集中が抑制される。半導体装置１２０では、半導体装置１１０と同様なスイッチング速度の向上とともに、遮断耐量の向上が達成される。

（第３の実施形態）
次に、第３の実施形態に係る半導体装置について説明する。
図３は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図３に表したように、本実施形態に係る半導体装置１３０においては、ゲート電極６と導電部１２との間のｎ形バリア領域１３の不純物濃度と、複数の導電部１２の間のｎ形バリア領域１３の不純物濃度と、のバランスが半導体装置１１０と相違する。これ以外の構成は半導体装置１１０と同様である。

半導体装置１３０において、ｎ形バリア領域１３は、複数の導電部１２の間に設けられる第１部分１３１と、第１ゲート電極６１と第１導電部１２１との間に設けられる第２部分１３２と、を有する。そして、第１部分１３１の不純物濃度は、第２部分１３２の不純物濃度よりも高い。ここで、導電部１２が３つ以上ある場合、複数の導電部１２の間のうちの少なくとも１つの間を第１部分１３１とすればよい。

第１部分１３１の不純物濃度は、例えば１×１０^１８ｃｍ^−３以下程度である。第２部分１３２の不純物濃度は、例えば１×１０^１７ｃｍ^−３以下程度である。

このような半導体装置１３０では、逆バイアス印加時にゲート電極６よりも導電部１２の近傍の電界が強くなる。これにより、複数の導電部１２の間においてアバランシェ降伏が発生する。このアバランシェ降伏の発生によって、複数の導電部１２の間からエミッタ電極９へ正孔電流を引き抜くことで特異箇所への電流集中が抑制される。半導体装置１３０では、半導体装置１１０と同様なスイッチング速度の向上とともに、遮断耐量の向上が達成される。

（第４の実施形態）
次に、第４の実施形態に係る半導体装置について説明する。
図４は、第４の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図４に表したように、本実施形態に係る半導体装置１４０においては、ゲート電極６と導電部１２との間のｐ形ベース領域２の不純物濃度と、複数の導電部１２の間のｐ形ベース領域２の不純物濃度と、のバランスが半導体装置１１０と相違する。これ以外の構成は半導体装置１１０と同様である。

半導体装置１４０において、ｐ形ベース領域２は、複数の導電部１２の間に設けられる第３部分２３と、第１ゲート電極６１と第１導電部１２１との間に設けられる第４部分２４と、を有する。そして、第３部分２３の不純物濃度は、第４部分２４の不純物濃度よりも低い。ここで、導電部１２が３つ以上ある場合、複数の導電部１２の間のうちの少なくとも１つの間を第３部分２３とすればよい。

第３部分２３の不純物濃度は、例えば１×１０^１７ｃｍ^−３以下程度である。第４部分２４の不純物濃度は、例えば１×１０^１７ｃｍ^−３以上１×１０^１８ｃｍ^−３以下程度である。

このような半導体装置１４０では、逆バイアス印加時にゲート電極６よりも導電部１２の近傍の電界が強くなる。これにより、複数の導電部１２の間においてアバランシェ降伏が発生する。このアバランシェ降伏の発生によって、複数の導電部１２の間からエミッタ電極９へ正孔電流を引き抜くことで特異箇所への電流集中が抑制される。半導体装置１４０では、半導体装置１１０と同様なスイッチング速度の向上とともに、遮断耐量の向上が達成される。

（第５の実施形態）
次に、第５の実施形態に係る半導体装置について説明する。
図５は、第５の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図５に表したように、本実施形態に係る半導体装置１５０においては、３つ以上の導電部１２が設けられ、これらの導電部１２の長さのバランスに特徴がある。これ以外の構成は半導体装置１１０と同様である。

図５に表した例では、複数の導電部１２は、第１ゲート電極６１と隣り合う第１導電部１２１と、第２ゲート電極６２と隣り合う第３導電部１２３と、第１導電部１２１と第３導電部１２３との間に設けられた第２導電部１２２と、を有する。そして、第２導電部１２２の深さ（Ｚ方向の長さ）Ｗｔ２は、第１導電部１２１の深さ（Ｚ方向の長さ）Ｗｔ１及び第３導電部１２３の深さ（Ｚ方向の長さ）Ｗｔ３よりも深い。

エミッタ電極９の下面９ｂを基準とした場合、ゲート電極６の下端６ｂまでの長さよりも、第２導電部１２２の下端１２２ｂまでの長さのほうが長い。エミッタ電極９の下面９ｂを基準とした第１導電部１２１の下端１２１ｂまでの長さは、ゲート電極６の下端６ｂまでの長さと実質的に等しい。また、エミッタ電極９の下面９ｂを基準とした第３導電部１２３の下端１２３ｂまでの長さは、ゲート電極６の下端６ｂまでの長さと実質的に等しい。

半導体装置１５０では、ゲート電極６と隣り合わない導電部１２（１２２）の深さが、ゲート電極６と隣り合う導電部１２（１２１，１２３）の深さよりも深い。なお、ゲート電極６と隣り合わない導電部１２が複数ある場合には、これらの導電部１２のうち少なくとも１つの深さが、ゲート電極６と隣り合う導電部１２の深さよりも深くなっていればよい。

このような半導体装置１５０では、逆バイアス印加時にゲート電極６よりも導電部１２の近傍の電界が強くなる。これにより、複数の導電部１２の間においてアバランシェ降伏が発生する。このアバランシェ降伏の発生によって、複数の導電部１２の間からエミッタ電極９へ正孔電流を引き抜くことで特異箇所への電流集中が抑制される。半導体装置１５０では、半導体装置１１０と同様なスイッチング速度の向上とともに、遮断耐量の向上が達成される。

（第６の実施形態）
次に、第６の実施形態に係る半導体装置について説明する。
図６は、第６の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図６に表したように、本実施形態に係る半導体装置１６０においては、複数の導電部１２の間における層構造が半導体装置１１０と相違する。これ以外の構成は半導体装置１１０と同様である。

半導体装置１６０において、複数の導電部１２の間におけるｐ形ベース領域２は、ｎ⁻形ベース領域１と接する。すなわち、複数の導電部１２の間におけるｐ形ベース領域２と、ｎ⁻形ベース領域１との間には、ｎ形バリア領域１３が設けられていない。なお、３つ以上の導電部１２が設けられている場合には、複数の導電部１２の間のうち少なくとも１つにおいて、ｐ形ベース領域２がｎ⁻形ベース領域１と接していればよい。

このような半導体装置１６０では、逆バイアス印加直後に残留キャリアが複数の導電部１２の間のｐ形ベース領域２から抜け出るためにゲート電極６よりも導電部１２の近傍の電界が強くなる。これにより、複数の導電部１２の間においてアバランシェ降伏が発生する。このアバランシェ降伏の発生によって、複数の導電部１２の間からエミッタ電極９へ正孔電流を引き抜くことで特異箇所への電流集中が抑制される。半導体装置１６０では、半導体装置１１０と同様なスイッチング速度の向上とともに、遮断耐量の向上が達成される。

（第７の実施形態）
次に、第７の実施形態に係る半導体装置について説明する。
図７は、第７の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図７に表したように、本実施形態に係る半導体装置１７０においては、ゲート電極６と導電部１２との間のｎ形バリア領域１３の深さと、複数の導電部１２の間のｎ形バリア領域１３の深さと、のバランスが半導体装置１１０と相違する。これ以外の構成は半導体装置１１０と同様である。

半導体装置１７０において、ｎ形バリア領域１３は、複数の導電部１２の間に設けられる第１部分１３１と、第１ゲート電極６１と第１導電部１２１との間に設けられる第２部分１３２と、を有する。そして、第１部分１３１の深さ（Ｚ方向の長さ）Ｗｎ１は、第２部分１３２の深さ（Ｚ方向の長さ）Ｗｎ２よりも深い。ここで、導電部１２が３つ以上ある場合、複数の導電部１２の間のうちの少なくとも１つの間を第１部分１３１とすればよい。

第１部分１３１の深さＷｎ１は、例えば６μｍ以下程度である。第２部分１３２の深さＷｎ２は、例えば１μｍ以上５μｍ以下程度である。

このような半導体装置１７０では、逆バイアス印加時にゲート電極６よりも導電部１２の近傍の電界が強くなる。これにより、複数の導電部１２の間においてアバランシェ降伏が発生する。このアバランシェ降伏の発生によって、複数の導電部１２の間からエミッタ電極９へ正孔電流を引き抜くことで特異箇所への電流集中が抑制される。半導体装置１７０では、半導体装置１１０と同様なスイッチング速度の向上とともに、遮断耐量の向上が達成される。

（第８の実施形態）
次に、第８の実施形態に係る半導体装置について説明する。
図８は、第８の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図８に表したように、本実施形態に係る半導体装置１８０においては、ゲート電極６と導電部１２との間のｐ形ベース領域２の深さと、複数の導電部１２の間のｐ形ベース領域２の深さと、のバランスが半導体装置１１０と相違する。これ以外の構成は半導体装置１１０と同様である。

半導体装置１８０において、ｐ形ベース領域２は、複数の導電部１２の間に設けられる第３部分２３と、第１ゲート電極６１と第１導電部１２１との間に設けられる第４部分２４と、を有する。そして、第３部分２３の深さ（Ｚ方向の長さ）Ｗｐ３は、第４部分２４の深さ（Ｚ方向の長さ）Ｗｐ４よりも深い。ここで、導電部１２が３つ以上ある場合、複数の導電部１２の間のうちの少なくとも１つの間を第３部分２３とすればよい。

第３部分２３の深さＷｐ３は、例えば６μｍ以下程度である。第４部分２４の深さＷｐ４は、例えば１μｍ以上５μｍ以下程度である。

このような半導体装置１８０では、逆バイアス印加時にゲート電極６よりも導電部１２の近傍の電界が強くなる。これにより、複数の導電部１２の間においてアバランシェ降伏が発生する。このアバランシェ降伏の発生によって、複数の導電部１２の間からエミッタ電極９へ正孔電流を引き抜くことで特異箇所への電流集中が抑制される。半導体装置１８０では、半導体装置１１０と同様なスイッチング速度の向上とともに、遮断耐量の向上が達成される。

（第９の実施形態）
次に、第９の実施形態に係る半導体装置について説明する。
図９は、第９の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図９に表したように、本実施形態に係る半導体装置２１０においては、第１ゲート電極６１と、第２ゲート電極６２との間に、２つ以上の導電部１２が設けられる。半導体装置２１０では、複数の導電部１２の間にｎ形バリア領域１３が設けられる。一方、ゲート電極６と導電部１２との間には、ｎ形バリア領域１３は設けられない。すなわち、ゲート電極６と導電部１２との間では、ｎ⁻形ベース領域１はｐ形ベース領域２と接する。

図９に表した半導体装置２１０の例では、第１導電部１２１、第２導電部１２２、第３導電部１２３及び第４導電部１２４の４つの導電部１２が設けられている。これにより、４つの導電部１２の間に３つの第１領域Ｒ１が構成される。また、第１ゲート電極６１と、第１導電部１２１との間、及び第２ゲート電極６２と、第４導電部１２４との間には、それぞれ第２領域Ｒ２が構成される。

半導体装置２１０では、この複数の第１領域Ｒ１のそれぞれにおいて、ｎ⁻形ベース領域１とｐ形ベース領域２との間にｎ形バリア領域１３が設けられる。一方、第２領域Ｒ２にはｎ形バリア領域１３は設けられない。第２領域Ｒ２では、ｎ⁻形ベース領域１とｐ形ベース領域２とが互いに接する。

このような半導体装置２１０では、第１領域Ｒ１にｎ形バリア領域１３が設けられ、第２領域Ｒ２にはｎ形バリア領域１３が設けられないことで、逆バイアス印加時にゲート電極６よりも導電部１２の近傍の電界が強くなる。これにより、複数の導電部１２の近傍においてアバランシェ降伏が発生する。このアバランシェ降伏の発生によって、複数の導電部１２の間からエミッタ電極９へ正孔電流を引き抜くことで特異箇所への電流集中が抑制される。半導体装置２１０では、半導体装置１１０と同様なスイッチング速度の向上とともに、遮断耐量の向上が達成される。

（第１０の実施形態）
次に、第１０の実施形態に係る半導体装置について説明する。
図１０は、第１０の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図１０に表したように、本実施形態に係る半導体装置２２０においては、第１ゲート電極６１と、第２ゲート電極６２との間に、３つ以上の導電部１２が設けられる。これにより、複数の導電部１２の間に複数の第１領域Ｒ１が構成される。半導体装置２２０では、複数の第１領域Ｒ１のうち少なくとも１つにｎ形バリア領域１３が設けられる。一方、ゲート電極６と導電部１２との間には、ｎ形バリア領域１３は設けられない。すなわち、ゲート電極６と導電部１２との間では、ｎ⁻形ベース領域１はｐ形ベース領域２と接する。

図１０に表した半導体装置２２０の例では、第１導電部１２１、第２導電部１２２、第３導電部１２３及び第４導電部１２４の４つの導電部１２が設けられている。これにより、４つの導電部１２の間に３つの第１領域Ｒ１が構成される。また、第１ゲート電極６１と、第１導電部１２１との間、及び第２ゲート電極６２と、第４導電部１２４との間には、それぞれ第２領域Ｒ２が構成される。

半導体装置２２０では、この３つの第１領域Ｒ１のうちの１つにおいて、ｎ⁻形ベース領域１とｐ形ベース領域２との間にｎ形バリア領域１３が設けられる。図１０に表した例では、第２導電部１２２と、第３導電部１２３との間の第１領域Ｒ１にｎ形バリア領域１３が設けられる。すなわち、３つの第１領域Ｒ１のうち中央の第１領域Ｒ１にｎ形バリア領域１３が設けられる。

一方、第１導電部１２１と、第２導電部１２２との間、及び第３導電部１２３と、第４導電部１２４との間の第１領域Ｒ１にはｎ形バリア領域１３は設けられていない。また、第２領域Ｒ２にもｎ形バリア領域１３は設けられていない。ｎ形バリア領域１３が設けられていない第１領域Ｒ１及び第２領域Ｒ２では、ｎ⁻形ベース領域１とｐ形ベース領域２とが互いに接する。

このような半導体装置２２０では、複数の第１領域Ｒ１の少なくとも１つにｎ形バリア領域１３が設けられ、それ以外の第１領域Ｒ１及び第２領域Ｒ２にはｎ形バリア領域１３が設けられないため、逆バイアス印加時にゲート電極６よりもｎ形バリア領域１３が設けられた第１領域Ｒ１に隣接する導電部１２の近傍の電界が強くなる。

これにより、ｎ形バリア領域１３が設けられた第１領域Ｒ１に隣接する導電部１２の近傍においてアバランシェ降伏が発生する。このアバランシェ降伏の発生によって、ｎ形バリア領域１３が設けられた第１領域Ｒ１に隣接する複数の導電部１２の間からエミッタ電極９へ正孔電流を引き抜くことで特異箇所への電流集中が抑制される。半導体装置２２０では、半導体装置１１０と同様なスイッチング速度の向上とともに、遮断耐量の向上が達成される。

なお、複数の第１領域Ｒ１が構成される場合、複数の第１領域Ｒ１が構成される範囲の中心に対して対称にｎ形バリア領域１３が設けられることが望ましい。これにより、第１ゲート電極６１及び第２ゲート電極６２のそれぞれから均等に離れた箇所でアバランシェ降伏が発生しやすくなり、遮断耐量の向上が達成される。

また、図１０に表した例では、複数の第１領域Ｒ１のうち１つにｎ形バリア領域１３が設けられた構成を説明したが、２つ以上の第１領域Ｒ１にｎ形バリア領域１３が設けられた構成でもよい。

以上説明したように、実施形態に係る半導体装置によれば、スイッチングの高速化を図ることができる。

なお、上記に各実施形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…ｎ⁻形ベース領域、２…ｐ形ベース領域、３…ｎ^＋＋形エミッタ領域、４…ゲートトレンチ、５…ゲート絶縁膜、６…ゲート電極、７…ｎ形バッファ領域、８…ｐ^＋形コレクタ領域、９…エミッタ電極、１０…エミッタトレンチ、１１…エミッタ絶縁膜、１２…導電部、１３…ｎ形バリア領域、１４…コレクタ電極、２３…第３部分、２４…第４部分、５１…第１ゲート電極、６１…第２ゲート電極、６２…第２ゲート電極、１１０，１２０，１３０，１４０，１５０，１６０，１７０，１８０…半導体装置、１２１…第１導電部、１２２…第２導電部、１２３…第３導電部、１３１…第１部分、１３２…第２部分、Ｒ１…第１領域、Ｒ２…第２領域

Claims (10)

1. 第１導電形の第１半導体領域と、
   前記第１半導体領域の上に設けられ第１方向に互いに離間する複数の制御電極と、
   前記複数の制御電極のうち第１制御電極と、前記第１制御電極と隣り合う第２制御電極と、の間に設けられた複数の導電部と、
   前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
   前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
   前記第１半導体領域と、前記第２半導体領域と、の間に設けられた第１導電形の第４半導体領域と、
   前記第１半導体領域の前記第２半導体領域とは反対側に設けられた第２導電形の第５半導体領域と、
   前記複数の制御電極のそれぞれと、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域及び前記第４半導体領域と、の間に設けられた第１絶縁膜と、
   前記複数の導電部のそれぞれと、前記第１半導体領域、前記第２半導体領域及び前記第４半導体領域と、の間に設けられた第２絶縁膜と、
   前記第２半導体領域、前記第３半導体領域及び前記複数の導電部と導通する第１電極と、
   前記第５半導体領域と導通する第２電極と、
   を備えた半導体装置。
2. 前記複数の導電部の前記第１方向の間隔は、前記第１制御電極と、前記複数の導電部のうち前記第１制御電極と隣り合う第１導電部と、の前記第１方向の間隔よりも広い請求項１記載の半導体装置。
3. 前記第４半導体領域は、
   前記複数の導電部の間に設けられる第１部分と、
   前記第１制御電極と、前記複数の導電部のうちの前記第１制御電極と隣り合う第１導電部と、の間の第２部分と、を有し、
   前記第１部分の不純物濃度は、前記第２部分の不純物濃度よりも高い請求項１または２に記載の半導体装置。
4. 前記第２半導体領域は、
   前記複数の導電部の間に設けられる第３部分と、
   前記第１制御電極と、前記複数の導電部のうちの前記第１制御電極と隣り合う第１導電部と、の間の第４部分と、を有し、
   前記第３部分の不純物濃度は、前記第４部分の不純物濃度よりも低い請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記複数の導電部は、
   前記第１制御電極と隣り合う第１導電部と、
   前記第２制御電極と隣り合う第３導電部と、
   前記第１導電部と、前記第３導電部と、の間に設けられた第２導電部と、を有し、
   前記第２導電部の深さは、前記第１導電部の深さ及び前記第３導電部の深さよりも深い請求項１〜４のいずれか１つに記載の半導体装置。
6. 前記複数の導電部の間において、前記第２半導体領域は、前記第１半導体領域と接する請求項１、２、４のいずれか１つに記載の半導体装置。
7. 前記第４半導体領域は、
   前記複数の導電部の間に設けられる第１部分と、
   前記第１制御電極と、前記複数の導電部のうちの前記第１制御電極と隣り合う第１導電部と、の間の第２部分と、を有し、
   前記第１部分の深さは、前記第２部分の深さよりも深い請求項１〜５のいずれか１つに記載の半導体装置。
8. 前記第２半導体領域は、
   前記複数の導電部の間に設けられる第３部分と、
   前記第１制御電極と、前記複数の導電部のうちの前記第１制御電極と隣り合う第１導電部と、の間の第４部分と、を有し、
   前記第３部分の深さは、前記第４部分の深さよりも深い請求項１〜７のいずれか１つに記載の半導体装置。
9. 前記複数の導電部のうち隣り合う２つの前記導電部の間の領域が複数ある場合、前記第４半導体領域は、前記複数の領域のうち少なくとも１つに設けられた請求項１〜８のいずれか１つに記載の半導体装置。
10. 前記第１制御電極と、前記複数の導電部のうちの前記第１制御電極と隣り合う導電部と、の間、及び前記第２制御電極と、前記複数の導電部のうちの前記第２制御電極と隣り合う導電部と、の間において、前記第１半導体領域は、前記第２半導体領域と接する請求項１〜５、７〜９のいずれか１つに記載の半導体装置。

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