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JP6158058B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
電力変換装置に用いられるインバータ回路等に、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）とを逆並列に接続した構成が適用される場合がある。ＩＧＢＴに逆並列に接続されたＦＷＤは、ＩＧＢＴに逆電流が流れることを防止し、ＩＧＢＴを保護する還流ダイオードとして機能する。
インバータ回路等の小型化のため、ＩＧＢＴとＦＷＤを同一半導体基板に形成した半導体装置、いわゆる逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）が提案されている。逆導通型ＩＧＢＴの動作特性を向上させるためには、同一半導体基板に形成されるＩＧＢＴとＦＷＤそれぞれの動作特性を向上させることが必要となる。
特開２００９−１４１２０２号公報
本発明が解決しようとする課題は、高速化を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、コレクタ電極と、エミッタ電極と、前記コレクト電極と前記エミッタ電極との間に設けられる第１導電型半導体のコレクタ層と、前記コレクタ層と前記エミッタ電極との間に設けられる第２導電型半導体のベース層と、前記ベース層と前記エミッタ電極との間に設けられる第１導電型半導体の第１のボディ層と、前記第１のボディ層と前記エミッタ電極との間に設けられる第２導電型半導体のエミッタ層と、前記第１のボディ層と前記エミッタ電極との間に設けられ、前記第１のボディ層よりも第１導電型不純物濃度の高い第１導電型半導体の第２のボディ層と、ゲート電極と、前記ベース層、前記第１のボディ層、及び、前記エミッタ層と前記ゲート電極との間に設けられるゲート絶縁膜と、を有するトランジスタが繰り返し配置されるトランジスタ領域と、カソード電極と、前記カソード電極との間に前記ベース層を介して設けられるアノード電極と、前記ベース層と前記アノード電極との間に設けられる第１導電型半導体の第１のアノード層と、前記第１のアノード層と前記アノード電極との間に設けられ、前記第１のアノード層よりも第１導電型不純物濃度が高い第１導電型半導体の第２のアノード層と、を有するダイオードが配置されるダイオード領域と、を備え、前記トランジスタ領域の、前記トランジスタの繰り返しピッチと、前記トランジスタの繰り返し方向に垂直な方向の所定の長さとで囲まれる第１の区画内の前記第２のボディ層の第１導電型不純物の不純物量が、前記ダイオード領域の、前記第１の区画と同一サイズの第２の区画内の前記第２のアノード層の第１導電型不純物の不純物量よりも多く、前記アノード電極が、前記第１のアノード層及び前記第２のアノード層に接する。
第１の実施形態の半導体装置の要部の模式図である。 第２の実施形態の半導体装置の要部の模式断面図である。 第３の実施形態の半導体装置の要部の模式断面図である。 第４の実施形態の半導体装置の要部の模式断面図である。 第５の実施形態の半導体装置の要部の模式断面図である。 第６の実施形態の半導体装置の要部の模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、ｎ＋型、ｎ型、ｎ−型との表記は、ｎ＋型、ｎ型、ｎ−型の順でｎ型の不純物濃度が低くなっていることを意味する。また、ｐ＋型、ｐ型、ｐ−型の表記は、ｐ＋型、ｐ型、ｐ−型の順で、ｐ型の不純物濃度が低くなっていることを意味する。
本明細書中、「不純物濃度」とは、半導体の導電性に寄与する不純物元素の実効的な濃度を意味するものとする。例えば、半導体にドナーとなるｎ型不純物元素と、アクセプタとなるｐ型不純物元素が含有されている場合、他方の元素による相殺分を除いた一方の不純物元素の濃度を「不純物濃度」と定義する。また、半導体層または半導体領域の不純物濃度とは、特にことわりのない限り、各半導体層または各半導体領域における最大不純物濃度を意味するものとする。
（第１の実施形態）
本実施形態の半導体装置は、コレクタ電極と、エミッタ電極と、コレクト電極とエミッタ電極との間に設けられる第１導電型半導体のコレクタ層と、コレクタ層とエミッタ電極との間に設けられる第２導電型半導体のベース層と、ベース層とエミッタ電極との間に設けられる第１導電型半導体の第１のボディ層と、第１のボディ層とエミッタ電極との間に設けられる第２導電型半導体のエミッタ層と、第１のボディ層とエミッタ電極との間に設けられ、第１のボディ層よりも第１導電型不純物濃度の高い第１導電型半導体の第２のボディ層と、ゲート電極と、ベース層、第１のボディ層、及び、エミッタ層とゲート電極との間に設けられるゲート絶縁膜と、を有するトランジスタが繰り返し配置されるトランジスタ領域を備える。さらに、カソード電極と、カソード電極との間にベース層を介して設けられるアノード電極と、ベース層とアノード電極との間に設けられる第１導電型半導体の第１のアノード層と、第１のアノード層とアノード電極との間に設けられ、第１のアノード層よりも第１導電型不純物濃度が高い第１導電型半導体の第２のアノード層と、を有するダイオードが配置されるダイオード領域と、を備える。そして、トランジスタ領域の、トランジスタの繰り返しピッチと、繰り返し方向に垂直な方向の所定の長さで囲まれる第１の区画内の第２のボディ層の第１導電型不純物の不純物量が、ダイオード領域の、第１の区画と同一サイズの第２の区画内の第２のアノード層の第１導電型不純物の不純物量よりも多い。
図１は、本実施形態の半導体装置の要部の模式図である。図１（ａ）が要部の模式断面図、図１（ｂ）が要部の模式平面図である。図１（ａ）は図１（ｂ）のＡＡ断面である。図１（ｂ）には、図１（ａ）に図示するエミッタ電極、アノード電極が表示されていない。
本実施形態の半導体装置は、同一半導体基板上に、ＩＧＢＴとＦＷＤが形成された逆導通型ＩＧＢＴである。以下、第１導電型がｐ型、第２導電型がｎ型である場合を例に説明する。
図１（ａ）、図１（ｂ）に示すように、本実施形態の逆導通型ＩＧＢＴは、ＩＧＢＴがＸ方向に繰り返し配置されるＩＧＢＴ領域（トランジスタ領域）と、ＦＷＤがＸ方向に繰り返し配置されるＦＷＤ領域（ダイオード領域）とを、同一半導体基板上に備えている。
図１（ａ）、図１（ｂ）中、破線の矩形αで表される領域が、ＩＧＢＴ（トランジスタ）の繰り返し単位である。また、図１（ａ）、図１（ｂ）中、破線の矩形βで表される領域が、ＦＷＤ（ダイオード）の繰り返し単位である。
ここでは、ＩＧＢＴと、ＦＷＤとが、同一の繰り返し単位で、同一方向に同一の繰り返しピッチで配置される場合を例示している。しかしながら、ＩＧＢＴと、ＦＷＤは必ずしも同一の繰り返し単位である必要はない。また、繰り返し方向、繰り返しピッチも必ずしも同一である必要はない。また、例えば、ＦＷＤは繰り返しのない単一のダイオードであってもかまわない。
本実施形態のＩＧＢＴは、コレクタ電極１０、ｐ＋型のコレクタ層１２、ｎ型のバッファ層１４、ｎ−型のベース層１６、ｐ型の第１のボディ層１８、エミッタ電極２０が、この順で積層される層構造を備える。第１のボディ層１８と、エミッタ電極２０との間には、ｎ＋型のエミッタ層２２とｐ＋型の第２のボディ層２４を備えている。
また、本実施形態のＩＧＢＴは、ｎ−型のベース層１６、ｐ型の第１のボディ層１８、及び、ｎ＋型のエミッタ層２２との間にゲート絶縁膜２６を間に介してゲート電極２８が設けられる。ゲート電極２８は、トレンチ３０内に形成される。
トレンチ３０は、エミッタ電極２０からコレクタ電極１０に向けて伸長し、一端がエミッタ層２２、他端がベース層１６に在る。トレンチ３０は、図１（ａ）に示すように、半導体基板内をＺ方向に伸長する。
本実施形態のＩＧＢＴは、ゲート電極がトレンチ内に設けられる構造の、いわゆるトレンチＩＧＢＴである。ｎ−型のベース層１６、ｐ型の第１のボディ層１８、ｎ＋型のエミッタ層２２、ゲート絶縁膜２６およびゲート電極２８で、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造が形成される。
本実施形態のＦＷＤは、カソード電極１０、ｎ＋型のカソード層３２、ｎ型のバッファ層１４、ｎ−型のベース層１６、ｐ型の第１のアノード層３４、アノード電極２０が、この順で積層される層構造を備える。第１のアノード層３４と、アノード電極２０との間には、ｐ＋型の第２のアノード層３６を備えている。
また、ＦＷＤ領域には、トレンチ３０内に絶縁膜３７を介してトレンチ電極３８が設けられる。トレンチ３０内に設けられる構造は、ＩＧＢＴ領域と同様である。トレンチ電極３８は、例えば、アノード電極２０と同電位に固定される。
本実施形態では、ＩＧＢＴのコレクタ電極１０とＦＷＤのカソード電極１０が共通化されている。また、ＩＧＢＴのエミッタ電極２０とＦＷＤのアノード電極２０とが共通化されている。
本実施形態のＦＷＤは、ＰｉＮダイオードである。
ＩＧＢＴ領域とＦＷＤ領域が設けられる半導体基板は、例えば、（１００）面を主面とする単結晶シリコン基板である。
ｐ＋型のコレクタ層１２、ｎ型のバッファ層１４、ｎ−型のベース層１６、ｐ型の第１のボディ層１８、ｎ＋型のエミッタ層２２、ｐ＋型の第２のボディ層２４、ｎ＋型のカソード層３２、ｐ型の第１のアノード層３４、ｐ＋型の第２のアノード層３６は、ｐ型不純物又はｎ型不純物を含む半導体である。半導体は、例えば、単結晶シリコン（Ｓｉ）である。そして、ｐ型不純物は、例えば、Ｂ（ボロン）であり、ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。
ＩＧＢＴを構成するコレクタ電極１０は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる金属である。
コレクタ電極１０上に、ｐ＋型のコレクタ層１２が設けられる。コレクタ電極１０とｐ＋型のコレクタ層１２のコンタクトは、オーミックコンタクトであることが望ましい。ｐ＋型のコレクタ層１２のｐ型不純物濃度は、例えば、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
ｐ＋型のコレクタ層１２上に、ｎ型のバッファ層１４が設けられる。ｎ型のバッファ層１４のｎ型不純物濃度は、ｎ−型のベース層１６のｎ型不純物濃度よりも高い。ＩＧＢＴのオン動作時に、ｎ型のバッファ層１４は、コレクタ電極１０から注入される正孔の量を抑制する機能を備える。また、ＩＧＢＴのオフ動作時に、空乏層の伸びを抑制する機能を備える。ｎ型のバッファ層１４のｎ型不純物濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下である。
ｎ型のバッファ層１４上に、ｎ−型のベース層１６が設けられる。ｎ−型のベース層１６は、ＩＧＢＴのドリフト層として機能する。ｎ−型のベース層１６のｎ型不純物濃度は、例えば、１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０１５ａｔｏｍｓ／ｃｍ３以下である。
ｎ−型のベース層１６上に、ｐ型の第１のボディ層１８が設けられる。ｐ型の第１のボディ層１８は、ＩＧＢＴのチャネル領域として機能する。また、オフ動作時に耐圧を保持する機能を備える。したがって、ｐ型の第１のボディ層１８は、主に、ＩＧＢＴの閾値制御および耐圧維持の観点から最適化される。ｐ型の第１のボディ層１８のｐ型不純物濃度は、例えば、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下である。
ｐ型の第１のボディ層１８とエミッタ電極２０との間に、ｎ＋型のエミッタ層２２が設けられる。ｎ＋型のエミッタ層２２は、ｐ型の第１のボディ層１８に接して設けられる。
ｎ＋型のエミッタ層２２のｎ型不純物濃度は、例えば、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
ｐ型の第１のボディ層１８とエミッタ電極２０との間に、ｐ＋型の第２のボディ層２４が設けられる。ｐ＋型の第２のボディ層２４は正孔引抜用の不純物層として機能する。ｐ＋型の第２のボディ層２４は、ｐ型の第１のボディ層１８よりもｐ型不純物濃度が高い。ｐ＋型の第２のボディ層２４のｐ型不純物濃度は、例えば、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
ｐ＋型の第２のボディ層２４は、ｐ型の第１のボディ層１８に接して設けられる。ｐ＋型の第２のボディ層２４とｐ型の第１のボディ層１８との境界は、例えば、ｐ型不純物の濃度プロファイルの傾きが、ｐ＋型の第２のボディ層２４とｐ型の第１のボディ層１８との間で最も急峻になる位置で定義する。
高濃度のｐ＋型の第２のボディ層２４を設けることにより、オン動作時にボディ層を流れる正孔電流でボディ層とｎ＋型のエミッタ層２２との間の障壁が低下し、このｐｎ接合が順バイアスとなることを抑制する。これにより、ＩＧＢＴがラッチアップが生じることを防ぐことが可能となる。
ラッチアップ抑制効果を向上させる観点から、ｐ＋型の第２のボディ層２４とｐ型の第１のボディ層１８との境界は、図１（ａ）に示すようにｎ＋型のエミッタ層２２の底部にもぐり込んでいることが望ましい。いいかえれば、ｐ型の第１のボディ層１８の深さが、ｎ＋型のエミッタ層２２よりも深く、ｐ＋型の第２のボディ層２４とｐ型の第１のボディ層１８との境界が、半導体基板表面におけるｐ＋型の第２のボディ層２４とｎ＋型のエミッタ層２２との境界よりもトレンチ３０側にあることが望ましい。
また、ｐ＋型の第２のボディ層２４は、エミッタ電極２０のコンタクト抵抗を低減する。これにより、ＩＧＢＴのオン電圧が低減される。
トレンチ３０内に、ｎ−型のベース層１６、ｐ型の第１のボディ層１８、及び、ｎ＋型のエミッタ層２２に接して設けられるゲート絶縁膜２６は、例えば、シリコン酸化膜である。ゲート絶縁膜２６には、シリコン窒化膜、シリコン酸窒化膜等、その他の絶縁材料を適用することも可能である。また、ゲート絶縁膜２６には、異なる２種以上の絶縁材料の積層膜を適用することも可能である。
トレンチ３０内に、ゲート絶縁膜２６に接して設けられるゲート電極２８は、例えば、ｎ型不純物を含む多結晶シリコンである。ゲート電極２８には、多結晶シリコン以外の導電性材料を適用することも可能である。
ｎ＋型のエミッタ層２２とｐ＋型の第２のボディ層２４の上に、エミッタ電極２０が設けられる。エミッタ電極２０は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる金属である。エミッタ電極２０と、ｎ＋型のエミッタ層２２及びｐ＋型の第２のボディ層２４とのコンタクトは、オーミックコンタクトであることが望ましい。
ＦＷＤを構成するカソード電極１０は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる金属である。
カソード電極１０上に、ｎ＋型のカソード層３２が設けられる。カソード電極１０とｎ＋型のカソード層３２のコンタクトは、オーミックコンタクトであることが望ましい。ｎ＋型のカソード層３２のｎ型不純物濃度は、例えば、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
ｎ＋型のカソード層３２上に、ｎ型のバッファ層１４が設けられる。ｎ型のバッファ層１４のｎ型不純物濃度は、ｎ−型のベース層１６のｎ型不純物濃度よりも高い。ｎ型のバッファ層１４は、ＦＷＤのオフ動作時に空乏層の伸びを抑制する機能を備える。ｎ型のバッファ層１４のｎ型不純物濃度は、例えば、１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下である。
ｎ型のバッファ層１４上に、ｎ−型のベース層１６が設けられる。ｎ−型のベース層１６は、ＦＷＤのドリフト層として機能する。ｎ−型のベース層１６のｎ型不純物濃度は、例えば、１×１０１４ａｔｏｍｓ／ｃｍ３以上１×１０１５ａｔｏｍｓ／ｃｍ３以下である。
ｎ−型のベース層１６上に、ｐ型の第１のアノード層３４が設けられる。ｐ型の第１のアノード層３４は、ＦＷＤのオフ動作時に耐圧を維持する機能を備える。ｐ型の第１のアノード層３４には、ＩＧＢＴ領域のｐ型の第１のボディ層１８と同一または異なる不純物プロファイルのいずれも適用することが可能である。ｐ型の第１のアノード層３４のｐ型不純物濃度は、例えば、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下である。
ｐ型の第１のアノード層３４とアノード電極２０との間に、ｐ＋型の第２のアノード層３６が設けられる。ｐ＋型の第２のアノード層３６は正孔注入用の不純物層として機能する。ｐ＋型の第２のアノード層３６は、ｐ型の第１のアノード層３４よりもｐ型不純物濃度が高い。ｐ＋型の第２のアノード層３６のｐ型不純物濃度は、例えば、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
ｐ＋型の第２のアノード層３６は、ｐ型の第１のアノード層３４に接して設けられる。ｐ＋型の第２のアノード層３６とｐ型の第１のアノード層３４との境界は、例えば、ｐ型不純物の濃度プロファイルの傾きが、ｐ＋型の第２のアノード層３６とｐ型の第１のアノード層３４との間で最も急峻になる位置で定義する。
ｐ＋型の第２のアノード層３６は、アノード電極２０のコンタクト抵抗を低減する。これにより、ＦＷＤの順方向電流を増加させることが可能となる。
ｐ型の第１のアノード層３４とｐ＋型の第２のアノード層３６の上に、アノード電極２０が設けられる。アノード電極２０は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる金属である。アノード電極２０と、ｐ＋型の第２のアノード層３６とのコンタクトは、オーミックコンタクトであることが望ましい。アノード電極２０と、ｐ型の第１のアノード層３４とのコンタクトは、例えばショットキーコンタクトである。
本実施形態の逆導電型ＩＧＢＴでは、ＩＧＢＴ領域（トランジスタ領域）の、ＩＧＢＴ（トランジスタ）の繰り返しピッチと、ＩＧＢＴ（トランジスタ）の繰り返し方向に垂直な所定の長さ（図中Ｗ）とで囲まれる第１の区画内（図中Ｐ）のｐ＋型の第２のボディ層２４のｐ型不純物の不純物量が、ＦＷＤ領域（ダイオード領域）の、上記第１の区画と同一サイズの第２の区画（図中Ｑ）内のｐ＋型の第２のアノード層３６のｐ型不純物の不純物量よりも多い。
ここで、第１の区画内（図中Ｐ）のｐ＋型の第２のボディ層２４のｐ型不純物の不純物量とは、第１の区画内（図中Ｐ）に存在するすべてのｐ＋型の第２のボディ層２４に含まれるｐ型不純物の総量である。ただし、同一のｐ＋型の第２のボディ層２４に含まれるｎ型不純物の量は相殺するものとする。
同様に、第２の区画（図中Ｑ）内のｐ＋型の第２のアノード層３６のｐ型不純物の不純物量とは、第２の区画内（図中Ｑ）に存在するすべてのｐ＋型の第２のアノード層３６に含まれるｐ型不純物の総量である。ただし、同一のｐ＋型の第２のアノード層３６に含まれるｎ型不純物の量は相殺するものとする。
ＩＧＢＴのｐ＋型の第２のボディ層２４の形状および不純物濃度は、主に、ラッチアップ抑制とエミッタ電極２０のコンタクト抵抗の低減との観点から最適化される。ラッチアップ抑制の観点からは、深さ方向までｐ型不純物濃度を高くし低抵抗化することが望まれる。さらに、ＩＧＢＴの閾値に影響を与えない程度に、ｎ＋型のエミッタ層２２の底部までもぐりこませて低抵抗化することが望まれる。したがって、ｐ＋型の第２のボディ層２４の幅を広く、かつ、深くし、全体的にｐ型不純物濃度を高濃度とすることが望ましい。そして、コンタクト抵抗低減の観点からは、ｐ型不純物濃度が、特に、エミッタ電極２０との界面で高濃度であることが望ましい。
一方、ＦＷＤのｐ＋型の第２のアノード層３６は、主に、ＦＷＤの高速化のための正孔注入量の抑制と、アノード電極２０のコンタクト抵抗の低減との観点から最適化される。正孔注入量の抑制の観点からは、一定程度のｐ型不純物濃度を維持しつつ、ｐ＋型の第２のアノード層３６の幅や深さを抑制することが望ましい。ｐ＋型の第２のアノード層３６からの正孔注入量は、ｐ＋型の第２のアノード層３６中のｐ型不純物量が多ければ多くなり、少なければ少なくなる。アノード電極２０のコンタクト抵抗の低減の観点からは、ｐ型不純物濃度が、特に、アノード電極２０との界面で高濃度であることが望ましい。
上述のように、ＩＧＢＴのｐ＋型の第２のボディ層２４と、ＦＷＤのｐ＋型の第２のアノード層３６の形状および不純物濃度は、異なる観点から最適化される。定性的には、ＩＧＢＴのｐ＋型の第２のボディ層２４は、特にラッチアップ抑制の観点からｐ型不純物量を多くし、広い領域を低抵抗化することが望ましい。一方、ＦＷＤのｐ＋型の第２のアノード層３６は、特に正孔の注入量を抑制してスイッチング速度を向上させる観点から、ｐ型不純物量を制限することが望ましい。
したがって、ＩＧＢＴ領域の、ＩＧＢＴの繰り返しピッチと、ＩＧＢＴの繰り返し方向に垂直な方向（Ｙ方向）の所定の長さ（図中Ｗ）とで囲まれる第１の区画内（図中Ｐ）のｐ＋型の第２のボディ層２４のｐ型不純物の不純物量を、ＦＷＤ領域の、上記第１の区画と同一サイズの第２の区画（図中Ｑ）内のｐ＋型の第２のアノード層３６のｐ型不純物の不純物量よりも多くすることで、ＩＧＢＴの特性、および、ＦＷＤの特性の両者を最適化することが可能となる。すなわち、ＸＹ平面上で同一の大きさの区画内に含まれるｐ＋型の第２のボディ層２４のｐ型不純物の総量をＮＩＧＢＴ、ｐ＋型の第２のアノード層３６のｐ型不純物の総量をＮＦＷＤとした場合に、ＮＩＧＢＴ＞ＮＦＷＤの関係を充足することにより、ＩＧＢＴの特性、および、ＦＷＤの特性の両者を最適化することが可能となる。
なお、ＩＧＢＴの繰り返し方向に垂直な方向（Ｙ方向）の所定の長さ（図中Ｗ）は、区画Ｐ、Ｑの大きさが、ＩＧＢＴ領域の平均的なｐ＋型の第２のボディ層２４の分布、および、ＦＷＤ領域のｐ＋型の第２のアノード層３６の平均的な分布を反映する大きさであれば、特に限定されるものではない。例えば、ＩＧＢＴの繰り返しピッチ以上の長さとすることが可能である。
図１（ａ）に示すように、アノード電極２０が、ｐ型の第１のアノード層３４及びｐ＋型の第２のアノード層３６の双方に接することが望ましい。この構成により、ＦＷＤのオン動作時には、主にｐ＋型の第２のアノード層３６から正孔が注入されることになる。したがって、ｐ＋型の第２のアノード層３６のみがアノード電極２０と接する場合と比較して、正孔の注入量が抑制される。よって、ＦＷＤがより高速化する。
また、図１（ａ）に示すように、ｐ＋型の第２のボディ層２４の深さが、ｐ＋型の第２のアノード層３６の深さよりも深いことが望ましい。ここで、「深さ」とはそれぞれの不純物層のＺ方向の長さである。この構成により、ＩＧＢＴのラッチアップ抑制効果が向上するとともに、正孔注入量低減によりＦＷＤが高速化する。
また、図１（ａ）に示すように、個々のｐ＋型の第２のボディ層２４の幅が、個々のｐ＋型の第２のアノード層３６の幅よりも広いことが望ましい。ここで、「幅」とは、半導体基板表面のＸＹ平面におけるそれぞれの不純物層の最小長さである。この構成により、ＩＧＢＴのラッチアップ抑制効果が向上するとともに、正孔注入量低減によりＦＷＤが高速化する。
また、図１（ａ）に示すように、区画Ｐ内のｐ＋型の第２のボディ層２４の幅の総和が、区画Ｑ内のｐ＋型の第２のアノード層３６の幅の総和よりも広いことが望ましい。この構成により、ＩＧＢＴのラッチアップ抑制効果が向上するとともに、正孔注入量低減によりＦＷＤが高速化する。
本実施形態の半導体装置によれば、ＩＧＢＴのラッチアップの抑制、および、ＦＷＤのスイッチング速度向上による高速化を両立し、逆導通型ＩＧＢＴの動作特性を向上させることが可能となる。
（第２の実施形態）
本実施形態の半導体装置は、ダイオードのカソード層が、複数の領域に分割され、分割されたカソード層の間に、第１導電型のキャリア制御層を備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については一部記述を省略する。
図２は、本実施形態の半導体装置の要部の模式断面図である。本実施形態の半導体装置は、図２に示すように、ＦＷＤ領域のｎ＋型のカソード層３２が複数の領域に分割され、分割されたｎ＋型のカソード層３２の間に、ｐ＋型のキャリア制御層４０が設けられている。ｐ＋型のキャリア制御層４０は、ｎ＋型のカソード層３２と共に、カソード電極１０とｎ型のバッファ層１４との間に挟まれる。
ｐ＋型のキャリア制御層４０のｐ型不純物濃度は、例えば、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
ＦＷＤのオン動作時には、ｐ＋型のキャリア制御層４０がｎ＋型のカソード層３２の間に介在することにより、正孔がｐ＋型のキャリア制御層４０を流れてカソード電極１０へ抜ける。このため、カソード電極１０からｎ−型のベース層１６に注入される電子の量が抑制される。したがって、ＦＷＤのスイッチング速度向上によるさらなる高速化が実現できる。
（第３の実施形態）
本実施形態の半導体装置は、ダイオード領域のベース層と第１のアノード層との間に、ベース層よりも第２導電型不純物濃度の高い第２導電型半導体のバリア層を、さらに有すること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については一部記述を省略する。
図３は、本実施形態の半導体装置の要部の模式断面図である。本実施形態の半導体装置は、図３に示すように、ＦＷＤのｎ−型のベース層１６とｐ型の第１のアノード層３４の間に、ｎ−型のベース層１６よりもｎ型不純物濃度の高いｎ型のバリア層４２が設けられている。ｎ型のバリア層４２は、ＩＧＢＴのｎ−型のベース層１６とｐ型の第１のボディ層１８の間にも設けられる。
ｎ型のバリア層４２のｎ不純物濃度は、例えば、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１７ａｔｏｍｓ／ｃｍ３以下である。
ＩＧＢＴのオン動作時には、ｎ型のバリア層４２が正孔の排出を抑制するため、オン電圧を低下させることが可能となる。また、ＦＷＤのオン動作時には、ｎ型のバリア層４２がｎ−型のベース層１６への正孔の注入を抑制するため、スイッチング速度が向上し高速化を図ることが可能となる。
特に、ＦＷＤにｐ型不純物濃度の高いｐ＋型の第２のアノード層３６が設けられる構造では、ｐ型の第１のアノード層３４からｎ−型のベース層１６への正孔の注入は抑制される。一方、ｐ＋型の第２のアノード層３６からの正孔注入は確保できる。したがって、正孔注入量の最適化を図ることが容易になる。
なお、ＦＷＤ領域のみｎ型のバリア層４２を設け、ＩＧＢＴ領域では省略する構成とすることも可能である。
（第４の実施形態）
本実施形態の半導体装置は、ダイオード領域の第１のアノード層とアノード電極との間に、第２導電型のキャリア制御層を備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については一部記述を省略する。
図４は、本実施形態の半導体装置の要部の模式断面図である。本実施形態の半導体装置は、図４に示すように、ＦＷＤのｐ型の第１のアノード層３４とアノード電極２０との間に、ｎ＋型のキャリア制御層４４が設けられている。ｎ＋型のキャリア制御層４４は、隣接する２個のｐ＋型の第２のアノード層３６の間に挟まれて設けられる。ｎ＋型のキャリア制御層４４とアノード電極２０とは接触している。
ｎ＋型のキャリ制御層４４のｎ不純物濃度は、例えば、１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
ＦＷＤのオン動作時には、ｐ型の第１のアノード層３４とアノード電極２０との間に、ｎ型のキャリア制御層４４が設けられることで、電子のアノード電極２０への排出が促進される。したがって、スイッチング速度が向上し高速化を図ることが可能となる。
（第５の実施形態）
本実施形態の半導体装置は、ＦＷＤ領域にトレンチ構造を備えないこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については一部記述を省略する。
図５は、本実施形態の半導体装置の要部の模式断面図である。本実施形態の逆導電型ＩＧＢＴは、図５に示すように、ＦＷＤ領域にトレンチ構造を備えない。
本実施形態の半導体装置によっても、第１の実施形態同様、ＩＧＢＴのラッチアップの抑制、および、ＦＷＤのスイッチング速度向上による高速化を両立し、動作特性を向上させることが可能となる。
（第６の実施形態）
本実施形態の半導体装置は、ＩＧＢＴがトレンチＩＧＢＴではないこと、ＦＷＤ領域にトレンチ構造を備えないこと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については一部記述を省略する。
図６は、本実施形態の半導体装置の要部の模式断面図である。
本実施形態のＩＧＢＴは、いわゆるプレーナ型のＩＧＢＴである。図６に示すように、トレンチ内ではなく、半導体基板表面にゲート絶縁膜２６およびゲート電極２８が設けられる。さらに、ゲート電極２８とエミッタ電極２０との間には、層間絶縁膜４６が設けられる。また、ＦＷＤ領域にトレンチ構造を備えない。
図６中、破線の矩形γで表される領域が、ＩＧＢＴ（トランジスタ）の繰り返し単位である。
本実施形態の半導体装置によっても、第１の実施形態同様、ＩＧＢＴのラッチアップの抑制、および、ＦＷＤのスイッチング速度向上による高速化を両立し、動作特性を向上させることが可能となる。
以上、実施形態では、第１導電型がｐ型、第２導電型がｎ型の場合を例に説明したが、第１導電型がｎ型、第２導電型がｐ型の構成とすることも可能である。
また、実施形態では、半導体基板および半導体として、シリコン（Ｓｉ）を例に説明したが、シリコン（Ｓｉ）以外にも、炭化珪素（ＳｉＣ）、ＧａＮ系半導体等を適用することも可能である。
また、実施形態では、ＩＧＢＴのコレクタ電極とＦＷＤのカソード電極、ＩＧＢＴのエミッタ電極とＦＷＤのアノード電極とが物理的に共通化されている場合を例に説明したが、それぞれが物理的に独立して設けられる構成とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ コレクタ電極、カソード電極
１２ ｐ＋型のコレクタ層
１４ ｎ型のバッファ層
１６ ｎ−型のベース層
１８ ｐ型の第１のボディ層
２０ エミッタ電極、アノード電極
２２ ｎ＋型のエミッタ層
２４ ｐ＋型の第２のボディ層
２６ ゲート絶縁膜
２８ ゲート電極
３０ トレンチ
３２ ｎ＋型のカソード層
３４ ｐ型の第１のアノード層
３６ ｐ＋型の第２のアノード層
３７ 絶縁膜
３８ トレンチ電極
４０ ｐ＋型のキャリア制御層
４２ バリア層
４４ ｎ＋型のキャリア制御層４４

Claims (5)

  1. コレクタ電極と、
    エミッタ電極と、
    前記コレクタ電極と前記エミッタ電極との間に設けられる第１導電型半導体のコレクタ層と、
    前記コレクタ層と前記エミッタ電極との間に設けられる第２導電型半導体のベース層と、
    前記ベース層と前記エミッタ電極との間に設けられる第１導電型半導体の第１のボディ層と、
    前記第１のボディ層と前記エミッタ電極との間に設けられる第２導電型半導体のエミッタ層と、
    前記第１のボディ層と前記エミッタ電極との間に設けられ、前記第１のボディ層よりも第１導電型不純物濃度の高い第１導電型半導体の第２のボディ層と、
    ゲート電極と、
    前記ベース層、前記第１のボディ層、及び、前記エミッタ層と前記ゲート電極との間に設けられるゲート絶縁膜と、
    を有するトランジスタが繰り返し配置されるトランジスタ領域と、
    カソード電極と、
    前記カソード電極との間に前記ベース層を介して設けられるアノード電極と、
    前記ベース層と前記アノード電極との間に設けられる第１導電型半導体の第１のアノード層と、
    前記第１のアノード層と前記アノード電極との間に設けられ、前記第１のアノード層よりも第１導電型不純物濃度が高い第１導電型半導体の第２のアノード層と、
    を有するダイオードが配置されるダイオード領域と、を備え、
    前記トランジスタ領域の、前記トランジスタの繰り返しピッチと、前記トランジスタの繰り返し方向に垂直な方向の所定の長さとで囲まれる第１の区画内の前記第２のボディ層の第１導電型不純物の不純物量が、前記ダイオード領域の、前記第１の区画と同一サイズの第２の区画内の前記第２のアノード層の第１導電型不純物の不純物量よりも多く、
    前記アノード電極が、前記第１のアノード層及び前記第２のアノード層に接することを特徴とする半導体装置。
  2. 前記ゲート電極が、前記エミッタ電極から前記コレクタ電極に向けて伸長し、一端が前記エミッタ層、他端が前記ベース層に在るトレンチ内に形成されることを特徴とする請求項１記載の半導体装置。
  3. 前記第２のボディ層の深さが、前記第２のアノード層の深さよりも深いことを特徴とする請求項１又は請求項２記載の半導体装置。
  4. 前記ダイオード領域の前記ベース層と前記第１のアノード層との間に、前記ベース層よりも第２導電型不純物濃度の高い第２導電型半導体のバリア層を、さらに有することを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. コレクタ電極と、
    エミッタ電極と、
    前記コレクタ電極と前記エミッタ電極との間に設けられる第１導電型半導体のコレクタ層と、
    前記コレクタ層と前記エミッタ電極との間に設けられる第２導電型半導体のベース層と、
    前記ベース層と前記エミッタ電極との間に設けられる第１導電型半導体の第１のボディ層と、
    前記第１のボディ層と前記エミッタ電極との間に設けられる第２導電型半導体のエミッタ層と、
    前記第１のボディ層と前記エミッタ電極との間に設けられ、前記第１のボディ層よりも第１導電型不純物濃度の高い第１導電型半導体の第２のボディ層と、
    ゲート電極と、
    前記ベース層、前記第１のボディ層、及び、前記エミッタ層と前記ゲート電極との間に設けられるゲート絶縁膜と、
    を有するトランジスタが繰り返し配置されるトランジスタ領域と、
    カソード電極と、
    前記カソード電極との間に前記ベース層を介して設けられるアノード電極と、
    前記ベース層と前記アノード電極との間に設けられる第１導電型半導体の第１のアノード層と、
    前記第１のアノード層と前記アノード電極との間に設けられ、前記第１のアノード層よりも第１導電型不純物濃度が高い第１導電型半導体の第２のアノード層と、
    を有するダイオードが配置されるダイオード領域と、を備え、
    前記トランジスタ領域の、前記トランジスタの繰り返しピッチと、前記トランジスタの繰り返し方向に垂直な方向の所定の長さとで囲まれる第１の区画内の前記第２のボディ層の第１導電型不純物の不純物量が、前記ダイオード領域の、前記第１の区画と同一サイズの第２の区画内の前記第２のアノード層の第１導電型不純物の不純物量よりも多く、
    前記ダイオード領域の前記ベース層と前記第１のアノード層との間に、前記ベース層よりも第２導電型不純物濃度の高い第２導電型半導体のバリア層を、さらに有することを特徴とする半導体装置。
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