[go: up one dir, main page]

JP2015162610A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015162610A
JP2015162610A JP2014037565A JP2014037565A JP2015162610A JP 2015162610 A JP2015162610 A JP 2015162610A JP 2014037565 A JP2014037565 A JP 2014037565A JP 2014037565 A JP2014037565 A JP 2014037565A JP 2015162610 A JP2015162610 A JP 2015162610A
Authority
JP
Japan
Prior art keywords
semiconductor layer
semiconductor
layer
region
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014037565A
Other languages
English (en)
Inventor
周次 鎌田
Shuji Kamata
周次 鎌田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014037565A priority Critical patent/JP2015162610A/ja
Priority to KR1020140089153A priority patent/KR20150101895A/ko
Priority to TW103124291A priority patent/TW201533901A/zh
Priority to US14/471,804 priority patent/US9111990B1/en
Priority to CN201410452729.2A priority patent/CN104882474A/zh
Publication of JP2015162610A publication Critical patent/JP2015162610A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

【課題】破壊耐量の向上を可能とする半導体装置を提供する。
【解決手段】実施形態の半導体装置は、半導体基板と、半導体基板表面に設けられ、第１の方向に延伸し、ゲート絶縁膜を介してゲート層で囲まれ、複数の第１導電型の第１の半導体層と、第１の半導体層の間に位置する複数の第１導電型の第２の半導体層と、第１の半導体層の第１の方向の端部に配置され、ゲート絶縁膜を介してゲート層で囲まれる第１導電型の第３の半導体層と、第２の半導体層に設けられる第２導電型の第４の半導体層と、半導体基板裏面に設けられる第１導電型の第６の半導体層と、第６の半導体層と第１、第２及び第３の半導体層との間に設けられる第２導電型の第７の半導体層と、第４の半導体層と第５の半導体層に電気的に接続されるエミッタ電極と、第６の半導体層に電気的に接続されるコレクタ電極と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
電力用の半導体装置の一例として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）がある。ＩＧＢＴにおいては、コレクタ電極とエミッタ電極との間のオン抵抗を低減するため、ｎ型のドリフト層からの正孔の排出を抑制する方法がある。この方法では、ｎ型のドリフト層からエミッタ電極に排出される正孔を抑制することで、相対的に電子の注入量を増大させ、ＩＧＢＴのオン抵抗を低減する。例えば、ｐ型のベース層の間にトレンチゲート電極に挟まれ電気的に絶縁されたｐ型層（ダミー領域）を設ける構造、いわゆるトレンチＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案されている。
トレンチＩＥＧＴでは、ターンオフ時にダミー領域に蓄積される過剰な正孔が排出される。しかし、素子領域の端部では効率的な正孔排出が出来ない場合がある。この場合、素子領域端部で電流が集中し、過大な電流が流れて素子が破壊に至る恐れがある。
特開２００９−４３７８２号公報
本発明が解決しようとする課題は、破壊耐量の向上を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体基板と、前記第２の面側における前記半導体基板内部に設けられ、第１の方向に延伸し、前記第１の方向と直交する第２の方向に並んで配置され、ゲート絶縁膜を介してゲート層で囲まれた複数の第１導電型の第１の半導体層と、前記第２の方向において隣接する前記第１の半導体層間に位置し、且つ前記第２の面から前記第１の面に向かう方向における深さが、前記第１の半導体層より浅い複数の第１導電型の第２の半導体層と、前記第２の面における前記半導体基板内部に設けられ、前記第１の半導体層の前記第１の方向の端部に配置され、前記ゲート絶縁膜を介して前記ゲート層で囲まれ、且つ前記第２の面から前記第１の面に向かう方向における深さが、前記第１の半導体層と同一である第１導電型の第３の半導体層と、前記第２の半導体層の前記第２の面側に設けられた第２導電型の第４の半導体層と、前記第１の面に設けられた第１導電型の第６の半導体層と、前記第１、第２及び第３の半導体層と、前記第６の半導体層との間に設けられた第２導電型の第７の半導体層と、前記第３及び第４の半導体層に電気的に接続されたエミッタ電極と、前記第６の半導体層に電気的に接続されたコレクタ電極と、を備える。
第１の実施形態の半導体装置の模式平面図。 図１（ｂ）のＡＡ’模式断面図。 図１（ｂ）のＢＢ’模式断面図。 図１（ｂ）のＣＣ’模式断面図。 第２の実施形態の半導体装置の模式平面図。 図５（ｂ）のＤＤ’模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。なお、以下の実施形態では、第１導電型がｐ型、第２導電型がｎ型である場合を例に説明する。
また、本明細書中、ｎ＋型、ｎ型、ｎ−型の表記は、この順で、ｎ型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の表記は、この順で、ｐ型の不純物濃度が低くなっていることを意味する。
ｎ型不純物は、例えば、リン（Ｐ）またはヒ素（Ａｓ）である。また、ｐ型不純物は、例えば、ボロン（Ｂ）である。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体基板と、第２の面側における半導体基板内部に設けられ、第１の方向に延伸し、第１の方向と直交する第２の方向に並んで配置され、ゲート絶縁膜を介してゲート層で囲まれた複数の第１導電型の第１の半導体層と、第２の方向において隣接する第１の半導体層間に位置し、且つ第２の面から第１の面に向かう方向における深さが、第１の半導体層より浅い複数の第１導電型の第２の半導体層と、第２の面における半導体基板内部に設けられ、第１の半導体層の第１の方向の端部に配置され、ゲート絶縁膜を介してゲート層で囲まれ、且つ第２の面から第１の面に向かう方向における深さが、第１の半導体層と同一である第１導電型の第３の半導体層と、第２の半導体層の第２の面側に設けられた第２導電型の第４の半導体層と、第１の面に設けられた第１導電型の第６の半導体層と、第１、第２及び第３の半導体層と、第６の半導体層との間に設けられた第２導電型の第７の半導体層と、第３及び第４の半導体層に電気的に接続されたエミッタ電極と、第６の半導体層に電気的に接続されたコレクタ電極と、を備える。。
図１は、本実施形態の半導体装置の模式平面図である。図１（ａ）は半導体装置の全体図を示す図である。また、図１（ｂ）は、図１（ａ）中の円で示される素子領域端部の拡大図である。
図２は、図１（ｂ）のＡＡ’模式断面図である。図３は、図１（ｂ）のＢＢ’模式断面図である。図４は、図１（ｂ）のＣＣ’模式断面図である。
本実施形態の半導体装置は、半導体基板を挟んでエミッタ電極とコレクタ電極が設けられ、オン時のキャリア排出を抑制するダミー領域を備えるトレンチＩＥＧＴである。
本実施形態のＩＥＧＴ１００は、図１（ａ）に示すように、中央部に素子領域５０が設けられる。素子領域５０の周囲は、例えば、素子領域５０の端部での耐圧低下を防止するためのガードリング等の終端構造が形成されている。
本実施形態の半導体装置（ＩＥＧＴ）は、図２に示すように、第１の面と、第１の面に対向する第２の面とを有する半導体基板１０を備える。半導体基板１０は、例えば、単結晶シリコンである。
図２に示すように、半導体基板１０の第２の面側には、内部にゲート層１２を有するトレンチ１４で囲まれ、電気的に絶縁される複数のｐ型のダミー領域（第１の半導体層）１６が設けられる。ゲート層１２は、ダミー領域１６との間に、ゲート絶縁膜１８を挟んで設けられる。ダミー領域１６はＩＥＧＴ１００のオン時に、正孔が排出されることを抑制し、実効的に電子の注入を促進する機能を備える。
ダミー領域１６の深さは、トレンチ１４の深さ以上であることが望ましい。ダミー領域１６の深さをトレンチ１４の深さ以上とすることで、ＩＥＧＴ１００のターンオン時にダミー領域１６に蓄積される正孔によるダミー領域の電位上昇を抑制し、負性容量の発生を抑制できる。
ゲート層１２は、例えば、ｎ型不純物がドープされた多結晶シリコンである。また、ゲート絶縁膜１８は、例えば、シリコンの熱酸化膜である。
図１（ｂ）に示すように、ダミー領域１６は、第１の方向に延伸し、第１の方向と直交する第２の方向に並んで配置される。そして、周囲をトレンチ１４によって囲まれる。ダミー領域１６は、電気的に絶縁された状態、すなわち、フローティング状態である。
また、図２に示すように、半導体基板１０の第２の面側に、それぞれがダミー領域１６とトレンチ１４に挟まれるｐ型のベース領域（第２の半導体層）２０が設けられる。ベース領域２０の深さは、ダミー領域１６、及びトレンチ１４の深さよりも浅い。ベース領域２０は、ＩＥＧＴ１００のオン時に、電子を流すチャネルとして機能する。
また、図１（ｂ）及び図３に示すように、半導体基板１０の第２の面側における、ダミー領域１６の第１の方向の端部に、キャリア排出領域（第３の半導体層）２２が設けられる。キャリア排出領域２２は、内部にゲート層１２を有するトレンチ１４によって囲まれる。
キャリア排出領域２２は、ダミー領域１６と同一の深さを備える。ここで、同一の深さとは、完全に深さが一致する場合のみでなく、同一の深さの実現しようとする場合であって、製造プロセスのばらつきによって誤差が生ずる場合も包含する概念である。
キャリア排出領域２２を囲むトレンチ１４の第１の方向の端部は、図１（ｂ）に示すように曲線形状となっている。
図１（ｂ）、図３に示すように、キャリア排出領域２２を囲むトレンチ１４の第１の方向の端部からゲート層１２が、ゲート引き出し層５２によって、半導体基板１０表面に引き出される。ゲート引き出し層５２は、図示しないゲート電極に接続される。
ＩＥＧＴ１００は、図２に示すように、ベース領域２０の第２の面側にｎ＋型のエミッタ層（第４の半導体層）２４を備える。エミッタ層２４は、ＩＥＧＴのオン時に、電子を注入する機能を備える。さらに、図４に示すように、ベース領域２０の第２の面側に、ｎ＋型のエミッタ層２４に隣接してｐ＋型のベースコンタクト層３６が設けられる。すなわち、ｎ＋型のエミッタ層２４とｐ＋型のベースコンタクト層３６は、第１の方向において交互に設けられている。
また、ＩＥＧＴ１００は、図１（ｂ）、図３に示すように、キャリア排出領域２２の第２の面側にｐ＋型の接続領域（第５の半導体層）２６を備える。ｐ＋型の接続領域２６は、キャリア排出領域２２よりもｐ型不純物濃度が高い。ｐ＋型の接続領域２６は、ＩＥＧＴのターンオフ時における正孔排出を促進する機能を備える。
ＩＥＧＴ１００は、図２、図３、図４に示すように、半導体基板１０の第１の面側にｐ＋型のコレクタ層（第６の半導体層）２８を備えている。また、コレクタ層２８と、ダミー領域１６、ベース領域２０及びキャリア排出領域２２との間に、ｎ−型のドリフト層（第７の半導体層）３０が設けられる。
ＩＥＧＴ１００は、図２、図３、図４に示すように、エミッタ層２４、ベース領域２０、ベースコンタクト層３６及び接続領域２６に電気的に接続されるエミッタ電極３２を備えている。また、コレクタ層２８に電気的に接続されるコレクタ電極３４を備えている。エミッタ電極３２及びコレクタ電極３４は、例えば、金属である。
エミッタ電極３２とダミー領域１６との間には、層間絶縁膜４８が設けられる。層間絶縁膜４８は、例えば、シリコン酸化膜である。
また、図１、図３に示すように、半導体基板１０の第２の面側の素子領域５０の第１の方向端部には、ｐ型の第１の周辺領域（第８の半導体層）４０が設けられる。第１の周辺領域４０は、ダミー領域１６と同一の深さを備える。
図１（ｂ）、図４に示すように、第１の周辺領域４０には、ｐ＋型の接続領域（第９の半導体層）４２が設けられている。ｐ＋型の接続領域４２は、隣接するトレンチ１４の間の一部に設けられている。ｐ＋型の接続領域４２のｐ型不純物濃度は、第１の周辺領域４０のｐ型不純物濃度よりも高い。ｐ＋型の接続領域４２は、ＩＥＧＴのターンオフ時における、正孔排出を促進する機能を備える。
また、図１（ｂ）、図２に示すように、半導体基板１０の第２の面側の素子領域５０の第２の方向端部には、ｐ型の第２の周辺領域（第１０の半導体層）４４が設けられる。第２の周辺領域４４は、ダミー領域１６と同一の深さを備える。
第２の周辺領域４４には、第１の方向に延在し、トレンチ１４に隣接するｐ＋型の接続領域（第１１の半導体層）４６が設けられる。ｐ＋型の接続領域４６のｐ型不純物濃度は、第２の周辺領域４４のｐ型不純物濃度より高い。ｐ＋型の接続領域４６は、ＩＥＧＴのターンオフ時における、正孔排出を促進する機能を備える。
なお、第１の周辺ｐ型領域４０と、第２の周辺ｐ型領域４４は、連続するｐ＋型の不純物層であってもかまわないし、部分的に設けられたｐ＋型の不純物層であってもかまわない。
次に、本実施形態の作用及び効果について説明する。ＩＥＧＴ１００のオン時には、ゲート層１２の電位が上昇するにつれて、ベース層２０のトレンチ１４側面にチャネル（反転層）が形成される。チャネルが形成されることにより、エミッタ層２４からコレクタ層２８に向けて電子が、コレクタ層２８からエミッタ層２４に向けて正孔が流れる。
この際、正孔の一部がエミッタ層２４から排出されることを抑制するために、ダミー領域１６が設けられている。ダミー領域１６が設けられることで、実効的に電子の注入が促進され、ＩＥＧＴ１００のオン電流が増大する。
そして、ＩＥＧＴ１００のターンオフ時には、ダミー領域１６によって蓄積されていた過剰な正孔は、ダミー領域１６にトレンチ１４を間に挟んで隣接するベースコンタクト層３６を通ってエミッタ電極３２へと排出される。もっとも、素子領域５０の端部では、第１の周辺領域４０に隣接しているため、ベースコンタクト層３６に対してダミー領域１６の占める面積割合が高くなる。このため、ターンオフ時の過剰キャリアのエミッタ電極３２への排出が進まず、素子領域５０の端部で電流が集中し素子が破壊する恐れがある。
本実施形態では、ダミー領域１６の第１の方向の端部に、ｐ＋型の接続領域２６を介してエミッタ電極３２に接続されるキャリア排出領域２２を設ける。キャリア排出領域２２を設けることにより、ＩＥＧＴ１００のターンオフ時に、過剰な正孔をキャリア排出領域２２から排出することが可能となる。したがって、素子領域５０の端部での電流集中が抑制され、ＩＥＧＴ１００の破壊耐量が向上する。
また、本実施形態では、ダミー領域１６の第１の方向の端部の第１の周辺ｐ型領域４０に、エミッタ電極３２に接続されるｐ＋型の接続領域４２を設ける。ｐ＋型の接続領域４２を第１の周辺ｐ型領域４０に設けることにより、ＩＥＧＴ１００のターンオフ時に、過剰な正孔を排出することが可能となる。したがって、素子領域５０の端部での電流集中が抑制され、ＩＥＧＴ１００の破壊耐量がより向上する。
さらに、本実施形態では、ダミー領域１６の第２の方向の端部の第２の周辺領域４４に、エミッタ電極３２に接続されるｐ＋型の接続領域４６を設ける。ｐ＋型の接続領域４６を第２の周辺ｐ型領域４４に設けることにより、ＩＥＧＴ１００のターンオフ時に、過剰な正孔を排出することが可能となる。したがって、素子領域５０の端部での電流集中が抑制され、ＩＥＧＴ１００の破壊耐量が一層向上する。
また、本実施形態では、キャリア排出領域２２を囲むトレンチ１４の第１の方向の端部は、図１（ｂ）に示すように曲線形状とする。このように、トレンチ１４の端部を曲線形状にし、トレンチに角を作らないことで、ゲート絶縁膜１８の局所的な電界集中を抑制する。したがって、ゲート絶縁膜１８の破壊が抑制され、信頼性の高いＩＥＧＴ１００が実現される。
本実施形態によれば、素子領域端部での過剰キャリアの排出を促進し、破壊耐量の向上したＩＥＧＴを提供することが可能となる。また、ゲート絶縁膜の耐性が向上し、信頼性が向上したＩＥＧＴを提供することが可能となる。
（第２の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体基板と、第２の面側における半導体基板内部に設けられ、第１の方向に延伸し、第１の方向と直交する第２の方向に並んで配置され、ゲート絶縁膜を介してゲート層で囲まれた複数の第１導電型の第１の半導体層と、第２の方向において隣接する第１の半導体層間に位置し、且つ第２の面から第１の面に向かう方向における深さが、第１の半導体層より浅い複数の第１導電型の第２の半導体層と、第２の面における半導体基板内部に設けられ、第１の半導体層の第１の方向の端部に配置され、第１の半導体層との間にゲート層を介して設けられ、且つ第２の面から第１の面に向かう方向における深さが、第１の半導体層と同一である第１導電型の第３の半導体層と、ゲート層の第１の方向の端部から、第３の半導体層内を第１の方向に延伸する１本の引き出し用ゲート層と、第２の半導体層の第２の面側に設けられた第２導電型の第４の半導体層と、第１の面に設けられた第１導電型の第６の半導体層と、第１、第２及び第３の半導体層と、第６の半導体層との間に設けられた第２導電型の第７の半導体層と、第３及び第４の半導体層に電気的に接続されたエミッタ電極と、第６の半導体層に電気的に接続されたコレクタ電極と、を備える。
図５は、本実施形態の半導体装置の模式平面図である。図５（ａ）は半導体装置の全体図を示す図である。また、図５（ｂ）は、図５（ａ）中の円で示される素子領域端部の拡大図である。
図６は、図５（ｂ）のＤＤ’模式断面図である。なお、ＩＥＧＴの素子領域５０内の構成は、第１の実施の形態と同様である。したがって、ＩＥＧＴの素子領域５０内の構成は、第１の実施形態の図２を参照して説明する。
本実施形態の半導体装置は、第１の実施形態同様、半導体基板を挟んでエミッタ電極とコレクタ電極が設けられ、オン時のキャリア排出を抑制するダミー領域を備えるトレンチＩＥＧＴである。
本実施形態のＩＥＧＴ２００は、図５（ａ）に示すように、中央部に素子領域５０が設けられる。素子領域５０の周囲は、例えば、素子領域５０の端部での耐圧低下を防止するためのガードリング等の終端構造が形成されている。
本実施形態のＩＥＧＴは、図６に示すように、第１の面と、第１の面に対向する第２の面とを有する半導体基板１０を備える。半導体基板１０は、例えば、単結晶シリコンである。
図２に示すように、半導体基板１０の第２の面側には、内部にゲート層１２を有するトレンチ１４で囲まれ、電気的に絶縁される複数のｐ型のダミー領域（第１の半導体層）１６が設けられる。ゲート層１２は、ダミー領域１６との間に、ゲート絶縁膜１８を挟んで設けられる。ダミー領域１６はＩＥＧＴ２００のオン時に、正孔が排出されることを抑制し、実効的に電子の注入を促進する機能を備える。
ダミー領域１６の深さは、トレンチ１４の深さ以上であることが望ましい。ダミー領域１６の深さをトレンチ１４の深さ以上とすることで、ＩＥＧＴ２００のオン時にダミー領域１６で排出が抑制される正孔と、ゲート層１２との間に負性容量が生じ、ゲート電圧が振動することを抑制できる。
ゲート層１２は、例えば、ｎ型不純物がドープされた多結晶シリコンである。また、ゲート絶縁膜１８は、例えば、シリコンの熱酸化膜である。
図５（ｂ）に示すように、ダミー領域１６は、第１の方向に延伸し、第１の方向と直交する第２の方向に並んで配置される。そして、周囲をトレンチ１４によって囲まれる。ダミー領域１６は、電気的に絶縁された状態、すなわち、フローティング状態である。
また、図２に示すように、半導体基板１０の第２の面側に、それぞれがダミー領域１６とトレンチ１４に挟まれるｐ型のベース領域（第２の半導体層）２０が設けられる。ベース領域２０の深さは、ダミー領域１６の深さよりも浅く、トレンチ１４の深さよりも浅い。ベース領域２０は、ＩＥＧＴ２００のオン時に、電子を流すチャネルとして機能する。
また、図５（ｂ）及び図６に示すように、ダミー領域１６の第１の方向の端部に配置されるキャリア排出領域（第３の半導体層）６０が設けられる。キャリア排出領域６０は、ダミー領域１６との間に内部に、ゲート層１２を有するトレンチ１４を間に介して設けられる。
キャリア排出領域６０は、ダミー領域１６と同一の深さを備える。ここで、同一の深さとは、完全に深さが一致する場合のみでなく、同一の深さの実現しようとする場合であって、製造プロセスのばらつきによって誤差が生ずる場合も包含する概念である。
キャリア排出領域６０は、図５（ｂ）に示すように、ダミー領域１６の第２の方向の端部にも配置される。すなわち、キャリア排出領域６０は、素子領域５０の周囲を囲むように設けられる。
ダミー領域１６を囲み内部にゲート層１２を有するトレンチ１４の、第１の方向の端部から、キャリア排出領域６０内を第１の方向に延伸し、内部にゲート層１２を有する１本のゲート引き出し用トレンチ６４が設けられる。図６に示すように、ゲート引き出し用トレンチ６４の第１の方向の端部からゲート層１２が、ゲート引き出し層５２によって、半導体基板１０表面に引き出される。ゲート引き出し層５２は、図示しないゲート電極に接続される。
ＩＥＧＴ２００は、図２に示すように、ベース領域２０の第２の面側にｎ＋型のエミッタ層（第４の半導体層）２４を備える。エミッタ層２４は、ＩＥＧＴ２００のオン時に、電子を注入する機能を備える。さらに、ベース領域２０の第２の面側にｎ＋型のエミッタ層２４に隣接してｐ＋型のベースコンタクト層３６が設けられる。
また、ＩＥＧＴ２００は、図５（ｂ）に示すように、キャリア排出領域６０の第２の面側にｐ＋型の第１の接続領域（第５の半導体層）７０を備える。第１の接続領域（第５の半導体層）７０は素子領域５０の第１の端部側に設けられる。第１の接続領域７０は、ＩＥＧＴのターンオフ時に、正孔を排出する機能を備える。
また、ＩＥＧＴ２００は、図５（ｂ）に示すように、キャリア排出領域６０の第２の面側にｐ＋型の第２の接続領域７２を備える。ｐ＋型の接続領域７２は、素子領域５０の第２の端部側に設けられる。ｐ＋型の接続領域７２は、キャリア排出領域６０のｐ型不純物濃度よりも高い。ｐ＋型の接続領域７２は、ＩＥＧＴ２００のターンオフ時に、正孔を排出する機能を備える。
ＩＥＧＴ２００は、図２、図６に示すように、半導体基板１０の第１の面側にｐ＋型のコレクタ層（第６の半導体層）２８を備えている。また、コレクタ層２８と、ダミー領域１６、ベース領域２０及びキャリア排出領域６０との間に、ｎ−型のドリフト層（第７の半導体層）３０が設けられる。
ＩＥＧＴ２００は、図２に示すように、エミッタ層２４、ベース領域２０、ベースコンタクト層３６及び接続領域２６に電気的に接続されるエミッタ電極３２を備えている。また、コレクタ層２８に電気的に接続されるコレクタ電極３４を備えている。エミッタ電極３２及びコレクタ電極３４は、例えば、金属である。
エミッタ電極３２と半導体基板１０との間には、層間絶縁膜４８が設けられる。層間絶縁膜４８は、例えば、シリコン酸化膜である。
次に、本実施形態の作用及び効果について説明する。ＩＥＧＴ２００のオン時には、ゲート層１２の電位が上昇するにつれて、ベース層２０のトレンチ１４側面にチャネルが形成される。チャネルが形成されることにより、エミッタ層２４からコレクタ層２８に向けて電子が、コレクタ層２８からエミッタ層２４に向けて正孔が流れる。
この際、正孔の一部がエミッタ層２４から排出されることを抑制するために、ダミー領域１６が設けられている。ダミー領域１６が設けられることで、実効的に電子の注入が促進され、ＩＥＧＴ２００のオン電流が増大する。
そして、ＩＥＧＴ２００のターンオフ時には、ダミー領域１６によって蓄積されていた過剰な正孔は、ダミー領域１６にトレンチ１４を間に挟んで隣接するベースコンタクト層３６を通ってエミッタ電極３２へと排出される。もっとも、素子領域５０の端部では、ベースコンタクト層３６に対してダミー領域１６の占める面積割合が高くなる。このため、ターンオフ時の過剰キャリアのエミッタ電極３２への排出が進まず、素子領域５０の端部で電流が集中し素子が破壊する恐れがある。
本実施形態では、ダミー領域１６の第１の方向の端部に、ｐ＋型の第１の接続領域７０を介してエミッタ電極３２に接続されるキャリア排出領域６０を設ける。キャリア排出領域６０を設けることにより、ＩＥＧＴ２００のターンオフ時に、過剰な正孔をキャリア排出領域６０から排出することが可能となる。したがって、素子領域５０の端部での電流集中が抑制され、ＩＥＧＴ２００の破壊耐量が向上する。
また、本実施形態では、ダミー領域１６の第２の方向の端部に、ｐ＋型の第２の接続領域７２を介してエミッタ電極３２に接続されるキャリア排出領域６０を設ける。キャリア排出領域６０を設けることにより、ＩＥＧＴ２００のターンオフ時に、過剰な正孔をキャリア排出領域６０から排出することが可能となる。したがって、素子領域５０の端部での電流集中が抑制され、ＩＥＧＴ２００の破壊耐量がより向上する。
さらに、本実施形態では、ダミー領域１６を囲み内部にゲート層１２を有するトレンチ１４の、第１の方向の端部から、キャリア排出領域６０内を第１の方向に延伸し、内部に引き出し用ゲート層６２を有する１本のゲート引き出し用トレンチ６４が設けられる。いいかえれば、ゲート層１２の第１の方向の端部から、キャリア排出領域６０内を第１の方向に延伸する１本の引き出し用ゲート層６２が設けられる。このように、ダミー領域１６を囲むトレンチ１４から１本のゲート引き出し用トレンチ６４でゲート層１２を引き出すことにより、ｐ＋型の第１の接続領域７０の面積を、例えば、第１の実施形態と比較して広くとることが可能となる。したがって、過剰なキャリアの排出が促進され、素子領域５０の端部での電流集中が一層抑制され、ＩＥＧＴ２００の破壊耐量が一層向上する。
本実施形態によれば、素子領域端部での過剰キャリアの排出を促進し、破壊耐量の向上したＩＥＧＴを提供することが可能となる。
以上、実施形態では、第１導電型がｐ型、第２導電型がｎ型の場合を例に説明したが、第１導電型がｎ型、第２導電型がｐ型の構成とすることも可能である。
また、実施形態では、半導体基板、半導体層の材料として単結晶シリコンを例に説明したが、その他の半導体材料、例えば、炭化珪素、窒化ガリウム等を本発明に適用することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体基板
１２ ゲート層
１６ ダミー領域（第１の半導体層）
１８ ゲート絶縁膜
２０ ベース領域（第２の半導体層）
２２ キャリア排出領域（第３の半導体層）
２４ エミッタ層（第４の半導体層）
２６ 接続領域（第５の半導体層）
２８ コレクタ層（第６の半導体層）
３０ ドリフト層（第７の半導体層）
３２ エミッタ電極
３４ コレクタ電極
４０ 第１の周辺領域（第８の半導体層）
４２ 接続領域（第９の半導体層）
４４ 第２の周辺領域（第１０の半導体層）
４６ 接続領域（第１１の半導体層）
６０ キャリア排出領域（第３の半導体層）
６２ 引き出し用ゲート層
７０ 第１の接続領域（第５の半導体層）

Claims (5)

  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体基板と、
    前記第２の面側における前記半導体基板内部に設けられ、第１の方向に延伸し、前記第１の方向と直交する第２の方向に並んで配置され、ゲート絶縁膜を介してゲート層で囲まれた複数の第１導電型の第１の半導体層と、
    前記第２の方向において隣接する前記第１の半導体層間に位置し、且つ前記第２の面から前記第１の面に向かう方向における深さが、前記第１の半導体層より浅い複数の第１導電型の第２の半導体層と、
    前記第２の面における前記半導体基板内部に設けられ、前記第１の半導体層の前記第１の方向の端部に配置され、前記ゲート絶縁膜を介して前記ゲート層で囲まれ、且つ前記第２の面から前記第１の面に向かう方向における深さが、前記第１の半導体層と同一である第１導電型の第３の半導体層と、
    前記第２の半導体層の前記第２の面側に設けられた第２導電型の第４の半導体層と、
    前記第１の面に設けられた第１導電型の第６の半導体層と、
    前記第１、第２及び第３の半導体層と、前記第６の半導体層との間に設けられた第２導電型の第７の半導体層と、
    前記第３及び第４の半導体層に電気的に接続されたエミッタ電極と、
    前記第６の半導体層に電気的に接続されたコレクタ電極と、
    を備えることを特徴とする半導体装置。
  2. 前記第１の方向における前記ゲート層の端部が、曲線形状となっていることを特徴とする請求項１記載の半導体装置。
  3. 前記第２の面における前記半導体基板内部に設けられ、前記第１の方向における前記第２の半導体層の端部に配置され、且つ前記第２の面から前記第１の面に向かう方向における深さが、前記第１の半導体層と同一である第１導電型の第８の半導体層と、をさらに備え、
    前記第８の半導体層に前記エミッタ電極が電気的に接続されることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記第２の面における前記半導体基板内部に設けられ、前記第２の方向における前記第１の半導体層の端部に前記ゲート絶縁膜を介して配置され、前記第１の方向に延伸し、且つ前記第２の面から前記第１の面に向かう方向における深さが、前記第１の半導体層と同一である第１導電型の第１０の半導体層と、をさらに備え、
    前記第１０の半導体層に前記エミッタ電極が電気的に接続されることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 第１の面と、前記第１の面と対向する第２の面を有する半導体基板と、
    前記第２の面側における前記半導体基板内部に設けられ、第１の方向に延伸し、前記第１の方向と直交する第２の方向に並んで配置され、ゲート絶縁膜を介してゲート層で囲まれた複数の第１導電型の第１の半導体層と、
    前記第２の方向において隣接する前記第１の半導体層間に位置し、且つ前記第２の面から前記第１の面に向かう方向における深さが、前記第１の半導体層より浅い複数の第１導電型の第２の半導体層と、
    前記第２の面における前記半導体基板内部に設けられ、前記第１の半導体層の前記第１の方向の端部に配置され、前記第１の半導体層との間に前記ゲート層を介して設けられ、且つ前記第２の面から前記第１の面に向かう方向における深さが、前記第１の半導体層と同一である第１導電型の第３の半導体層と、
    前記ゲート層の前記第１の方向の端部から、前記第３の半導体層内を前記第１の方向に延伸する１本の引き出し用ゲート層と、
    前記第２の半導体層の前記第２の面側に設けられた第２導電型の第４の半導体層と、
    前記第１の面に設けられた第１導電型の第６の半導体層と、
    前記第１、第２及び第３の半導体層と、前記第６の半導体層との間に設けられた第２導電型の第７の半導体層と、
    前記第３及び第４の半導体層に電気的に接続されたエミッタ電極と、
    前記第６の半導体層に電気的に接続されたコレクタ電極と、
    を備えることを特徴とする半導体装置。
JP2014037565A 2014-02-27 2014-02-27 半導体装置 Pending JP2015162610A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014037565A JP2015162610A (ja) 2014-02-27 2014-02-27 半導体装置
KR1020140089153A KR20150101895A (ko) 2014-02-27 2014-07-15 반도체 장치
TW103124291A TW201533901A (zh) 2014-02-27 2014-07-15 半導體裝置
US14/471,804 US9111990B1 (en) 2014-02-27 2014-08-28 Semiconductor device
CN201410452729.2A CN104882474A (zh) 2014-02-27 2014-09-05 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014037565A JP2015162610A (ja) 2014-02-27 2014-02-27 半導体装置

Publications (1)

Publication Number Publication Date
JP2015162610A true JP2015162610A (ja) 2015-09-07

Family

ID=53786103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014037565A Pending JP2015162610A (ja) 2014-02-27 2014-02-27 半導体装置

Country Status (5)

Country Link
US (1) US9111990B1 (ja)
JP (1) JP2015162610A (ja)
KR (1) KR20150101895A (ja)
CN (1) CN104882474A (ja)
TW (1) TW201533901A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018129326A (ja) * 2017-02-06 2018-08-16 富士電機株式会社 半導体装置
JP2018157200A (ja) * 2017-03-15 2018-10-04 富士電機株式会社 半導体装置
JP2020155475A (ja) * 2019-03-18 2020-09-24 株式会社東芝 半導体装置およびその制御方法
US10818782B2 (en) 2015-12-11 2020-10-27 Fuji Electric Co., Ltd. Insulated-gate bipolar transistor (IGBT) including a branched gate trench
CN113921603A (zh) * 2020-07-09 2022-01-11 华大半导体有限公司 一种功率半导体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015006812B4 (de) 2015-08-19 2024-02-22 Mitsubishi Electric Corporation Halbleitervorrichtung
DE102018112344A1 (de) 2017-05-29 2018-11-29 Infineon Technologies Ag Leistungshalbleitervorrichtung mit dV/dt-Steuerbarkeit und Quergrabenanordnung
CN108039366A (zh) * 2017-10-24 2018-05-15 全球能源互联网研究院 一种绝缘栅双极型晶体管反型mos过渡区结构及其制作方法
CN108122962B (zh) * 2017-12-04 2020-07-31 西南交通大学 一种绝缘栅双极型晶体管
JP7029364B2 (ja) * 2018-08-20 2022-03-03 株式会社東芝 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349634A (ja) * 2003-05-26 2004-12-09 Toshiba Corp 電力用半導体装置
JP2012244071A (ja) * 2011-05-23 2012-12-10 Semiconductor Components Industries Llc 絶縁ゲート型半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3934613B2 (ja) * 2004-01-21 2007-06-20 株式会社東芝 半導体装置
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP4703138B2 (ja) * 2004-06-18 2011-06-15 株式会社東芝 絶縁ゲート型半導体装置
JP4920367B2 (ja) 2006-10-20 2012-04-18 株式会社東芝 電力用半導体装置
JP2009043782A (ja) 2007-08-06 2009-02-26 Toshiba Corp 半導体装置及びその製造方法
JP2010093080A (ja) 2008-10-08 2010-04-22 Fuji Electric Systems Co Ltd 半導体装置
JP2011082585A (ja) 2011-01-25 2011-04-21 Toshiba Corp 絶縁ゲート型半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004349634A (ja) * 2003-05-26 2004-12-09 Toshiba Corp 電力用半導体装置
JP2012244071A (ja) * 2011-05-23 2012-12-10 Semiconductor Components Industries Llc 絶縁ゲート型半導体装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818782B2 (en) 2015-12-11 2020-10-27 Fuji Electric Co., Ltd. Insulated-gate bipolar transistor (IGBT) including a branched gate trench
JP2018129326A (ja) * 2017-02-06 2018-08-16 富士電機株式会社 半導体装置
JP2022058636A (ja) * 2017-03-15 2022-04-12 富士電機株式会社 半導体装置
JP7020185B2 (ja) 2017-03-15 2022-02-16 富士電機株式会社 半導体装置
JP2018157200A (ja) * 2017-03-15 2018-10-04 富士電機株式会社 半導体装置
JP7294464B2 (ja) 2017-03-15 2023-06-20 富士電機株式会社 半導体装置
JP2023101833A (ja) * 2017-03-15 2023-07-21 富士電機株式会社 半導体装置
JP7559875B2 (ja) 2017-03-15 2024-10-02 富士電機株式会社 半導体装置
JP2024166349A (ja) * 2017-03-15 2024-11-28 富士電機株式会社 半導体装置
JP2020155475A (ja) * 2019-03-18 2020-09-24 株式会社東芝 半導体装置およびその制御方法
JP7184681B2 (ja) 2019-03-18 2022-12-06 株式会社東芝 半導体装置およびその制御方法
CN113921603A (zh) * 2020-07-09 2022-01-11 华大半导体有限公司 一种功率半导体装置
CN113921603B (zh) * 2020-07-09 2023-04-25 华大半导体有限公司 一种功率半导体装置

Also Published As

Publication number Publication date
KR20150101895A (ko) 2015-09-04
CN104882474A (zh) 2015-09-02
US9111990B1 (en) 2015-08-18
US20150243771A1 (en) 2015-08-27
TW201533901A (zh) 2015-09-01

Similar Documents

Publication Publication Date Title
JP2015162610A (ja) 半導体装置
EP2219224B1 (en) Igbt semiconductor device
US10903346B2 (en) Trench-gate semiconductor device having first and second gate pads and gate electrodes connected thereto
JP6561611B2 (ja) 半導体装置
JP6679892B2 (ja) 半導体装置
JP5537359B2 (ja) 半導体装置
CN107851666A (zh) 半导体装置
JP2017147431A (ja) 半導体装置
JP5795452B1 (ja) 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法
JP2014060362A (ja) 半導体装置
CN102194882A (zh) 半导体器件
JP6597102B2 (ja) 半導体装置
JP7090073B2 (ja) 半導体装置
JP7077648B2 (ja) 半導体装置
JPWO2017099095A1 (ja) 半導体装置および製造方法
US20140084333A1 (en) Power semiconductor device
WO2019097836A1 (ja) 半導体装置
JP2013080796A (ja) 半導体装置
CN103187440A (zh) 具有横向绝缘栅双极晶体管的半导体器件
US20160043205A1 (en) Semiconductor device
CN105990439A (zh) 半导体装置
JP2017191817A (ja) スイッチング素子の製造方法
JP2016058428A (ja) 半導体装置
JP6299658B2 (ja) 絶縁ゲート型スイッチング素子
JP2016062975A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170131

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170725