JP2014241358A - 半導体記憶装置 - Google Patents

Abstract

【課題】複数層の電極層の積層方向で均一な特性が得られる半導体記憶装置を提供する。【解決手段】実施形態によれば、半導体記憶装置は、基板と、積層体と、電荷蓄積膜を含むメモリ膜と、チャネルボディと、を備えている。積層体は、基板上にそれぞれ交互に積層された複数層の電極層と複数層の絶縁層とを有する。メモリ膜は、最上層の電極層から基板側に向けて積層体を貫通したホールの内壁に設けられている。チャネルボディは、メモリ膜の内壁に設けられている。ホールは、大径部と、大径部よりも穴径が小さい小径部とを有する。小径部に隣接する電極層の厚さは、大径部に隣接する電極層の厚さよりも厚い。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。

メモリセルにおけるコントロールゲートとして機能する電極層と、電極層間絶縁層とが交互に複数層積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。

ホールは例えばＲＩＥ（Reactive Ion Etching）などの異方性エッチングで形成されるが、そのときホールの穴径が深さ方向でばらつくことがある。特に、電極層の層数が増え、ホールのアスペクト比が高くなると、均一な穴径でホールを形成することが難しくなる。ホールの穴径の深さ方向でのばらつきは、メモリセルトランジスタの特性のばらつきにつながり得る。

特開２０１０−３４１１２号公報

本発明の実施形態は、複数層の電極層の積層方向で均一な特性が得られる半導体記憶装置を提供する。

実施形態によれば、半導体記憶装置は、基板と、積層体と、電荷蓄積膜を含むメモリ膜と、チャネルボディと、を備えている。前記積層体は、前記基板上にそれぞれ交互に積層された複数層の電極層と複数層の絶縁層とを有する。前記メモリ膜は、最上層の前記電極層から前記基板側に向けて前記積層体を貫通したホールの内壁に設けられている。前記チャネルボディは、前記メモリ膜の内壁に設けられている。前記ホールは、大径部と、前記大径部よりも穴径が小さい小径部とを有する。前記小径部に隣接する前記電極層の厚さは、前記大径部に隣接する前記電極層の厚さよりも厚い。

実施形態の半導体記憶装置の模式斜視図。 実施形態の半導体記憶装置の模式断面図。 実施形態の半導体記憶装置のメモリセルの模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置のメモリセルの模式図。 実施形態の半導体記憶装置のメモリセルの模式図。 実施形態の半導体記憶装置のメモリセルの模式図。 実施形態の半導体記憶装置におけるホールの穴径の変化と、電極層の厚さの変化との関係の一例を示す模式図。 閾値電圧とホールの穴径との関係を示すグラフ。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。

図１は、実施形態の半導体記憶装置のメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、電極層ＷＬ間の絶縁層などの図示については省略している。

また、基板１０の主面に対して平行な方向であって相互に直交する２方向をＹ方向（第１の方向）及びＸ方向（第２の方向）とし、これらＹ方向及びＸ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。

図２は、実施形態のメモリセルアレイ１の模式断面図である。図２は、図１におけるＹＺ面に平行な断面を表す。
図３は、実施形態のメモリセルの模式拡大断面図である。

実施形態のメモリセルアレイ１は、電極層ＷＬと絶縁層４２とがそれぞれ１層ずつ交互に複数層積層された積層体を有する。この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。

バックゲートＢＧは、基板１０上に絶縁層４０を介して設けられている。バックゲートＢＧ及び電極層ＷＬは、導電層であり、例えば不純物が添加されたシリコン層である。

メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱状に形成されている。

Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。上部選択ゲートとしてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に絶縁層４２を介して設けられている。

ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、不純物が添加されたシリコン層である。

ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜６２によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体も、絶縁分離膜６２によってＹ方向に分離されている。すなわち、メモリストリングＭＳの一対の柱状部ＣＬ間の積層体は、絶縁分離膜６２によってＹ方向に分離されている。

ソース側選択ゲートＳＧＳ上には、絶縁層を介して、ソース線（例えば金属膜）ＳＬが設けられている。ドレイン側選択ゲートＳＧＤ上及びソース線ＳＬ上には、絶縁層を介して、複数本のビット線（例えば金属膜）ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。

メモリストリングＭＳは、バックゲートＢＧ、複数層の電極層ＷＬおよび複数層の絶縁層４２を含む積層体に形成されたＵ字状のメモリホールＭＨ（図７（ａ）に示す）内に設けられたチャネルボディ２０を有する。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。

チャネルボディ２０は、Ｕ字状のメモリホールＭＨ内に、メモリ膜３０を介して設けられている。メモリ膜３０は、メモリホールＭＨの内壁とチャネルボディ２０との間に設けられている。

図３に示すように、チャネルボディ２０は筒状に設けられ、そのチャネルボディ２０の外周面を囲むように筒状のメモリ膜３０が設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜４５が設けられている。コア絶縁膜４５は、例えばシリコン窒化膜である。

メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。

チャネルボディ２０はメモリセルトランジスタ（以下、単にメモリセルという）におけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。

実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。

メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜、ハフニウム酸化膜（ＨｆＯ_２膜）である。

トンネル膜３３は、例えば、シリコン酸化膜、シリコン窒化膜、それらの積層膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。

ブロック膜３１は、例えば、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜（Ａｌ_２Ｏ_３膜）、ハフニウム酸化膜（ＨｆＯ_２膜）、それらの少なくとも１つを含む積層膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。

図１に示すように、一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、メモリセルと同様、縦型トランジスタである。

ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディは、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。

ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディは、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。

メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。

ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。

それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。

電極層ＷＬは、第１の方向（Ｙ方向）に複数に分離されている。第１の方向（Ｙ方向）に分離された各電極層ＷＬは、第２の方向（Ｘ方向）に延びている。第２の方向（Ｘ方向）は、基板１０の主面に対して平行な面内で第１の方向（Ｙ方向）に対して交差（例えば直交）する方向である。

Ｘ方向に延びる１つの電極層ＷＬを共有して、異なるメモリストリングＭＳの複数の柱状部ＣＬがＸ方向に配列されている。

メモリ膜３０、チャネルボディ２０およびコア絶縁膜４５を含む柱状部ＣＬは、後述するように、図６（ｂ）に示すホール６３内に形成される。そのホール６３の穴径は、深さ方向で均一ではない。すなわち、ホール６３は、大径部と、大径部よりも穴径が小さい小径部とを有する。

図６（ｂ）に示す実施形態によれば、ホール６３の穴径は、開口端側の上部から、基板側の下部に向かって徐々に小さくなっている。すなわち、ホール６３の下部は上部よりも穴径が小さい。

したがって、ホール６３内に埋め込まれた柱状部ＣＬは、図２、３に示すように、上部から下部に向かって徐々に細くなっている。すなわち、柱状部ＣＬの下部は上部よりも細い。

なお、ホール６３の穴径は、上部から下部に向かって段階的に小さくなっていてもよい。また、柱状部ＣＬは、上部から下部に向かって段階的に細くなっていてもよい。

そして、実施形態によれば、ホール６３（柱状部ＣＬ）の小径部に隣接する電極層ＷＬの厚さは、ホール６３（柱状部ＣＬ）の大径部に隣接する電極層ＷＬの厚さよりも厚い。すなわち、下層側の電極層ＷＬは上層側の電極層ＷＬよりも厚い。少なくとも、最下層の電極層ＷＬは最上層の電極層ＷＬよりも厚い。

また、下層側の電極層ＷＬのゲート長は、上層側の電極層ＷＬのゲート長よりも長い。ここで、ゲート長は、電極層ＷＬにおけるメモリ膜３０に接する面のチャネル長方向の長さを表す。少なくとも、最下層の電極層ＷＬのゲート長は、最上層の電極層ＷＬのゲート長よりも長い。

現状のプロセス上、特にアスペクト比が高くなると、深さ方向で均一な穴径のホールの加工は難しい。図６（ｂ）に示すホール６３は、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングにより形成される。

ＲＩＥでは、エッチングガスが導入されたチャンバー内にプラズマを生起させ、基板に電位を与えて基板側にエッチングイオンを加速させ、そのイオンの衝突により異方性エッチングが行われる。また、ＲＩＥでは、反応生成物が、エッチングされたホールの側面を保護することで、径方向へのエッチングが抑制される。この反応生成物の側面保護により、エッチングが深さ方向に進むにしたがって穴径が小さくなっていくことがある。

ホールの穴径が深さ方向で異なると、ホールを囲む電極層ＷＬをコントロールゲートとするメモリセルトランジスタ（単にメモリセルともいう）の閾値電圧が上下のメモリセル間で異なってくる。

図１２は、メモリセルの閾値電圧の、ホールの穴径依存特性を表す。横軸がホールの穴径を、縦軸がメモリセルの閾値電圧を表す。ここでの閾値電圧は、中性閾値電圧を表す。

図１２に示すように、ホールの穴径が小さくなるとメモリセルの閾値電圧が低下する。すなわち、図１〜３に示す例では、下層側のメモリセルほど閾値電圧が低くなる。中性閾値電圧のばらつきは、書き込み／消去後の閾値電圧のばらつきにつながり、書き込み／消去速度のばらつきをまねく。

そこで、実施形態によれば、ホール６３の穴径（柱状部ＣＬの太さ）の違いに応じて、電極層ＷＬの厚さを変えている。

ホール６３の穴径が小さい部分（柱状部ＣＬが細い部分）に隣接する電極層ＷＬの厚さを、ホール６３の穴径が大きい部分（柱状部ＣＬが太い部分）に隣接する電極層ＷＬの厚さよりも厚くしている。

すなわち、閾値電圧が低い部分であるホール６３の穴径が小さい部分（柱状部ＣＬが細い部分）のゲート長が長くなり、閾値電圧の低下を抑制できる。したがって、ホール６３の深さ方向（メモリセルの積層方向）での、メモリセルの中性閾値電圧のばらつきを抑えることができる。

この結果、Ｚ方向に積層されたメモリセル間での、書き込み／消去後の閾値電圧のばらつきと、書き込み／消去速度のばらつきを抑制することが可能となる。

図１１（ａ）及び（ｂ）は、ホール６３の穴径の変化（実線）と、電極層ＷＬの厚さの変化（破線）との関係の一例を表す模式図である。

横軸は、ホール上端からの距離（ホール６３の深さ方向）を表す。左側の縦軸は、ホール６３の穴径を表す。右側の縦軸は、電極層ＷＬの厚さ（ゲート長）を表す。

図１１（ａ）によれば、ホール６３の穴径の変化にしたがって、複数層の電極層ＷＬは１層ずつ厚さが変化している。

あるいは、図１１（ｂ）によれば、ホール６３の穴径の変化にしたがって、複数層の電極層ＷＬごとに厚さが段階的に変化している。

次に、図４（ａ）〜図７（ｂ）を参照して、実施形態のメモリセルアレイ１の形成方法について説明する。

図４（ａ）に示すように、基板１０上には、絶縁層４０を介してバックゲートＢＧが形成される。なお、図４（ｂ）以降の図では、基板１０及び絶縁層４０の図示を省略している。

バックゲートＢＧには、図示しないマスクを用いたエッチングにより、図４（ｂ）に示すように、複数の凹部１１が形成される。

その凹部１１内には、図４（ｃ）に示すように、犠牲膜１２が埋め込まれる。犠牲膜１２は、例えばシリコン窒化膜である。

凹部１１と凹部１１との間のバックゲートＢＧの凸部上面は露出される。バックゲートＢＧの凸部上面と犠牲膜１２の上面とは平坦化され、その平坦面上には、図５（ａ）に示すように、絶縁層４２と電極層ＷＬとがそれぞれ交互に複数積層される。

このとき、下層側の電極層ＷＬを、上層側の電極層ＷＬよりも厚く形成する。少なくとも、最下層の電極層ＷＬを、最上層の電極層ＷＬよりも厚くする。

最上層の電極層ＷＬ上には、絶縁層４２を介して、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる上部選択ゲートＳＧが形成され、その上部選択ゲートＳＧ上には絶縁層４３が形成される。

バックゲートＢＧ、絶縁層４２、電極層ＷＬ、上部選択ゲートＳＧおよび絶縁層４３を含む積層体は、例えばＣＶＤ（chemical vapor deposition）法で形成される。

バックゲートＢＧ、電極層ＷＬおよび上部選択ゲートＳＧは、不純物として例えばボロンが添加されたシリコン層である。絶縁層４２、４３は、例えばシリコン酸化層である。

図５（ａ）に示す積層体を形成した後、フォトリソグラフィとエッチングにより、図５（ｂ）に示すように、積層体に、最下層の絶縁層４２に達する複数のスリット６１を形成する。スリット６１は、犠牲膜１２の上に形成され、積層体をＹ方向に分離する。

スリット６１内には、図６（ａ）に示すように、絶縁分離膜６２が埋め込まれる。絶縁分離膜６２は、例えばシリコン窒化膜である。

絶縁分離膜６２を形成した後、図６（ｂ）に示すように、上記積層体に、複数のホール６３を形成する。ホール６３は、図示しないマスクを用いた例えばＲＩＥ（reactive ion etching）法で形成される。

ホール６３の側壁は、基板主面に対して垂直ではなく傾斜したテーパー面となり、ホール６３の穴径は上部に比べて下部で小さくなる。

ホール６３のボトムは犠牲膜１２に達し、ホール６３のボトムに犠牲膜１２が露出する。１つの犠牲膜１２上には、一対のホール６３が形成される。

ホール６３を形成した後、ホール６３を通じたエッチングにより、犠牲膜１２を除去する。犠牲膜１２は、例えばウェットエッチングにより除去される。

犠牲膜１２の除去により、図７（ａ）に示すように、バックゲートＢＧに形成された凹部１１が現れる。１つの凹部１１に対して、一対のホール６３がつながっている。すなわち、一対のホール６３のそれぞれの下端が１つの共通の凹部１１とつながり、１つのＵ字状のメモリホールＭＨが形成される。

メモリホールＭＨの内壁には、図７（ｂ）に示すようにメモリ膜３０が形成される。さらに、メモリホールＭＨ内におけるメモリ膜３０の内壁に、チャネルボディ２０が形成される。さらに、メモリホールＭＨ内におけるチャネルボディ２０の内側に、図３に示すように、コア絶縁膜４５が形成される。

Ｙ方向で隣り合うメモリストリングＭＳ間の上部選択ゲートＳＧは、図２に示すように、絶縁分離膜６６によってＹ方向に分離される。

その後、絶縁層４３上に、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。

次に、図８は、他の実施形態のメモリセルの模式拡大断面図である。

エッチング条件によっては、図８に示すように、ホール７１の穴径は、上部から下部に向かって徐々に大きくなることもある。すなわち、ホール７１の下部は上部よりも穴径が大きい。

したがって、ホール７１内に埋め込まれた柱状部ＣＬは、上部から下部に向かって徐々に太くなっている。すなわち、柱状部ＣＬの下部は上部よりも太い。

なお、ホール７１の穴径は、上部から下部に向かって段階的に大きくなっていてもよい。また、柱状部ＣＬは、上部から下部に向かって段階的に太くなっていてもよい。

そして、図８に示す実施形態によれば、ホール７１（柱状部ＣＬ）の小径部に隣接する電極層ＷＬの厚さは、ホール７１（柱状部ＣＬ）の大径部に隣接する電極層ＷＬの厚さよりも厚い。すなわち、上層側の電極層ＷＬは下層側の電極層ＷＬよりも厚い。少なくとも、最上層の電極層ＷＬは最下層の電極層ＷＬよりも厚い。

また、上層側の電極層ＷＬのゲート長は、下層側の電極層ＷＬのゲート長よりも長い。少なくとも、最上層の電極層ＷＬのゲート長は、最下層の電極層ＷＬのゲート長よりも長い。

本実施形態によれば、ホール７１の穴径が小さい部分（柱状部ＣＬが細い部分）に隣接する電極層ＷＬの厚さを、ホール７１の穴径が大きい部分（柱状部ＣＬが太い部分）に隣接する電極層ＷＬの厚さよりも厚くしている。

すなわち、閾値電圧が低い部分であるホール７１の穴径が小さい部分（柱状部ＣＬが細い部分）のゲート長が長くなり、閾値電圧の低下を抑制できる。したがって、ホール７１の深さ方向（メモリセルの積層方向）での、メモリセルの中性閾値電圧のばらつきを抑えることができる。

この結果、Ｚ方向に積層されたメモリセル間での、書き込み／消去後の閾値電圧のばらつきと、書き込み／消去速度のばらつきを抑制することが可能となる。

ホール７１の穴径の変化にしたがって、複数層の電極層ＷＬは１層ずつ厚さが変化してもよいし、複数層の電極層ＷＬごとに厚さが段階的に変化してもよい。

次に、図９（ａ）は、さらに他の実施形態のメモリセルの模式拡大断面図である。

図９（ｂ）は、図９（ａ）におけるホール７２の中心軸より右側の領域のチャネルボディ２０、および電極層ＷＬのメモリ膜３０に接する部分を示す模式図である。

エッチング条件によっては、図９（ａ）に示すように、ホール７２の上部及び下部の穴径が、それら上部と下部との間の中央部の穴径よりも小さくなる場合がある。したがって、ホール７２内に埋め込まれた柱状部ＣＬは樽型に形成され、その柱状部ＣＬの上部及び下部は、上部と下部との間の中央部よりも細くなる。

そして、図９（ａ）に示す実施形態によれば、ホール７２（柱状部ＣＬ）の小径部（上部及び下部）に隣接する電極層ＷＬの厚さは、ホール７２（柱状部ＣＬ）の大径部（中央部）に隣接する電極層ＷＬの厚さよりも厚い。

また、上層側と下層側の電極層ＷＬのゲート長は、中央部の電極層ＷＬのゲート長よりも長い。

本実施形態によれば、ホール７２の穴径が小さい部分（柱状部ＣＬが細い部分）に隣接する電極層ＷＬの厚さを、ホール７２の穴径が大きい部分（柱状部ＣＬが太い部分）に隣接する電極層ＷＬの厚さよりも厚くしている。

すなわち、閾値電圧が低い部分であるホール７２の穴径が小さい部分（柱状部ＣＬが細い部分）のゲート長が長くなり、閾値電圧の低下を抑制できる。したがって、ホール７２の深さ方向（メモリセルの積層方向）での、メモリセルの中性閾値電圧のばらつきを抑えることができる。

この結果、Ｚ方向に積層されたメモリセル間での、書き込み／消去後の閾値電圧のばらつきと、書き込み／消去速度のばらつきを抑制することが可能となる。

ホール７２の穴径の変化にしたがって、複数層の電極層ＷＬは１層ずつ厚さが変化してもよいし、複数層の電極層ＷＬごとに厚さが段階的に変化してもよい。

また、積層体の積層方向（Ｚ方向）に沿った図９（ａ）に示す断面において、ホール７２の側壁及び柱状部ＣＬの側壁は、直線ではなく、曲率をもつ。また、その断面において、図９（ｂ）に示すように、電極層ＷＬのメモリ膜３０との界面、およびチャネルボディ２０は曲率をもつ。

データの書き込み時、チャネルボディ２０の電位に対して電極層ＷＬの電位が高くされる。その書き込み時の電気力線を図９（ｂ）において矢印で模式的に表す。

チャネル長方向（ゲート長方向）が、Ｚ方向に平行ではなく、湾曲しているため、チャネルボディ２０に電界が集中し、書き込み効率の向上（書き込み電圧の低減）が可能となる。

次に、図１０（ａ）は、さらに他の実施形態のメモリセルの模式拡大断面図である。

図１０（ｂ）は、図１０（ａ）におけるホール７３の中心軸より右側の領域のチャネルボディ２０および電荷蓄積膜３２を示す模式図である。

エッチング条件によっては、図１０（ａ）に示すように、ホール７３の上部及び下部の穴径が、それら上部と下部との間の中央部の穴径よりも大きくなる場合がある。したがって、ホール７３内に埋め込まれた柱状部ＣＬの上部及び下部は、上部と下部との間の中央部よりも太くなる。

そして、図１０（ａ）に示す実施形態によれば、ホール７３（柱状部ＣＬ）の大径部（上部及び下部）に隣接する電極層ＷＬの厚さは、ホール７３（柱状部ＣＬ）の小径部（中央部）に隣接する電極層ＷＬの厚さよりも薄い。

また、中央部の電極層ＷＬのゲート長は、上層側と下層側の電極層ＷＬのゲート長よりも長い。

本実施形態によれば、ホール７３の穴径が小さい部分（柱状部ＣＬが細い部分）に隣接する電極層ＷＬの厚さを、ホール７３の穴径が大きい部分（柱状部ＣＬが太い部分）に隣接する電極層ＷＬの厚さよりも厚くしている。

すなわち、閾値電圧が低い部分であるホール７３の穴径が小さい部分（柱状部ＣＬが細い部分）のゲート長が長くなり、閾値電圧の低下を抑制できる。したがって、ホール７３の深さ方向（メモリセルの積層方向）での、メモリセルの中性閾値電圧のばらつきを抑えることができる。

この結果、Ｚ方向に積層されたメモリセル間での、書き込み／消去後の閾値電圧のばらつきと、書き込み／消去速度のばらつきを抑制することが可能となる。

ホール７３の穴径の変化にしたがって、複数層の電極層ＷＬは１層ずつ厚さが変化してもよいし、複数層の電極層ＷＬごとに厚さが段階的に変化してもよい。

また、積層体の積層方向（Ｚ方向）に沿った図１０（ａ）に示す断面において、ホール７３の側壁及び柱状部ＣＬの側壁は、直線ではなく、曲率をもつ。また、その断面において、図１０（ｂ）に示すように、チャネルボディ２０および電荷蓄積膜３２は曲率をもつ。

データの消去時、電極層ＷＬの電位に対してチャネルボディ２０の電位が高くされる。その消去時の電気力線を図１０（ｂ）において矢印で模式的に表す。

チャネル長方向（ゲート長方向）が、Ｚ方向に平行ではなく、湾曲しているため、電荷蓄積膜３２に電界が集中し、消去効率の向上（消去電圧の低減）が可能となる。

以上説明した実施形態では、下部ゲート層であるバックゲートＢＧ内で一対の柱状部ＣＬの下端がつながったＵ字状のメモリストリングＭＳについて説明した。しかしながら、メモリストリングは、下部ゲート層（下部選択ゲート）、その上に積層された複数層の電極層を含む積層体、およびその積層体上に設けられた上部ゲート層（上部選択ゲート）を貫通するＩ字形状のストレート構造であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリセルアレイ、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４２…絶縁層、ＷＬ…電極層、ＭＳ…メモリストリング、ＣＬ…柱状部、ＪＰ…連結部

Claims (7)

1. 基板と、
   前記基板上にそれぞれ交互に積層された複数層の電極層と複数層の絶縁層とを有する積層体と、
   最上層の前記電極層から前記基板側に向けて前記積層体を貫通したホールの内壁に設けられ、電荷蓄積膜を含むメモリ膜と、
   前記メモリ膜の内壁に設けられたチャネルボディと、
   を備え、
   前記ホールは、大径部と、前記大径部よりも穴径が小さい小径部とを有し、
   前記小径部に隣接する前記電極層の厚さは、前記大径部に隣接する前記電極層の厚さよりも厚い半導体記憶装置。
2. 前記ホールの下部は上部よりも穴径が小さく、
   下層側の電極層は上層側の電極層よりも厚い請求項１記載の半導体記憶装置。
3. 前記ホールの上部は下部よりも穴径が小さく、
   上層側の電極層は下層側の電極層よりも厚い請求項１記載の半導体記憶装置。
4. 前記ホールの上部及び下部の穴径は、前記上部と前記下部との間の中央部の穴径よりも小さく、
   上層側の電極層及び下層側の電極層は、前記中央部に隣接する電極層よりも厚い請求項１記載の半導体記憶装置。
5. 前記ホールの上部及び下部の穴径は、前記上部と前記下部との間の中央部の穴径よりも大きく、
   上層側の電極層及び下層側の電極層は、前記中央部に隣接する電極層よりも薄い請求項１記載の半導体記憶装置。
6. 複数層の前記電極層の厚さが段階的に変化している請求項１〜５のいずれか１つに記載の半導体記憶装置。
7. 前記積層体の積層方向に沿った断面において、前記ホールの側壁は曲率をもつ請求項１〜６のいずれか１つに記載の半導体記憶装置。

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