JP2008159188A - 半導体記憶装置 - Google Patents

Abstract

【課題】センスアンプのセンス動作の動作初期において、チャージシェア方式のオーバードライブを行う場合に、アレイ電圧を大きくし、また、オーバードライブ電圧用の容量素子の容量を小さくできるようにする。
【解決手段】オーバードライブ電圧ＶＯＤを発生する第１の内部電源発生回路２１と、アレイ電圧ＶＡＲＹを発生する第２の内部電源発生回路１１とを設け、センス動作の開始時点から第１の時間が経過するまでのオーバードライブ期間において第１の内部電源発生回路２１がセンスアンプ１２に接続され、第１の時間の経過後には第２の内部電源発生回路１１がセンスアンプ１２に接続されるようにする。第１の内部電源発生回路２１は、センス動作の開始に先立って動作状態とされ、容量素子２０の充電が終わった後に非動作のフローティング状態とされる。
【選択図】図６

Description

本発明は半導体記憶装置に関し、特に、外部電源電圧から生成された内部降圧電圧で動作するＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）であって、センススピードを加速するためにチャージシェア（電荷共有）方式のオーバードライブの手法が採用されたＤＲＡＭに関する。

ＤＲＡＭにおいては、主として消費電力低減及び信頼性確保の目的で、そのメモリセルアレイ及びセンスアンプに対し、電源電圧として、オンチップ電源回路によって外部電源電圧から発生された内部降圧電圧を供給するのが一般的である。しかしながら、内部降圧電圧を用いた場合には、メモリセルからの読出し信号の振幅が小さくなり、かつ、センスアンプの駆動電圧が低下していることから、センスアンプの動作スピードが低下するという問題を生ずる。

そこで、ＤＲＡＭにおいては、メモリセルに対するセンス動作においてセンススピードを加速させるために、センス動作の初期の段階においてセンスアンプに供給される電圧を通常のセンス動作時にセンスアンプに供給される電圧よりも高くするオーバードライブという手法が用いられている。

このようなオーバードライブを実現するための手法として、特開２０００−２４３０８５号公報及び特開平１１−３９８７５号公報には、外部電源直結方式が開示されている。この外部電源直結様式では、センスアンプの動作初期の期間のみ、外部電源電圧ＶＤＤによりセンスアンプを駆動し、その後、所定の時間の経過後に、内部降圧電圧によってセンスアンプを駆動するようにする。所定の時間の経過は、遅延回路（ディレイ回路）を用いて検出する。

図１は、外部電源直結方式によってオーバードライブを実現する従来の半導体記憶装置（ＤＲＡＭ）におけるメモリアレイ部の構成を示す回路図である。

メモリセル１０は、メモリトランジスタ１３を介して対応するビット線ＢＬに接続する。メモリトランジスタ１３のゲートはワード線ＷＬに接続されている。ここでは１個のメモリセル１０しか描かれていないが、当然のことであるが、多数のメモリセル１０が２次元アレイ状に配列するとともに、ビット線ＢＬとワード線ＷＬとがマトリクス状に配線されて、メモリセルアレイが構成されている。

センスアンプ１２が１対のビット線ＢＬごとに設けられてそのビット線対に接続している。センスアンプ１２は、通常の構成のものであって、コモンソース線ＰＣＳ，ＮＣＳとによってその電源電圧が供給されるようになっている。低電位側のコモンソース線ＮＣＳは、制御信号ＳＡＮによってゲート制御されるトランジスタ１４を介して接地電位に接続されている。

外部電源電圧ＶＤＤを降圧して内部降圧電圧としてアレイ電圧ＶＡＲＹを生成する内部電源発生回路１１が設けられている。アレイ電圧ＶＡＲＹはスイッチ用のトランジスタ１６を介して高電位側のコモンソース線ＰＣＳに供給されるようになっている。高電位側のコモンソース線ＰＣＳには、スイッチ用のトランジスタ１５を介して、外部電源電圧ＶＤＤも供給されるようになっている。そしてこれらのトランジスタ１５，１６を制御するために、具体的には、センス動作の初期の段階にはトランジスタ１５をオン、トランジスタ１６をオフとして外部電源電圧ＶＤＤがコモンソース線ＰＣＳに供給され、所定の時間の経過後にはトランジスタ１５をオフ、トランジスタ１６をオンとしてアレイ電圧ＶＡＲＹがコモンソース線ＰＣＳに供給されるように制御するために、ディレイ回路１７、ＡＮＤ（論理和）回路１８及びＮＯＴ（論理否定）回路１９が設けられている。センスアンプをイネーブルにするための制御信号ＳＡＥが、ディレイ回路１７とＡＮＤ回路１８の一方の入力とに供給されており、ディレイ回路１７の出力がＡＮＤ回路１８の他方の入力とＮＯＴ回路１９とに供給されている。ＡＮＤ回路１８の出力が信号ＳＡＰ１としてトランジスタ１５のゲートに供給され、ＮＯＴ回路１９の出力が信号ＳＡＰ２としてトランジスタ１６のゲートに供給されている。

以下、図１に示した回路の動作について、図２を用いて説明する。

ここでは、メモリセル１０には、電圧ＶＡＲＹと同等の電位が蓄えられて、２値状態のうちのハイレベルになっているものとする。以下の説明において、メモリセルにおける２値状態のうちのハイレベルに対応するものの方を（Ｈ）で表し、そうでない方のものを（Ｌ）で表すものとする。センス動作を開始する前の初期状態では、コモンソース線ＮＣＳ，ＰＣＳ、ビット線ＢＬ（Ｈ），ＢＬ（Ｌ）は、いずれもＶＡＲＹ／２の電位に充電されているものとする。信号ＳＡＰ１，ＳＡＰ２はいずれもローレベルであって、トランジスタ１５，１６はいずれもオフ状態にある。

ここで時刻Ｔ０においてワード線ＷＬが立ち上がると、（Ｈ）状態のメモリセル１０に蓄えられた電位によってビット線ＢＬ（Ｈ）が充電され、ビット線ＢＬ（Ｈ）とビット線ＢＬ（Ｌ）との間に差電位が生ずる。この差電位をさらに大きくするのがセンス動作である。時刻Ｔ１において制御信号ＳＡＮが立ち上がると、低電位側のコモンソース線ＮＣＳの電位がローレベル“Ｌ”に引き抜かれ、センスアンプ１２が増幅動作を開始することで、ビット線ＢＬ（Ｈ），ＢＬ（Ｌ）間の差電位により、ビット線ＢＬ（Ｌ）の電位がコモンソース線ＮＣＳの電位に引き抜かれていく。制御電圧ＳＡＮが立ち上がるのと同じタイミングで制御電圧ＳＡＥが立ち上がり、制御信号ＳＡＥが立ち上がることで信号ＳＡＰ１が立ち上がり、トランジスタ１５がオン状態となって、コモンソース線ＰＣＳが外部電源電圧ＶＤＤにまで充電され、それに伴って、ビット線ＢＬ（Ｈ）も充電される。このとき、ビット線ＢＬ（Ｈ）の目標電位はアレイ電圧ＶＡＲＹであるが、それより高い電圧を用いて充電することで、センス動作を加速させることができる。これが、オーバードライブという手法である。

その後、ディレイ回路１７によって、一定時間の経過後（時刻Ｔ２）に信号ＳＡＰ１が立下がり、それと同時に信号ＳＡＰ２が立ち上がる。その結果、トランジスタ１５がオフ状態となりトランジスタ１６がオン状態となるので、コモンソース線ＰＣＳの電位は外部電源電圧ＶＤＤからアレイ電圧ＶＡＲＹ電位に低下し、ビット線ＢＬ（Ｈ）の電位もＶＡＲＹの電位に落ち着く。このようなオーバードライブ操作において、信号ＳＡＰ１が“Ｈ”になっている期間をオーバードライブ期間と呼ぶ。内部電源発生回路２１は、容量素子２０の電圧が所定のオーバードライブ電圧ＶＯＤに達するまで、オン状態とされる。

図１及び図２に示したこのオーバードライブ方式では外部電源電圧を用いてセンス動作を加速しており、外部電源電圧に変動があった場合には、オーバードライブによるビット線ＢＬの昇圧の効果も異なってしまい、ビット線ＢＬ（Ｈ）の最終的な電位がアレイ電圧ＶＡＲＹより高くなりすぎたり、低くなりすぎたりするおそれがある。すなわち、外部電源電圧ＶＤＤが変動すれば、センスアンプの動作マージンが著しく悪化するという問題を生ずる。このような問題点は、１Ｖといったように外部電源電圧が低電圧化した場合に、低電圧化とともに顕著になる。

そこで、ＤＲＡＭ内部に、アレイ電圧ＶＡＲＹよりも高いオーバードライブ電圧ＶＯＤを発生させるオンチップ電源回路を設け、センス動作の初期にはこのオーバードライブ電圧ＶＯＤをアレイ電圧ＶＡＲＹの代わりにセンスアンプに供給することが考えられる。この場合、オーバードライブ電圧ＶＯＤ発生用のオンチップ電源回路の負荷駆動能力が負荷容量に対して不足するので、このオンチップ電源回路の出力部には、オンチップの容量素子（キャパシタ）を付加する必要がある。

このとき、センスアンプの駆動のためにコモンソース線ＰＣＳに供給される電荷は、センスアンプを介して所定の本数のビット線を充電するために用いられるから、充電対象となるビット線の電気容量の総計を負荷容量とみなすことができる。そして、オンチップの容量素子とこのような負荷容量との間で電荷の授受を行わせれば、ビット線の電位を高速で所望の電圧（ＶＡＲＹ）に到達させることができる。この場合、通常はオンチップ電源回路が容量素子やセンスアンプ側から電気的に切り離され、容量素子を充電しなければならないタイミングにおいてだけ容量素子にオンチップ電源回路が電気的に接続するように、オンチップ電源回路出力及び容量素子はいわゆるフローティング系で動作する。すなわち、オンチップ電源回路によってオンチップの容量素子を予め充電しておき、センスアンプの駆動の直前にオンチップ電源回路と容量素子との間を切り離し、その後、センスアンプの駆動を開始する。このようなオーバードライブの方式を内部電源容量チャージシェア方式と呼ぶ。

図３は、内部電源容量チャージシェア方式によってオーバードライブを実現する従来の半導体記憶装置（ＤＲＡＭ）におけるメモリアレイ部の構成を示す回路図である。図３に示される回路は、図１に示される回路と同様のものであるが、トランジスタ１５が外部電源電圧ＶＤＤに接続するのではなく、内部電源発生回路２１に接続している点で、図１に示すものと異なっている。内部電源発生回路２１は、外部電源電圧ＶＤＤを降圧して内部降圧電圧としてのオーバードライブ電圧ＶＯＤを発生するものであり、このオーバードライブ電圧ＶＯＤはアレイ電圧ＶＡＲＹよりも高い電位である。そして、内部電源発生回路２１の出力には、容量ｑの容量素子（キャパシタ）２０が設けられている。ここで内部電源発生回路２１は、外部から供給されるオン／オフ信号によって動作が制御されるものであり、動作がオフ状態のときには、その出力がフローティング状態となって容量素子２０側からは切り離されるようになっている。

以下、図３に示した回路の動作について、図４を用いて説明する。

図１及び図２に示したものと同様に、メモリセル１０には、電圧ＶＡＲＹと同等の電位が蓄えられて、２値状態のうちのハイレベルになっているものとする。センス動作を開始する前の初期状態では、コモンソース線ＮＣＳ，ＰＣＳ、ビット線ＢＬ（Ｈ），ＢＬ（Ｌ）は、いずれもＶＡＲＹ／２の電位に充電されているものとする。信号ＳＡＰ１，ＳＡＰ２はいずれもローレベルであって、トランジスタ１５，１６はいずれもオフ状態にある。また、容量素子２０にはＶＯＤ電位が蓄えられ、内部電源発生回路２１はオフ状態であるものとする。

センス動作開始前までの動作は図２に示したものと同様であるが、信号ＳＡＰ１が立ち上がると、容量素子２１に蓄えられた電荷によってコモンソース線ＰＣＳ及びビット線ＢＬ（Ｈ）が充電され、電位ＶＯＤにまで充電されていた容量素子２０と、ビット線ＢＬ（Ｈ）とがチャージシェア（電荷共有）を行う。チャージシェアによって容量素子２０の電位とビット線ＢＬ（Ｈ）の電位が同一の電位（これをチャージシェア電圧と呼ぶ）になるが、このチャージシェア電圧がアレイ電圧ＶＡＲＹと同等になるように、容量素子２０の容量ｑは設定されている。オーバードライブ期間の終了後、トランジスタ１５によって容量素子２０はコモンソース線ＰＣＳから電気的に切り離されるから、内部電源発生回路１をオン状態とし、容量素子２０を元の電位（オーバードライブ電圧ＶＯＤ）にまで充電する。

このような内部電源容量チャージシェア方式のオーバードライブでは、ＶＡＲＹ電位に応じて容量素子２０の容量ｑが設定されるため、ＶＡＲＹ電位を高くすることができない。また、ＶＡＲＹ電位を高くして容量素子２０の容量値を設定しなおすと、さらに大きな容量を必要とするため、ＤＲＡＭにおける面積的なデメリットが大きい。

このＶＡＲＹ電位と容量の関係について図５に示す。ここでは、６４ＭビットのＤＲＡＭを仮定し、６４Ｍビットアレイが２４×１６のマットに分割され、各マットには３５２個のセンスアンプが設けられているものとする。ビット線１本あたりの容量が５０ｆＦ（図５の(a)），センスアンプ１個あたりの容量が１０ｆＦ（図５の(b)）であると仮定した時、１回のセンス動作で３５２×２４個のセンスアンプが動作するため、一回のセンス動作において充電しなければならない総容量（図５の(c)）は、
総容量＝（５０ｆＦ＋１０ｆＦ）×（３５２×２４）＝５０６．９ｐＦ
となる。

ここでＶＡＲＹ電位（図５の(d)）が１．０Ｖ、ＶＯＤ電位（図５の(e)）が１．３５Ｖであるとすると、容量素子２０として必要な容量ｑ（図５の(f)）は、
ｑ＝（５０６．９ｐＦ×（１．０Ｖ−１．０Ｖ／２））／（１．３５Ｖ−１．０Ｖ）
＝７２４．１ｐＦ
となる。ここで、ＶＡＲＹ電位（図５の(d)）を１．２Ｖとした場合には、
ｑ＝（５０６．９ｐＦ×（１．２Ｖ−１．２Ｖ／２））／（１．３５Ｖ−１．２Ｖ）
＝２０２７．５ｐＦ
となり、莫大な容量が必要になってしまう。このとき、ＤＲＡＭのレイアウトにおける面積上の問題により、オンチップの容量素子２０として７５０ｐＦの容量（図５の(g)）のものしか設けることができないものとすると、チャージシェア電圧（図５の(h)）は、
チャージシェア電圧＝（（５０６．９ｐＦ×（１．２Ｖ／２））＋（７５０ｐＦ×１．３５Ｖ））／（５０６．９ｐＦ＋７５０ｐＦ）＝１．０４８Ｖ
となり、必要とされるＶＡＲＹ電位（図５の(d)）に対して１５２ｍＶも不足してしまう。

このように従来の内部電源容量チャージシェア方式によるオーバードライブでは、ＶＡＲＹ電圧を高くしようとすると、オーバードライブ電圧ＶＯＤを発生する内部電源発生回路に付随するオンチップの容量素子の容量値を大きくしなけばならない、という問題点がある。もちろん、これに対する対応として、オーバードライブ電圧ＶＯＤを高くする、ということも考えられるが、近年の外部電源電圧ＶＤＤが低電圧化する傾向の中では、オーバードライブ電圧ＶＯＤを高くすることは現実的でない。

また、上述したような半導体記憶装置では、アレイ電圧ＶＡＲＹを高めることで消費電流が増加するというデメリットはあるものの、センス動作のスピードが速くなることや、メモリセルにおける電位の保持能力が高まるなどのメリットも生じる。そのため、メモリセルやセンスアンプの性能や要求される仕様に応じて、アレイ電圧ＶＲＡＹを変化させることができることが望まれる。しかしながら、内部電源容量チャージシェア方式の半導体記憶装置では、チャージシェア電位が固定されるためにアレイ電圧ＶＡＲＹを変化させることができない。
特開２０００−２４３０８５号公報 特開平１１−３９８７５号公報

上述したように、従来のオーバードライブ方式には、いくつかの課題がある。

まず、外部電源直結方式では、外部電源電圧の変動に対してセンスアンプの動作マージンを十分に確保できない、という問題がある。一方、内部電源容量チャージシェア方式では、オーバードライブ電圧ＶＯＤの内部電源発生回路に付随させる容量素子として、大容量のものを必要とする。その原因は、容量チャージシェアを行っているために、ビット線の容量などに充電できる電位に限界があることに起因する。さらに内部電源容量チャージシェア方式では、容量チャージシェアを行っているためチャージシェア電位が決まっていることに起因して、ＶＡＲＹ電位を所望に応じて変えることができないという課題もある。

本発明の目的は、外部電源電圧の影響を受けない内部降圧電源を用いたオーバードライブ方式の半導体記憶装置であって、オーバードライブ電圧ＶＯＤのための大きな容量を必要としない半導体記憶装置を提供することにある。

本発明の別の目的は、外部電源電圧の影響を受けない内部降圧電源を用いたオーバードライブ方式の半導体記憶装置であって、アレイ電圧ＶＡＲＹを高めることが可能な半導体記憶装置を提供することにある。

本発明の半導体記憶装置は、メモリセルを備え外部電源電圧が供給されて動作する半導体記憶装置であって、外部電源電圧よりも小さな第１の電位（オーバードライブ電圧）を発生する第１の内部電源発生回路と、第１の電位よりも小さな第２の電位（アレイ電圧）を発生する第２の内部電源発生回路と、第１の内部電源発生回路の出力に設けられて第１の電位に充電される容量素子と、メモリセルに接続するビット線と、ビット線に接続してメモリセルに対するセンス動作を行い、メモリセルに蓄積された電荷に応じてビット線を前記第２の電位にまで増幅するセンスアンプと、を備え、センス動作の開始時点から第１の時間が経過するまでのオーバードライブ期間において第１の内部電源発生回路が前記センスアンプに接続され、第１の時間の経過後においては第２の内部電源発生回路がセンスアンプに接続され、第１の内部電源発生回路は、センス動作の開始に先立ってオン状態とされ、容量素子の充電が終わった後にオフ状態とされ第１の内部電源発生回路の出力はフローティング状態とされる。

本発明では、アレイ電圧ＶＡＲＹが高くてビット線の容量と容量素子の容量とのチャージシェア電圧がアレイ電圧ＶＡＲＹに達しない場合であっても、第１の内部電源発生回路によってビット線がＶＡＲＹ電位まで引き上げられるので、アレイ電圧ＶＡＲＹを高めることができ、また容量素子の容量を小さくすることができる。

次に、本発明の好ましい実施の形態について、図面を参照して説明する。

図６は、本発明の実施の一形態の半導体装置におけるオーバードライブ方式によるアレイ回路を示すブロック図である。図６に示す回路は、図４に示した従来の内部電源容量チャージシェア方式のオーバードライブを実行する回路と同様のものであるが、外部電源電圧ＶＤＤから内部降圧電圧であるオーバードライブ電圧ＶＯＤを生成する内部電源発生回路２１における動作タイミングが図４の場合と異なり、また、ディレイ回路として、ディレイ時間を変化させることができるディレイ回路３１を使用している。図７は、図６に示す回路の動作波形を示す波形図である。

従来の半導体記憶装置では、オーバードライブ電圧ＶＯＤを生成する内部電源発生回路は、センス動作中はオフ状態とされ、オーバードライブの終了後にオン状態とされていたが、本実施形態では、内部電源発生回路２１は、センス動作を開始する前に、具体的にはワード線ＷＬが立ち上がる時刻Ｔ０の直前に、オン状態とされる。このオン状態とされるタイミングでは、容量素子２０は既にその設定値すなわちオーバードライブ電圧ＶＯＤに充電されているから、内部電源発生回路２１からの電流供給は、センス動作開始前（時刻Ｔ１以前）ではほとんどない。アレイ電圧ＶＡＲＹを高くした場合、センス動作を開始すると、容量素子２０の容量ｑが不足しているため、容量素子２０とビット線ＢＬ（Ｈ）とは、電圧ＶＡＲＹを下回る電位でチャージシェアを行うが、本実施形態では、センス動作中には内部電源発生回路２１を動作しており、時刻Ｔ１以降は容量素子２０の電圧が設定値より落ち込んでいるために、内部電源発生回路２１からの電流供給により、ビット線ＢＬと容量素子２０とが充電される。ビット線ＢＬ（Ｈ）の電位がアレイ電圧ＶＡＲＹに達するタイミングでオーバードライブが終了するように、電圧ＶＡＲＹが低い設定の場合に比べて、オーバードライブ期間を長めにする。オーバードライブ期間の長さの調整は、ディレイ回路によって与えられる内部ディレイ量の調整によって、容易に行うことができる。また、内部ディレイ量は、後述するように本実施形態におけるディレイ回路３１を用いることで、精度よく調整することが可能である。

以上のことから、アレイ電圧ＶＡＲＹを変えた場合であっても、オーバードライブ期間を調整することで、オーバードライブ電圧ＶＯＤを発生する内部電源発生回路２１に接続した容量素子２０の容量ｐを変えることなく、オーバードライブを用いたセンス動作を行うことができる。オーバードライブ終了後の動作は、内部電源発生回路２１が既にオン状態とされていることを除けば、従来のものと同様である。

図８は、本実施形態において使用されるディレイ回路３１の内部構成を示している。このディレイ回路３１は、内部ディレイ量（ディレイ時間）を４段階で切り替え可能なものであって、オーバードライブ期間を調整するために使用されるものである。ディレイ回路３１には、ディレイ時間の選択のために、２ビットのテストモード信号ＴＯＤＴ０，ＴＯＤＴ１が入力する。

ディレイ回路３１は、６個のディレイ素子ｄ１〜ｄ６が直列に接続した構成のものである。これらのディレイ素子のうち、３個のディレイ素子ｄ１〜ｄ３は常に有効とされているが、残りの３個のディレイ素子ｄ４〜ｄ６は、テストモード信号ＴＯＤＴ０，ＴＯＤＴ１に基づいて、有効（オン）または無効（オフ）を定められるようになっている。具体的には、図８における真理値表に記載されているように、テストモード信号ＴＯＤＴ０，ＴＯＤＴ１での“Ｈ”，“Ｌ”の組み合わせによって、３個のディレイ素子ｄ４〜ｄ６について、１個も有効ではない、１個のみが有効、２個のみが有効、３個とも有効、が選択できるようになっている。このようにこのディレイ回路３１では、テストモード信号ＴＯＤＴ０，ＴＯＤＴ１を用いることによって、直列接続されたディレイ素子の段数を３段から６段までの４通りの中から選択することができ、その結果、図６に示す回路では、４通りのディレイ値の中からオーバードライブ期間を選択することができることになる。

図９は、各ディレイ素子ｄ１〜ｄ６の内部構成回路を示す回路図である。これらのディレイ素子は、電源電圧依存性を小さくするために、内部の定電圧電源からの内部定電圧ＶＩＮＴが供給されるものであり、ＣＲ積分回路を内部に組み込んだＣＭＯＳインバータを２段直列に接続するとともに、初段のＣＭＯＳインバータへの入力と２段目のＣＭＯＳインバータからの出力とが供給されるＡＮＤ回路３２を設けたものである。初段のインバータへの入力がこのディレイ素子の入力であり、ＡＮＤ回路３２の出力がこのディレイ素子の出力となっている。このディレイ素子では、抵抗Ｒ１、Ｒ２と容量（キャパシタ）Ｃ１、Ｃ２とからなるＣＲ積分回路を用いることによって、製造ばらつきによるディレイ量の変動を抑えるようにしており、これらの抵抗や容量の値に基づいてディレイ値が決定する。特に、抵抗Ｒ１，Ｒ２としては、ＭＯＳトランジスタのチャネル領域の抵抗を利用したものではなく、製造ばらつきの少ない配線材料によって構成された抵抗を用いることによって、トランジスタの製造ばらつきによる影響をほとんど受けない、一定ディレイ量のディレイ素子を実現することができる。

図１０は、本実施形態の半導体記憶装置におけるメモリセルアレイのレイアウトを示している。６４Ｍビットアレイの一端に、容量素子２０が配置されており、容量素子２０の配置の中央部に、内部電源発生回路２１が配置されている。ここでは内部電源発生回路２１から容量素子２０を充電するので、このように容量素子２０の配置の中央部に内部電源発生回路２１が配置することが好ましい。上述したように、６４Ｍビットアレイは２４×１６のマットに分割されており、各マットにはそれぞれ３５２個のセンスアンプが設けられている。容量素子２０及び内部電源発生回路２１は、各マットに対し、メッシュ配線により接続されている。センス動作時にチャージチェアによってセンスアンプのコモンソース線（駆動線）やビット線を充電するため、これらのコモンソース線は、このようにメッシュ状に配置されていることが好ましい。ワード線ＷＬが立ち上がると、ワード線ＷＬ方向の２４マットが動作するため、８４４８（＝３５２×２４）個のセンスアンプが動作することになる。内部電源容量チャージシェア方式のオーバードライブを行う場合には、このような大量のセンスアンプとそれに接続するビット線の容量に見合った容量を有する容量素子を設けなければならないが、本発明によれば、容量素子に必要な容量を極力小さくすることができ、ＤＲＡＭのレイアウトにおける容量素子の面積を小さくすることができる。

従来の半導体記憶装置における、外部電源直結方式のオーバードライブ方式によるアレイ回路を示す回路図である。 図１に示す回路の動作波形を示す波形図である。 従来の半導体記憶装置における、内部電源容量チャージシェア方式のオーバードライブ方式によるアレイ回路を示す回路図である。 図３に示す回路の動作波形を示す波形図である。 アレイ電圧ＶＡＲＹとオーバードライブ電圧ＶＯＤとの関係を示す図である。 本発明の実施の一形態の半導体記憶装置におけるオーバードライブ方式によるアレイ回路を示すブロック図である。 図６に示す回路の動作波形を示す波形図である。 ディレイ回路の構成の一例を示す回路図である。 抵抗及び容量を用いたディレイ素子の一例を示す回路図である。 本発明の実施の一形態の半導体記憶装置におけるメモリセルアレイのレイアウトを示す図である。

符号の説明

１０ メモリセル
１１，２１ 内部電源発生回路
１２ センスアンプ
１３ メモリトランジスタ
１４〜１６ トランジスタ
１７，３１ ディレイ回路
１８，３２ ＡＮＤ回路
１９ ＮＯＴ回路
２０ 容量素子（キャパシタ）
ｄ１〜ｄ６ ディレイ素子
ＢＬ ビット線
ＶＤＤ 外部電源電圧
ＷＬ 書込み線

Claims (4)

1. メモリセルを備え外部電源電圧が供給されて動作する半導体記憶装置であって、
   前記外部電源電圧よりも小さな第１の電位を発生する第１の内部電源発生回路と、
   前記第１の電位よりも小さな第２の電位を発生する第２の内部電源発生回路と、
   前記第１の内部電源発生回路の出力に設けられて前記第１の電位に充電される容量素子と、
   前記メモリセルに接続するビット線と、
   前記ビット線に接続して前記メモリセルに対するセンス動作を行い、前記メモリセルに蓄積された電荷に応じて前記ビット線を前記第２の電位にまで増幅するセンスアンプと、
   を備え、
   前記センス動作の開始時点から第１の時間が経過するまでのオーバードライブ期間において前記第１の内部電源発生回路が前記センスアンプに接続され、前記第１の時間の経過後においては前記第２の内部電源発生回路が前記センスアンプに接続され、
   前記第１の内部電源発生回路は、前記センス動作の開始に先立ってオン状態とされ、前記容量素子の充電が終わった後にオフ状態とされ前記第１の内部電源発生回路の出力はフローティング状態とされる、半導体記憶装置。
2. 前記第１及び第２の内部電源発生回路は、それぞれ前記外部電源電圧が供給されて該外部電源電圧を降圧することにより前記第１及び第２の電位を発生する、請求項１に記載の半導体記憶装置。
3. 前記第１の内部電源発生回路の出力と前記センスアンプとの間に設けられた第１のスイッチと、前記第２の内部電源発生回路の出力と前記センスアンプとの間に設けられた第２のスイッチと、前記第１の時間を経過を検出するために前記センス動作の開始時点からディレイ動作を開始するディレイ回路と、を備え、前記ディレイ回路の出力によって前記第１及び第２のスイッチが制御される、請求項１または２に記載の半導体記憶装置。
4. 前記ディレイ回路は、外部信号に応じてディレイ時間を調整することができるものである、請求項３に記載の半導体記憶装置。

Images