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JP2014067927A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高い耐圧及び安定した閾値を得ることができる半導体装置及びその製造方法を提供すること。
【解決手段】実施形態に係る半導体装置は、構造体と、絶縁膜と、制御電極と、を含む。前記構造体は、第１面を有し、第１導電形の炭化珪素を含む第１半導体領域と、第２導電形の炭化珪素を含む第２半導体領域と、第１導電形の炭化珪素を含む第３半導体領域と、を含む。構造体は、前記第１面に沿った第１方向に前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域がこの順に並ぶ部分を有する。前記絶縁膜は、前記第１面の上に設けられる。前記制御電極は、前記絶縁膜の上に設けられる。前記構造体は、前記第２半導体領域と前記第１面との間に設けられた埋め込み領域を有する。前記埋め込み領域においては、Ｖ族の元素が導入されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
低損失かつ高温動作可能な半導体装置として、例えば炭化珪素（ＳｉＣ）を用いたデバイスが注目されている。炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。
ＳｉＣを用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）においては、ＳｉＣ基板の表面に水素終端を施した後、表面酸化または絶縁膜の堆積によってＳｉＣ基板の上にＳｉＯ２による絶縁膜を形成している。
４Ｈ構造のＳｉＣ（４Ｈ−ＳｉＣ）基板を用いたＭＯＳＦＥＴでは、ＳｉＣ基板とＳｉＯ２による絶縁膜との界面での移動度は、非常に小さい。絶縁膜や界面に工夫を施しても、本来４Ｈ−ＳｉＣが持っている特性（１０００ｃｍ２／Ｖｓ）には程遠い移動度（１００ｃｍ２／Ｖｓ未満）しか得られていない。
また、ＭＯＳＦＥＴのチャネルをつくるためにｐ形ドーパントのアルミニウム（Ａｌ）をイオン注入などで導入する。この際、ある程度の多くの量を導入しないと高い耐圧を得られない。しかし、あまり大量に導入すると、閾値が高くなり、かつ、移動度の低下を招く。半導体装置においては、高い耐圧及び安定した閾値を得ることが重要である。
木本他、２００９春応用物理学会、３０ｐ−Ｆ−１１ D. Okamoto, H. Yano, T. Hatayama, and T. Fuyuki , Materials Science Forum vol645-648 2010 pp495-498
本発明の実施形態は、高い耐圧及び安定した閾値を得ることができる半導体装置及びその製造方法を提供する。
実施形態に係る半導体装置は、構造体と、絶縁膜と、制御電極と、を含む。
前記構造体は、第１面を有し、第１導電形の炭化珪素を含む第１半導体領域と、第２導電形の炭化珪素を含む第２半導体領域と、第１導電形の炭化珪素を含む第３半導体領域と、を含む。構造体は、前記第１面に沿った第１方向に前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域がこの順に並ぶ部分を有する。
前記絶縁膜は、前記第１面の上に設けられる。
前記制御電極は、前記絶縁膜の上に設けられる。
前記構造体は、前記第２半導体領域と前記第１面との間に設けられた埋め込み領域を有する。前記埋め込み領域においては、Ｖ族の元素が導入されている。
第１の実施形態に係る半導体装置の構成を例示する模式図である。 図２（ａ）〜図２（ｃ）は、Ｃ欠陥の状態密度を例示する模式図である。 Ｃ欠陥の生成エネルギーを例示する図である。 図４（ａ）〜図４（ｊ）は、界面近傍におけるＣ欠陥の形成機構を例示する模式図である。 本実施形態に係る半導体装置の製造方法を例示するフローチャートである。 図６（ａ）〜図６（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。 図７（ａ）〜図７（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。 実効的なｐ濃度のプロファイルを例示する図である。 図９（ａ）〜図９（ｆ）は、プラズマ窒化の状態を例示する図である。 第３の実施形態に係る半導体装置を例示する模式的断面図である。
以下、本発明の実施形態を図に基づき説明する。
なお、以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
本実施形態では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式図である。
図１に表したように、第１の実施形態に係る半導体装置１１０は、ＳｉＣを用いた例えばＤｉＭＯＳＦＥＴ（Double Implanted Metal Oxide Semiconductor Field Effect Transistor）である。
半導体装置１１０は、構造体１００と、絶縁膜６０と、制御電極Ｇと、を含む。構造体１００は、第１面１００ａを有する。構造体１００は、第１半導体領域１０と、第２半導体領域２０と、第３半導体領域３０と、を含む。
本実施形態では、第１面１００ａに沿った１つの方向（第１方向）をＸ方向、第１面１００ａに沿いＸ方向と直交する方向（第３方向）をＹ方向、Ｘ方向及びＹ方向と直交する方向（第２方向）をＺ方向ということにする。
構造体１００は、Ｘ方向に第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０がこの順に並ぶ部分を有する。構造体１００は、Ｚ方向に第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０がこの順に並ぶ部分を有する。
第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０は、この順にＺ方向に積層される。第１半導体領域１０の一部は第１面１００ａに露出する。第２半導体領域２０の一部は第１面１００ａに露出する。第３半導体領域３０の一部は第１面１００ａに露出する。構造体１００の第１面１００ａ側においては、第１半導体領域１０の一部、第２半導体領域２０の一部及び第３半導体領域３０の一部がＸ方向に並ぶ。第２半導体領域２０の一部は、第１半導体領域１０の一部と、第３半導体領域３０の一部と、の間に設けられる。
構造体１００を製造する際には、第１半導体領域１０の表面側の一部に第２半導体領域２０が形成され、第２半導体領域２０の表面側の一部に第３半導体領域３０が形成される。
第２半導体領域２０は、複数設けられていてもよい。複数の第２半導体領域２０が設けられる場合、複数の第２半導体領域２０は、Ｘ方向やＹ方向に互いに離間して配置される。第２半導体領域２０は、Ｙ方向に延在するライン状、Ｚ方向からみて島状、Ｚ方向からみてリング状など、様々な形状が採用される。
第３半導体領域３０は、複数設けられていてもよい。複数の第３半導体領域３０が設けられる場合、複数の第３半導体領域３０は、Ｘ方向に互いに離間して配置される。第３半導体領域３０は、例えば第２半導体領域２０の形状に合わせてライン状、島状、リング状などに設けられる。
第１面１００ａ側において第１半導体領域１０の一部と、第３半導体領域３０の一部との間に設けられた第２半導体領域２０の一部は、ＤｉＭＯＳＦＥＴのチャネルとして機能する部分になる。
絶縁膜６０は、構造体１００の第１面１００ａの上に設けられる。絶縁膜６０は、ＤｉＭＯＳＦＥＴのゲート絶縁膜として機能する。絶縁膜６０は、第１面１００ａに沿って設けられる。絶縁膜６０は、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の上に設けられる。
制御電極Ｇは、絶縁膜６０の上に設けられる。制御電極Ｇは、ＤｉＭＯＳＦＥＴのゲート電極として機能する。
このような半導体装置１１０において、構造体１００は、埋め込み領域５０を有する。埋め込み領域５０は、第２半導体領域２０と第１面１００ａとの間に設けられる。埋め込み領域５０においては、構造体１００に含まれる炭化珪素のうちの珪素または炭素にＶ族の元素が置換している。
このような埋め込み領域５０を設けると、第２半導体領域２０のｐ形不純物の濃度を高くしてもよく、半導体装置１１０の耐圧が高まる。また、埋め込み領域５０を設けることで、第２半導体領域２０の結晶欠陥が抑制され、移動度が向上する。更に、炭素欠陥への電荷トラップ、表面への電荷トラップが抑制されるので、閾値が安定する。
次に、半導体装置１１０の具体例について説明する。
第１半導体領域１０は、高濃度ｎ形（ｎ＋形）の炭化珪素（４Ｈ−ＳｉＣ：シリコンカーバイド）を含む基板１５の上に設けられる。第１半導体領域１０は、例えば低濃度ｎ形（ｎ−形）の４Ｈ−ＳｉＣ層である。
本実施形態では、基板１５の上に第１半導体領域１０を形成した構造を、デバイス形成用基板として用いる。第１半導体領域１０（ｎ−形ＳｉＣ層）の不純物濃度は、基板１５（ｎ＋形ＳｉＣ基板）の不純物濃度よりも低い。第１半導体領域１０は、半導体装置１１０の耐圧保持層となる。
ＳｉＣは多くの結晶多角（ポリタイプ）を取り得る。本実施形態では、ＳｉＣの結晶多形として４Ｈ構造が用いられる。４Ｈ構造のＳｉＣを用いた半導体装置１１０では高い耐圧を得られる。また、バルク中の移動度が高いため、パワーデバイスの作製に適している。
基板１５の裏面には、導電性材料を含む第２電極Ｄ２が形成される。第２電極Ｄ２は、ＤｉＭＯＳＦＥＴの例えばドレイン電極になる。第２電極Ｄ２は、例えばＮｉ及びＴｉを蒸着などの積層構造を有する。第２電極Ｄ２は、例えば１０００℃のアニールを行うことで、基板１５の裏面にオーミック接続される。
第１半導体領域１０の表面上の一部に、互いに間隔を隔て所定の膜厚の複数の第２半導体領域２０が設けられる。第２半導体領域２０は、低濃度ｐ形（ｐ−形）のＳｉＣ領域である。第２半導体領域２０は、構造体１００の第１面１００ａから内部途中の深さまで形成される。２つの第２半導体領域２０の間には第１半導体領域１０が配置される。第２半導体領域２０は、Ｚ方向にみてリング状や蜂の巣状などの形状を有していてもよい。
第２半導体領域２０の表面上の一部に、構造体１００の第１面１００ａから内部途中の深さまで所定の膜厚の第３半導体領域３０が設けられる。第３半導体領域３０は、高濃度ｎ形（ｎ＋形）のＳｉＣ領域である。
第２半導体領域２０の表面上の一部に、コンタクト領域２５が設けられる。コンタクト領域２５は、第３半導体領域３０と並置される。コンタクト領域２５は、ｐ形（ｐ＋形）のＳｉＣ領域である。
このように、第２半導体領域２０は、第１半導体領域１０と第３半導体領域３０との間に設けられる。第２半導体領域２０は、第１半導体領域１０及び第３半導体領域３０のそれぞれと接する。第１半導体領域１０と第３半導体領域３０とで挟まれる第２半導体領域２０にはチャネルが形成される。
絶縁膜６０は、構造体１００の第１面１００ａの上に設けられる。絶縁膜６０は、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の上に連続的に設けられる。絶縁膜６０には、例えばＳｉＯ２が用いられる。
絶縁膜６０の上には、制御電極Ｇが形成される。制御電極Ｇは、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の一部の上に、絶縁膜６０を介して設けられる。
第３半導体領域３０及びコンタクト領域２５の上には第１電極Ｄ１が設けられる。第１電極Ｄ１は、ＤｉＭＯＳＦＥＴの例えばソース電極になる。第１電極Ｄ１は、例えばＡｌ及びＮｉなどによる積層構造を有する。第１電極Ｄ１は、例えば８００℃程度の温度で形成され、コンタクト領域２５にオーミック接続される。第３半導体領域３０は、ＤｉＭＯＳＦＥＴのソース領域となる。
半導体装置１１０では、図１に表した構成が複数並列に配置される。半導体装置１１０では、並列に配置された構成の全体に電流を流し、制御電極Ｇへの電圧印加によりスイッチングが行われる。
ここで、第２半導体領域２０にはｐ形の不純物（例えば、アルミニウム（Ａｌ））によるイオン注入が行われている。第２半導体領域２０には、このイオン注入を行った際に炭素欠陥（Ｃ欠陥）が生じている。
Ｃ欠陥は、Ｃ欠陥に余ったＣが埋め込まれると安定化する。第２半導体領域２０中では、１つのＣ欠陥当たり４ｅＶ程度の利得になる。つまり、余分なＣをＭＯＳ界面に導入し、ＭＯＳ界面近傍において拡散させれば、Ｃ欠陥を埋めることでＭＯＳ界面の特性が改善される。
つまり、本実施形態では、Ｖ族の元素であるｎ形ドーパントにてＣ欠陥を埋める。ＭＯＳ界面直下では、ｎ形ドーパント量がｐ形ドーパント量と実質的に一致するようにｎ形ドーパントを導入する。これにより、第２半導体領域２０と第１面１００ａとの間に、埋め込み領域５０が設けられる。
埋め込み領域５０においては、その最表面の元素（Ｓｉ面ならＳｉ、Ｃ面ならＣ、Ａ面ならＳｉとＣ）にｎ形ドーパントの元素が終端しており、表面のダングリングボンドがなくなるので、界面特性が格段に向上する。ｎ形ドーパントとしては、Ｖ族の元素のうちＮ、燐（Ｐ）及び砒素（Ａｓ）よりなる群から選択された少なくとも１つである。
埋め込み領域５０においては、ｎ形ドーパント量がｐ形ドーパント量と実質的に一致している。したがって、埋め込み領域５０は、絶縁性の高い領域になる。第２半導体領域２０に設けられるチャネルは、埋め込み領域５０の直下に設けられる。これにより、半導体装置１１０は、埋め込みチャネル型のＤｉＭＯＳＦＥＴになる。つまり、移動度の高い、性能の良好なＭＯＳＦＥＴが得られる。
埋め込み領域５０では、Ｖ族元素が基板中のＣを置換する。このとき、埋め込み領域５０はｎ形化される。Ｐ及びＡｓがＣの位置を置換した場合、ｎ形化には通常は適さない。しかし、本実施形態においては、ｐ形ドーパントに電子を渡し、絶縁化するだけなので、特性として非常に良好な埋め込み領域５０が形成される。よって、ｎ形ドーパントとして、Ｎ、Ｐ及びＡｓのどれもが適している。
次に、埋め込み領域５０による作用効果について、次の順に説明する。
１．ＳｉＣ基板中でのＣ欠陥の電子状態についての考察
２．基板表面近傍での欠陥発生機構
３．炭素欠陥の量
なお、以下の説明において、「ＳｉＣ基板」というときは、ＳｉＣによる基板１５のほか、基板１５の上に第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０が形成された構造を含むものとする。
［１．ＳｉＣ基板中でのＣ欠陥の電子状態についての考察］
まず、４Ｈ−ＳｉＣ基板中と、６Ｈ−ＳｉＣ基板中と、３Ｃ−ＳｉＣ基板中でのＣ欠陥の電子状態を第一原理計算により求める。ここで、第一原理計算は、局所密度近似による密度汎関数法に基づいている。Ｓｉはノルム保存擬ポテンシャル、ＣなどＳｉ以外の物質は、バンダービルトらによって開発されたウルトラソフト擬ポテンシャルを用いる。
図２（ａ）〜図２（ｃ）は、Ｃ欠陥の状態密度を例示するエネルギーバンド図である。
図２（ａ）は、４Ｈ−ＳｉＣでのＣ欠陥の状態密度を模式的に表し、図２（ｂ）は、６Ｈ−ＳｉＣ中でのＣ欠陥密度を模式的に表し、図２（ｃ）は、３Ｃ−ＳｉＣ中でのＣ欠陥の状態密度を模式的に表している。
ＳｉＣ基板中にＣ欠陥が発生すると、Ｃ欠陥の周囲にある４つのＳｉがそれぞれ一つのダングリングボンドを持つことになる。Ｓｉのダングリングボンドは、ＳｉＣのバンドギャップの中間付近に状態を持っている。
Ｃ欠陥の周囲にある４つのＳｉが持つダングリングボンドが相互作用をすると、２つの「埋まった状態」と、２つの「空の状態」に分裂して、合計４つの状態になる。そして、そのうちの二つの状態（埋まった状態が一つと空の状態が一つ）が、４Ｈ−ＳｉＣのギャップ中に出現する。他の二つの状態は、埋まった状態が４Ｈ−ＳｉＣの価電子帯の内側に、空の状態は４Ｈ−ＳｉＣの伝導帯の内側に位置しており、４Ｈ−ＳｉＣのギャップ中には現れない。
一方、伝導帯、価電子帯のエネルギー位置は、ＳｉＣの構造によって変わってくる。Ｓｉが持つダングリングボンドの相互作用によって発生するこれらの「埋まった状態」及び「空の状態」のギャップ中での位置関係は、ＳｉＣの構造に依存することになる。
図２（ａ）に表したように、４Ｈ構造では、伝導帯ＣＢの直下に「空の状態」Ｓｖが発生する。この状態では、電子がトラップしやすく、移動度の低下の原因になる。
図２（ｃ）に表したように、３Ｃ構造では、「埋まった状態」Ｓｆと伝導帯ＣＢが関連している。３Ｃ構造では、Ｃ欠陥が入ると、３Ｃ−ＳｉＣ基板そのものがｎ形化する。これにより、３Ｃ−ＳｉＣ基板のＭＯＳＦＥＴを作製すると、ノーマリーオンになる。つまり、図２（ｃ）に表したように、ｎチャネルのＭＯＳＦＥＴのチャネル部分がｎ形化してしまうためである。
図２（ｂ）に表したように、６Ｈ構造では、伝導帯ＣＢの底が低下して、「空の状態」Ｓｖの全体を取り込む形になる。その結果、電子がトラップされなくなる。６Ｈ−ＳｉＣ基板を用いたＭＯＳＦＥＴでは大きな移動度が得られる。ただし、６Ｈ構造では、バルクの電子移動度が低いため、縦形ＭＯＳＦＥＴにはあまり適さない。
以上から、４Ｈ−ＳｉＣ基板中のＣ欠陥が、ＭＯＳＦＥＴの移動度を低下させる原因の一つであることが分かる。
［２．基板表面近傍での欠陥発生機構］
ＳｉＣ基板の表面での欠陥の生成エネルギーは、第一原理計算により求められる。ＳｉＣ基板におけるＣ面の最表面でのＣ欠陥の生成に必要なエネルギーは０．７５ｅＶ、ＳｉＣ基板におけるＳｉ面の最表面でのＳｉ欠陥の生成に必要なエネルギーは４．６ｅＶである。水素終端のとれたＳｉＣ基板の最表面の元素はダングリングボンドを有しているので高いエネルギー状態にある。このため、最表面の元素は簡単に離脱して欠陥を発生させる。
ＳｉＣ基板とＳｉＯ２との界面（以下、単に「界面」とも言う。）近傍では、内部元素（Ｃ及びＳｉ）と表面に発生した欠陥とが入れ替わりながら拡散していくことになる。このようにして、界面近傍のＳｉＣ基板中には、多くの欠陥が発生する。
ＳｉＣ基板の内部での欠陥の生成エネルギーも、第一原理計算により求められる。Ｃ欠陥の生成に必要なエネルギーは４．０ｅＶ、Ｓｉ欠陥の生成に必要なエネルギーは７．５ｅＶである。ＳｉＣ基板ではＣ欠陥が最も発生しやすい。
図３は、Ｃ欠陥の生成エネルギーを例示する図である。
図３において横軸はＳｉＣ基板とＳｉＯ２との界面からの深さ、縦軸はＣ欠陥の生成エネルギーを表している。
図３に表したように、ＳｉＣ基板とＳｉＯ２との界面では、ダングリングボンドの存在と界面近傍での歪の開放の効果により、ＳｉＣ基板内部よりもＣ欠陥が発生しやすい。さらに、一旦Ｃ欠陥が発生すると、そのＣ欠陥よりも内側のＣ欠陥が発生しやすくなる（図中矢印Ａ参照）。これは、上記と同様に、ダングリングボンドが新たに発生すること、空間が空くために歪の開放が容易になることによる。つまり、界面近傍では、Ｃ欠陥が発生しやすいことになる。こうして、界面から奥に数ｎｍに渡り、Ｃ欠陥が発生し易い状態となる。この数ｎｍは、当にチャネルを形成する部分であるため、移動度に非常に大きな影響を及ぼすことになる。
図４（ａ）〜図４（ｊ）は、界面近傍におけるＣ欠陥の形成機構を例示する模式図である。
図４（ａ）〜図４（ｅ）には、界面部分の模式的断面図が表されている。図４（ｆ）〜図４（ｊ）には、結晶状態の模式図が表されている。
図４（ａ）に表したように、ＳｉＣ基板の表面に酸素（Ｏ２）のアタックがあると、図４（ｆ）及び図４（ｇ）に表したように、ＣとＯとが結合してＳｉＣ結晶格子内のＣが外部に放出される。これにより、放出されたＣの位置にＣ欠陥が発生する。
図４（ｃ）及び図４（ｈ）に表したように、Ｃ欠陥にＯが導入されると、図４（ｉ）に表したように、ＳｉＯ２クラスターが生成される。ＳｉＯ２クラスターが生成される際、堆積膨張が発生する。
ＳｉＯ２クラスターの体積膨張により、ＳｉＣの結晶は圧縮応力を受ける。図４（ｄ）及び図４（ｉ）に表したように、圧縮応力を受けたＳｉＣの結晶は圧縮応力を開放するため、結晶内のＣを放出する。これが、ＳｉＣ基板の酸化における、炭素原子放出機構である。Ｃを放出した位置にはＣ欠陥が生成される。
また、抜けたＣは格子間欠陥ＣｉとしてＳｉＣ基板及びＳｉＯ２に拡散する。ＳｉＣ基板中のＣ欠陥は、１０１３個／ｃｍ３程度であるが、図４（ｅ）に表したように、ＳｉＯ２膜が形成されると、ＣはＳｉＣ基板中に拡散する。拡散したＣはＳｉＣ基板中に形成されていたＣ欠陥に埋め込まれる。これにより、ＳｉＣ基板中のＣ欠陥が減少する。
ここまでをまとめると、以下のようになる。
（１）ＳｉＣ基板とＳｉＯ２との界面近傍では、大量の炭素欠陥及び欠損（Ｚ１／２欠陥）が残留している。炭素欠陥の量については、後述する。
（２）基板奥深くでは、元からあったＺ１／２欠陥に、界面から放出された炭素が入り、Ｚ１／２欠陥が減少する。
（３）ＳｉＯ２側にはＣが大量に放出され、炭素クラスター（例えば、酸素位置に入った炭素のダイマー構造）などの電荷トラップとなる。
［３．炭素欠陥の量］
ＳｉＣ基板の内部におけるＣ欠陥の生成エネルギーは、４ｅＶである。そして、ＳｉＣ基板中では、１０１３個／ｃｍ３程度のＣ欠陥が発生している（１３００℃程度でのエピタキシャル成長の場合）。よって、界面のＣ欠陥生成エネルギーが０．７５ｅＶであれば、室温程度であっても１０１８個／ｃｍ３のＣ欠陥が発生すると考えられる。ＳｉＯ２の成膜では、ある程度の温度が加わることから、界面から３ｎｍ程度までは、１０１８個／ｃｍ３程度のＣ欠陥が発生すると考えられる。
さらに、酸素原子が関係して、Ｃ欠陥ができるプロセスも存在する（図４参照）。つまり、酸素分子が界面に到達すると、界面近傍のダングリングボンドと相互作用して、電子を受け取り、酸素分子は、容易に酸素原子に乖離する。この酸素原子がＳｉＣ基板中のＣと分子（ＣＯ）を作ると、大きく安定になる。すなわち、酸素原子がＳｉＣ基板からＣを奪うことで、簡単にＣ欠陥が生成される。この時、酸素原子ひとつあたり、１．５ｅＶのエネルギー利得がある。このプロセスによって、さらに多くの炭素欠陥が界面近傍に発生する。
このようにして、ＳｉＣ基板とＳｉＯ２との界面には、多くのＣ欠陥が発生する。Ｃ欠陥は、４Ｈ−ＳｉＣ基板を用いたＭＯＳＦＥＴでは移動度に影響する。３Ｃ−ＳｉＣ基板を用いたＭＯＳＦＥＴでは、チャネルがｎ形化するという現象として現れる。
本実施形態では、埋め込み領域５０を設けることで、４Ｈ−ＳｉＣのＭＯＳ界面におけるＣ欠陥量を低減する。埋め込み領域５０を形成する過程において、ＳｉＣ基板の表面近傍から放出されたＣは第２半導体領域２０のＣ欠陥に埋め込まれる。これにより、第２半導体領域２０のＣ欠陥が減少する。その結果、内蔵ダイオード（ボディダイオード）の特性が良くなる。
ＳｉＣ基板の表面近傍においてＣを放出したＳｉにはダングリングボンドが発生する。このダングリングボンドにＶ族の元素であるｎ形ドーパントが置換して埋め込み領域５０が形成される。
例えば、Ｖ族の元素のうち窒素（Ｎ）をｎ形ドーパントとして導入すると、ＮがＳｉのダングリングボンドと結合する。埋め込み領域５０の最も第１面１００ａ側の１原子層は、Ｖ族の元素によって置換され、ダングリングボンドが全て終端されることになる。
埋め込み領域５０の終端表面は、第２半導体領域２０と第１面１００ａとの間のみならず、構造体１００の第１面１００ａの全面に沿って設けられていてもよい。埋め込み領域５０の表面においてＶ族の元素で終端していると、３配位によって安定し、かつ耐酸化性に優れた表面が形成される。
このように、埋め込み領域５０を設けることで、第２半導体領域２０のチャネルが形成される領域においてＣ欠陥が抑制され、移動度が向上する。更に、欠陥がなくなること、表面が終端されることから、ＤｉＭＯＳＦＥＴの閾値が安定化する。また、埋め込み領域５０が設けられていることで、第２半導体領域２０の全体のｐ形ドーパント量を増やしても、界面近傍での実効的なｐ形ドーパント量が相対的に少なくなる。このため、ｐ形ドーパント量を増やしても閾値に与える影響は少ない。その一方、第２半導体領域２０の深い部分でのｐ形ドーパント量が多くなることで、耐圧の向上が達成される。
（第２の実施形態）
次に、本実施形態に係る半導体装置の製造方法について説明する。
図５は、本実施形態に係る半導体装置の製造方法を例示するフローチャートである。
図６（ａ）〜図７（ｄ）は、半導体装置の製造方法を例示する模式的断面図である。
図５に表したように、本実施形態に係る半導体装置の製造方法は、第１絶縁膜を形成する工程（ステップＳ１１０）と、Ｖ族の元素を導入する工程（ステップＳ１１２）と、第１絶縁膜を除去して終端領域を形成する工程（ステップＳ１１４）と、第２絶縁膜を形成する工程（ステップＳ１１６）と、制御電極を形成する工程（ステップＳ１１８）と、を備える。
以下、図５、図６（ａ）〜図７（ｄ）に沿って半導体装置の製造方法の具体例を説明する。
先ず、図５のステップＳ１００に表したように、第１半導体領域１０の形成を行う。すなわち、図６（ａ）に表したように、ｎ＋形４Ｈ−ＳｉＣの基板１５の表面上に、ｎ−形４Ｈ−ＳｉＣ層を含む第１半導体領域１０を形成する。基板１５としては、例えば固体単結晶ＳｉＣ基板が用いられる。
基板１５内の不純物濃度（ドーピング濃度）は、１×１０１６原子／ｃｍ３以上、１×１０２０原子／ｃｍ３未満が好適である。実施形態では、基板１５の不純物濃度は、例えば、６×１０１７原子／ｃｍ３である。
基板１５としては、（０００１）面の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）が好適である。また、実施形態では（０００１）面を用いているが、（０００−１）面など他の面方位であっても、有効である。
第１半導体領域１０は、基板１５の表面上にｎ−形４Ｈ−ＳｉＣ層をエピタキシャル成長することにより形成される。エピタキシャル層を形成する際、原料ガスとして、例えばＳｉＨ４ガス及びＣ３Ｈ８ガスが用いられる。また、不純物（ドーパント）としては、Ｎ
またはＰを用いるとよい。第１半導体領域１０は、耐圧保持層となる。
第１半導体領域１０の膜厚としては、例えば５μｍ以上１００μｍ以下が好適であり、高耐圧のデバイス程、厚くすることが望ましい。実施形態では、第１半導体領域１０の膜厚は、例えば１０μｍである。また、第１半導体領域１０の不純物濃度（ドーピング濃度）は、８×１０１４原子／ｃｍ３以上、３×１０１７原子／ｃｍ３未満が好適である。実施形態では、第１半導体領域１０の不純物濃度は、例えば５×１０１５原子／ｃｍ３である。
次に、図５のステップＳ１０２に表したように、第２半導体領域２０の形成を行う。第２半導体領域２０は、ｐ形不純物のイオン注入によって形成される。すなわち、図６（ｂ）に表したように、フォトリソグラフィ及びエッチングを用いて形成した酸化膜（図示せず）をマスクとして用い、導電形がｐ形の不純物を選択的に第１半導体領域１０であるＳｉＣ層の表面領域に注入する。これにより、ｐ−形４Ｈ−ＳｉＣ領域を含む第２半導体領域２０が形成される。
第２半導体領域２０における導電性不純物の濃度は、通常は、例えば１×１０１６原子／ｃｍ３である。ｐ形の不純物となるＡｌイオンの注入の条件としては、例えばドーズ量１×１０１５原子／ｃｍ２、エネルギー８０ｋｅＶである。実施形態では、例えば３００℃に基板１５を加熱して上記のイオン注入を行う。つまり、通常であれば、第２半導体領域２０における導電性不純物の濃度は、１×１０１３原子／ｃｍ３以上、５×１０１７原子／ｃｍ３以下が好適である。より好ましくは、１×１０１５原子／ｃｍ３以上５×１０１６原子／ｃｍ３以下である。
しかし、本実施形態では、第２半導体領域のｐ濃度は１×１０１８原子／ｃｍ３以上１×１０１９原子／ｃｍ３以下程度とする。このようにすることで、耐圧制御ができるためである。しかし、それだけでは、閾値が非常に大きなものになってしまう。本実施形態のプロセスを経た後には、Ｖ族元素が絶縁膜側から拡散してチャネル領域に入り込むので、チャネル領域での実効的なドープ量が１×１０１６原子／ｃｍ３へと低下することになる。こうして、通常の閾値のＭＯＳＦＥＴが形成される。
図８は、ｐ濃度のプロファイルを例示する図である。
図８において横軸は半導体領域の深さ方向を表し、縦軸はｐ濃度を表している。図８に表したプロファイルＰＦＬ１は、通常のドープ量の濃度プロファイルを表している。本実施形態では、通常よりもドープ量が多いプロファイルＰＦＬ２になる。さらに、第２半導体領域２０の表面側においては、絶縁膜側からＶ族元素が拡散するため、ｐ濃度が低下したプロファイルＰＦＬ３になる。
したがって、本実施形態では、第２半導体領域２０の表面側はプロファイルＰＦＬ３になり、深い部分ではプロファイルＰＦＬ２になる。すなわち、第２半導体領域２０の表面側は低いｐ濃度によって閾値の上昇が抑制される。一方、第２半導体領域２０の深い部分では高いｐ濃度によって耐圧の向上が達成される。
次に、図５のステップＳ１０４に表したように、第３半導体領域３０の形成を行う。第３半導体領域３０は、ｎ形不純物のイオン注入によって形成される。すなわち、図６（ｃ）に表したように、第２半導体領域２０の表面の一部に、選択的にｎ形の導電性不純物を注入する。これにより、ｎ＋形４Ｈ−ＳｉＣ領域を含む第３半導体領域３０が形成される。
具体的には、第２半導体領域２０の形成に用いた酸化膜のマスクを除去した後、再度新たなパターンを有する酸化膜のマスク（図示せず）を、フォトリソグラフィ及びエッチングを用いて形成する。そして、新たなマスクの開口部を通して、ｎ形の導電性不純物を注入する。これにより、第３半導体領域３０が形成される。
第３半導体領域３０における導電性不純物の濃度は、例えば２×１０２０原子／ｃｍ３である。ｎ形の不純物となるＮイオンの注入の条件としては、例えばドーズ量１×１０１５原子／ｃｍ２、エネルギー４０ｋｅＶである。実施形態では、３００℃に基板１５を加熱して上記のイオン注入を行う。第３半導体領域３０における導電性不純物の濃度は、１×１０１４原子／ｃｍ３以上５×１０２０原子／ｃｍ３以下が好適である。より好ましくは、５×１０１５原子／ｃｍ３以上３×１０２０原子／ｃｍ３以下である。
次に、図５のステップＳ１０６に表したように、コンタクト領域２５の形成を行う。コンタクト領域２５は、ｐ形不純物のイオン注入によって形成される。すなわち、図６（ｄ）に表したように、第２半導体領域２０の表面の他の一部に、第３半導体領域３０と隣接するように選択的にｐ形の導電性不純物を注入する。これにより、ｐ＋形４Ｈ−ＳｉＣ領域を含むコンタクト領域２５が形成される。
具体的には、第３半導体領域３０の形成に用いた酸化膜のマスクを除去した後、再度新たなパターンを有する酸化膜のマスク（図示せず）を、フォトリソグラフィ及びエッチングを用いて形成する。そして、新たなマスクの開口部を通して、ｐ形の導電性不純物を注入する。これにより、コンタクト領域２５が形成される。
コンタクト領域２５における導電性不純物の濃度は、例えば２×１０２０原子／ｃｍ３である。ｐ形の不純物となるＡｌイオンの注入の条件としては、例えばドーズ量１×１０１５原子／ｃｍ２、エネルギー４０ｋｅＶである。実施形態では、３００℃に基板１５を加熱して上記のイオン注入を行う。コンタクト領域２５における導電性不純物の濃度は、１×１０１４原子／ｃｍ３以上５×１０２０原子／ｃｍ３以下が好適である。より好ましくは、５×１０１５原子／ｃｍ３以上３×１０２０原子／ｃｍ３以下である。
次に、図５のステップＳ１０８に表したように、アニールを行う。すなわち、上述したイオン注入工程の後、活性化アニール処理を行う。この活性化アニール処理としては、例えばアルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１６００℃、加熱時間３０分といった条件が用いられる。このようにして、図６（ｄ）に示す構造を得る。このとき、ＳｉＣ基板の内部に導入されたドーパントは活性化されるが、殆ど拡散はしない。
なお、第２半導体領域２０、第３半導体領域３０及びコンタクト領域２５の形成に際し、炭素イオンを共ドープしてもよい。この際、ステップＳ１０８に表した高温アニールによって、余分な炭素イオンは、第１半導体領域１０、基板１５及び外部へと拡散してしまい、第２半導体領域２０には残っていない。その結果、この段階での炭素イオンの共ドープの有無によるＭＯＳ界面の特性変化は観測できないレベルである。
次に、図５のステップＳ１１０に表したように、第１絶縁膜の形成を行う。すなわち、上述したイオン注入工程及び活性化アニール処理の後、図７（ａ）に表したように、第１絶縁膜６１を形成する。第１絶縁膜６１としては、ＳｉＯ２が用いられる。第１絶縁膜６１の膜厚は、５ｎｍ以下である。第１絶縁膜６１は、例えば熱酸化及びウェット酸化によって形成される。熱酸化の条件としては、例えば温度１２００℃、加熱時間５分である。ウェット酸化の条件としては、例えば温度９００℃、酸化時間５分である。
第１絶縁膜６１を形成する際の酸化において、ＳｉＣ基板の表面にＯ２のアタックがあると、ＳｉＣ基板の表面付近に多くのＣ欠陥が形成される。酸化が進み、ＳｉＯ２膜が形成されると、ＳｉＣ基板の結晶はＳｉＯ２膜から圧縮応力を受けてＣを放出する。この放出されたＣがＳｉＣ基板の内部（例えば、第２半導体領域２０の内部）のＣ欠陥に埋め込まれる。これにより、ＳｉＣ基板の内部でのＣ欠陥が抑制される。一方、ＳｉＣ基板とＳｉＯ２（第１絶縁膜６１）との界面付近には多くのＣ欠陥が形成される。
次に、図５のステップＳ１１２に表したように、Ｖ族の元素を導入する処理を行う。実施形態では、Ｖ族の元素としてＮが用いられる。図７（ｂ）に表したように、第１絶縁膜６１を介して低圧でのプラズマ窒化を行う。低圧でのプラズマ窒化において、第１絶縁膜６１は５ｎｍ以下という薄い膜であるため、Ｎは第１絶縁膜６１に導入されるとともに、第１絶縁膜６１を通過して第１絶縁膜６１の下のＳｉＣ基板に達する。ＳｉＣ基板に達したＮは、ＳｉＣ基板に形成されたＣ欠陥に埋め込まれる。
図９（ａ）〜図９（ｆ）は、プラズマ窒化の状態を例示する図である。図９（ａ）にはＳｉＣ基板Ｓｕｂを直接窒化した状態が例示されている。図９（ｂ）にはＳｉＣ基板Ｓｕｂを直接窒化した場合のＮの感じるポテンシャルＰＴＬが例示されている。ＳｉＣ基板Ｓｕｂを直接窒化すると、表面に高密度のシリコン窒化膜が形成され、ＮはＳｉＣ基板Ｓｕｂの内部に拡散できない。
図９（ｃ）には厚い絶縁膜ＩＦ１の上から窒化した状態が例示されている。図９（ｄ）には厚い絶縁膜ＩＦ１の上から窒化した場合のＮの感じるポテンシャルＰＴＬが例示されている。厚い絶縁膜ＩＦ１の上から窒化した場合には、絶縁膜ＩＦ１を窒化するだけで、ＳｉＣ基板Ｓｕｂには殆どＮは到達しない。
図９（ｅ）には極薄の絶縁膜ＩＦ２の上から窒化した状態が例示されている。図９（ｆ）には極薄の絶縁膜ＩＦ２の上から窒化した場合のＮの感じるポテンシャルＰＴＬが例示されている。図９（ｅ）及び（ｆ）に表した窒化の状態は本実施形態のプロセスによって得られる。ＳｉＣ基板Ｓｕｂの上に極薄の絶縁膜ＩＦ２を形成し、Ｎの感じるポテンシャルを変形させ、かつ、Ｎを低圧でゆっくり界面に届けることで、ＳｉＣ基板Ｓｕｂ中にＮが拡散する。従来では、ＳｉＣ基板ＳｕｂにＮを導入することが困難であったが、本実施形態ではＳｉＣ基板ＳｕｂにＮが導入され、特殊な構造が実現される。
次に、図５のステップＳ１１４に表したように、第１絶縁膜を除去して終端領域を形成する処理を行う。すなわち、図７（ｃ）に表したように、第１絶縁膜６１をエッチングによって除去する。第１絶縁膜６１をエッチングによって除去していくと、第１絶縁膜６１内のＮがＳｉＣ基板側に追い込まれる。そして、第１絶縁膜６１の除去によってＳｉＣ基板の表面に形成されたダングリングボンド（例えば、Ｓｉのダングリングボンド）にＮが結合する。これにより、ＳｉＣ基板の表面は、Ｎによる終端構造が形成される。この終端構造は、Ｎによる３配位になるため、安定した置換型終端構造である。これにより、埋め込み領域５０の表面終端が形成される。埋め込み領域５０の厚さは、例えば２ｎｍ以上５ｎｍ以下である。
本実施形態では、ステップＳ１１２で行うＮの導入において、埋め込み領域５０におけるＮの量が、第２半導体領域２０におけるｐ形ドーパント量と実質的に一致するようにＮを導入する。これにより、第２半導体領域２０と第１面１００ａとの間に、絶縁性の高い埋め込み領域５０が得られる。
次に、図５のステップＳ１１６に表したように、第２絶縁膜の形成を行う。第２絶縁膜はゲート絶縁膜（絶縁膜６０）である。すなわち、図７（ｄ）に表したように、第１半導体領域１０、第２半導体領域２０及び第３半導体領域３０の表面全体を覆うように第２絶縁膜である絶縁膜６０を形成する。絶縁膜６０には、例えばＳｉＯ２が用いられる。絶縁膜６０には、ＳｉＮや高誘電率材料（ｈｉｇｈ−ｋ材料）を用いてもよい。絶縁膜６０の形成方法としては、ＣＶＤなどの堆積法が用いられる。
次に、図５のステップＳ１１８に表したように、第１電極Ｄ１の形成を行う。第１電極Ｄ１は、例えばソース電極である。第１電極Ｄ１を形成するには、先ず、絶縁膜６０の上にフォトリソグラフィ法を用いてパターンを有するレジスト膜（図示せず）を形成する。その後、当該レジスト膜をマスクとして用いて、コンタクト領域２５の表面及び第３半導体領域３０の表面の一部に位置する絶縁膜６０の部分をエッチングにより除去する。
続いて、かかるレジスト膜と絶縁膜６０が除去されて形成された開口部によって露出されたコンタクト領域２５の表面及び第３半導体領域３０の表面の一部に、金属などの導電体膜を形成する。かかる導電体膜が、第１電極Ｄ１となる。
その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。また、絶縁膜６０の幅をエッチバック等で狭くすれば絶縁膜６０と第１電極Ｄ１とが接触しないように隙間が形成される。ここで、第１電極Ｄ１となる導電体としては、例えば、ニッケル（Ｎｉ）が好適である。
次に、図５のステップＳ１２０に表したように、アニールを行う。すなわち、アニール工程として、第１電極Ｄ１を形成した後に、例えば８００℃での熱処理を行う。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。
上記の熱処理により、Ｎｉ２Ｓｉを含む第１電極Ｄ１が形成される。第３半導体領域３０には大量のＮが導入されているので、このアニール処理によって低い接触抵抗の電極構造が得られる。また、コンタクト領域２５には大量のＡｌが導入されているので、容易に低接触抵抗のコンタクトが得られる。
次に、図５のステップＳ１２２に表したように、制御電極Ｇの形成を行う。すなわち、制御電極Ｇの形成工程として、絶縁膜６０の上に制御電極Ｇを形成する。制御電極Ｇには、例えば、ｎ形ポリシリコンが用いられる。
なお、第１電極Ｄ１もｎ形ポリシリコンとして、第１電極Ｄ１及び制御電極Ｇとも、更にＮｉ膜を形成して熱処理を行うことで、ＮｉＳｉ、Ｎｉ２Ｓｉ、ＮｉＳｉ２などのサリサイド膜を電極としてもよい。
次に、図５のステップＳ１２４に表したように、第２電極Ｄ２の形成を行う。第２電極Ｄ２は、例えばドレイン電極である。第２電極Ｄ２は、基板１５の裏面上に形成される。第２電極Ｄ２としては、例えばＮｉ及びＴｉの積層構造が用いられる。第２電極Ｄ２は、基板１５の裏面の例えば全面に設けられる。
次に、図５のステップＳ１２６に表したように、アニールを行う。このアニール処理では、８００℃程度の熱処理を行う。このアニール処理の条件としては、例えば、アルゴン（Ａｒ）ガス中で加熱時間５分である。かかる熱処理により、第２電極Ｄ２と基板１５との界面に例えばＮｉ２Ｓｉが形成される。これにより、第２電極Ｄ２は基板１５とオーミック接続される。
以上の工程により半導体装置１１０が完成する。
ここで、本実施形態に係る半導体装置１１０の製造方法における特徴を次の順に説明する。
１．ＳｉＣ基板中の炭素欠陥に窒素を充填すること
２．薄膜のＳｉＯ２の役割
３．薄膜のＳｉＯ２の作製の意義
４．界面への窒素パイルアップ
５．窒素終端構造の詳細
６．耐酸化性
７．終端表面のＸＰＳ実験
８．電荷蓄積領域
９．ドープトポリシリコンを使った界面形成
１０．元素の選択
１１．Ｃ欠陥位置とその量
＜１．ＳｉＣ基板中の炭素欠陥に窒素を充填すること＞
本実施形態では、第１絶縁膜６１を形成した後、第１絶縁膜６１とＳｉＣ基板との界面直下のＣ欠陥にＮ原子を充填する。具体的には、４Ｈ−ＳｉＣ基板を用いた縦形ＤｉＭＯＳＦＥＴのゲート絶縁膜形成工程の前に、薄膜のＳｉＯ２（第１絶縁膜６１）を形成し、低圧窒素プラズマにさらすことで、ＳｉＣ基板内部にＮ原子を拡散させる。これにより、Ｃ欠陥にＮ原子を充填する。
このＳｉＯ２（第１絶縁膜６１）を形成する際に、Ｃ欠陥が大量に形成される。また、ＳｉＯ２を形成したことで、ＳｉＣ基板表面の縦方向に移動する自由度が奪われ、Ｎが基板内部に拡散する。ＳｉＯ２（第１絶縁膜６１）が薄いので、ＳｉＣ基板までＮが到達する。
＜２．薄膜のＳｉＯ２の役割＞
Ｎを導入するにあたり、ＳｉＯ２の膜厚が厚いと、窒素はＳｉＣ界面に殆ど到達しない。この場合、ＳｉＯ２膜の上表面のみが窒化される。
絶縁膜６１を設けずにＳｉＣ基板を直接、窒素プラズマにさらした場合は、ＳｉＣ基板の表面のみが窒化される。シリコン窒化膜は高密度であるため、シリコン窒化膜が形成されると、ＮはＳｉＣ基板内部に拡散できない。
本実施形態のように、５ｎｍ以下程度の薄いＳｉＯ２を形成した場合には、Ｎ原子が多量にＳｉＣ界面まで拡散していく。これにより、ＳｉＣ基板のＣ欠陥に窒素が充填される。従来チャネルを形成していた領域では、アルミ二ウムなどのｐ形ドーパントとの相互作用により、ＳｉＯ２とＳｉＣ基板との界面の直下の領域が絶縁膜化する。ＮがＣ欠陥位置に導入されると、電子があまり、その電子をＡｌなどのｐ形ドーパントが引き受けることで、電子移動のエネルギー分の利得が稼げる。この利得が駆動力となり、絶縁膜化する。
＜３．薄膜のＳｉＯ２の作製の意義＞
薄膜のＳｉＯ２である第１絶縁膜６１を作製する意義として、次の３つが挙げられる。
（１）熱酸化及びウエット酸化を上手く組み合わせることで、界面平坦化が実現する。
（２）この過程で、Ｃ欠陥が十分に形成される。Ｃ欠陥が十分にあって、Ａｌなどのｐ形ドーパントの量を調整することにより、界面部分が絶縁膜化する。したがって、Ｃ欠陥は大量にある方がよい。ｐ形ドーパントによる調整を考えない、通常のＭＯＳ開発プロセスでは、Ｃ欠陥は極力少ない方が良い。本実施形態では、このような通常のプロセスでは不適当なプロセスを適用する。
（３）Ｃ欠陥を作る過程で、ＣがＳｉＣ基板内部のＣ欠陥を埋めてくれるので、電子のライフタイムが大幅に延びる。ｐ／ｎジャンクションを使った、ボディダイオードを逆電流を還流させるためのダイオードとして使いたい場合などに、非常に有効である。つまり、本実施形態では、薄膜のＳｉＯ２である第１絶縁膜６１を作成する段階では、積極的にＳｉＣ基板を酸化して、Ｃ欠陥を作り出す。Ｃ欠陥を積極的に形成して利用する点は、従来のプロセスとは相違する。
＜４．界面への窒素パイルアップ＞
絶縁膜化する過程で、界面にはＮがパイルアップする。大量にパイルアップしたＮは、界面窒化膜となり、高密度化する。これにより、それ以上はＮが通りぬけられず、ＮがＳｉＣ基板に到達できなくなる。
こうして、ＳｉＣ基板内部へのＮの拡散がストップする。さらにプラズマ窒素にさらしても、上部のＳｉＯＮ膜が窒化するだけである。
この絶縁膜化した膜の直下にチャネルが形成されることになるが、そのチャネル領域にも、多少とも窒素が拡散することになる。初期に、Ａｌなどのｐ形ドーパントを、従来よりも多量に導入しておき、拡散したＮにより実効的なｐ形ドーパントの量が減少することになる。これによって、閾値が高くなり過ぎることを防止する。
＜５．窒素終端構造の詳細＞
上記のように界面直下が絶縁膜化した後、ＳｉＣ基板界面は、大量のＮ原子により終端されることになる。ここで、薄膜のＳｉＯ２である第１絶縁膜６１は、薄膜の酸窒化膜に変化している。この酸窒化膜を１％程度の濃度の希フッ酸により処理すると、酸窒化膜は剥離する。これにより、ＳｉＣ基板表面が完全にＮ終端された特殊な構造が現れる。
このようにして形成された特殊な表面構造は、従来の水素終端表面などに比較して、非常に安定であり、耐酸化性に優れている。この構造は、最表面元素をＮが置換した特殊な構造である。
ＳｉＣのＳｉ面であれば、最表面Ｓｉを置換しており、Ｃ面であれば、最表面Ｃを置換している。（１１−２０）方位のＡ面では、最表面のＳｉとＣとの両方をＮが置換している。
ここで「完全に終端された」とは、最表面元素のほぼ全てが置換されている場合を意味している。Ｓｉ面では、Ｓｉの１原子層（１モノレイヤー）がＮで終端し、Ｃ面ではＣの１モノレイヤーがＮで終端している。
面密度にすれば、２．４×１０１５／ｃｍ２程度となる。ただし、実際には、測定誤差が±２０％程度はあるので、１．９×１０１５／ｃｍ２以上２．９×１０１５／ｃｍ２以下程度と考えてよい。Ａ面では最表面は、ＳｉとＣから構成されている。これらの最表面元素がＮで終端される。ここでも、測定誤差を考えた上で、モノレイヤー分だけの置換が発生する。
このような終端構造を形成することは極めて困難であり、ＮＯ窒化などの酸素が混入している窒化プロセスでは形成できない。また、プラズマ窒化プロセスでも、窒化プロセスに一部でも酸素が混入している場合（例えば、ｐｐｍレベルであっても）には、酸素が反応してしまう。酸素が優先して界面に作用して、酸化することになる。また、プラズマ窒化プロセスでは、通常の条件では、界面終端ではなく、界面窒化が生じる。
本実施形態では、（１）ＳｉＣ基板を酸化した後に、窒素を、ＳｉＣ基板にまで届け、界面に集中させること、（２）酸素を含む界面の酸窒化膜は希フッ酸に溶解すること、（３）窒素による置換形の終端構造が非常に安定であること、を利用する。ＳｉＣ基板の表面にある薄膜の酸窒化膜を希フッ酸処理すると、膜中のＮがＳｉＣ基板の最表面元素と置換して安定化する。これにより、埋め込み領域５０に表面終端構造が形成される。
そして、ＳｉＣ基板の表面が絶縁膜化するほどＮが十分に存在しているために、最表面元素のほぼ全てがＮと置換され、非常に安定で、耐酸化性にすぐれたＳｉＣ基板表面が形成される。
従来では、Ｎの量が絶対的に足りず、希フッ酸処理をしても、最表面元素の一部が終端されるものの、殆どの最表面元素はそのまま残存することになる。そして、ダングリングボンドを出すか、水素終端された状態になる。
ここで、熱酸化をすれば、また、酸化膜が簡単に形成される。ＴＥＯＳなどを堆積しても、分解生成した水が酸化剤となって、界面の酸化が進むことになる。本実施形態においてＮによる埋め込み領域５０は耐酸化性が非常に良好であるので、熱酸化は殆どすすまない。また、ＴＥＯＳを堆積成長させて、７００℃を超える温度で緻密化のためのアニールを行っても、界面の酸化は進まない。
＜６．耐酸化性＞
そこで、ＣＶＤなどによりゲート酸化膜（第２絶縁膜６２）を堆積成膜する。第２絶縁膜６２の形成には、ＴＥＯＳ膜などが用いられる。従来であれば、酸化膜を堆積しただけで、界面が少なからず酸化され、界面直下にはＣ欠陥が出現し、その炭素が絶縁膜側に拡散する。こうして、界面近傍には、ＳｉＣ基板中のＣ欠陥、絶縁膜中の炭素、界面ダングリングボンドなどによる電荷トラップが発生し、移動度劣化が発現する。
本実施形態では、ＳｉＣ基板表面の耐酸化性が向上しているので、埋め込み領域５０に表面終端構造が形成された後はＳｉＣ基板中のＣ欠陥の発生が抑制される。その結果、ゲート絶縁膜中への炭素の拡散も発生しにくい。また、安定な埋め込み領域５０の表面終端構造によってダングリングボンドも抑制される。
このように、本実施形態では、（１）ＳｉＣ基板中のＣ欠陥が少なく、（２）界面直下は絶縁化しており、埋め込みチャネルを形成しており、（３）チャネルのドーパント量は適切に抑えられいるので、適当な閾値での動作が可能となり、（４）界面のダングリングボンドが従来に比較して桁違いに少なく、（５）ゲート絶縁膜中への炭素拡散が抑制されるため、炭素由来の電荷トラップが生じにくい。さらに、後に説明するように、（６）チャネル間には、高濃度のｎ＋層（電荷蓄積領域５５）が形成されているため、電荷量が確保され、かつ、ＪＦＥＴ抵抗が低減し、（７）ベース部のｐ形ドーパント量を十分に多くできるでの、パンチスルーによるリークが抑制される。
＜７．終端表面のＸＰＳ実験＞
例えば、ＳｉＣ基板におけるＳｉ面のＸＰＳ（X-ray Photoelectron Spectroscopy）の実験では、埋め込み領域５０の表面に平行にＸ線を照射すると、Ｃ−Ｎボンドが覆っていることが分かる。埋め込み領域５０の表面終端構造が形成されていないＳｉ面では、ＳｉダングリングボンドやＳｉ−Ｈボンドが多く観察される。
埋め込み領域５０の表面に垂直にＸ線を照射すると、Ｓｉ−Ｎボンドが観察される。これは内部のＣ欠陥にＮが拡散したことを意味する。埋め込み領域５０が形成されていないＳｉ面では、Ｓｉ−Ｎボンドは観察されない。またＣ面では、埋め込み領域５０の表面に平行にＸ線を照射すると、Ｓｉ−Ｎボンドが観察される。これは、Ｎが、最表面元素を置換していることを意味している。
＜８．電荷蓄積領域＞
従来、チャネルを形成している間の領域は、ｎ形の低濃度領域となっていたが、本実施形態において、界面直下ではＮが拡散して、ｎ形の高濃度領域（電荷蓄積領域５５）となる。これにより、プラス電極に電圧が加わった際、電荷が蓄積しやすくなり、流れる電流が増加する。こうして、電荷量の確保ができ、かつ、ＪＦＥＴ抵抗が低減する。
この電荷蓄積領域５５でも、Ｖ族元素が基板中のＣを置換することになる。このとき、電荷蓄積領域５５におけるｎ形は、より高濃度化する。Ｐ及びＡｓでは、Ｃの位置を置換した場合、ｎ形化には通常は適さない。しかし、本実施形態においては、電荷が大量に湧き出ることが重要であり、多少のエネルギーレベルの違いは影響しない。よって、ｎ形ドーパントとして、Ｎ、Ｐ及びＡｓのどれもが適している。
＜９．ドープトポリシリコンを使った界面形成＞
上記の製造方法では、薄膜のＳｉＯ２を形成し、プラズマ窒化プロセスによりＮを導入する例を説明したが、他の方法を用いてもよい。例えば、Ｐをドープした薄膜のポリシリコン、Ａｓをドープした薄膜のポリシリコン及びＮをドープした薄膜のポリシリコンなど、ｎ形の不純物をドープした薄膜のポリシリコンをＳｉＣ基板の表面に形成してもよい。この場合は、これらのポリシリコンを酸化する過程で形成されるＣ欠陥に、Ｐ、Ａｓ及びＮなどのｎ形不純物が拡散して、Ｃ欠陥が埋まることになる。
そして、生成された酸化膜を希フッ酸にて除去すると、耐酸化性に優れたＰ、Ａｓ及びＮによる埋め込み領域５０が形成される。その後は、上記と同様にゲート酸化膜を形成すれば、界面トラップの抑制された良好なＭＯＳ界面が形成されることになる。
＜１０．元素の選択＞
埋め込み領域５０における終端構造の安定性を考慮すると、Ｓｉ面では、Ｐ、Ａｓ、Ｎがこの順で有効である。Ｃ面では、Ｎ、Ｐ、Ａｓの順で有効である。Ａ面では、Ｎの量：（Ｐ＋Ａｓ）の量が１：１となる場合が最も安定である。ただし、Ａ面では、Ｎのみ、Ｐのみなどでも、実質的に全面で終端していれば、耐酸化性に優れた表面が構成される。
本実施形態のプロセスを経たＳｉＣ半導体装置の最終構造では、界面直下でのＣ欠陥量が従来よりも桁違いに減少している。そして、界面直下では、Ｎの量とｐ形ドーパントの量とが実質的に一致しており、埋め込み領域５０が高い絶縁性を有している。したがって、埋め込み領域５０の下側にチャネルが形成される埋め込みチャネル型のＭＯＳＦＥＴになる。
さらに、上記のように、界面特性の向上により、それを反映して、界面準位密度も桁違いに減少している。その結果、移動度としては、２００ｃｍ２／Ｖｓから４５０ｃｍ２／Ｖｓ程度の十分に大きな値が得られる。典形的には、ＳｉとＳｉＯ２との界面の埋め込みチャネルと同程度（４００ｃｍ２／Ｖｓ程度）となる。
なお、移動度が２００ｃｍ２／Ｖｓになるのは、薄膜の酸窒化膜の剥離プロセスを省略するなど、一部プロセスを省略した場合である。この場合は、界面の完全な終端構造が形成されていないために、移動度が劣化している。
移動度が４５０ｃｍ２／Ｖｓになるのは、通常のＳｉＣとＳｉＯ２との界面の埋め込みチャネルを作製した場合の上限と考えてよい。すなわち、移動度が４５０ｃｍ２／Ｖｓになるのは、埋め込みチャネル構造と、界面終端構造と、電荷蓄積構造と、を取り入れた場合である。界面終端では、ＳｉをＰにて置換し、ＣをＮで置換した場合に、最大となる。
＜１１．Ｃ欠陥位置とその量＞
Ｎは、拡散により、Ｃ欠陥に導入される。Ｃ欠陥は、チャネルの奥行きは３ｎｍ以下に多く分布している。よって、一旦Ｎが基板中に導入されれば、３ｎｍ程度まではＮが容易に拡散できることになる。Ｃ欠陥とＮとの相互作用は２ｎｍ程度可能なので、Ｎは、５ｎｍ程度まで拡散される。
チャネル部分における従来のｐ形ドーパントの濃度は、１０１６原子／ｃｍ３程度である。しかし、これでは、ベース部分のｐ形ドーパントの濃度が低すぎて、パンチスルーによるリーク電流が発生する可能性がある。
本実施形態のように、第１絶縁膜６１を形成すると、Ｃ欠陥が１０１８個／ｃｍ３以上１０１９個／ｃｍ３以下程度で形成される。その量に合わせてｐ形ドーパント量を調整すれば、Ｃ欠陥にＮが導入され、ｐ形ドーパント量に一致することになる。Ｃ欠陥は拡散するので、界面近傍の２ｎｍ以上５ｎｍ以下程度の厚さでＮの量とｐ形ドーパントの量とが実質的に一致するように埋め込み領域５０が形成される。
この埋め込み領域５０の直下からＳｉＣ基板（第２半導体領域２０）の内部にかけてＣ欠陥量は少なくなる。Ｃ欠陥にＮが導入されるので、埋め込み領域５０の直下ではｐ形ドーパントの量は、１０１６原子／ｃｍ３程度になる。この値によって、閾値が決定される。典形的には、２×１０１６原子／ｃｍ３のｐ形のドーパントが活性であり、閾値は、４Ｖ程度である。
ＳｉＣ基板（第２半導体領域２０）のベース部分では、ｐ形ドーパントの濃度は１０１８原子／ｃｍ３以上１０１９原子／ｃｍ３以下程度になる。これにより、パンチスルーによるリーク電流の発生が十分に抑制される。
このように、本実施形態では、低い閾値とリーク電流抑制との両立が達成される。
（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置を例示する模式的断面図である。
図１０に表したように、第３の実施形態に係る半導体装置１２０は、特にＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用した例である。
半導体装置１２０が半導体装置１１０と異なる点は、ｎ＋形ＳｉＣによる基板１５の代わりに、ｐ＋形４Ｈ−ＳｉＣによる基板１７（第４半導体領域）を用いたこと、及び第１半導体領域１０が、ｎ＋形４Ｈ−ＳｉＣ層を含む第１層１１と、ｎ−形４Ｈ−ＳｉＣ層を含む第２層１２との積層構造になっていることである。第１半導体領域１０は、基板１７に接し、基板１７の上に設けられる。第１層１１及び第２層１２は、耐圧保持層となる。
基板１７の裏面（下面）には、第２電極Ｄ２が形成されている。この第２電極Ｄ２はコレクタ電極となる。本実施形態では、第２電極Ｄ２として、Ｔｉ及びＡｌの積層膜が用いられる。第２電極Ｄ２は、例えば、８００℃、Ａｒ中２分のアニール工程によりオーミック接続が得られる。
また、コンタクト領域２５の上の第１電極Ｄ１は、本実施形態ではエミッタ電極となる。第１電極Ｄ１は、第３半導体領域３０及びコンタクト領域２５とオーミック接続される。
半導体装置１２０の製造方法は、基板１７の上に第１層１１及び第２層１２を形成する以外は半導体装置１１０の製造方法と実質的に同じである。
このような本実施形態では、高移動度の４Ｈ−ＳｉＣとＳｉＯ２との界面が得られ、高性能のＩＧＢＴが実現される。半導体装置１２０では、バイポーラ動作になるため、伝導度変調が起こり、オン抵抗が小さくなる。その結果、ＭＯＳＦＥＴに比べて、通電能力が大幅に高まる。
（変形例）
実施形態では、ＤｉＭＯＳＦＥＴ又はＩＧＢＴに適用した例を説明したが、ＳｉＣ領域（第１半導体領域１０）の表面部にｐ形の４Ｈ−ＳｉＣ領域（第２半導体領域２０）を有し、ｐ形型４Ｈ−ＳｉＣ領域上にゲート絶縁膜（絶縁膜６０）を介してゲート電極（制御電極Ｇ）を有する構造であれば適用可能である。
例えば、ＤｉＭＯＳＦＥＴ及びＩＧＢＴなどのトランジスタにおいて、トレンチゲート構造を有するものにも適用可能である。また、トランジスタのほか、ダイオード、キャパシタなどＳｉＣによる半導体領域と、半導体領域の上に設けられた絶縁膜と、絶縁膜の上に設けられた電極を有するデバイスであれば適用可能である。
上記説明した本実施形態に係る半導体装置１１０及び１２０では、（１）埋め込み領域５０の形成過程において界面近傍に十分な炭素欠陥を生成すること、（２）生成した炭素欠陥に窒素を導入することで埋め込みチャネルを実現すること、（３）界面窒素終端構造を形成すること、を適用する。
ゲート絶縁膜やパッシベーション膜、フィールド酸化膜などの形成に当たっては、基板からの炭素放出を抑え、炭素クラスターが絶縁膜中に発生しないようにする。ゲート絶縁膜であれば、これにより、移動度が向上する。埋め込み領域５０の形成によって埋め込みチャネルが構成され、界面の凹凸は関係がなくなる。更に、炭素放出を抑えて絶縁膜を形成しているので、炭素が絶縁膜中に拡散せず、閾値変動が抑制される。また、界面のダイポールなどがなくなる。また、界面終端構造が確立されているので、界面方位依存性もなくなり、ＳｉＣ基板におけるＳｉ面でもＣ面でも同等の特性が得られる。
ここで、炭素を放出し難い、絶縁膜の形成方法の例としては、ＳｉとＳｉＣの酸化温度の違いを用いることが考えられる。絶縁膜を形成したい部分にポリシリコンにより構造を形成し、低温にてそのポリシリコンの酸化を行う。この時、ＳｉＣ基板表面に本実施形態における終端構造を形成しておけば、ＳｉＣ基板表面の耐酸化性が高いので、ポリシリコンのみが酸化され、ＳｉＣ基板は酸化されない。つまり、基板中の炭素の放出が発生しないことになる。従来であれば、ＳｉＣ基板も多少は酸化される。それにより、炭素の放出も発生する。しかし、本実施形態における終端構造を用いれば、炭素放出は発生しない。また、フィールド酸化膜であれば、絶縁特性が格段に向上する。
また、ポリシリコンの酸化により絶縁膜を形成する方法を、ＰやＡｓをドープした、ドープトポリシリコンを用いることで、酸化過程で、ＰやＡｓを基板中に拡散させることができる。この方法を初期段階の極薄膜絶縁膜を形成する工程として使えば、ＰやＡｓを拡散させた埋め込み領域５０が形成される。また、酸化したことでできるＰドープトＳｉＯ２やＡｓドープトＳｉＯ２を剥離することで、埋め込み領域５０の表面が終端する。Ｎを拡散させる代わりにＰやＡｓを用いたい場合には、このように、ドープトポリシリコンを用いる方法が考えられる。
（基板の構成）
なお、上記説明した実施形態では、ＤｉＭＯＳＦＥＴ及びＩＧＢＴなどのトランジスタを例として説明したが、実施形態では、トランジスタ等の素子を構成する４Ｈ−ＳｉＣ基板の表面に、ＳｉＣにおける最表面のＳｉまたは最表面のＣをＶ族の元素が終端した終端領域を有する基板を構成してもよい。この基板には、４Ｈ−ＳｉＣ基板の表面にｎ形半導体領域やｐ形半導体領域が設けられていてもよい。
以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、高い耐圧及び安定した閾値を得ることができる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
例えば、前述の各実施の形態および各変形例においては、第１の導電形をｎ形、第２の導電形をｐ形として説明したが、本発明は第１の導電形をｐ形、第２の導電形をｎ形としても実施可能である。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１半導体領域、１５，１７…基板、２０…第２半導体領域、２５…コンタクト領域、３０…第３半導体領域、５０…終端領域、５５…電荷蓄積領域、６０…絶縁膜、６１…第１絶縁膜、６２…第２絶縁膜

Claims (20)

  1. 第１面を有する構造体であって、第１導電形の炭化珪素を含む第１半導体領域と、第２導電形の炭化珪素を含む第２半導体領域と、第１導電形の炭化珪素を含む第３半導体領域と、を含み、前記第１面に沿った第１方向に前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域がこの順に並ぶ部分を有する構造体と、
    前記構造体の前記第１面の上に設けられた絶縁膜と、
    前記絶縁膜の上に設けられた制御電極と、
    を備え、
    前記構造体は、前記第２半導体領域と前記第１面との間に設けられＶ族の元素が導入された埋め込み領域を有する半導体装置。
  2. 前記埋め込み領域は、第２導電形の不純物を含み、
    前記Ｖ族の元素の濃度は、前記第２導電形の不純物の濃度と実質的に等しい請求項１記載の半導体装置。
  3. 前記第Ｖ族の元素の濃度は、１×１０１８原子／ｃｍ３以上１×１０１９原子／ｃｍ３以下である請求項２記載の半導体装置。
  4. 前記第２導電形の不純物の濃度は、１×１０１８原子／ｃｍ３以上１×１０１９原子／ｃｍ３以下である請求項２または３に記載の半導体装置。
  5. 前記Ｖ族の元素の濃度の厚さ方向の分布は、前記第２導電形の不純物の濃度の厚さ方向の分布と実質的に等しい請求項２〜４のいずれか１つに記載の半導体装置。
  6. 前記埋め込み領域の内部における炭素の欠陥密度は、１×１０１５個／ｃｍ３未満である請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記埋め込み領域の内部における炭素の欠陥密度は、１×１０１４個／ｃｍ３未満である請求項１〜５のいずれか１つに記載の半導体装置。
  8. 前記埋め込み領域の最も前記第１面側の１原子層は、実質的に全て前記Ｖ族の元素によって置換された請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記埋め込み領域は、実質的に前記第１面の全面に沿って設けられた請求項１〜８のいずれか１つに記載の半導体装置。
  10. 前記埋め込み領域の厚さは５ナノメートル以下である請求項１〜９のいずれか１つに記載の半導体装置。
  11. 前記第２半導体領域の不純物濃度は、１×１０１８原子／ｃｍ３以上１×１０１９原子／ｃｍ３以下である請求項１〜１０のいずれか１つに記載の半導体装置。
  12. 前記Ｖ族の元素は、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくとも１つである請求項１〜１１のいずれか１つに記載の半導体装置。
  13. 前記構造体の前記第１面に沿って前記埋め込み領域と隣接する領域に設けられた電荷蓄積領域をさらに備え、
    前記電荷蓄積領域中の前記Ｖ族の元素の濃度は、１×１０１８原子／ｃｍ３以上１×１０１９原子／ｃｍ３以下である請求項１〜１２のいずれか１つに記載の半導体装置。
  14. 前記炭化珪素の結晶多形は４Ｈである請求項１〜１３のいずれか１つに記載の半導体装置。
  15. 前記構造体は、第２導電形の炭化珪素を含む第４半導体領域をさらに含み、
    前記第１半導体領域は、前記第４半導体領域に接し、前記第４半導体領域の上に設けられた請求項１〜１４のいずれか１つに記載の半導体装置。
  16. 炭化珪素を含む半導体領域の上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜を介して前記半導体領域にＶ族の元素を導入する工程と、
    前記第１絶縁膜を除去して前記Ｖ族の元素が珪素または炭素に置換した表面終端構造を形成する工程と、
    前記表面終端構造の上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜の上に制御電極を形成する工程と、
    を備えた半導体装置の製造方法。
  17. 前記第１絶縁膜を形成する工程は、前記半導体領域の前記第１絶縁膜との界面側の領域に炭素欠陥を形成することを含む請求項１６記載の半導体装置の製造方法。
  18. 前記表面終端構造を形成する工程は、前記半導体領域にＶ族の元素を導入して埋め込み領域を形成した後、前記埋め込み領域の最も表面側の１原子層を、実質的に全て前記Ｖ族の元素によって終端することを含む請求項１６または１７に記載の半導体装置の製造方法。
  19. 前記第１絶縁膜の厚さは、５ナノメートル以下である請求項１６〜１８のいずれか１つに記載の半導体装置の製造方法。
  20. 前記Ｖ族の元素は、Ｎ、Ｐ及びＡｓよりなる群から選択された１つである請求項１６〜１９のいずれか１つに記載の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016006341A1 (ja) * 2014-07-07 2016-01-14 株式会社 東芝 半導体装置およびその製造方法
JP2016063122A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置
JP2016063111A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置及びその製造方法
JP2022012282A (ja) * 2020-07-01 2022-01-17 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2022508324A (ja) * 2018-12-07 2022-01-19 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 縦型炭化珪素パワーｍｏｓｆｅｔおよびｉｇｂｔならびにその製造方法
JP2022030298A (ja) * 2020-08-06 2022-02-18 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6178181B2 (ja) * 2013-09-12 2017-08-09 株式会社東芝 半導体装置及びその製造方法
JP6168945B2 (ja) 2013-09-20 2017-07-26 株式会社東芝 半導体装置およびその製造方法
JP5681835B1 (ja) * 2013-10-08 2015-03-11 新電元工業株式会社 炭化珪素半導体装置の製造方法
DE112014005188T5 (de) * 2013-11-13 2016-07-21 Mitsubishi Electric Corporation Verfahren zum Herstellen eines Halbleiterbauteils
US9728608B2 (en) 2015-03-24 2017-08-08 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, and vehicle
WO2017098547A1 (ja) * 2015-12-07 2017-06-15 三菱電機株式会社 炭化珪素半導体装置
EP3487806A4 (en) * 2016-07-19 2020-03-04 Quantum Silicon Inc. QUANTUM POINT WITH MULTIPLE SILICON ATOM AND DEVICES INCLUDING SAME
CN109166917B (zh) * 2018-08-29 2021-03-16 电子科技大学 一种平面型绝缘栅双极晶体管及其制备方法
JP7417499B2 (ja) * 2020-09-14 2024-01-18 株式会社東芝 半導体装置の製造方法及び半導体装置
CN113823698B (zh) * 2021-08-30 2024-04-16 瑶芯微电子科技(上海)有限公司 一种SiC肖特基功率二极管及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216918A (ja) * 2005-02-07 2006-08-17 Kyoto Univ 半導体素子の製造方法
JP2011003825A (ja) * 2009-06-22 2011-01-06 Panasonic Corp 炭化珪素半導体素子及びその製造方法
JP2012164788A (ja) * 2011-02-07 2012-08-30 Toshiba Corp 半導体素子及びその製造方法
US20120223330A1 (en) * 2011-03-03 2012-09-06 Cree, Inc. Semiconductor device having high performance channel
JP2013254789A (ja) * 2012-06-05 2013-12-19 Hitachi Ltd ワイドバンドギャップ半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6221700B1 (en) * 1998-07-31 2001-04-24 Denso Corporation Method of manufacturing silicon carbide semiconductor device with high activation rate of impurities
US7221010B2 (en) * 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP5098294B2 (ja) * 2006-10-30 2012-12-12 株式会社デンソー 炭化珪素半導体装置の製造方法
CN102171832A (zh) * 2009-04-10 2011-08-31 住友电气工业株式会社 绝缘栅场效应晶体管
WO2011068884A2 (en) * 2009-12-01 2011-06-09 University Of Massachusetts A system for producing patterned silicon carbide structures
JP5284389B2 (ja) * 2011-03-07 2013-09-11 株式会社東芝 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216918A (ja) * 2005-02-07 2006-08-17 Kyoto Univ 半導体素子の製造方法
JP2011003825A (ja) * 2009-06-22 2011-01-06 Panasonic Corp 炭化珪素半導体素子及びその製造方法
JP2012164788A (ja) * 2011-02-07 2012-08-30 Toshiba Corp 半導体素子及びその製造方法
US20120223330A1 (en) * 2011-03-03 2012-09-06 Cree, Inc. Semiconductor device having high performance channel
JP2013254789A (ja) * 2012-06-05 2013-12-19 Hitachi Ltd ワイドバンドギャップ半導体装置およびその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016006341A1 (ja) * 2014-07-07 2016-01-14 株式会社 東芝 半導体装置およびその製造方法
JP2016018860A (ja) * 2014-07-07 2016-02-01 株式会社東芝 半導体装置およびその製造方法
US10319819B2 (en) 2014-07-07 2019-06-11 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2016063122A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置
JP2016063111A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置及びその製造方法
US9893153B2 (en) 2014-09-19 2018-02-13 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP7100769B2 (ja) 2018-12-07 2022-07-13 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 縦型炭化珪素パワーｍｏｓｆｅｔおよびｉｇｂｔならびにその製造方法
JP2022508324A (ja) * 2018-12-07 2022-01-19 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 縦型炭化珪素パワーｍｏｓｆｅｔおよびｉｇｂｔならびにその製造方法
US11967616B2 (en) 2018-12-07 2024-04-23 Hitachi Energy Ltd Vertical silicon carbide power MOSFET and IGBT and a method of manufacturing the same
JP2022012282A (ja) * 2020-07-01 2022-01-17 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7326227B2 (ja) 2020-07-01 2023-08-15 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2022030298A (ja) * 2020-08-06 2022-02-18 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7273764B2 (ja) 2020-08-06 2023-05-15 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

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