JP6032831B2 - ＳｉＣ半導体装置及びその製造方法 - Google Patents

Description

本発明の実施形態は、ＳｉＣ化合物半導体を用いてＭＯＳ構造を形成したＳｉＣ半導体装置及びその製造方法に関する。

従来、ＳｉＣを用いたＭＯＳＦＥＴのＳｉＣ基板／ＳｉＯ₂ 絶縁膜界面を作製するに際し、ＳｉＣ基板表面に水素終端を施し、表面酸化を行うこと、或いは絶縁膜を堆積成膜することで、ＳｉＯ₂ 絶縁膜を形成している。このとき、ＳｉＣ基板表面の水素終端は簡単に外れ、酸素が基板の内側に入り込み酸化が進行する。

４Ｈ構造のＳｉＣ（４Ｈ−ＳｉＣ）基板を用いたＭＯＳＦＥＴでは、ＳｉＣ基板／ＳｉＯ₂ 絶縁膜界面の移動度は、非常に小さいものとなってしまっている。絶縁膜や界面に工夫を施しても、本来４Ｈ−ＳｉＣが持っている特性（１０００ｃｍ²／Ｖｓ）には程遠い移動度（１００ｃｍ²／Ｖｓ未満）しか得られていない。

一方、６Ｈ構造のＳｉＣ（６Ｈ−ＳｉＣ）基板を用いたＭＯＳＦＥＴでは、ＳｉＣ基板／ＳｉＯ₂ 絶縁膜界面の移動度は、十分に大きな値を得ている。６Ｈ構造の耐圧は３．０ＭＶ／ｃｍであり、４Ｈ構造の耐圧（２．８ＭＶ／ｃｍ）に比べ、同等以上である。しかし、バルクとしての電子移動度が低く、縦型ＭＯＳＦＥＴとしては、使い勝手が悪い。

他方、３Ｃ構造のＳｉＣ（３Ｈ−ＳｉＣ）基板を用いたＭＯＳＦＥＴでは、ＳｉＣ基板／ＳｉＯ₂ 絶縁膜界面の移動度も、十分に大きな値を得ている。しかし、ノーマリーオンになる傾向が強く、使い勝手が悪い（非特許文献１参照）。また、３Ｃ構造の耐圧は１．５ＭＶ／ｃｍであり、４Ｈ構造の耐圧（２．８ＭＶ／ｃｍ）に比べ、不十分である。

H. Nagasawa, Material Sicence Forum 600-603, P89, 2009 木本他・２００９春応用物理学会３０ｐ−Ｆ−１１ D. Okamoto, H. Yano, T. Hatayama, and T. Fuyuki , Materials Science Forum vol645-648 2010 pp495-498

発明が解決しようとする課題は、高移動度の４Ｈ−ＳｉＣ／ＳｉＯ₂ 絶縁膜界面を実現し、素子特性の向上をはかり得るＳｉＣ半導体装置及びその製造方法を提供することである。

実施形態のＳｉＣ半導体装置は、ＳｉＣ基板の表面部の少なくとも一部に形成されたｐ型の４Ｈ−ＳｉＣ領域と、前記４Ｈ−ＳｉＣ領域の表面部に形成された欠陥低減層と、前記欠陥低減層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備してなる。そして、前記欠陥低減層は、
Ｃdef＝｛［Ｓｉの密度］＋［ｐ型ドーパントの密度］−［Ｃの密度］｝
で定義されるＣ欠陥密度が、炭素の導入によってＣdef＜１０¹⁵／ｃｍ³ に設定されている。

ＳｉＣ基板中でのＣ欠陥の電子状態を説明するための模式図。 ＳｉＣ／ＳｉＯ₂ 界面近傍における欠陥生成エネルギーを示す特性図。 第１の実施形態に係わるＤｉＭＯＳＦＥＴの素子構造を示す断面図。 第１の実施形態に係わるＤｉＭＯＳＦＥＴの製造工程を説明するためのフローチャート。 第１の実施形態に係わるＤｉＭＯＳＦＥＴの製造工程を示す断面図。 第１の実施形態に係わるＤｉＭＯＳＦＥＴの製造工程を示す断面図。 第２の実施形態に係わるＩＧＢＴの素子構造を示す断面図。 変形例に係わるトレンチ縦型ＭＯＳＦＥＴの素子構造を示す断面図。 図８の要部構成を拡大して示す断面図。

まず、発明の実施形態を説明する前に、課題解決のための基本的考え方について説明する。

［機構の解明］
４Ｈ−ＳｉＣ基板／ＳｉＯ₂ ゲート絶縁膜界面には多くの界面状態が存在し、それが移動度低下を引き起こしていることが分かっている。しかし、その起源については明確になっていない。

従来は、ＳｉＣ／ＳｉＯ₂ 絶縁膜界面のＳｉＯ₂ ゲート絶縁膜側に生成された炭素クラスターなどがその原因であるとされていた。このように考えると、「３Ｃ−ＳｉＣ基板を用いたＭＯＳＦＥＴにて何故ノーマリーオンになるのか」がよく分からないことになる。また、「絶縁膜形成プロセスを工夫しても、十分に大きな移動度の４Ｈ−ＳｉＣ基板を用いたＭＯＳＦＥＴを作製できない」現状も理解できない。このため、界面移動度が低い原因を理解し、それに基づいて改善方法を立案する必要がある。

［ＳｉＣ基板中でのＣ欠陥の電子状態についての考察］
４Ｈ−ＳｉＣと、３Ｃ−ＳｉＣ中でのＣ欠陥の電子状態を第一原理計算により求めた。ここで、第一原理計算は、局所密度近似による密度汎関数法に基づいている。Ｓｉはノルム保存擬ポテンシャル、ＣなどＳｉ以外の物質は、バンダービルトらによって開発された、ウルトラソフト擬ポテンシャルを用いている。図１（ａ）（ｂ）（ｃ）はそれぞれ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ中でのＣ欠陥の状態密度を説明するための模式図である。

基板中にＣ欠陥が発生すると、Ｃ欠陥の周囲にある４つのＳｉがそれぞれ一つのダングリングボンドを持つことになる。Ｓｉのダングリングボンドは、ＳｉＣのバンドギャップの中間付近に状態を持っているので、Ｃ欠陥の周囲にある４つのＳｉが持つダングリングボンドが相互作用をすると、２つの「埋まった状態」と、２つの「空の状態」に分裂して、合計４つの状態になる。そして、そのうちの二つの状態（埋まった状態が一つと空の状態が一つ）が、４Ｈ−ＳｉＣのギャップ中に出現する。他の二つの状態は、埋まった状態が４Ｈ−ＳｉＣの価電子帯の内側に、空の状態は４Ｈ−ＳｉＣの伝導帯の内側に位置しており、４Ｈ−ＳｉＣのギャップ中には現れない。

一方、伝導帯、価電子帯のエネルギー位置は、ＳｉＣの構造によって変わってくる。それ故に、Ｓｉが持つダングリングボンドの相互作用によって発生する、これらの「埋まった状態」、「空の状態」の、ギャップ中での位置関係は、ＳｉＣの構造に依存することになる。

図１（ａ）に示すように、４Ｈ構造では、伝導帯直下に「空の状態」が発生している。この状態は、電子がトラップするので、移動度を低下させる源となる。それに対し、３Ｃ構造では、図１（ｃ）に示すように、「埋まった状態」と伝導帯が関連しており、Ｃ欠陥が入ると、３Ｃ−ＳｉＣ基板そのものがｎ型化してしまうことが、本計算により始めて分かった。これにより、３Ｃ−ＳｉＣ基板のＭＯＳＦＥＴを作製すると、ノーマリーオンになってしまう機構が解明できたことになる。つまり、ｎチャネルのＭＯＳＦＥＴのチャネル部分がｎ型化してしまうためであった。ノーマリーオンになる点は、ＳｉＯ₂ 中のＣクラスターへの電荷トラップでは全く説明がつかなかった疑問点であった。

６Ｈ構造では、図１（ｂ）に示すように、伝導帯の底が低下して、４Ｈ構造の伝導帯直下に現れた「空の状態」全体を取り込む形になる。その結果、電子がトラップされなくなり、６Ｈ−ＳｉＣ基板を用いたＭＯＳＦＥＴでは大きな移動度が得られることが良く理解できる。但し、６Ｈ構造では、バルクの電子移動度が小さ目なので、縦型ＭＯＳＦＥＴには不向きである。

以上から、４Ｈ−ＳｉＣ基板中のＣ欠陥が、ＭＯＳＦＥＴの移動度を低下させる起源の一つであり、ＳｉＯ₂ 中の電荷トラップだけがその起源ではないことが理解できる。

［基板表面近傍での欠陥発生機構］
ＳｉＣ基板表面での欠陥の生成エネルギーを第一原理計算により求めた。ＳｉＣ基板Ｃ面の最表面のＣ欠陥生成に必要なエネルギーは０．７５ｅＶ、ＳｉＣ基板Ｓｉ面の最表面のＳｉ欠陥生成に必要なエネルギーは４．６ｅＶであった。水素終端のとれたＳｉＣ基板の最表面の元素は、ダングリングボンドを有しているので高いエネルギー状態にあり、簡単に離脱して欠陥を発生させることが分かる。

ＳｉＣ／ＳｉＯ₂ 絶縁膜界面近傍では、内部元素（Ｃ及びＳｉ）と表面に発生した欠陥とが入れ替わりながら拡散していくことになる。このようにして、ＳｉＣ／ＳｉＯ₂ 絶縁膜界面近傍のＳｉＣ基板中には、多くの欠陥が発生することが分かった。

次に、ＳｉＣ基板中での欠陥の生成エネルギーを第一原理計算により求めた。Ｃ欠陥生成に必要なエネルギーは４．０ｅＶ、Ｓｉ欠陥生成に必要なエネルギーは７．５ｅＶであり、ＳｉＣ基板ではＣ欠陥が最も発生し易いことが分かった。

図２では、以上の様子をグラフにしている。ＳｉＣ／ＳｉＯ₂ 絶縁膜界面では、ダングリングボンドの存在界と面近傍での歪の開放の効果により、ＳｉＣ基板内部よりもＣ欠陥が発生し易いことを示している。更に、一旦Ｃ欠陥が発生すると、その内側のＣ欠陥の発生し易さが増して行くことになる。それは、上記と同様に、ダングリングボンドが新たに発生すること、空間が空くために歪の開放が容易になることによる。つまり、界面近傍では、Ｃ欠陥が発生し易いことになる。こうして、界面から奥に数ｎｍに渡り、Ｃ欠陥が発生し易い状態となる。この数ｎｍは、当にチャネルを形成する部分であるため、移動度に非常に大きな影響を及ぼすことになる。

ＳｉＣ基板内部でのＣ欠陥生成エネルギーは、４ｅＶである。そして、基板中では、１０¹³／ｃｍ³ 程度のＣ欠陥が発生している（１３００℃程度のエピタキシャル成長）。よって、界面のＣ欠陥生成エネルギーが０．７５ｅＶであれば、室温程度であっても１０¹⁸／ｃｍ³ のＣ欠陥が発生すると考えられる。ＳｉＯ₂ の成膜では、ある程度の温度が加わることから、界面から３ｎｍ程度までは、１０¹⁸／ｃｍ³ 程度のＣ欠陥が発生してしまうと考えられる。

このようにして、ＳｉＣ／ＳｉＯ₂ 絶縁膜界面には、多くの界面Ｃ欠陥が発生する。４Ｈ−ＳｉＣ基板を用いたＭＯＳＦＥＴでは移動度に影響する、「絶縁膜形成プロセスを工夫しても、十分に大きな移動度の４Ｈ構造ＭＯＳＦＥＴを作製できない」理由が理解できた。３Ｃ−ＳｉＣ基板を用いたＭＯＳＦＥＴでは、チャネルがｎ型化するという現象として現れてくる、「３Ｃ−ＳｉＣ基板を用いたＭＯＳＦＥＴにて何故ノーマリーオンになる傾向が強いのか」という疑問も解けた。

本実施形態では、４Ｈ−ＳｉＣのＭＯＳ界面におけるＣ欠陥量を劇的に減らした、縦型ＤｉＭＯＳＦＥＴ（Double Implanted Metal Oxide Semiconductor Field Effect Transistor）を提供する。そのために、ＭＯＳ界面形成後に、炭素欠陥に炭素原子を補充することを特徴とする。具体的には、４Ｈ−ＳｉＣ基板を用いた縦型ＤｉＭＯＳＦＥＴのゲート絶縁膜形成工程の直前、或いは直後に、炭素（Ｃ）をＭＯＳ界面近傍にイオン打ち込みする。そして、ゲート絶縁膜が形成された後に、低温にてアニールする。このとき、イオン打ち込みにより導入された炭素を格子間拡散（Ｃの格子間拡散の障壁は０．５ｅＶ以下であり、低温でも拡散する）させることができるので、多くのＣ欠陥を埋めることができる。重要な点は、高温アニールを通さないという点である。高温でアニールすると、格子間Ｃは高速で拡散して、ＭＯＳ界面近傍から無くなってしまい、界面近傍のＣ欠陥を埋めることができない。

本プロセスを経たＳｉＣ半導体装置の最終構造では、Ｃ欠陥量が従来よりも桁違いに減少している。それを反映して、界面準位密度も桁違いに減少させることができる。その結果、移動度としては、１５０ｃｍ²／Ｖｓから３５０ｃｍ²／Ｖｓ程度の十分に大きな値が得られる。典型的には、Ｓｉ／ＳｉＯ₂ 界面と同程度（３００ｃｍ²／Ｖｓ程度）となる。ここで、１５０ｃｍ²／Ｖｓは、未だＶｃが多少残っている場合である。３５０ｃｍ²／Ｖｓは、通常のＳｉＣ／ＳｉＯ₂ 界面を作製した場合の上限と考えてよい。つまり、Ｃ欠陥量と界面準位密度とは強く相関しており、Ｃ量／Ｓｉ量の比を制御すれば、界面準位密度が劇的に低いＭＯＳ界面を形成可能である。

［４Ｈ−ＳｉＣ基板中の余分な炭素に関して］
４Ｈ−ＳｉＣ基板中にＣが余分にある場合、以下の状態が考えられる。まず、格子間に存在する場合である。このとき、Ｃは格子間を簡単に拡散して、通常のアニールプロセス中に基板中を拡散して、外部に出てしまう。次に、格子間炭素（Ｃｉ）がダイマー（Ｃｉ２）を形成する場合である。このとき、格子間に安定に存在できるが、電子状態を計算し確認したが、ギャップ中に電子をトラップできる局在状態はない。よって、ＭＯＳ界面近傍にＣｉ２があっても、移動度に何の影響も出ない。特に、界面付近では、酸素が多くあるので、酸化されてＣＯとなって外部に放出されてしまう。さらに、Ｓｉを置換したＣも存在する可能性がある。このときの電子状態も計算を行い確認したが、ギャップ中に電子をトラップできる局在状態はなく、ＭＯＳ界面近傍にＳｉを置換したＣがあっても、移動度に何の影響も出ない。

このように、４Ｈ−ＳｉＣ基板側に余分な炭素があっても、ＭＯＳ界面の移動度には、大きな影響を及ぼさないことが分かった。つまり、Ｃ量は、適切な範囲であれば、多い分には大きな問題はない。

［Ｃ欠陥量］
エピタキシャル成長によるＳｉＣ基板では、１０¹³／ｃｍ³ オーダー以下のＣ欠陥しかないが、ドーパントなどのイオンを打ち込むと急激に増えることが分かっている。低ドーズであっても、１０¹⁷／ｃｍ³ に達する（非特許文献２参照）。このように、Ｃ欠陥は、簡単に発生してしまうので、インプラダメージには非常に敏感である。

また、実際の４Ｈ−ＳｉＣ基板を用いたＭＯＳＦＥＴでは、１×１０¹⁸／ｃｍ³ 以上（面密度にして、１×１０¹²／ｃｍ² 以上）の界面状態密度が報告されることが多い（非特許文献３参照）。基板内Ｃ欠陥は、電子を４つ出し入れする能力があるので、Ｃ欠陥量にして、２．５×１０¹⁷／ｃｍ³ 以上に相当する。例えば、界面状態密度は、８．９×１０¹⁶／ｃｍ³（面密度にして、２×１０¹¹／ｃｍ² ）以上、８．９×１０¹⁹／ｃｍ³（面密度にして、２×１０¹³／ｃｍ² ）以下程度に分布している。これは、Ｃ欠陥量にして、２．２×１０¹⁶／ｃｍ³ 以上、２．３×１０¹⁹／ｃｍ³ 以下に相当する。

更に、（非特許文献３）では、３Ｃ−ＳｉＣ基板を用いたＭＯＳＦＥＴのｐ型ドーパント量は１×１０¹⁸／ｃｍ³ であるが、ノーマリーオンになる傾向が見られる。３Ｃ−ＳｉＣにて、Ｃ欠陥が発生すると、価電子帯、伝導帯のそれぞれに２つずつの電子を供給される。つまり、３Ｃ−ＳｉＣでは、Ｃ欠陥はドナーとして振舞うことになる。これは、６Ｈ−ＳｉＣや、４Ｈ−ＳｉＣではなかった特性である。ノーマリーオンになる傾向があるのであれば、Ｃ欠陥量にして、５．０×１０¹⁷／ｃｍ³ 以上のＣ欠陥が存在すると考えられる。

［濃度の規定］
移動度に大きく影響を与えるＣ欠陥は、４Ｈ−ＳｉＣ／ＳｉＯ₂ 界面近傍の、４Ｈ−ＳｉＣ側３ｎｍ以下に分布している。ここでは、Ｃが余分にない状態であれば、Ｃ欠陥密度Ｃdef は、
Ｃdef ＝｜［Ｓｉの密度］＋［ｐ型ドーパントの密度］−［Ｃの密度］｜
と言える。

移動度を大きくするにはＣ欠陥密度Ｃdef を、十分に小さくしなければならない。従来の実験では、この密度Ｃdefが２×１０¹⁶／ｃｍ³ 程度まで小さくできており、その時の移動度は、最大で１００ｃｍ²／Ｖｓ程度である。これは、チャネルをエピタキシャル成長で作製した時でも同様である。

移動度としては、１５０ｃｍ²／Ｖｓ以上を目標としているので、Ｃ欠陥密度Ｃdef は１０¹⁵／ｃｍ³ オーダー未満でなくてはならない。このとき、Ｄｉｔ〜２×１０¹⁰／ｃｍ² 程度である。

更に、Ｃ欠陥密度Ｃdef としては、１０¹⁴／ｃｍ³ オーダー以下が好ましく、このときの移動度は、２００ｃｍ²／Ｖｓ以上となる。Ｃ欠陥量が１０¹³／ｃｍ³ に近づくと、移動度は３５０ｃｍ²／Ｖｓ程度となり、それ以上Ｃ欠陥が減っても移動度は同等である。

電荷密度から見積もったＣ欠陥密度Ｃdef は、従来の実験では最低でも２×１０¹⁶／ｃｍ³ 以上あることになる。よって、ＳｉＯ₂ ／ＳｉＣ界面近傍の界面±５ｎｍ以内の適当な領域に、炭素イオンを２×１０¹⁶／ｃｍ³ 以上打ち込むことが必要である。しかし、できる限りソフトに打ち込みたい。一番良いのは、ＳｉＯ₂ 側にソフトに打ち込むことである。

［Ｃ欠陥導入位置とその量について］
上記のように、Ｃ欠陥は、チャネルの奥行きは３ｎｍ以下に分布している。Ｃは、イオンインプラにより、その近くに導入したい。Ｃ欠陥とＣとの相互作用は２ｎｍ程度可能なので、５ｎｍ以内にピークがあると良い。従来の実験から、プロセス後のＣ欠陥量は、２×１０¹⁶／ｃｍ³ 以下まで低減できると考えられる。よって、ピーク値では、この程度以上の量の導入が必要である。絶縁膜側にＣを導入する場合は、Ｃは簡単に拡散できる。Ｃ打ち込み量から、５ｎｍ以内が妥当と考えられる。それ以上離した場合は、打ち込むＣ量を増やさなくてはならず、絶縁膜へのダメージが大きくなってしまうためである。

イオンインプラの打ち込み量を５×１０¹⁶／ｃｍ³ と固定して、ピーク位置を界面からの位置として変化させたところ、基板側５ｎｍ以上、絶縁膜側５ｎｍ以上では、移動度が急激に低下して行く様子が見られる。これは、Ｃ欠陥を埋めきれていないことを意味している。また、基板側２ｎｍにピーク位置を固定して、イオン打ち込み量を変化させたところ、２×１０¹⁶／ｃｍ³ 以下で、急激に劣化している。これもＣ量が足りなかったためと考えられる。本特許のプロセスでは、５×１０¹⁶／ｃｍ³ 程度がベストである。あまり多く導入すると、インプラダメージの問題、コストの問題が出てくるので、できる少ない量とすることが望ましい。上限は、予想されるＣ欠陥量の最大値（２．３×１０¹⁹／ｃｍ³ ）であるが、現状では、２〜３桁低い量までは小さくできている。

炭素の殆どは、外部にアニールアウトするが、ＳｉＯ₂ 中に余ったＣは、窒化などにより、トラップ状態を不活性化できる。また、ＳｉＣ中に余ったＣも上記のように問題にならない。

［終端構造］
デバイス構造全体の終端構造は、通常イオン打ち込みで作っており、今回も同様にすればよい。更に、強力な終端構造が必要な場合は、ＳＴＩ（Shallow Trench Isolation）によって、ＳｉＯ₂ 酸化膜を埋め込む方法も有効である。

以下、実施形態のＳｉＣ半導体装置を、図面を参照して説明する。

（第１の実施形態）
図３は、第１の実施形態に係わるＳｉＣ半導体装置の素子構造を示す断面図であり、特にＤｉＭＯＳＦＥＴに適用した例である。

高濃度ｎ型（ｎ⁺ 型）炭化珪素（４Ｈ−ＳｉＣ：シリコンカーバイド）基板１００の表面上に、低濃度ｎ型（ｎ^- 型）４Ｈ−ＳｉＣ層１０２が形成されている。本実施形態では、ＳｉＣ基板１００上にＳｉＣ層１０２を形成した構造を、素子形成用基板として用いている。ｎ^- 型ＳｉＣ層１０２は、ｎ⁺ 型ＳｉＣ基板１００よりも不純物濃度が低濃度に形成されており、耐圧保持層となる。ＳｉＣは多くの構造（ポリタイプ）をとるが、本実施形態では、ＳｉＣの構造としては４Ｈ構造とする。４Ｈ構造が最も耐圧が高く、且つバルク中の移動度が高いため、パワーデバイスを作製するには最適と考えられるからである。

ＳｉＣ基板１００の裏面には、導電性材料の電極１６０が形成されている。電極１６０はドレイン電極（第２の通電電極）となる。電極１６０は、Ｎｉ／Ｔｉの蒸着などを用い、例えば１０００℃のアニールを行うことで、ＳｉＣ基板１００の裏面にオーミック接続することができる。

ＳｉＣ層１０２の表面上の一部に、互いに間隔を隔て所定の膜厚の複数の低濃度ｐ型（ｐ^- 型）ＳｉＣ領域（第１の４Ｈ−ＳｉＣ領域）１２１がＳｉＣ層１０２の表面から内部途中の深さまで選択的に形成されている。１つの半導体素子には、２つのＳｉＣ領域１２１がＳｉＣ層１０２の表面領域を挟むように配置される。こられの２つのＳｉＣ領域１２１は、リング状、蜂の巣状などに配置され、つながっている。素子を中心で切った構造を示している。以下でも、同様である。この素子を並列に配置して、全体に電流を流し、電極への電圧印加によりスイッチングさせる。

各ＳｉＣ領域１２１の表面上の一部に、それぞれＳｉＣ領域１２１の表面から内部途中の深さまで所定の膜厚の高濃度ｎ型（ｎ⁺ 型）ＳｉＣ領域（第２の４Ｈ−ＳｉＣ領域）１２２が選択的に形成されている。そして、各ＳｉＣ領域１２１の表面上の一部に、ＳｉＣ領域１２２に隣接してｐ型（ｐ⁺ 型）ＳｉＣ領域（第３の４Ｈ−ＳｉＣ領域）１２３が形成されている。

このように、複数のｐ型ＳｉＣ領域１２１は、ｎ型ＳｉＣ層１０２上の少なくとも一部に選択的に形成され、ｎ型ＳｉＣ領域１２２とｐ型ＳｉＣ領域１２３とに接続するように配置されている。図３の例では、各ＳｉＣ領域１２１の表面上の一部に、隣接したｎ型ＳｉＣ領域１２２とｐ型ＳｉＣ領域１２３とがそれぞれ１つずつ配置される例を示している。そして、１つの半導体素子を形成する際に、２つのｐ型ＳｉＣ領域１２３が、２つのｎ型ＳｉＣ領域１２２を挟むように配置される。言い換えれば、１つの半導体素子では、ｐ型ＳｉＣ領域１２３がｎ型ＳｉＣ領域１２２の外側に配置される。また、各ＳｉＣ領域１２１には、それぞれｎ型ＳｉＣ領域１２２よりも内側にｐ型ＳｉＣ層１０２と電気的に導通するチャネル領域１２４が形成される。

２つのｎ型ＳｉＣ領域１２２の表面の一部に跨るように、絶縁膜１３０が形成されている。この絶縁膜１３０は、ゲート絶縁膜となるものであり、例えばＳｉＯ₂ 酸化膜が用いられる。ゲート絶縁膜１３０は、両側のｎ型ＳｉＣ領域１２２の表面と、ｎ型ＳｉＣ領域１２２及びｐ型ＳｉＣ領域１２３が形成されていない各ＳｉＣ領域１２１の表面と、２つのｐ型ＳｉＣ領域１２１間のチャネル間領域となるｐ型ＳｉＣ層１０２の表面とに接して形成される。

ゲート絶縁膜１３０上には、ゲート電極１４０が形成される。よって、ゲート電極１４０は、両側のｎ型ＳｉＣ領域１２２の一部と、ｎ型ＳｉＣ領域１２２及びｐ型ＳｉＣ領域１２３が形成されていない各ＳｉＣ領域１２１の部分領域（ここがＭＯＳＦＥＴのチャネル１２４となる）と、２つのＳｉＣ領域１２１間のチャネル間領域となる型ｐ型ＳｉＣ層１０２とに跨るようにゲート絶縁膜１３０を介して形成される。

また、ｎ型ＳｉＣ領域１２２の表面の他の一部とｐ型ＳｉＣ領域１２３の表面上には、電極１５０が形成されている。電極１５０は、ソース電極（第１の通電電極）となる。ソース電極１５０は、Ａｌ／Ｎｉなどであり、８００℃程度の温度で形成され、ｐ型ＳｉＣ領域１２３にオーミック接続される。かかるｐ型ＳｉＣ領域１２３は、ＭＯＳでは基板コンタクト領域となる。同時に、ソース電極１５０は、ｎ型ＳｉＣ領域１２２にオーミック接続される。かかるｎ型ＳｉＣ領域１２２は、ＭＯＳではソース領域となる。

ここで、第１の実施形態では、ｐ型ＳｉＣ領域１２１を形成するためにｐ^- 型のイオンインプラがなされたこと、及びＳｉＯ₂ 膜１３０が成膜されたことで、Ｃ欠陥が生じている。Ｃ欠陥発生機構は既に記述した通りである。Ｃ欠陥は、余ったＣがあれば、埋めることで安定化（基板中では、Ｃ欠陥当たり４ｅＶ程度の利得となる）できる。つまり、余分なＣをＭＯＳ界面に導入し、ＭＯＳ界面近傍において拡散させれば、Ｃ欠陥を埋めることで、ＭＯＳ界面の特性改善が可能である。

このような考えに基づく本実施形態のＳｉＣ半導体装置の製造工程を、図４のフローチャートに示す。図４に示すように本実施形態では、ｎ^- 型ＳｉＣ膜形成工程（Ｓ１）と、ｐ^- 化用のイオン注入工程（Ｓ２）と、ｎ⁺ 化用のイオン注入工程（Ｓ３）と、ｐ⁺ 化用のイオン注入工程（Ｓ４）と、活性化のための高温アニール工程（Ｓ５）と、ゲート絶縁膜形成工程（Ｓ６）と、炭素（Ｃ）イオン打ち込み工程（Ｓ７）と、格子間Ｃ拡散のための低温アニール工程（Ｓ８）と、ソース電極形成工程（Ｓ９）と、アニール工程（Ｓ１０）と、ゲート電極形成工程（Ｓ１１）と、ドレイン電極形成工程（Ｓ１２）と、アニール工程（Ｓ１３）という一連の工程を実施する。

第１の実施形態におけるＳｉＣ半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図を、図５及び図６に示す。

図５（ａ）〜（ｄ）では、図４のｎ^- 型ＳｉＣ膜形成工程（Ｓ１）からイオン注入工程（Ｓ４）までを示している。それ以降の工程は後述する。

まず、図５（ａ）に示すように、ｎ^- 型ＳｉＣ膜形成工程（Ｓ１）として、ｎ⁺ 型４Ｈ−ＳｉＣ基板１００の表面上に、ｎ^- 型４Ｈ−ＳｉＣ層１０２を形成する。ＳｉＣ基板１００としては、例えば固体単結晶ＳｉＣ基板が用いられる。ｎ型ＳｉＣ基板１００内の不純物濃度（ドーピング濃度）は、１×１０¹⁶原子／ｃｍ³ 以上、１×１０²⁰原子／ｃｍ³ 未満が好適である。ここでは、例えば、６×１０¹⁷原子／ｃｍ³ で形成されたものを用いる。以後の実施形態でも、特に断らない限り、ｐ型、ｎ型に拘わらず、基板濃度として６×１０¹⁷原子／ｃｍ³ の基板を用いている。ＳｉＣ基板１００として、（０００１）面の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）が好適である。また、実施形態では（０００１）面を用いているが、（０００-1）面など他の面方位であっても、有効である。

そして、ＳｉＣ層１０２は、エピタキシャル気相成長法によりＳｉＣ基板１００の表面上にｎ^- 型４Ｈ−ＳｉＣ膜をエピタキシャル成長することにより形成される。エピタキシャル層を形成する際、原料ガスとして、例えばＳｉＨ₄ ガス及びＣ₃Ｈ₈ ガスを用いることができる。また、不純物（ドーパント）としては、窒素（Ｎ）或いは燐（Ｐ）を用いるとよい。ＳｉＣ層１０２は、耐圧保持層となる。ＳｉＣ層１０２は、膜厚として、例えば５μｍ以上１００μｍ以下が好適であり、高耐圧のデバイス程、厚くする必要がある。ここでは、例えば１０μｍに形成される。また、ｎ型ＳｉＣ層１０２の不純物濃度（ドーピング濃度）は、８×１０¹⁴原子／ｃｍ³ 以上、３×１０¹⁷原子／ｃｍ³ 未満が好適である。ここでは、例えば５×１０¹⁵原子／ｃｍ³ で形成されたものを用いる。以後の実施形態でも、特に断らない限り、ｎ^- 型ＳｉＣの濃度として５×１０¹⁵原子／ｃｍ³ を用いている。

次いで、図５（ｂ）に示すように、ｐ^- 化用のイオン注入工程（Ｓ２）として、フォトリソグラフィ及びエッチングを用いて形成した酸化膜（図示せず）をマスクとして用い、導電型がｐ型の不純物を選択的にＳｉＣ層１０２の表面領域１２０に注入する。これにより、ｐ^- 型４Ｈ−ＳｉＣ領域１２１を形成する。

ｐ型ＳｉＣ領域１２１における導電性不純物の濃度は、例えば１×１０¹⁶／ｃｍ³ とすることができる。以後の実施形態でも、特に断らない限り、ｐ^- 型ＳｉＣの濃度として１×１０¹⁶原子／ｃｍ³ を用いている。ｐ型の不純物となるＡｌイオンの注入の条件としては、例えば１×１０¹⁵／ｃｍ²、８０ＫｅＶとすることができる。ここでは、例えば３００℃に基板を加熱した。ｐ型ＳｉＣ領域１２１における導電性不純物の濃度は、１×１０¹³／ｃｍ³ 以上、５×１０¹⁷／ｃｍ³ 以下が好適である。より好ましくは、１×１０¹⁵／ｃｍ³ 以上５×１０¹⁶／ｃｍ³ 以下がよい。

次いで、図５（ｃ）に示すように、ｎ⁺ 化用のイオン注入工程（Ｓ３）として、ＳｉＣ領域１２１の表面の一部に、選択的にｎ型の導電性不純物を注入することにより、ｎ⁺ 型４Ｈ−ＳｉＣ領域１２２を形成する。具体的には、ＳｉＣ領域１２１の形成に用いた酸化膜のマスクを除去した後、再度新たなパターンを有する酸化膜のマスク（図示せず）を、フォトリソグラフィ及びエッチングを用いて形成する。そして、新たなマスクの開口部を通して、ｎ型の導電性不純物を注入することにより、ｎ型ＳｉＣ領域１２２を形成する。

ｎ型ＳｉＣ領域１２２における導電性不純物の濃度は、例えば２×１０²⁰／ｃｍ³ とすることができる。以後の実施形態でも、特に断らない限り、ｎ⁺ 型ＳｉＣの濃度として２×１０²⁰原子／ｃｍ³ を用いている。ｎ型の不純物となるＮイオンの注入の条件としては、例えば１×１０¹⁵／ｃｍ²、４０ＫｅＶとすることができる。ここでは、３００℃に基板を加熱した。ｎ型ＳｉＣ領域１２２における導電性不純物の濃度は、１×１０¹⁴／ｃｍ³ 以上５×１０²⁰／ｃｍ³ 以下が好適である。より好ましくは、５×１０¹⁵／ｃｍ³ 以上３×１０²⁰／ｃｍ³ 以下がよい。

次いで、図５（ｄ）に示すように、ｐ⁺ 化用のイオン注入工程（Ｓ４）として、ＳｉＣ領域１２１の表面の他の一部に、ＳｉＣ領域１２２と隣接するように選択的にｐ型の導電性不純物を注入することにより、ｐ⁺ 型４Ｈ−ＳｉＣ領域１２３を形成する。具体的には、ＳｉＣ領域１２２の形成に用いた酸化膜のマスクを除去した後、再度新たなパターンを有する酸化膜のマスク（図示せず）を、フォトリソグラフィ及びエッチングを用いて形成する。そして、新たなマスクの開口部を通して、ｐ型の導電性不純物を注入することにより、ｐ型ＳｉＣ領域１２３を形成する。

ｐ型ＳｉＣ領域１２３における導電性不純物の濃度は、例えば２×１０²⁰／ｃｍ² とすることができる。ｐ型の不純物となるＡｌイオンの注入の条件としては、例えば１×１０¹⁵／ｃｍ²、４０ＫｅＶとすることができる。ここでは、３００℃に基板を加熱した。ｐ型ＳｉＣ領域１２３における導電性不純物の濃度は、１×１０¹⁴／ｃｍ² 以上５×１０²⁰／ｃｍ² 以下が好適である。より好ましくは、５×１０¹⁵／ｃｍ² 以上３×１０²⁰／ｃｍ² 以下がよい。

次に、アニール工程（Ｓ５）として、上述した注入工程の後、活性化アニール処理を行う。この活性化アニール処理としては、例えばアルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１６００℃、加熱時間３０分といった条件を用いることができる。このようにして、図５（ｄ）に示す構造を得る。このとき、ＳｉＣ内部に導入されたドーパントの活性化は実現できるが、殆ど拡散はしない。

ＳｉＣ領域１２１〜１２３の形成に際し、炭素イオンを共ドープすることが良く行われている。当然、ここでも、炭素イオンの共ドープをやっても構わない。しかし、その後に高温アニール（Ｓ５）を行うので、余分な炭素イオンは、ＳｉＣ層１０２や基板１００、或いは外部へと拡散してしまい、上記ＳｉＣ領域１２１には残っていない。その結果、この段階での炭素イオンの共ドープの有無によるＭＯＳ界面の特性変化は観測できないレベルである。

図６（ｅ）〜（ｇ）では、図４の絶縁膜形成工程（Ｓ６）から電極（ゲート電極）形成工程（Ｓ１１）まで工程を示している。

図６（ｅ）に示すように、絶縁膜形成工程（Ｓ６）として、ＳｉＣ層１０２、ＳｉＣ領域１２１，１２２，１２３の表面全体を覆うように酸化膜（ゲート絶縁膜）１３０を形成する。酸化膜１３０の形成方法として、例えばドライ酸化（熱酸化）を行っても良い。例えば、１２００℃、加熱時間３０分という条件のドライ酸化により、緻密な酸化膜を作製できる。また、時間を短縮して極薄のドライ酸化膜を形成し、その上にＣＶＤなどにより堆積膜を形成しても良い。

次いで、図６（ｆ）に示すように、Ｃイオン注入工程（Ｓ７）として、炭素イオンを打ち込む。炭素イオンは、ゲート絶縁膜１３０とＳｉＣ領域１２１により形成されるＭＯＳ界面のＳｉＣ領域１２１側にピーク（本実施例では、５×１０¹⁶／ｃｍ³ 程度、ピーク位置は３ｎｍ程度とした）を持つように、しかも、できる限りソフトに打ち込むことがポイントとなる。つまり、必要最小限の加速電圧、且つ必要最小限の密度で打ち込み、アモルファス化しないように注意が必要である。Ｃイオンの注入の条件としては、例えば、１×１０¹³／ｃｍ²、１０ＫｅＶとすることができる。

このように、ＳｉＣチャネル上にＳｉＯ₂ 膜が形成された状態でＣをイオン注入するプロセスが、簡単で安定で、しかも界面荒れが少ない。このとき、Ｃ欠陥とＳｉ欠陥の一部がＣによって埋められることなり、電子トラップが無くなる。これがベストモードである。Ｓｉ欠陥にＣが導入されても構わない。また、Ｃクラスターなどができても構わない。Ｃ欠陥さえ少なくできればよい。

打ち込むＣは、界面近傍にできる限りソフトに導入したい。打ち込みに際して、Ｃ欠陥ができることはできる限り避けたいからである。ここでは、ＭＯＳ界面のＳｉＣ領域１２１側にピークを持つようにしたが、ゲート絶縁膜１３０側にピークを持つようにＣを導入して、そこからＣを拡散させても構わない。ＳｉＯ₂ 中に余ったＣは、その後のプロセスで無くすことが可能である。ＳｉＣ中に残ったＣは、格子間のものはアニールアウトする。その他のものも、移動度に大きな影響を及ぼさない。

Ｃイオンの注入の条件などは、ゲート絶縁膜の厚みに依存している。Ｃイオン注入工程（Ｓ７）後に、更にゲート絶縁膜を追加しても良い。また、絶縁膜形成工程（Ｓ６）とＣイオン注入工程（Ｓ７）との順番を変えて、Ｃイオン注入後に、ゲート絶縁膜を形成することも可能である。

絶縁膜形成工程（Ｓ６）とＣイオン注入工程（Ｓ７）とを終えた後、低温工程（Ｓ８）として、１００℃に基板を加熱する。これにより、打ち込まれた余分なＣが格子間を、ゆっくりと拡散して、ＭＯＳ界面のＳｉＣ領域１２１側にあるＣ欠陥を埋めることが可能となる。即ち、ゲート電極下のチャネル領域１２４に欠陥低減層が形成されることになる。Ｃ欠陥は、Ｃが埋まると４ｅＶも安定になるので、エピタキシャル成長の時のＣ欠陥量（１０¹³／ｃｍ³ ）以下まで埋めることが可能である。エピタキシャル成長の時よりも温度が低いことから、エントロピーの効果が小さく出るため、より少量のＣ欠陥量まで小さくできる。つまり、Ｃ欠陥量を１０¹³／ｃｍ³ 未満まで少なくすることが可能である。

エントロピーの効果をできる限り小さくしたければ、低温ほど好ましい。しかし、低温すぎると拡散しない（拡散障壁は０．５ｅＶ程度）ので、１００℃から３００℃以下が良く、プロセスの簡便性からもできる限り低温の１００℃程度が良い。３００℃以上に温度を上げると、拡散が高速になり、Ｃ欠陥を埋める前に基板側に拡散してしまう。

上記したように、イオン打ち込みプロセスを経たＳｉＣ領域１２１のＣ欠陥量は１０¹⁷／ｃｍ³ 以上である。このとき、移動度は、２０ｃｍ²／Ｖｓ程度である。この大きなＣ欠陥量を、本実施形態のプロセスにより、１０¹³／ｃｍ³ 未満とすることが可能となる。このとき、Ｃ欠陥由来の界面電荷面密度は、１０¹⁰／ｃｍ² オーダー以下となり、界面の荒れなどが移動度劣化の主因となってくるレベルとなる。

ＤＬＴＳ（Deep Level Transient Spectroscopy）測定によると、Ｃ欠陥量がおよそ１０¹³／ｃｍ³ となっており、移動度が３５０ｃｍ²／Ｖｓ程度となっている。この移動度は、Ｓｉ／ＳｉＯ₂ 界面の移動度と同等であり、十分に良い界面が形成されていると言える。

エピタキシャル成長のチャネルを形成して、他は同様のプロセスのものと比較してみると、Ｃ欠陥量はＣ欠陥量がおよそ１０¹⁶／ｃｍ³ 程度、移動度が９０ｃｍ²／Ｖｓ程度となっている。酸化膜形成などのプロセスを通ったことにより、Ｃ欠陥が多量にできていることが分かる。移動度は、コストを掛けた割には小さく、エピタキシャル成長のプロセスだけでは解決できない。ここで、やはりＣ欠陥を補償するためにＣイオンインプラを導入すると、上記に良く一致して、Ｃ欠陥量がおよそ１０¹³／ｃｍ³ となっており、移動度が３５０ｃｍ²／Ｖｓ程度となる。

次に、酸化膜１３０上にフォトリソグラフィ法を用いてパターンを有するレジスト膜（図示せず）を形成する。当該レジスト膜をマスクとして用いて、ＳｉＣ領域１２３の表面及びＳｉＣ領域１２２の表面の一部に位置する酸化膜１３０の部分をエッチングにより除去する。これにより、両側のＳｉＣ領域１２２間を跨ぐ酸化膜１３０が形成できる。

続いて、ソース電極形成工程（Ｓ９）として、かかるレジスト膜と酸化膜１３０が除去されて形成された開口部によって露出されたＳｉＣ領域１２３の表面及びＳｉＣ領域１２２表面の一部に、金属などの導電体膜を形成する。かかる導電体膜が、ソース電極１５０となる。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。また、酸化膜１３０の幅をエッチバック等で狭くすれば酸化膜１３０とソース電極１５０とが接触しないように隙間を形成できる。ここで、ソース電極１５０となる導電体としては、例えば、ニッケル（Ｎｉ）が好適である。

［低温でのソース電極作製］
アニール工程（Ｓ１０）として、ソース電極１５０を作製した後に、８００℃熱処理を行う。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。かかる熱処理により、Ｎｉ₂Ｓｉ電極１５０が形成される。ＳｉＣ領域１２２には、大量のＮが導入されているので、低い接触抵抗の電極構造が得られる。同時に、ｐ型のコンタクトについては、ＳｉＣ領域１２３には大量のＡｌが導入されているので、簡単に低接触抵抗のコンタクトが取れる。

図６（ｇ）において、ゲート電極形成工程（Ｓ１１）として、ゲート絶縁膜としての酸化膜１３０上にゲート電極となる電極１４０を形成する。例えば、ｎ型ポリシリコンなどで良い。また、ソース電極もｎ型ポリシリコンとして、ソース電極、ゲート電極とも、更にＮｉ膜を形成して熱処理を行うことで、ＮｉＳｉ、Ｎｉ₂Ｓｉなどのサリサイド膜を電極としてもよい。

［裏面電極］
次に、ドレイン電極形成工程（Ｓ１２）として、ＳｉＣ基板１００の裏面上にドレイン電極となる電極１６０を形成することにより、前記図３に示す構造が得られる。ここで、裏面電極に関して、例えばＮｉ／Ｔｉ積層電極などを使う。８００℃程度の熱工程が必要になる。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。かかる熱処理により、界面にＮｉ₂Ｓｉが形成され、オーミック接続ができる。

なお、ＳｉＣ基板１００として、例えば（０００-1）面など、他の面を主表面とする４Ｈ−ＳｉＣ基板を用いてもよい。或いは、トレンチ型ＭＯＳＦＥＴの（１１-2０）面、つまりＡ面でも同様である。つまり、ＳｉＯ₂ ／ＳｉＣ界面にＣを導入して、低温でアニールすることで、界面近傍Ｃ欠陥を無くせば、従来よりも高移動度の界面を得ることができる。本実施形態のＣ打ち込みによりＭＯＳ界面のＣ欠陥を埋める方法は、その基板方位に関係なく有効であるからである。

このように本実施形態によれば、ｐ型４Ｈ−ＳｉＣ領域１２１上にゲート絶縁膜１３０を形成した後に、４Ｈ−ＳｉＣ領域１２１とゲート絶縁膜１３０との界面近傍にＣを導入し、ゲート絶縁膜１３０の形成後に導入したＣを拡散させることにより、界面におけるＣ欠陥を大幅に低減させることができる。従って、４Ｈ−ＳｉＣ／ＳｉＯ₂ 絶縁膜界面の移動度を大きくすることができる。即ち、高移動度の４Ｈ−ＳｉＣ／ＳｉＯ₂ 絶縁膜界面を実現することができ、ＤｉＭＯＳＦＥＴの素子特性の向上をはかることができる。

（第２の実施形態）
図７は、第２の実施形態に係わるＳｉＣ半導体装置の素子構造を示す断面図であり、特にＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用した例である。なお、図３と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が先に説明した第１の実施形態と異なる点は、ｎ⁺ 型ＳｉＣ基板１００の代わりに、ｐ⁺ 型４Ｈ−ＳｉＣ基板２００を用いたこと、及びｎ^- 型ＳｉＣ層１０２の代わりに、ｎ⁺ 型４Ｈ−ＳｉＣ層２０１とｎ^- 型４Ｈ−ＳｉＣ層２０２の積層構造を用いたことである。言い換えれば、高濃度ｐ⁺ 型ＳｉＣ基板２００の表面上に、高濃度ｎ⁺ 型ＳｉＣ層２０１が形成され、その上に低濃度ｎ^- 型ＳｉＣ層２０２が形成されている。ＳｉＣ層２０１，２０２は、耐圧保持層となる。

そして、ＳｉＣ層２０２に第１の実施形態と同様のＳｉＣ領域１２１，１２２，１２３及び欠陥低減層１２４が形成され、更に電極１４０，２５０，２６０が形成されている。

［ＩＧＢＴの裏面コンタクト］
ＳｉＣ基板２００の裏面には、導電性材料の電極２６０が形成されている。この電極２６０はコレクタ電極（第２の通電電極）となる。本実施形態では、Ｔｉ／Ａｌ積層膜を用いた。例えば、８００℃、Ａｒ中２分のアニール工程によりオーミック接続が得られる。

また、ＳｉＣ領域１２３上の電極２５０は、本実施形態ではエミッタ電極（第１の通電電極）となる。電極２５０がＳｉＣ領域１２２及びＳｉＣ領域１２３とオーミック接続される点は上述した通りである。

製造方法は、ＳｉＣ基板２００上にＳｉＣ層２０１，２０２を形成する以外は第１の実施形態と実質的に同じであり、チャネル領域１２４にＣをドープして欠陥を低減させる工程も同じである。

このような構造であっても、ｐ型４Ｈ−ＳｉＣ領域１２１上にゲート絶縁膜１３０を形成した後に、４Ｈ−ＳｉＣ領域１２１とゲート絶縁膜１３０との界面近傍にＣを導入し、ゲート絶縁膜１３０の形成後に導入したＣを拡散させることにより、界面におけるＣ欠陥を大幅に低減させることができる。本実施形態においても、Ｃ欠陥の少ないチャネル（１０¹³／ｃｍ² 未満）ができており、印加電圧の全領域に亘って、移動度が十分に大きく、ピークでは３５０ｃｍ²／Ｖｓ程度であり、この点は第１の実施形態と同様である。

このように本実施形態では、高移動度の４Ｈ−ＳｉＣ／ＳｉＯ₂ 絶縁膜界面を実現することができ、高性能のＩＧＢＴを得ることができた。バイポーラ動作になるため、伝導度変調が起こり、オン抵抗が小さくなる。その結果、第１の実施形態のＤｉＭＯＳＦＥＴに比べて、通電能力を大幅に高めることができる。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。

実施形態では、ＤｉＭＯＳＦＥＴ又はＩＧＢＴに適用した例を説明したが、ＳｉＣ基板の表面部にｐ型の４Ｈ−ＳｉＣ領域を有し、４Ｈ−ＳｉＣ領域上にゲート絶縁膜を介してゲート電極を有する構造であれば適用可能である。

例えば、図８及び図９に示すような、トレンチ縦型ＭＯＳＦＥＴに適用することも可能である。このデバイスは、４Ｈ−ＳｉＣ層１０２上に、ｐ^- 型の第１のＳｉＣ領域１２１とｎ⁺ 型の第２のＳｉＣ領域１２２を順次エピタキシャル成長した後、ｐ⁺ 型の第３のＳｉＣ領域１２３をインプラにより形成する。続いて、第２のＳｉＣ領域１２２の部分を掘り込み、第１のＳｉＣ領域１２１の側面が露出するように溝を形成する。そして、溝の側面にゲート絶縁膜１３０を形成した後に、溝内にゲート電極１４０を埋め込むことにより作製される。この場合、ゲート絶縁膜１３０を形成した後に、斜めインプラにより第１のＳｉＣ領域１２１の側面にＣを導入し、更にゲート絶縁膜１３０の形成後に、導入したＣを低温で拡散させることにより、チャネル領域１２４として欠陥低減層を形成することができる。

また、欠陥低減層におけるＣ欠陥密度Ｃdefは、４Ｈ−ＳｉＣ／ＳｉＯ₂ 界面の、４Ｈ−ＳｉＣ側の３ｎｍ以下において、炭素欠陥量が１０¹⁵／ｃｍ³ 未満であればよい。このときの移動度としては１５０ｃｍ²／Ｖｓ以上が得られる。また、Ｃ欠陥密度Ｃdef を、１０¹⁴／ｃｍ³ 未満、１０¹³／ｃｍ³ 未満と減らすに従い、移動度は、２００ｃｍ²／Ｖｓ以上、３５０ｃｍ²／Ｖｓ以上と向上する。

実施形態では、第１のＳｉＣ領域上にゲート絶縁膜を形成した後にＣを導入したが、ゲート絶縁膜の形成直前に第１のＳｉＣの表面部にＣを導入しても良い。

本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］ ＳｉＣ基板の表面部の少なくとも一部に形成されたｐ型の４Ｈ−ＳｉＣ領域と、
前記４Ｈ−ＳｉＣ領域の表面部に形成された欠陥低減層と、
前記欠陥低減層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備してなり、
前記欠陥低減層は、
Ｃdef＝｛［Ｓｉの密度］＋［ｐ型ドーパントの密度］−［Ｃの密度］｝
で定義されるＣ欠陥密度が、炭素の導入により
Ｃdef＜１０ ^１５ ／ｃｍ ^３
に設定されていることを特徴とする、ＳｉＣ半導体装置。
［２］ 前記欠陥低減層をチャネルとする電界効果トランジスタの電子移動度が、１５０ｃｍ ^２ ／Ｖｓ以上であることを特徴とする、［１］記載のＳｉＣ半導体装置。
［３］ 前記欠陥低減層のＣ欠陥密度Ｃdefは、
Ｃdef＜１０ ^１４ ／ｃｍ ^３
に設定されていることを特徴とする、［１］記載のＳｉＣ半導体装置。
［４］ 前記欠陥低減層をチャネルとする電界効果トランジスタの電子移動度が、２００ｃｍ ^２ ／Ｖｓ以上であることを特徴とする、［３］記載のＳｉＣ半導体装置。
［５］ 前記欠陥低減層のＣ欠陥密度Ｃdefは、
Ｃdef＜１０ ^１３ ／ｃｍ ^３
に設定されていることを特徴とする、［１］記載のＳｉＣ半導体装置。
［６］ 前記欠陥低減層をチャネルとする電界効果トランジスタの電子移動度が、３５０ｃｍ ^２ ／Ｖｓ以上であることを特徴とする、［５］記載のＳｉＣ半導体装置。
［７］ 前記欠陥低減層は、前記ゲート絶縁膜を形成する直前又は直後に、前記４Ｈ−ＳｉＣ領域と前記ゲート絶縁膜との界面近傍に炭素を導入し、前記ゲート絶縁膜の形成及び前記炭素の導入後に前記炭素を拡散させることによって作製されていることを特徴とする、［１］〜［６］の何れかに記載のＳｉＣ半導体装置。
［８］ 前記欠陥低減層は、前記界面の±５ｎｍ以内に、炭素イオンを、ピーク値が２×１０ ^１６ ／ｃｍ ^３ 以上となるようにイオン打ち込みすることによって作製されていることを特徴とする、［７］記載のＳｉＣ半導体装置。
［９］ ＳｉＣ基板の表面部の一部に形成されたｐ型の第１の４Ｈ−ＳｉＣ領域と、
前記第１の４Ｈ−ＳｉＣ領域の表面部の一部に、該領域の端部から離間して形成されたｎ型の第２の４Ｈ−ＳｉＣ領域と、
前記第１の４Ｈ−ＳｉＣ領域の表面部の一部に、前記第２の４Ｈ−ＳｉＣ領域よりも前記端部と反対側に形成された、前記第１の４Ｈ−ＳｉＣ領域よりも不純物濃度の高いｐ型の第３の４Ｈ−ＳｉＣ領域と、
前記第１の４Ｈ−ＳｉＣ領域の表面部の一部に、前記第２の４Ｈ−ＳｉＣ領域よりも前記端部側に形成された欠陥低減層と、
前記欠陥低減層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２の４Ｈ−ＳｉＣ領域及び前記第３の４Ｈ−ＳｉＣ領域に跨るように形成された第１の通電電極と、
前記基板の裏面側に形成された第２の通電電極と、
を具備してなり、
前記欠陥低減層は、
Ｃdef＝｛［Ｓｉの密度］＋［ｐ型ドーパントの密度］−［Ｃの密度］｝
で定義されるＣ欠陥密度が、炭素の導入により
Ｃdef＜１０ ^１５ ／ｃｍ ^３
に設定されていることを特徴とする、ＳｉＣ半導体装置。
［１０］ 前記ＳｉＣ基板が、ｎ型の４Ｈ−ＳｉＣであることを特徴とする、［１］〜［９］の何れかに記載のＳｉＣ半導体装置。
［１１］ 前記ＳｉＣ基板が、ｐ型の４Ｈ−ＳｉＣとｎ型の４Ｈ−ＳｉＣとの積層構造であることを特徴とする、［１］〜［９］の何れかに記載のＳｉＣ半導体装置。
［１２］ ＳｉＣ基板の表面部の少なくとも一部にｐ型の４Ｈ−ＳｉＣ領域を形成する工程と、
前記４Ｈ−ＳｉＣ領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を形成する工程の直前又は直後に、前記４Ｈ−ＳｉＣ領域と前記ゲート絶縁膜との界面近傍に炭素を導入する工程と、
前記ゲート絶縁膜の形成及び前記炭素の導入の後に、前記導入した前記炭素を拡散させることにより、前記４Ｈ−ＳｉＣ領域の表面に欠陥低減層を形成する工程と、
前記欠陥低減層の形成後に前記ゲート絶縁膜上にゲート電極を形成する工程と、
を含むことを特徴とするＳｉＣ半導体装置の製造方法。
［１３］ 前記炭素を導入する工程として、前記４Ｈ−ＳｉＣ領域と前記ゲート絶縁膜との界面の±５ｎｍ以内に、炭素イオンをイオン打ち込みすることを特徴とする、［１２］記載のＳｉＣ半導体装置の製造方法。
［１４］ 前記炭素を導入する工程として、炭素イオンを、ピーク値が２×１０ ^１６ ／ｃｍ ^３ 以上となるようにイオン打ち込みすることを特徴とする、［１３］記載のＳｉＣ半導体装置の製造方法。
［１５］ 前記欠陥低減層を形成する工程として、１００℃以上３００℃以下で熱処理することを特徴とする、［１２］〜［１４］の何れかに記載のＳｉＣ半導体装置の製造方法。

１００…ｎ⁺ 型ＳｉＣ基板
１０２…ｎ^- 型ＳｉＣ層
１２０…表面領域
１２１…ｐ^- 型ＳｉＣ領域（第１の４Ｈ−ＳｉＣ領域）
１２２…ｎ⁺ 型ＳｉＣ領域（第２の４Ｈ−ＳｉＣ領域）
１２３…ｐ⁺ 型ＳｉＣ領域（第３の４Ｈ−ＳｉＣ領域）
１２４…チャネル領域（欠陥低減層）
１３０…ゲート絶縁膜
１４０…ゲート電極
１５０…ソース電極（第１の通電電極）
１６０…ドレイン電極（第２の通電電極）
２００…ｐ⁺ 型ＳｉＣ基板
２０１…ｎ⁺ 型ＳｉＣ層
２０２…ｎ^- 型ＳｉＣ層
２５０…エミッタ電極（第１の通電電極）
２６０…コレクタ電極（第２の通電電極）

Claims (14)

1. ＳｉＣ基板の表面部の少なくとも一部に形成されたｐ型の４Ｈ−ＳｉＣ領域と、
   前記４Ｈ−ＳｉＣ領域の表面部に形成され、電界効果トランジスタのチャネルとなる欠陥低減層と、
   前記欠陥低減層上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   を具備してなり、
   前記欠陥低減層は、
   Ｃdef＝｛［Ｓｉの密度］＋［ｐ型ドーパントの密度］−［Ｃの密度］｝
   で定義されるＣ欠陥密度が、炭素の導入により
   Ｃdef＜１０^１５／ｃｍ^３
   に設定されていることを特徴とする、ＳｉＣ半導体装置。
2. 前記欠陥低減層をチャネルとする電界効果トランジスタの電子移動度が、１５０ｃｍ^２／Ｖｓ以上であることを特徴とする、請求項１記載のＳｉＣ半導体装置。
3. 前記欠陥低減層のＣ欠陥密度Ｃdefは、
   Ｃdef＜１０^１４／ｃｍ^３
   に設定されていることを特徴とする、請求項１記載のＳｉＣ半導体装置。
4. 前記欠陥低減層をチャネルとする電界効果トランジスタの電子移動度が、２００ｃｍ^２／Ｖｓ以上であることを特徴とする、請求項３記載のＳｉＣ半導体装置。
5. 前記欠陥低減層のＣ欠陥密度Ｃdefは、
   Ｃdef＜１０^１３／ｃｍ^３
   に設定されていることを特徴とする、請求項１記載のＳｉＣ半導体装置。
6. 前記欠陥低減層をチャネルとする電界効果トランジスタの電子移動度が、３５０ｃｍ^２／Ｖｓ以上であることを特徴とする、請求項５記載のＳｉＣ半導体装置。
7. 前記欠陥低減層は、前記４Ｈ−ＳｉＣ領域と前記ゲート絶縁膜との界面の±５ｎｍ以内に、２×１０ ^１６ ／ｃｍ ^３ 以上となる炭素原子のピーク値を有することを特徴とする、請求項１〜６の何れかに記載のＳｉＣ半導体装置。
8. ＳｉＣ基板の表面部の一部に形成されたｐ型の第１の４Ｈ−ＳｉＣ領域と、
   前記第１の４Ｈ−ＳｉＣ領域の表面部の一部に、該領域の端部から離間して形成されたｎ型の第２の４Ｈ−ＳｉＣ領域と、
   前記第１の４Ｈ−ＳｉＣ領域の表面部の一部に、前記第２の４Ｈ−ＳｉＣ領域よりも前記端部と反対側に形成された、前記第１の４Ｈ−ＳｉＣ領域よりも不純物濃度の高いｐ型の第３の４Ｈ−ＳｉＣ領域と、
   前記第１の４Ｈ−ＳｉＣ領域の表面部の一部に、前記第２の４Ｈ−ＳｉＣ領域よりも前記端部側に形成され、電界効果トランジスタのチャネルとなる欠陥低減層と、
   前記欠陥低減層上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記第２の４Ｈ−ＳｉＣ領域及び前記第３の４Ｈ−ＳｉＣ領域に跨るように形成された第１の通電電極と、
   前記基板の裏面側に形成された第２の通電電極と、
   を具備してなり、
   前記欠陥低減層は、
   Ｃdef＝｛［Ｓｉの密度］＋［ｐ型ドーパントの密度］−［Ｃの密度］｝
   で定義されるＣ欠陥密度が、炭素の導入により
   Ｃdef＜１０^１５／ｃｍ^３
   に設定されていることを特徴とする、ＳｉＣ半導体装置。
9. 前記ＳｉＣ基板が、ｎ型の４Ｈ−ＳｉＣであることを特徴とする、請求項１〜８の何れかに記載のＳｉＣ半導体装置。
10. 前記ＳｉＣ基板が、ｐ型の４Ｈ−ＳｉＣとｎ型の４Ｈ−ＳｉＣとの積層構造であることを特徴とする、請求項１〜８の何れかに記載のＳｉＣ半導体装置。
11. ＳｉＣ基板の表面部の少なくとも一部にｐ型の４Ｈ−ＳｉＣ領域を形成する工程と、
    前記４Ｈ−ＳｉＣ領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を形成する工程の直前又は直後に、前記４Ｈ−ＳｉＣ領域と前記ゲート絶縁膜との界面近傍に炭素を導入する工程と、
    前記ゲート絶縁膜の形成及び前記炭素の導入の後に、１００℃以上３００℃以下で熱処理して前記導入した前記炭素を拡散させることにより、前記４Ｈ−ＳｉＣ領域の表面に欠陥低減層を形成する工程と、
    前記欠陥低減層の形成後に前記ゲート絶縁膜上にゲート電極を形成する工程と、
    を含むことを特徴とするＳｉＣ半導体装置の製造方法。
12. 前記炭素を導入する工程として、前記４Ｈ−ＳｉＣ領域と前記ゲート絶縁膜との界面の±５ｎｍ以内に、炭素イオンをイオン打ち込みすることを特徴とする、請求項１１記載のＳｉＣ半導体装置の製造方法。
13. 前記炭素を導入する工程として、炭素イオンを、ピーク値が２×１０^１６／ｃｍ^３以上となるようにイオン打ち込みすることを特徴とする、請求項１２記載のＳｉＣ半導体装置の製造方法。
14. 前記炭素を導入する工程として、前記ゲート絶縁膜側にピークを持つようにイオン打ち込みすることを特徴とする、請求項１１記載のＳｉＣ半導体装置の製造方法。

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