JP2013201188A - 固体撮像装置 - Google Patents

Abstract

【課題】固体撮像装置のサイズを縮小する。
【解決手段】本実施形態の固体撮像装置は、第１の面と前記第１の面に対向する第２の面を有する半導体基板３０と、第１の面上の素子を覆う絶縁膜と、半導体基板３０内に設けられ、第２の面側のレンズを介して照射された光を光電変換する画素を含む画素アレイ１２０と、半導体基板３０のコンタクト領域１８０，１８０Ａ内に設けられた１つ以上の貫通電極８３と、第２の面側に設けられ、コンタクト領域１８０，１８０Ａから画素アレイ１２０に向かう方向に延在するパッド８１，８１Ａと、を含む。
【選択図】図３

Description

本発明の実施形態は、固体撮像装置に関する。

ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像装置は、デジタルスチルカメラ、ビデオカメラ、或いは、監視カメラ等、多様な用途で使われている。

裏面照射型イメージセンサは、配線のような、画素とマイクロレンズとの間の光に対する障害物を無くすことができる。そのため、裏面照射型イメージセンサは、入射光に対する画素の感度を高くでき、光学シェーディングを小さくできる。

それゆえ、近年では、裏面照射型イメージセンサの開発が、推進されている。

特開２００８−３１１４１３号公報

固体撮像装置のサイズの縮小を図る技術を提案する。

本実施形態の固体撮像装置は、第１の面と前記第１の面に対向する第２の面を有する半導体基板と、前記第１の面上の素子を覆う絶縁膜と、前記半導体基板内に設けられ、前記第２の面側のレンズを介して照射された光を光電変換する画素を含む画素アレイと、前記半導体基板の複数のコンタクト領域内のそれぞれにおいて前記第１面から前記第２の面に向かって貫通する１つ以上の貫通電極と、前記各コンタクト領域に対応するように前記第２の面側に設けられ、前記コンタクト領域から前記画素アレイに向かう第１の方向に延在する複数の第１のパッドと、を含む。

実施形態の固体撮像装置を含むモジュールの一例を示す図。 実施形態の固体撮像装置を含むモジュールの一例を示す図。 第１の実施形態の固体撮像装置の構造例を模式的に示す平面図。 第１の実施形態の固体撮像装置の構造例を模式的に示す断面図。 固体撮像装置の画素アレイの構成例を示す等価回路図。 第１の実施形態の固体撮像装置の製造工程の一工程を説明するための図。 第１の実施形態の固体撮像装置の製造工程の一工程を説明するための図。 第１の実施形態の固体撮像装置の製造方法の一工程を説明するための図。 第１の実施形態の固体撮像装置の製造工程の一工程を説明するための図。 第１の実施形態の固体撮像装置の製造工程の一工程を説明するための図。 第１の実施形態の固体撮像装置の製造工程の一工程を説明するための図。 第１の実施形態の固体撮像装置の製造工程の一工程を説明するための図。 第２の実施形態の固体撮像装置の構造例を模式的に示す平面図。 第２の実施形態の固体撮像装置の構造例を模式的に示す平面図。 第３の実施形態の固体撮像装置の構造例を模式的に示す平面図。 第３の実施形態の固体撮像装置の構造例を模式的に示す断面図。

［実施形態］
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。

（１） 第１の実施形態
図１乃至図１２を参照して、第１の実施形態に係る固体撮像装置について説明する。

（ａ） 構造
図１乃至図５を用いて、第１の実施形態に係る固体撮像装置の構造について、説明する。

図１及び図２は、本実施形態の固体撮像装置を説明するための模式図である。図１は、本実施形態の固体撮像装置（例えば、イメージセンサ）１００を含むモジュールの構成を示すブロック図である。図２は、本実施形態のイメージセンサ１００を含むモジュールの構造を示す断面図である。本実施形態のイメージセンサ１００を含むモジュールのことを、カメラモジュールとよぶ。

図１に示されるように、カメラモジュールは、イメージセンサ１００を含んでいる。図１のカメラモジュールは、イメージセンサ１００の他に、例えば、信号処理部１０１、光学レンズ部１０２、記憶部１０３、表示部１０４、及び、制御部１０５を含んでいる。

イメージセンサ１００は、画像に対応する入射光（被写体からの光）を、電気信号に変換する。光学レンズ部（レンズユニット）１０２は、入射光（被写体からの光）をイメージセンサ１００に集光し、入射光に対応する画像をイメージセンサ１００上に結像させる。光学レンズ部１０２は、複数のレンズを含み、機械的又は電気的に光学特性（例えば、焦点距離）を制御できる。

信号処理部（例えば、ＤＳＰ：Digital Signal Processor）１０１は、イメージセンサ１００から出力された電気信号を処理する。記憶部１０３は、ＤＳＰ１０１からの信号を記憶する。記憶部１０３は、外部から与えられた信号及びデータを記憶することもできる。

表示部１０４は、ＤＳＰ１０１からの信号又は記憶部１０３からの信号を、表示する。ＤＳＰ１０１からの信号及び記憶部１０３からの信号は、イメージセンサが取得した被写体からの光に対応した画像データ（静止画データ又は動画データ）である。制御部１０５は、カメラモジュール内の各構成部１０１〜１０４の動作を制御する。

図２に示されるように、イメージセンサ１００はパッケージ化され、回路基板（モジュール基板、フレキシブル基板）２００上に設けられる。イメージセンサ１００のチップは、例えば、リードフレームやＢＧＡ（Ball Grid Array）などの基板（以下では、パッケージ基板とよぶ）を用いてパッケージ化されている。

光学レンズ部１０２を含むレンズホルダ１１７が、イメージセンサ１００に取り付けられる。光学レンズ部１０２からの光は、イメージセンサ１００に取り付けられたマイクロレンズアレイＭＬを介して、イメージセンサ１００の画素アレイに照射される。光学レンズ部１０２は複数のレンズを含み、光学レンズ部１０２の光学特性は、機械的又は電気的に制御できる。

フィルタや保護膜などの積層体１１４が、接着剤を介して、イメージセンサ１００上方に取り付けられる。イメージセンサ１００の側面を覆うように、シールド部１１９が、イメージセンサ１００及びレンズホルダ１１７に取り付けられる。例えば、ＤＳＰ１０１、記憶部１０３及び制御部１０５は、イメージセンサ１００と電気的に接続されていれば、イメージセンサ１００と同じ基板（チップ又は回路基板）上に設けられてもよいし、イメージセンサ１００とは異なる基板上に設けられてもよい。ＤＳＰ１０１、記憶部１０３及び制御部１０５は、シールド部１１９内に設けられてもよいし、シールド部１１９の外部に設けられてもよい。

イメージセンサ１００を含むモジュールは、電極（半田ボールやピン）１１８によって、回路基板２００内に形成されたコネクタ（図示せず）又は配線（図示せず）に接続される。

図３乃至図５を参照して、本実施形態のイメージセンサ１００の構造について、説明する。図３は、本実施形態のイメージセンサ１００の平面構造を模式的に示す平面図である。図４は、本実施形態のイメージセンサ１００の断面構造を模式的に示す断面図である。図４は、図３のＡ−Ａ線に沿う断面構造を模式的に示している。

図３及び図４に示されるように、本実施形態のイメージセンサ１００において、画素アレイ１２０、及び、画素アレイ１２０を駆動させるための回路が形成される領域（以下では、周辺回路領域とよぶ）１２５Ａ，１２５Ｂが、１つの半導体基板（チップ）３０内に設けられている。半導体基板３０は、第１の面と、第１の面に対して垂直方向において第１の面に対向する第２の面を有している。

画素アレイ１２０は、複数の単位セル２０を含む。各単位セル２０は、外部からの入射光を電気信号へ変換するための画素（光電変換素子ともよばれる）を含む。１つの単位セル２０は、少なくとも１つの画素を含む。周辺回路領域１２５Ａ，１２５Ｂ内には、ロジック回路やアナログ回路が設けられている。

互いに隣接する単位セル２０及びそれに含まれる画素は、素子分離領域９Ａによって、分離されている。各単位セル２０及び画素の形成領域は、素子分離領域９Ａに取り囲まれている。画素アレイ１２０と周辺回路領域１２５Ａ，１２５Ｂとの間に、素子分離領域９Ｂが設けられている。

本実施形態において、画素は、フォトダイオードを用いて形成される。１つのフォトダイオードは、１つの画素に対応する。例えば、画素としてのフォトダイオード１を用いて、ＣＭＯＳセンサ又はＣＣＤセンサが形成される。

ここで、図５を用いて、画素アレイ１２０の内部構成の一例について説明する。図５は、画素アレイ１２０及びその近傍の回路の回路構成例を示す図である。

複数の単位セル２０は、画素アレイ１２０内に、マトリクス状に配置されている。各単位セル２０は、制御線ＴＲＦ，ＲＳＴ，ＡＤＲと信号線ＶＳＬとの交差位置に、設けられている。

単位セル２０は、例えば、フォトダイオード１及びフォトダイオード１の動作を制御する回路（素子）を含む。単位セル２０のフォトダイオード１の動作を制御する回路は、例えば、４つの電界効果トランジスタ２，３，４，５によって形成される。各電界効果トランジスタ２，３，４，５は、例えば、ｎチャネル型ＭＯＳトランジスタである。以下では、単位セル２０に含まれる４つの電界効果トランジスタのことを、トランスファゲート（リードトランジスタ）２、アンプトランジスタ３、リセットトランジスタ４及びアドレストランジスタ５とそれぞれよぶ。

フォトダイオード１を含む単位セル２０において、フォトダイオード１に入射した光（被写体からの光）の光量に応じて、フォトダイオード１内部に電荷が発生する。フォトダイオード１は発生した電荷を蓄積できる。
フォトダイオード１のカソードは、トランスファゲート２の電流経路を介して、信号検出部としてのフローティングディフュージョン（浮遊拡散層）６に接続されている。

トランスファゲート２は、フォトダイオード１の信号電荷の蓄積及び放出を制御する。トランスファゲート２のゲートは読み出し制御線（読み出し信号線）ＴＲＦに接続されている。トランスファゲート２の電流経路の一端はフォトダイオード１のカソードに接続され、トランスファゲート２の電流経路の他端はフローティングディフュージョン６に接続されている。
トランスファゲート２がオフ状態である場合、フォトダイオード１における電荷の蓄積状態が維持される。トランスファゲート２がオン状態である場合、フォトダイオード１に蓄積された電荷が、オン状態のトランスファゲート２のチャネルを経由して、フローティングディフュージョン６に出力される。

アンプトランジスタ３は、フローティングディフュージョン６の保持する信号（フローティングディフュージョン６の電位）を増幅する。アンプトランジスタ３のゲートは、フローティングディフュージョン６に接続されている。アンプトランジスタ３の電流経路の一端は垂直信号線ＶＳＬに接続され、アンプトランジスタ３の電流経路の他端はアドレストランジスタ５の電流経路の一端に接続されている。アンプトランジスタ３によって増幅された信号は、垂直信号線ＶＳＬに出力される。アンプトランジスタ３は、そのゲートに印加されるフローティングディフュージョン６の電位の大きさに応じて駆動する。アンプトランジスタ３は、単位セル２０内において、ソースフォロワとして機能する。

リセットトランジスタ４は、フローティングディフュージョン６の電位（アンプトランジスタ３のゲート電位）をリセットする。リセットトランジスタ４のゲートはリセット制御線（リセット信号線）ＲＳＴに接続されている。リセットトランジスタ４の電流経路の一端はフローティングディフュージョン６に接続され、リセットトランジスタ４の電流経路の他端は電源端子１３５に接続されている。電源端子１３５は、ドレイン電源、又は、グランド電源、又は、後述のオプティカルブラック領域内の単位セルに接続されている。
リセットトランジスタ４がオン状態になった場合、電源端子１３５の電圧が、リセットトランジスタ４のチャネルを経由して、フローティングディフュージョン６に、印加される。これによって、フローティングディフュージョン６の電位が、電源端子１３５の電圧に応じた大きさになり、フローティングディフュージョン６がリセット状態となる。

アドレストランジスタ５のゲートは、アドレス制御線（アドレス信号線）ＡＤＲに接続されている。アドレストランジスタ５の電流経路の一端はアンプトランジスタ３の電流経路の他端に接続され、アドレストランジスタ５の電流経路の他端は電源端子１３５に接続されている。アドレストランジスタ５がオン状態になった場合、アンプトランジスタ３のゲートにフローティングディフュージョン６の電位が印加された状態で、アンプトランジスタ３の電流経路に、電源端子１３５の電圧が印加される。フローティングディフュージョン６の電位及び電源端子１３５の電圧に応じて駆動するアンプトランジスタ３の出力信号が、単位セル（画素）の出力信号として、垂直信号線ＶＳＬに出力される。

本実施形態において、１つの単位セル２０が、１つのフォトダイオード１から形成される回路構成のことを、１画素１セル構造とよぶ。

垂直シフトレジスタ１３３は、読み出し制御線ＴＲＦ、アドレス制御線ＡＤＲ及びリセット制御線ＲＳＴに接続されている。垂直シフトレジスタ１３３は、読み出し制御線ＴＲＦ、アドレス制御線ＡＤＲ及びリセット制御線ＲＳＴの電位を制御することによって、画素アレイ１２０内の複数の単位セル２０をロウ単位で制御及び選択する。垂直シフトレジスタ１３３は、各トランジスタ２，３，４，５のオン及びオフを制御するための制御信号（電圧パルス）を、各制御線ＴＲＦ，ＡＤＲ，ＲＳＴに出力する。

ＡＤ変換回路１３１は、垂直信号線ＶＳＬに接続されている。ＡＤ変換回路１３１は、垂直信号線ＶＳＬに出力された画素からのアナログ信号のデジタル変換や、信号のノイズ除去処理を行う。ＡＤ変換回路１３１は、例えば、複数の計算ユニットＰＵを有する。１つの垂直信号線ＶＳＬに、１つの計算ユニットが接続されている。計算ユニットＰＵは、垂直信号線ＶＳＬに出力された信号に対して、ＡＤ変換処理及びノイズ除去のためのＣＤＳ（Corrected Double Sampling：相関二重サンプリング）処理を施す。

負荷トランジスタ１３４は、垂直信号線ＶＳＬに対する電流源として用いられる。負荷トランジスタ１３４のゲートは選択信号線ＳＦに接続されている。負荷トランジスタ１３４の電流経路の一端は、垂直信号線ＶＳＬを介して、アンプトランジスタ３のドレインに接続される。負荷トランジスタ１３４の電流経路の他端は、制御信号線ＤＣに接続されている。

尚、各単位セル２０は、アドレストランジスタ５を含まなくともよい。この場合、単位セル２０は、３つのトランジスタ２，３，４を含み、アンプトランジスタ３の電流経路の他端が、他のトランジスタを経由せずに、電源端子１３５に接続された回路構成となる。アドレストランジスタ５が、単位セル２０内に設けられない場合、アドレス信号線ＡＤＲも設けられない。また、単位セル２０は、２画素１セル構造、４画素１セル構造、或いは、８画素１セル構造のように、１つの単位セルが複数の画素（フォトダイオード）を含む構造でもよい。１つの単位セル２０が複数のフォトダイオードを含む場合、複数のフォトダイオード１が、１つのフローティングディフュージョン６、１つのアンプトランジスタ、１つのリセットトランジスタ、１つのアドレストランジスタを共有する。この場合、単位セル２０は、フォトダイオード１毎に独立して設けられたトランスファゲートを含む。

図４において、図示の簡単化のため、単位セル２０の構成要素のうち、フォトダイオード１、トランスファゲート２及びフローティングディフュージョン６のみを図示している。

図４に示されるように、フォトダイオード１は、画素アレイ１２０の単位セル２０の形成領域（以下では、単位セル形成領域２０とよぶ）において、半導体基板（又は半導体層）３０内に形成される。フォトダイオード１は、半導体基板３０内に形成された少なくとも１つの不純物層（不純物半導体層、不純物半導体領域）１０から形成される。フォトダイオード１の少なくとも１つの不純物層１０は、Ｎ型の導電型を有する。但し、フォトダイオード１の特性（例えば、感度）を向上させるために、導電型及び不純物濃度が異なる複数の不純物層によって、フォトダイオード１が形成されてもよい。フォトダイオード１によって光電変換された入射光の光量に応じた電荷は、フォトダイオード１の不純物層１０内に発生し、不純物層１０内に蓄積される。

例えば、フォトダイオード１の不純物層１０の表層（上面）において、Ｐ型の導電型の不純物層（以下では、表面シールド層とよぶ）１１が設けられている。表面シールド層１１は、半導体基板３０を覆う層間絶縁膜９０に起因する不純物（例えば、炭素又は窒素）が、フォトダイオード１内に拡散するのを、抑制する。表面シールド層１１によって、不純物に起因したフォトダイオード１の特性の劣化、例えば、暗電流の発生が、抑制される。

半導体基板３０の半導体領域（例えば、Ｐ型の半導体領域）３８内に、フローティングディフュージョン６としての不純物層６０が、設けられている。フローティングディフュージョン６の不純物層６０は、例えば、Ｎ型の導電型を有する。フローティングディフュージョン６としての不純物層６０内に、フォトダイオード１からトランスファゲート２を経由して出力された電荷が、保持（蓄積）される。

フォトダイオード１とフローティングディフュージョン６との間において、トランスファゲート２が、半導体基板３０上に設けられている。トランスファゲート２のゲート電極２２は、ゲート絶縁膜２１を挟んで、半導体基板３０のＰ型不純物領域（以下、Ｐ型領域と表記する）３８上に設けられる。例えば、半導体領域３８内に形成された不純物層（図示せず）が、トランスファゲート２のソース及びドレインとして用いている。フォトダイオード１が含む不純物層、又は、フローティングディフュージョン６としての不純物層が、トランスファゲート２のソース及びドレインとして用いられてもよい。

素子分離領域９Ａ内に設けられた素子分離層９８が、隣接する単位セル２０及び隣接するフォトダイオード１を取り囲むように、半導体基板３０内に設けられている。素子分離層９８によって、互いに隣接する単位セル２０及びフォトダイオード１が、電気的に分離される。画素アレイ１２０内の素子分離層９８は、例えば、不純物層（以下では、素子分離不純物層とよぶ）によって、形成される。素子分離層としての不純物層９８は、例えば、Ｐ型の導電型を有している。尚、画素アレイ１２０内における素子分離層９８は、ＳＴＩ構造の絶縁膜（素子分離絶縁膜）によって、形成されてもよい。

周辺回路領域１２５Ａ，１２５Ｂ内には、例えば、図５のＡＤ変換回路１３１や垂直シフトレジスタ１３３などの回路が、設けられている。

周辺回路領域１２５Ａ，１２５Ｂは、例えば、素子分離領域９Ｂによって、画素アレイ１２０から電気的に分離されている。周辺回路領域１２５Ａ，１２５Ｂを区画するための素子分離領域９Ｂ内には、例えば、ＳＴＩ構造の素子分離絶縁膜９９が埋め込まれたり、素子分離不純物層３１Ｂ，９８が設けられたりしている。

例えば、周辺回路領域１２５Ａがアナログ回路領域である場合、Ｐ型不純物領域（Ｐ型領域）３１Ａが、アナログ回路領域１２５Ａの半導体基板３０内に、設けられている。例えば、Ｐ型領域３１Ａは、接地電位（グランド電位）が印加される金属層（図示せず）に接続されている。例えば、周辺回路領域１２５Ｂがロジック回路領域である場合、Ｎ型不純物領域（以下では、Ｎ型領域と表記する）３２が、ロジック回路領域１２５Ｂの半導体基板３０内に、設けられている。ロジック回路領域１２５Ｂにおいて、Ｎ型領域３２の周囲を取り囲むように、Ｐ型領域３１Ｂが設けられている。周辺回路領域１２５Ａ，１２５ＢのＰ型領域３１Ａ，３１Ｂは、半導体基板３０の第１の面から第２の面へ達するように、形成されている。

Ｐ型及びＮ型のウェル領域３９が、アナログ回路領域１２５ＡのＰ型領域３１内、及び、ロジック回路領域１２５ＢのＮ型領域３２内に、それぞれ設けられている。ウェル領域３９内に、電界効果トランジスタ、抵抗素子、又は、容量素子などの、イメージセンサ１００の周辺回路の構成素子が、設けられている。図４には、周辺回路の構成素子としての電界効果トランジスタ７が示されている。

アナログ及びロジック回路領域１２５Ａ，１２５Ｂ内において、電界効果トランジスタ（例えば、ＭＯＳトランジスタ）７は、ウェル領域３９内に設けられている。ウェル領域３９内に、トランジスタ７のソース／ドレインとしての２つの不純物層（拡散層）７３が設けられている。２つの拡散層７３間のウェル領域３９表面に、ゲート絶縁膜７１を介して、ゲート電極７２が設けられる。２つの拡散層７３間のウェル領域３９が、トランジスタのチャネル領域となる。電界効果トランジスタ７が、Ｐチャネル型であるかＮチャネル型であるか、或いは、エンハンスメント型であるかデプレッション型であるかは、電界効果トランジスタ７が設けられるウェル領域３９の導電型、或いは、ソース／ドレインとしての不純物領域（拡散層）７３の導電型に応じる。

尚、上述の例では、アナログ回路領域１２５Ａ内のＰ型領域３１Ａ及びロジック回路領域１２５Ｂ内のＮ型領域３２を示しているが、アナログ回路領域１２５ＡがＮ型領域を含む場合もあるし、ロジック回路領域１２５ＢがＰ型領域を含む場合もある。

トランジスタ２，７のゲート電極２２，７２及びフォトダイオード１の上面（表面シールド層１１）を覆うように、複数の層間絶縁膜９０が、半導体基板３０上に積層されている。層間絶縁膜９０には、例えば、シリコン酸化膜が用いられる。

本実施形態のイメージセンサ１００に対して、多層配線技術が用いられている。すなわち、各配線レベル（基板表面を基準とした高さ）に応じて、複数の導電層９１が、積層された層間絶縁膜９０内にそれぞれ設けられている。導電層９１は、層間絶縁膜９０内のそれぞれに埋め込まれたプラグ９２によって、上方又は下方の配線レベルに位置する他の導電層９１に、電気的に接続されている。導電層９１は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）を含む金属層である。例えば、銅（又は銅合金）からなる導電層９１は、ダマシン構造を有し、層間絶縁膜９０内に形成された溝内に、埋め込まれている。

例えば、トランジスタ２，７のゲート電極２２，７２、ソース／ドレイン７３、及び、半導体基板３０上に形成された素子の端子は、コンタクトプラグ９２を介して、半導体基板３０側から数えて１番目（最下層）の配線レベルに位置する導電層（配線）９１に接続される。各層間絶縁膜９０内の導電層９１が、プラグ９２を介して、上層（又は下層）の配線レベルの導電層９１に接続されることによって、半導体基板３０上に設けられた複数の素子が、互いに接続される。これによって、イメージセンサ１００が含む複数の回路が形成される。

尚、導電層９１は、素子間及び回路間を接続する配線に加え、素子及び回路に接続されないダミー層、フォトダイオードに対する光の入射を防止する遮光膜を含む。

最上層の層間絶縁膜９０上に、支持基板８５が設けられている。支持基板８５は、例えば、接着層（保護層、平坦化層）８８を介して、層間絶縁膜９０上に積層される。支持基板８５には、例えば、シリコン基板や絶縁性基板が用いられる。支持基板８５によって、裏面照射型イメージセンサ１００が支持されている。

再配線技術によって形成された配線（図示せず）が、支持基板８５と層間絶縁膜９０との間に、設けられてもよい。以下では、再配線技術によって形成された配線のことを、再配線（Re-Distribution Layer）とよぶ。

ここで、本実施形態において、素子が形成された面、より具体的には、トランジスタ２，７のゲート電極２２，７２が設けられている半導体基板３０の面（第１の面）を半導体基板３０の表面とよぶ。半導体基板３０の表面上には、多層配線技術によって形成された層間絶縁膜９０が設けられている。本実施形態において、半導体基板３０の表面に対向する面（第２の面）を、半導体基板３０の裏面とよぶ。図３は、イメージセンサを裏面側から見た場合の平面構造を模式的に示している。尚、半導体基板３０の表面と裏面とを区別しない場合には、主面とよぶ。

本実施形態において、図４に示されるように、半導体基板３０の裏面側に、平坦化層８９を介して、カラーフィルタ層ＣＦが設けられる。平坦化層８９は、保護層及び接着層としての機能を有する絶縁膜である。

カラーフィルタ層ＣＦは、半導体基板３０の主面（表面及び裏面）に対して垂直方向に関して、画素アレイ１２０と重なる位置に、設けられている。例えば、単板式のイメージセンサは、単一の画素アレイ１２０で複数の色情報を取得する。この場合、カラーフィルタ層ＣＦは、１つの画素（フォトダイオード１）に対して、例えば、赤（Ｒ）に対応する波長域の光を透過するフィルタ（色素膜ともよばれる）、緑（Ｇ）に対応する波長域の光を透過するフィルタ及び青（Ｂ）に対応する波長域の光を透過するフィルタを含み、赤、青及び緑のうち少なくとも１色のフィルタが、１つのフォトダイオード１（又は単位セル２０）に対応するように、設けられている。

カラーフィルタ層ＣＦの各フィルタが、所定のパターンを有するように、配列されている。尚、カラーフィルタ層ＣＦは、赤、緑及び青に加え、黄（Ｙ）に対応する波長域の光を透過するフィルタ、又は、可視光の全波長域を透過させる白（Ｗ）のフィルタを有してもよい。カラーフィルタ層ＣＦは、例えば、ベイヤー配列やＷＲＧＢ配列などの所定の配列パターンを有する。

マイクロレンズアレイＭＬは、保護層（図示せず）及び接着層（図示せず）を介して、カラーフィルタ層ＣＦ上に取り付けられている。

マイクロレンズアレイＭＬは、半導体基板３０の主面に対して垂直方向に関して、カラーフィルタ層ＣＦを介して、画素アレイ１２０上方に設けられている。マイクロレンズアレイＭＬは、１つの画素（フォトダイオード１）にそれぞれ対応するマイクロレンズが、２次元に配列されることによって、形成されている。各マイクロレンズは、各画素１に対して入射光を集光する。尚、マイクロレンズＭＬ及びカラーフィルタＣＦを取り付けるための接着層／保護層（平坦化層８９）は、入射光に対して透過性を有する。

マイクロレンズアレイＭＬが取り付けられた面は、半導体基板３０の裏面である。素子が形成された半導体基板３０は、層間絶縁膜９０とマイクロレンズアレイＭＬとに挟まれている。このように、本実施形態のイメージセンサ１００において、マイクロレンズアレイＭＬ及びカラーフィルタ層ＣＦは、トランジスタ２，７のゲート電極２２，７２及び層間絶縁膜９０が設けられた面（表面）とは、反対側の面（裏面）に設けられている。被写体からの光は、マイクロレンズアレイＭＬ及びカラーフィルタ層ＣＦを経由して、半導体基板３０の裏面側から画素アレイ１２０に照射される。

本実施形態のイメージセンサ１００のように、素子が形成された半導体基板３０の表面に対向する裏面からの光がフォトダイオードに照射される構造のイメージセンサのことを、裏面照射型イメージセンサとよぶ。

例えば、半導体基板３０の裏面側に、単位セル２０Ｘを覆う遮光膜８１Ｘが、設けられている。画素アレイ１２０内における遮光膜８１Ｘに覆われた領域１２９は、オプティカルブラック領域（以下、ＯＢ領域又は遮光領域と表記する）１２９である。ＯＢ領域１２９内の単位セル２０Ｘによって、図５の電源端子１３５に印加される基準電位、又は、有効領域１２９内の単位セル２０における暗電流の補正のための電位（又は電流）が、生成される。以下では、画素アレイ１２０内のＯＢ領域１２９以外の領域１２１のことを、有効領域１２１とよぶ。

例えば、ＯＢ領域１２９において、対応する色の異なる複数のフィルタの積層膜ＣＦＸが、遮光膜８１Ｘと上下と重なる位置に積層されている。これによって、ＯＢ領域１２９に対する遮光性が向上される。複数のフィルタの積層膜が、ＯＢ領域１２９内に設けられている場合、遮光膜８１ＸがＯＢ領域１２９内に設けられなくともよい。尚、ＯＢ領域１２９において、マイクロレンズＭＬが形成されなくともよい。

例えば、半導体基板３０の裏面側において、画素アレイ１２０の半導体基板３０内に、シールド層としての不純物層１９が設けられている。半導体基板３０の裏面側のシールド層（以下、裏面シールド層とよぶ）１９は、マイクロレンズアレイＭＬと半導体基板３０との間に設けられた各層８９，８１Ｘ，ＣＦに起因する不純物が、半導体基板３０内に拡散するのを抑制する。これによって、基板３０の裏面側からの不純物の拡散に起因した単位セル２０の構成要素２，３，６の特性の劣化が、抑制される。

半導体基板３０の表面側に設けられたパッド及び半導体基板３０の裏面側に設けられたパッド８１，８１Ａによって、イメージセンサ１００と外部装置との間において信号が入出力されたり、イメージセンサ１００に電圧が供給されたりする。

例えば、最上層の層間絶縁膜９０内の導電層（配線）９１、又は、最上層の層間絶縁膜９０上の再配線（図示せず）、又は、支持基板８５上（又は内部）の金属層（図示せず）が、半導体基板３０の表面側のパッドとして、用いられる。以下では、イメージセンサが形成される半導体基板３０の表面側に設けられるパッドのことを、表面側パッドとよぶ。尚、裏面照射型イメージセンサにおいて、表面側パッドを設けずともよい。

図３及び図４に示されるように、半導体基板３０の端部（半導体基板３０の外周部）に、複数のコンタクト領域１８０が設けられている。コンタクト領域１８０は、例えば、画素アレイ１２０及び周辺回路領域１２５Ａ，１２５Ｂに隣接する。図３において、コンタクト領域１８０が、画素アレイ１２０と周辺回路領域１２５Ａ，１２５Ｂとが隣接する方向における半導体基板３０の一端及び他端に設けられた例が示されている。但し、イメージセンサ１００のチップ内のレイアウトに応じて、コンタクト領域１８０が、画素アレイ１２０と周辺回路領域１２５Ａ，１２５Ｂとが隣接する方向と交差する方向おける半導体基板３０の一端及び他端に設けられる場合もあるし、画素アレイ１２０及び周辺回路領域１２５Ａ，１２５Ｂを取り囲むように、四角形状のチップの各辺に沿って設けられる場合もある。

コンタクト領域１８０，１８０Ａは、半導体基板３０内において、Ｐ型又はＮ型の不純物領域３１Ｂを含んでいる。半導体基板３０の主面に対して垂直方向から見て、コンタクト領域１８０は、四角形状の平面形状を有し、例えば、長方形状の平面形状を有している。コンタクト領域１８０内において、ＴＳＶ（Through Silicon Via）技術によって、半導体基板３０の表面側から裏面側に向かって半導体基板３０を貫通するように、貫通孔（開口部）Ｔ１が、半導体基板３０内に形成される。

その貫通孔Ｔ１内に、貫通電極（貫通ビアともよばれる）８３が埋め込まれる。貫通孔Ｔ１の側面（側壁）上に、絶縁膜（図示せず）が設けられ、貫通電極８３は、絶縁膜によって、半導体基板３０から電気的に分離されている。貫通電極８３は、層間絶縁膜９０内のプラグ９２を経由して、層間絶縁膜９０内の導電層９１に接続される。本実施形態のイメージセンサ１００において、各コンタクト領域１８０，１８０Ａ内において、１つ又は複数の貫通電極８３及び１つ又は複数の貫通孔が設けられる。

半導体基板３０の裏面側において、１つのパッド８１，８１Ａが、例えば、１つのコンタクト領域１８０に対応するように、それぞれ設けられている。パッド８１，８１Ａは、例えば、四角形状の平面形状を有している。

１つのパッド８１，８１Ａは、コンタクト領域１８０，１８０Ａ内に設けられた１つ又は複数の貫通電極８３に接続される。パッド８１，８１Ａと半導体基板３０の裏面との間には、絶縁膜（図示せず）が設けられ、パッド８１，８１Ａは、その絶縁膜によって、半導体基板３０から電気的に分離されている。

パッド８１，８１Ａは、貫通電極８３及び層間絶縁膜８０内のプラグ９２を介して、半導体基板３０の表面側の導電層（配線９１）に接続される。以下では、イメージセンサが形成される半導体基板の裏面側に設けられるパッド８１，８１Ａのことを、裏面側パッド８１，８１Ａとよぶ。

裏面側パッド８１，８１Ａの平面形状は、正方形状でもよいし、長方形状でもよい。また、裏面側パッド８１，８１Ａの平面形状は、四角形の角が欠けた形状でもよい。

例えば、駆動電圧Ｖｄｄ又はグランド電圧（接地電圧）Ｖｓｓをイメージセンサに印加するための電源パッド、信号の入出力用のパッドが、テストピン又はモニターピンに接続されるパッドなどが、表面側パッド及び裏面側パッド８１，８１Ａとして用いられる。

貫通電極８３は、高濃度の不純物を含む半導体（例えば、ポリシリコン）を用いて、形成される。裏面側パッド８１，８１Ａは、金属層（例えば、アルミニウム）を用いて形成される。例えば、裏面側パッド８１，８１Ａは、遮光膜８１Ｘと実質的に同時に形成され、同じ材料（例えば、アルミニウム又は銅）からなる。貫通電極８３は、金属を用いて、形成されてもよい。

複数の裏面側パッド８１，８１Ａ及びコンタクト領域１８０は、イメージセンサ１００のチップ３０の各辺に沿って、配列されている。以下では、チップの各辺における裏面側パッド８１，８１Ａが配列される方向のことを、パッド配列方向とよぶ。

半導体基板３０の外周、例えば、コンタクト領域１８０，１８０Ａ内において、ガードリング（図示せず）が、半導体基板３０内に設けられた溝（又は貫通孔）内に設けられている。例えば、ガードリングは、貫通電極８３と共通の工程によって、実質的に同時に形成される。この場合、ガードリングは、貫通電極８３と同じ材料からなる。ガードリングは、例えば、裏面側パッド８１，８１Ａや層間絶縁膜９０内のプラグ及び配線に接続されない。ガードリングとパッド（又は配線、プラグ）との間に短絡が生じなければ、ガードリングは、コンタクト領域１８０内の貫通電極８３が設けられた領域と画素アレイ１２０（又は周辺回路領域１２５Ａ，１２５Ｂ）との間の領域に設けられてもよいし、貫通電極８３が設けられた領域とチップ（半導体基板）３０の端部との間の領域に設けられてもよいし、又は、その両方の領域内に設けられてもよい。

第１の実施形態のイメージセンサ１００において、イメージセンサ１００の裏面側パッド８１，８１Ａのサイズ（面積）及び形状が、コンタクト領域１８０，１８０Ａのサイズ及び形状と異なっている。イメージセンサ１００の裏面側のパッド８１，８１Ａは、イメージセンサ１００が形成される半導体基板３０の主面（表面又は裏面）に対して水平方向において、コンタクト領域１８０から画素アレイ１２０へ向かう方向（第１の方向）へ延在している。裏面側パッド８１，８１Ａは、そのパッドが配列されたパッド配列方向に直交する方向において、コンタクト領域１８０上から画素アレイ１２０側、換言すると、半導体基板表面に対して水平方向において裏面側パッド８１，８１Ａが設けられた辺に対向する辺側へ向かって突出している。

イメージセンサ１００の半導体基板３０の平面に対する占有面積において、コンタクト領域１８０，１８０Ａのサイズは、裏面側パッド８１，８１Ａのサイズよりも小さい。

例えば、半導体基板３０の主面に対して垂直方向において、裏面側パッド８１，８１Ａの中心位置Ｃ１は、コンタクト領域１８０の中心位置Ｃ２と上下に重ならない。半導体基板３０の主面に対して水平方向において、コンタクト形成領域１８０の中心Ｃ２から画素アレイ１２０側の端部までの裏面側パッド８１の寸法Ｄ１は、コンタクト領域１８０の中心Ｃ２から画素アレイ１２０側とは反対側の端部までのパッドの寸法Ｄ２より大きい。

本実施形態のイメージセンサ１００は、裏面側パッドの中心位置とコンタクト領域の中心位置とが一致するようにパッドがチップ上にレイアウトされる場合に比較して、チップサイズを小さくできる。

半導体基板３０の主面に対して垂直方向に関して、画素アレイ１２０側とは反対側における裏面側パッド８１の端部が、画素アレイ１２０側とは反対側におけるコンタクト領域１８０の端部と上下に重なるように、裏面側パッド８１がコンタクト領域１８０上にレイアウトされることが、好ましい。これによって、本実施形態のイメージセンサ１００は、チップの辺（端部）とその辺に沿って設けられたパッドとの間隔を小さくでき、チップのサイズを小さくできる。

パッドの低抵抗化とチップサイズの縮小を両立するために、半導体基板３０の主面に対して垂直方向に関して、画素アレイ１２０側における裏面側パッド８１の端部が、絶縁層（図示せず）を介して、周辺回路領域１２５Ａ，１２５Ｂと上下に重なるように、イメージセンサ１００のチップ上にレイアウトされてもよい。尚、裏面側パッド８１の抵抗値は、パッドの面積に加えて、パッドの膜厚を調整することによって、制御できる。

例えば、コンタクト領域１８０が長方形状の平面形状を有する場合、長方形状のコンタクト領域１８０の長手方向が、コンタクト領域１８０から画素アレイ１２０へ向かう方向と交差するように、コンタクト領域１８０がチップ（半導体基板）３０内にレイアウトされる。例えば、チップの各辺において、長方形状のコンタクト領域１８０の長手方向が、パッド配列方向（チップの辺）と平行になっている。

コンタクト領域１８０が長方形状の平面形状を有し、且つ、裏面側パッド８１，８１Ａが長方形状の平面形状を有する場合、例えば、長方形状の裏面側パッド８１，８１Ａの長手方向が、長方形状のコンタクト領域１８０の長手方向と交差するように、裏面側パッド８１，８１Ａ及びコンタクト領域１８０，１８Ａが、イメージセンサのチップ３０内にレイアウトされてもよい。但し、チップ内における裏面側パッド及びコンタクト領域のレイアウトに応じて、複数の裏面側パッド及びコンタクト領域のうちいずれかのパッドに関して、長方形状の裏面側パッド８１，８１Ａの長手方向が、長方形状のコンタクト領域１８０の長手方向と平行になるように、裏面側パッド８１，８１Ａ及びコンタクト領域１８０，１８０Ａが、イメージセンサのチップ３０内にレイアウトされてもよい。

例えば、イメージセンサ１００に用いられるパッドは、それぞれ要求される電気的特性が異なる。イメージセンサ１００の複数のパッドにおいて、パッドと素子との間の抵抗値（第１の配線抵抗）が高くてもよいパッド、及び、パッドと素子（回路）との間の抵抗値（第２の配線抵抗）が低いことが好ましいパッドが、存在する。抵抗値が低いことが好ましいパッドは、例えば、駆動電圧Ｖｄｄ及びグランド電圧Ｖｓｓが印加される電源電圧用のパッドや、信号の入出力用のパッドである。抵抗値が高くてもよいパッドは、例えば、テストピンやモニターピンが接続されるパッドである。

例えば、本実施形態のイメージセンサ１００において、抵抗値が高くてもよい裏面側パッド８１Ａに接続される貫通電極８３の個数は、抵抗値が低いことが好ましい裏面側パッド８１に接続される貫通電極８３の個数より少なくされる。この場合、抵抗値が高くてもよい裏面側パッド８１Ａに対応するコンタクト領域１８０Ａ内における貫通孔Ｔ１の個数は、抵抗値が低いことが好ましい裏面側パッド８１に対応するコンタクト領域１８０内における貫通孔Ｔ１の個数より、少なくできる。

この結果として、貫通電極８３及び貫通孔Ｔ１の個数の削減によって、抵抗値が高くてもよい裏面側パッド８１Ａに対応するコンタクト領域１８０Ａのサイズを、抵抗値が低いことが好ましい裏面側パッド８１に対応するコンタクト領域１８０のサイズより小さくできる。また、コンタクト領域１８０のサイズの縮小に伴って、抵抗値が高くてもよい裏面側パッド８１Ａのサイズを、抵抗値が低いことが好ましい裏面側パッド８１のサイズよりも小さくできる。

尚、イメージセンサにおいて要求される電気的特性が同じ裏面側パッドであっても、要求される電気的特性を満たしていれば、チップ内のレイアウトに応じて、コンタクト領域１８０，１８０Ａの形状／レイアウト、コンタクト領域１８０，１８０Ａ内における貫通電極８３の配列方向／レイアウトが異なっていてもよい。

このように、本実施形態のイメージセンサ１００は、裏面側パッド８１，８１Ａに要求される電気的特性に応じて、裏面側パッド８１，８１Ａに接続される貫通電極８３の個数が、パッド８１，８１Ａ毎にそれぞれ異なる。

本実施形態において、複数のコンタクト領域１８０，１８Ａ及び裏面側パッド８１，８１Ａが均一な大きさ（形状）を有さずに、パッドの電気的特性に応じてサイズの異なるコンタクト領域１８０，１８０Ａ及び裏面側パッド８１，８１Ａを、半導体基板３０の裏面側に設けることが、可能になる。これによって、本実施形態のイメージセンサ１００は、パッドの電気的特性に応じて、あるサイズ（第１のサイズ）を有するコンタクト領域１８０及び裏面側パッド８１と、そのサイズより小さいサイズ（第２のサイズ）を有するコンタクト領域１８０Ａ及び裏面側パッド８１Ａとを含む。

本実施形態のイメージセンサ１００において、裏面側パッド８１，８１Ａとコンタクト領域１８０，１８０Ａとの相対的な位置が調整され、又は、裏面側パッド８１，８１Ａの電気的特性に応じたコンタクト領域１８０，１８０Ａのサイズが小さくされ、イメージセンサ１００のチップ３０内におけるコンタクト領域１８０，１８０Ａのレイアウトが調整される。これによって、本実施形態のイメージセンサ１００は、裏面側パッド８１，８１Ａを効率的に配置することができる。

一般的なイメージセンサは、裏面側パッド及びコンタクト領域（貫通電極）のそれぞれが実質的に同じ形状（面積）及び同じレイアウトを有し、且つ、裏面側パッドの形成位置の中心がコンタクト形成領域の中心位置と重なるように、パッド及びコンタクト領域が、チップ内にレイアウトされている。一般的なイメージセンサの複数のコンタクト領域は、それぞれ同じサイズ（面積）を有するように形成され、これと同様に、複数のパッドも、それぞれ同じサイズを有するように形成されている。また、あるイメージセンサにおいて、１つの裏面側パッドに対して１つの貫通電極が、コンタクト領域内に設けられる。

上述の本実施形態のイメージセンサ１００のように、裏面側パッド８１，８１Ａとコンタクト領域１８０，１８０Ａとの形状及びサイズをそれぞれ異ならせたり、パッドの電気的特性に応じて裏面側パッド８１，８１Ａに接続される貫通電極８３の個数を調整したりすることによって、一般的なイメージセンサに比較して、パッド８１，８１Ａ及びコンタクト領域１８０，１８０Ａのサイズを小さくできる。

それゆえ、本実施形態のイメージセンサ１００は、コンタクト領域１８０，１８０Ａ及び裏面側パッド８１，８１Ａの占有面積の縮小によって、イメージセンサのチップサイズを小さくできる。これに伴って、本実施形態のイメージセンサ１００を含むモジュールのサイズも縮小できる。さらに、本実施形態のように、イメージセンサのチップサイズを小さくできることによって、イメージセンサの製造コスト（例えば、チップコスト）を低減できる。

また、本実施形態のイメージセンサ１００は、コンタクト領域１８０，１８０Ａ及びパッド８１，８１Ａの占有面積の縮小によって、同じチップサイズにおいて、画素アレイ１２０又は周辺回路１２５Ａ，１２５Ｂの占有面積を大きくすることも可能である。

以上のように、第１の実施形態の固体撮像装置によれば、固体撮像装置（イメージセンサ及びモジュール）のサイズの縮小できる。

（ｂ） 製造方法
図６乃至図１２を参照して、本実施形態の固体撮像装置（例えば、裏面照射型イメージセンサ）の製造方法について、説明する。

図６乃至図１２は、本実施形態の裏面照射型イメージセンサの製造方法の各工程における断面工程図を示している。図６乃至図１２は、図３のＡ−Ａ線に沿う断面における製造方法の各工程を示している。ここでは、図６乃至図１２に加え、図１乃至図４も適宜用いて、本実施形態の裏面照射型イメージセンサの製造方法の各工程について、説明する。
尚、本実施形態のイメージセンサの製造方法において、後述の各構成要素の形成順序は、プロセスの整合性が確保されていれば、適宜変更されてもよい。

図６に示されるように、基板３００上に、半導体層３０が形成される。例えば、基板３００は、ＳＯＩ基板３００である。ＳＯＩ基板３００は、半導体基板（例えば、シリコン基板）３０１上の絶縁層としてのＢＯＸ（Buried Oxide）層３０２と、ＢＯＸ層３０２上のＳＯＩ（Silicon On Insulator）層３０２とを含んでいる。ＳＯＩ層３０２は、５０ｎｍ〜１００ｎｍ程度の膜厚を有する結晶層（エピタキシャル層）である。ＳＯＩ層３０２は、１０^１５〜１０^１７ｃｍ^−３程度の不純物濃度のＮ型ドーパントを含んでいる。

半導体層３０は、ＳＯＩ層３０３上に、形成されている。半導体層３０は、Ｎ型のエピタキシャル層３０である。ＳＯＩ層３０３上のエピタキシャル層３０は、３μｍから８μｍ程度の膜厚を有するように、形成される。また、エピタキシャル層３０は、１０^１４〜１０^１７ｃｍ^−３程度のＮ型ドーパントの不純物濃度を有するように、形成される。

ＳＯＩ層３０３上のエピタキシャル層３０が、本実施形態のイメージセンサ１００を形成するための半導体基板３０として、用いられる。

エピタキシャル層３０上に、シリコン酸化膜（図示せず）が、例えば、ＣＶＤ法を用いて、形成される。エピタキシャル層３０上のシリコン酸化膜上に、シリコン窒化膜（図示せず）が、例えば、ＣＶＤ法を用いて、形成される。シリコン酸化膜とシリコン窒化膜との積層膜からなるハードマスク層が、エピタキシャル層３０上に形成される。

ハードマスク層としてのシリコン窒化膜上に、レジスト膜９００が塗布され、フォトリソグラフィ及びエッチングによって、レジスト膜９００内に、エピタキシャル層３０が露出する開口部が形成される。レジスト膜９００の開口部は、エピタキシャル層３０の表面と裏面とを貫通するビアホール（貫通孔）が形成される位置に、形成される。これに加えて、ガードリングが形成される位置において、開口部がレジスト膜内に形成される。

開口部が形成されたレジスト膜９００をマスクに用いて、ＢＯＸ層３０２又はＳＯＩ層３０３に到達するように、エピタキシャル層３０内に、貫通電極が埋め込まれる貫通孔となるトレンチＴ１、及び、ガードリングが埋め込まれるトレンチが形成される。例えば、ＳＯＩ層３０３内を貫通するように、トレンチＴ１が形成され、トレンチＴ１の形成位置において、ＢＯＸ層３０２の上面が介して露出する。

図７に示されるように、レジスト膜が除去された後、形成されたトレンチ（貫通孔）Ｔ１内において露出したエピタキシャル層３０及びＳＯＩ層３０３に対して酸化処理が施され、エピタキシャル層３０及びＳＯＩ層３０３内におけるトレンチＴ１の内側面（側壁）上に、酸化膜（図示せず）が形成される。また、トレンチＴ１内が充填されないように、エピタキシャル層３０及びＳＯＩ層３０３内におけるトレンチの内側面上に、シリコン窒化膜（図示せず）が、例えば、ＣＶＤ法によって、堆積される。尚、シリコン窒化膜は、窒化処理によって形成されてもよい。

そして、高濃度に不純物ドーピングされたポリシリコン層８３が、例えば、ＣＶＤ法及びＣＭＰ（Chemical Mechanical Polishing）法を用いて、エピタキシャル層３０及びＳＯＩ層３０３内のトレンチＴ１に埋め込まれる。

図６及び図７に示される工程によって、エピタキシャル層（半導体基板）３０の表面側から裏面側に達する貫通電極となる導電体８３が、エピタキシャル層３０及びＳＯＩ層３０３のトレンチ（貫通孔）Ｔ１内に、形成される。

例えば、コンタクト領域１８０内に形成されるトレンチ及び導電体８３の個数は、そのコンタクト領域１８０内に設けられるパッドの機能及び好ましい電気的特性に応じて、調整される。この場合、抵抗値が高くてもよいパッドに接続される貫通孔及び導電体８３の個数が、抵抗値が低いことが好ましいパッドに接続される貫通孔及び導電体８３の個数より少なくなるように、各コンタクト領域１８０内に、それぞれ異なる個数のトレンチ（貫通孔）Ｔ１及び導電体（貫通電極）８３が、それぞれ形成されている。例えば、ある個数の貫通孔が形成されたコンタクト領域の面積は、そのコンタクト領域より形成された貫通孔の個数が多いコンタクト領域の面積よりも小さい。

例えば、コンタクト領域１８０が長方形状の平面形状を有するように、トレンチＴ１及び導電体８３が、コンタクト領域１８０内にレイアウトされている。長方形状のコンタクト領域１８０に関して、コンタクト領域１８０の長手方向が、チップの各辺におけるパッド配列方向と平行になるように、コンタクト領域１８０が、基板３００内にレイアウトされている。

図８に示されるように、フォトリソグラフィ及びＲＩＥ（Reactive Ion Etching）によって、素子分離溝が、エピタキシャル層３０内の所定領域内に形成される。素子分離溝内に、絶縁体が、ＣＶＤ（Chemical Vapor Deposition）法又は塗布法によって埋め込まれる。これによって、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜９９が、エピタキシャル層３０内の所定の位置に形成される。例えば、素子分離絶縁膜９９は、後の工程で形成される周辺回路領域１２５Ａ，１２５Ｂ内のＮ型不純物領域（例えば、Ｎ型ウェル領域）とＰ型不純物領域（例えば、Ｐ型ウェル領域）との境界、及び、画素アレイ１２０内に形成される。

不純物領域３１Ａ，３１Ｂ，９８が、レジスト膜（図示せず）をマスクに用いたイオン注入によって、エピタキシャル層３０内に順次形成される。

例えば、Ｎ型のエピタキシャル層３０内に、画素アレイ１２０内及び周辺回路領域１２５Ａ，１２５Ｂの素子形成領域又は素子分離不純物層としてのＰ型不純物半導体領域（Ｐ型領域）３１Ａ，９８が、開口部を有するレジスト膜をマスクに用いたイオン注入によって、所定の素子形成領域及び素子分離領域に対応する位置に形成される。例えば、素子形成領域及び素子分離領域内におけるＰ型領域３１Ａ，９８の形成と同時に、イメージセンサのコンタクト領域１８０内において、Ｐ型領域３１Ｂが形成される。尚、コンタクト領域１８０は、Ｎ型領域でもよい。

例えば、イオン注入におけるイオンの加速エネルギーは、１００ｋｅＶから３ＭｅＶ程度に設定される。但し、加速エネルギーの上限は、イオン注入装置の性能、生産性及びプロセスによって、適宜変更される。イオンの加速エネルギーは、３ＭｅＶ以下に設定されることが好ましい。例えば、Ｐ型領域３１Ａ，３１Ｂ，９８は、１０^１５ｃｍ^−３から１０^１７ｃｍ^−３程度の不純物濃度を有するように、形成される。

Ｐ型領域３１Ａ，３１Ｂ，９８が形成され、Ｐ型領域３１Ａ，３１Ｂ，９８を形成するためのマスクが除去された後、所定の素子形成領域及び素子分離領域に対応する位置に開口部を有する他のレジスト膜（図示せず）が、エピタキシャル層３０上に形成される。レジスト膜の開口部は、Ｎ型不純物領域（Ｎ型領域）が形成される領域に対応する位置に形成されている。
その開口部を有するレジスト膜をマスクに用いて、Ｎ型領域３２が、イオン注入によって、周辺回路領域１２５Ａ，１２５Ｂ内に形成される。

この後、素子が形成されるＰ型又はＮ型領域３１Ａ，３２Ａ内に、Ｐ型又はＮ型のウェル領域３９が、レジスト膜をマスクに用いたイオン注入によって、適宜形成される。

この工程において、例えば、Ｐ型ウェル領域の形成と同時に、画素アレイ１２０内においてＰ型の素子分離不純物層９８に囲まれた領域（セル形成領域）２０内に、Ｐ型領域（ウェル領域）３８が、レジスト膜をマスクに用いたイオン注入によって、エピタキシャル層３０内に形成される。

以上のように、図８に示される工程によって、半導体層３０内に、隣接する素子を電気的に分離する素子分離絶縁膜９９及び素子分離不純物層９８が形成され、画素アレイ１２０、周辺回路領域１２５Ａ，１２５Ｂが、それぞれＳＯＩ基板３００上の半導体層３０内に区画される。画素アレイ１２０及び周辺回路領域１２５Ａ，１２５Ｂの各素子形成領域内において、Ｐ型又はＮ型領域３１Ａ，３２Ａ，３８，３９が、形成される。画素アレイ１２０内において、セル形成領域２０が形成される。

尚、Ｐ型及びＮ型領域３１Ａ，３１Ｂ，３２，３８，３９，９８が形成された後に、素子分離絶縁膜９９が、半導体層３０内に形成されてもよい。

図９に示されるように、画素アレイ１２０のセル形成領域２０内及び周辺回路領域１２５Ａ，１２５Ｂのウェル領域３８，３９内に、イメージセンサが含む素子が形成される。

トランジスタ２，７のゲート絶縁膜２１，７１が、例えば、エピタキシャル層３０に対する熱酸化処理によって、エピタキシャル層３０の露出面上に形成される。形成されたゲート絶縁膜２１，７１上に、ポリシリコン層が、ＣＶＤ法により、堆積される。そして、フォトリソグラフィ及びＲＩＥ法によって、ポリシリコン層が加工され、所定のゲート長及び所定のゲート幅を有するゲート電極２２，７２が、ゲート絶縁膜５１，７１を挟んで、エピタキシャル層３０の表面（第１の面）上に形成される。

例えば、画素アレイ１２０内において、形成されたゲート電極２２及びレジスト膜（図示せず）がマスクとして用いられ、フォトダイオード１のＮ型不純物層（Ｎ型領域）１０が、イオン注入法によって、セル形成領域２０内に形成される。また、形成されたＮ型不純物層１０の表層において、表面シールド層としてのＰ型不純物層１１が、イオン注入によって形成される。また、セル形成領域２０内のＰ型領域３８内に、フローティングディフュージョンとしてのＮ型不純物層６０、及び、トランジスタ（例えば、トランスファゲート）２のソース／ドレインとしてのＮ型領域（図示せず）が、それぞれ形成される。

画素アレイ１２０内に単位セルの構成要素１，２，６が形成されている間において、周辺回路領域１２５Ａ，１２５Ｂは、レジスト膜（図示せず）に覆われている。

周辺回路領域１２５Ａ，１２５Ｂ内のトランジスタ７が形成される領域（Ｎ型又はＰ型ウェル領域）３９において、ゲート電極７２をマスクに用いたイオン注入によって、トランジスタ７のソース／ドレインとしてのＰ型又はＮ型の不純物層が、エピタキシャル層３０内に形成される。

以上のように、図９に示される工程によって、単位セル２０を形成するフォトダイオード１及び電界効果トランジスタ２、周辺回路を形成する電界効果トランジスタ７が、画素アレイ１２０内及び周辺回路領域１２５Ａ，１２５Ｂ内に、それぞれ形成される。

単位セル２０内のトランジスタ２及び周辺回路のトランジスタ７は、同時の工程で形成されてもよいし、それぞれ別の工程で形成されてもよい。また、フォトダイオード１が形成された後、トランジスタ２，７が形成されてもよい。

図１０に示されるように、素子１，２，７が形成されたエピタキシャル層３０の表面上に、層間絶縁膜（例えば、シリコン酸化膜）９０が、例えば、ＣＶＤ法を用いて堆積される。層間絶縁膜９０は、エピタキシャル層３０の表面側を覆い、例えば、トランジスタ２，７のゲート電極２２，７２を覆っている。

層間絶縁膜９０の上面がＣＭＰ法を用いて平坦化された後、層間絶縁膜９０内に、フォトリソグラフィ及びＲＩＥ法によって、コンタクトホールが形成される。コンタクトプラグ（例えば、タングステン又はモリブデン）９２が、形成されたコンタクトホール内に埋め込まれる。

例えば、アルミニウムや銅などの導電層が、スパッタ法によって層間絶縁膜９０上及びコンタクトプラグ９２上に堆積される。堆積された導電層は、フォトリソグラフィ及びＲＩＥ法によって、コンタクトプラグ９２に接続されるように、所定の形状に加工される。これによって、配線としての導電層９１が、形成される。配線としての導電層９１の形成と同時に、同じ材料からなる遮光膜及びダミー層が、層間絶縁膜９０上に形成される。例えば、配線９１は、ダマシン法を用いて形成されてもよい。

コンタクト領域１８０の表面側を覆う層間絶縁膜９０内において、エピタキシャル層３０の表面側の素子に接続されるプラグ９２及び配線９１が形成されるのと同時に、プラグ９２及び配線９１が、貫通電極としての導電体８３に接続されるように、形成される。

最下層の配線レベルの配線層の形成と実質的に同様の工程によって、各配線レベルにおいて層間絶縁膜９０、プラグ（ビアプラグ）９２及び導電層（配線、遮光膜又はダミー層）９１が、多層配線技術によって、順次形成される。例えば、イメージセンサの表面側のパッドが、最上層の配線レベルの導電層９１を用いて形成されてもよい。

これによって、半導体基板としてのエピタキシャル層３０上の複数の素子１，２，７が、多層配線技術の配線によって接続され、イメージセンサの各回路が形成される。また、コンタクト領域１８０内においてエピタキシャル層３０内に埋め込まれた導電体（貫通電極）が、層間絶縁膜９０内の導電層９１及びプラグ９２に接続される。

図１１に示されるように、エピタキシャル層３０の表面側における最上層の層間絶縁膜９０及び導電層９１の上面が、例えば、ＣＭＰ法を用いて平坦化された後、最上層の層間絶縁膜９０及び導電層（配線及び表面側パッド）９１上に、接着層（例えば、シリコン酸化膜）８８が形成される。そして、支持基板８５が、接着層８８上に形成される。例えば、支持基板８５上に形成された接着層（図示せず）が、層間絶縁膜９０上の接着層８８に貼り付けられる。これによって、支持基板８５が、エピタキシャル層３０の覆う層間絶縁膜９０に接合する。

例えば、支持基板８５が層間絶縁膜９０に貼り付けられる前に、再配線技術による再配線が、層間絶縁膜９０内の配線に接続されるように、最上層の層間絶縁膜９０上に形成されてもよい。

図１２に示されるように、支持基板８５が層間絶縁膜９０に貼り付けられた後、ＳＯＩ基板が含む半導体基板及びＢＯＸ層及びＳＯＩ層が、ＣＭＰ法、ＨＦ溶液を用いたウェットエッチングなどを用いて、選択的に除去され、ＳＯＩ基板が、エピタキシャル層３０から剥離される。これによって、エピタキシャル層３０の裏面及びエピタキシャル層３０内に埋め込まれた導電体８３が、露出する。

露出したエピタキシャル層３０の裏面側において、シールド層としてのＰ型不純物層１９が、イオン注入によって、セル形成領域２０のエピタキシャル層（Ｎ型領域）３０内に、形成される。

エピタキシャル層３０の裏面上に、金属膜がスパッタ法によって堆積される。堆積された金属膜が、フォトリソグラフィ法及びＲＩＥ法によって、所定の形状に加工される。これによって、画素アレイ１２０において、複数のセル形成領域２０，２０Ｘのうち、一部のセル形成領域２０Ｘの裏面側に、遮光膜（金属膜）８１Ｘが形成される。遮光膜８１に覆われたセル形成領域２０Ｘが形成されることによって、画素アレイ１２０内にＯＢ領域１２９と有効領域とが形成される。

遮光膜８１の形成と同時に、金属膜からなるパッド（裏面側パッド）８１が、エピタキシャル層３０内の導電体（貫通電極）８３に接続されるように、コンタクト領域１８０の裏面側に形成される。

金属膜がエピタキシャル層３０の裏面上に堆積される前に、保護膜としての絶縁膜（例えば、シリコン酸化膜）が、例えば、ＣＶＤ法や熱酸化法によって、エピタキシャル層３０の裏面上に形成されてもよい。

遮光膜８１Ｘ及び裏面側パッド８１がエピタキシャル層（基板）の裏面側に形成された後、図４に示されるように、平坦化層８９が、遮光膜８１Ｘ及び裏面側パッド８１を覆うように、エピタキシャル層３０の裏面上に形成される。平坦化層８９は、アクリル樹脂やシリコン酸化膜を含む積層膜を用いて、形成されている。

エピタキシャル層３０の主面に対して垂直方向に関して、画素アレイ１２０と上下に重なる位置に、所定のフィルタ（色素膜）の配列パターンを有するカラーフィルタ層ＣＦが、裏面側の平坦化層８９上に形成される。カラーフィルタ層ＣＦを挟んで画素アレイ１２０と上下に重なる位置に、マイクロレンズアレイＭＬが、形成される。

１つのフィルタ及び１つのマイクロレンズが、画素アレイ１２０内の１つの単位セル（フォトダイオード）に対応するように、エピタキシャル層２０の裏面側に配置される。
例えば、ＯＢ領域１２９の単位セルに対して、遮光性の向上のため、複数のフィルタが積層されたフィルタ層ＣＦＸが、形成されてもよい。この場合、ＯＢ領域１２９を形成するための遮光膜は、形成されなくともよい。

裏面側パッド８１が露出するように、平坦化層８９に開口が形成された後、裏面照射型イメージセンサ１００のチップが、リードフレームのようなパッケージ基板上に搭載される。尚、表面側パッドがイメージセンサに設けられている場合、表面側パッドが露出するように、支持基板８５内に開口部が形成される。

イメージセンサ１００の裏面側パッド８１及び表面側パッドが、ボンディングワイヤや半田ボール（又は、半田バンプ）によって、パッケージ基板の配線及び端子に、電気的に接続される。これによって、イメージセンサ１００がパッケージ化される。

図２に示されるように、パッケージ化されたイメージセンサ１００が、回路基板２００上に搭載され、レンズホルダ１１７やシールド部１１９が、イメージセンサ１００に取り付けられる。これよって、裏面照射型イメージセンサを含むカメラモジュールが形成される。

以上の工程において、本実施形態のイメージセンサ１００及びそのイメージセンサを含むカメラモジュールが形成される。

本実施形態のイメージセンサの製造方法において、ＳＯＩ基板３００を用いてイメージセンサが形成される場合が例示されているが、バルク基板（例えば、シリコン単結晶基板）を用いてイメージセンサが形成されてもよい。バルク基板が用いられる場合には、トレンチ（貫通孔）を形成すためのエッチングの時間が設定されて、所望の深さのトレンチが形成される。そして、バルク基板の裏面が、トレンチに達するまで研削され、バルク基板の表面から裏面へ達する貫通孔が形成される。バルク基板を用いてイメージセンサが形成された場合においても、上述の効果が得られる。

本実施形態のイメージセンサの製造方法において、半導体基板内に貫通電極が形成された後に、イメージセンサの単位セル（画素）及び層間絶縁膜が形成される場合について、述べた。但し、本実施形態のイメージセンサにおいて、イメージセンサの単位セル（画素）及び層間絶縁膜が形成された後に、貫通電極が半導体基板内に形成されてもよい。

本実施形態のイメージセンサの製造方法において、裏面照射型イメージセンサの裏面側パッド８１，８１Ａ及びそのパッド８１，８１Ａが設けられるコンタクト領域１８０，１８０Ａは、互いに異なる形状及びサイズを有するように、それぞれ形成される。

本実施形態のイメージセンサの製造方法における裏面側パッドの形成時において、裏面側パッド８１，８１Ａは、エピタキシャル層（基板）３０の主面に対して水平方向（それらのパッド８１，８１Ａのパッド配列方向に直交する方向）に関して、コンタクト領域１８０から画素アレイ１２０側に向かう方向に延在するように、パターニングされている。例えば、半導体層３０の主面に対して垂直方向において、裏面側パッド８１，８１Ａの中心位置Ｃ１が、コンタクト領域１８０の中心位置Ｃ２と上下に重ならないように、パッド８１，８１Ａがコンタクト領域１８０上に形成される。

また、半導体層３０の主面に対して水平方向において、コンタクト形成領域１８０，１８０Ａの中心Ｃ２から画素アレイ１２０側の端部までの裏面側パッド８１，８１Ａの寸法Ｄ１が、コンタクト領域１８０，１８０Ａの中心Ｃ２から画素アレイ１２０側とは反対側の端部までのパッドの寸法Ｄ２より大きくなるように、裏面側パッド８１，８１Ａがパターニングされる。

尚、半導体層３０の主面に対して垂直方向に関して、画素アレイ１２０側に対向する側（チップの辺側）における裏面側パッド８１，８１Ａの端部が、画素アレイ１２０側に対向する側におけるコンタクト領域１８０の端部と上下に重なるように、裏面側パッド８１，８１Ａがコンタクト領域１８０上にレイアウトされることが好ましい。これによって、画素アレイ１２０側に対向する側におけるコンタクト領域１８０の端部とチップの端部との間のスペースを小さくできる。

イメージセンサの裏面側に設けられるパッドに関して、本実施形態のように、パッド８１，８１Ａの形状及びパッド８１，８１Ａとコンタクト領域１８０，１８０Ａとの間の相対的なレイアウトが調整されることによって、イメージセンサのチップサイズを小さくできる。

また、コンタクト領域１８０，１８０Ａに設けられるパッド８１，８１Ａの仕様に応じて、コンタクト領域内に形成される貫通孔（トレンチ）及び貫通電極の個数が、調整される。例えば、抵抗値が高くてもよいパッド８１Ａが設けられるコンタクト領域１８０Ａ内における貫通孔及び貫通電極の個数は、抵抗値が低いことが好ましいパッド８１が設けられるコンタクト領域１８０内における貫通孔及び貫通電極の個数より少なくされる。これによって、本実施形態のイメージセンサ１００は、複数の裏面パッド及びコンタクト領域のうち一部の裏面側パッド８１，８１Ａ及びコンタクト領域１８０，１８０Ａのサイズを小さくでき、全ての裏面側パッド及びコンタクト領域が同じ大きさを有するイメージセンサに比較して、イメージセンサのチップサイズを小さくできる。

以上のように、第１の実施形態の固体撮像装置の製造方法によれば、固体撮像装置（イメージセンサ又はカメラモジュール）のサイズを縮小できる。

（２） 第２の実施形態
図１３及び図１４を参照して、第２の実施形態の固体撮像装置（例えば、イメージセンサ）について、説明する。本実施形態において、第１の実施形態と共通の構成要素及び機能に関する説明は、必要に応じて行う。

図１３及び図１４は、本実施形態のイメージセンサ１００の平面構造を模式的に示す平面図である。尚、本実施形態において、イメージセンサ１００の断面構造は、図４に示される構造と実質的に同じであるため、図示は省略する。

図１３に示されるように、本実施形態のイメージセンサ１００において、裏面側パッド８１Ｚは、コンタクト領域１８０から画素アレイ１２０に向かう方向（パッドが設けられた辺におけるパッド配列方向に直交する方向）に対して平行な方向（第１の方向）に延在する第１の部分８１０と、コンタクト領域１８０から画素アレイ１２０に向かう方向に交差する方向において第１の部分８１０の側部から突出する第２の部分８１１と、を含む。

第１の部分８１０は、コンタクト領域１８０内の貫通電極８３に接触し、貫通電極８３に電気的に接続されている。第２の部分８１１は、第１の部分８１０を介して貫通電極８３に電気的に接続されている。

イメージセンサ１００のパッド８１Ｚは、イメージセンサ１００のチップが搭載されるパッケージ基板（例えば、リードフレーム又はＢＧＡ）２５０又は回路基板（モジュール基板）の複数の端子（電極、配線）２５１のうちに、所定の端子に、接続される。

例えば、裏面側パッド８１Ｚの第２の部分８１１に、ボンディングワイヤ２５９が接続される。裏面側パッド８１Ｚは、第２の部分８１１に接続されたボンディングワイヤを介して、パッケージ基板２５０の端子２５１に、電気的に接続される。以下では、第２の部分８１１のことを、ワイヤ接続部８１１とよぶ。第１の部分８１０のことを、電極接続部８１０とよぶ。

図１３において、裏面側パッド８１Ｚは、電極接続部８１０の延在方向（コンタクト領域１８０から画素アレイ１２０に向かう方向）に直交する方向に折り曲げられた平面構造を有し、ワイヤ接続部８１１は、電極接続部８１０からその電極接続部８１０が接続される貫通電極８３が設けられている辺（第１の辺）に直交する辺（第２の辺）側に引き出されている。

図１４に示されるように、裏面側パッド８１Ｚのワイヤ接続部８１５は、電極接続部８１０の側面からその電極接続部８１０が接続される貫通電極８３が設けられている辺（第１の辺）に直交する辺（第２の辺）側に向かって、電極接続部８１０の延在方向に対して斜め方向に引き出されてもよい。

図１３及び図１４に示されるように、折れ曲がった平面構造の裏面側パッド８１Ｚは、イメージセンサ１００のチップの角（各辺の延在方向の端部）に、レイアウトされている。尚、図１３及び図１４において、各辺の一端及び他端に、電極接続部８１０を有する裏面側パッド８１Ｚが１つずつ設けられている例が示されているが、各辺の一端（及び他端）に、電極接続部８１０を有する裏面側パッド８１Ｚが２個以上、設けられてもよい。

本実施形態において、裏面照射型イメージセンサ１００の裏面側パッド８１Ｚは、パッケージ基板の端子のレイアウトに応じて、直角又は所定の傾斜角を有して折れ曲がった平面形状を有している。尚、四角形状の裏面側パッドにおいて、四角形の対角線の交差位置がパッドの中心位置となる。例えば、裏面側パッド８１Ｚが折れ曲がった平面形状を有する場合、裏面側パッド８１Ｚの中心位置は、パッド８１Ｚの重心の位置とする。

本実施形態のイメージセンサの製造方法は、裏面側パッド８１Ｚに対するパターニングが異なるのみで、第１の実施形態のイメージセンサの製造方法と実質的に同じである。そのため、第２の実施形態のイメージセンサの製造方法の説明は省略する。

イメージセンサのパッドのレイアウト及びパッケージ基板の端子のレイアウトに応じて、イメージセンサのパッドが、イメージセンサのパッドとパッケージ基板／リードフレームの端子との間隔が大きくなる場合がある。

本実施形態のように、パッケージ基板２５０の端子のレイアウトに応じて、裏面照射型イメージセンサ１００の裏面側パッド８１Ｚが、コンタクト領域１８０から画素アレイ１２０側に延在する方向に交差する方向（チップの辺側）に折れ曲がった部分（ワイヤ接続部）８１１，８１５を有し、その部分８１１，８１５がパッケージ基板２５０の端子２５１の近傍まで引き出される。これによって、矩形状の裏面側パッド（電極接続部８１０）にボンディングワイヤ２５９を接続する場合に比較して、本実施形態のイメージセンサ１００は、イメージセンサの裏面側パッド８１Ｚとパッケージ基板２５０の端子２５１とを接続するためのボンディングワイヤ２５９の長さを、短くできる。

この結果として、本実施形態のイメージセンサ１００及びそれを含むカメラモジュールは、ボンディングワイヤ間の短絡（誤接触）、ボンディングワイヤに起因する寄生抵抗及び寄生容量を低減できる。

また、本実施形態のイメージセンサ１００及びそれを含むカメラモジュールは、ボンディングワイヤ２５９を介したイメージセンサ１００の裏面側パッド８１Ｚとパッケージ基板２５０の端子２５１との接続を、簡単化及び簡素化できる。

それゆえ、本実施形態のイメージセンサ１００及びそれを含むカメラモジュールは、電気的特性を改善できる。本実施形態のイメージセンサ１００及びそれを含むカメラモジュールは、製造歩留まりを向上できる。

以上のように、第２の実施形態の固体撮像装置によれば、第１の実施形態と同様の効果が得られるとともに、固体撮像装置（イメージセンサ及びカメラモジュール）の電気的特性及び製造歩留まりを改善できる。

（３） 第３の実施形態
図１５及び図１６を参照して、第３の実施形態の固体撮像装置（例えば、イメージセンサ）について、説明する。尚、本実施形態において、第１及び第２の実施形態と共通の構成要素及び機能に関する説明は、必要に応じて行う。

図１５は、本実施形態のイメージセンサ１００の平面構造を模式的に示す平面図である。図１６は、本実施形態のイメージセンサ１００の断面構造を模式的に示す断面図である。図１６は、図１５のＡ−Ａ線に沿う断面構造を模式的に示している。

例えば、裏面照射型イメージセンサにおいて、半導体基板（半導体層）の裏面側に設けられた遮光膜には、ＯＢ領域内の単位セルの動作の安定化のため、グランド電圧が印加される。

図１５及び図１６に示されるように、本実施形態のイメージセンサ１００において、グランド電圧Ｖｓｓをイメージセンサ１００のチップ内に印加するための裏面側パッド８１Ｇが、半導体基板３０の裏面側に設けられた配線（第２の配線）８１８を介して、遮光膜８１Ｘに接続される。配線８１８は、電圧が印加される裏面側パッド８１と遮光膜８１Ｘとに直接接触している。

例えば、周辺回路領域１２５Ａ，１２５Ｂの全体、又は、周辺回路領域１２５Ａ，１２５Ｂ内の半導体領域（Ｐ型／Ｎ型領域又はウェル領域）のうち、グランド電圧Ｖｓｓが印加される領域３１Ａ，３１Ｂに、グランド電圧Ｖｓｓ用の裏面側パッド８１Ｇが、半導体基板３０の裏面側に設けられた配線８１８及び電極８１９を介して、接続される。

また、グランド電圧Ｖｓｓ用の裏面側パッド８１Ｇが、画素アレイ１２０の素子分離不純物層（Ｐ型不純物層）９８に、半導体基板３０の裏面側に設けられた配線８１８及び電極８１９を介して、接続されてもよい。

半導体基板の裏面側から電圧が印加される場合、金属膜と半導体領域との接触抵抗を低減するために、高濃度の不純物層が、半導体領域３１Ａ，３１Ｂと金属膜（電極）８１９との接触面において、半導体領域内に形成されてもよい。

このように、裏面照射型イメージセンサ１００の裏面側パッド８１Ｇに印加されるグランド電圧Ｖｓｓが、半導体基板３０の裏面側に設けられた配線８１８及び電極８１９を介して、素子が形成された半導体領域３１Ａ，３１Ｂ，９８に印加されることによって、素子の動作特性を改善できる。

イメージセンサ１００のチップのレイアウト（及び内部構成）に応じて、グランド電圧Ｖｓｓが印加される裏面側パッド８１Ｇは、半導体基板３０の裏面側の配線８１８及び遮光膜８１Ｘのみでなく、貫通電極８３を介して、半導体基板３０の表面側の層間絶縁膜９０内の配線９１及びプラグ９２に接続されてもよい。この場合、イメージセンサ１００のチップ外部からのグランド電圧Ｖｓｓが、半導体基板３０の表面側及び裏面側の両方からイメージセンサ１００のチップ内に、印加される。

尚、ここでは、裏面側パッド８１Ｇに印加されたグランド電圧Ｖｓｓを、半導体基板３０の裏面側の配線８１８及び電極８１９を用いて、所定の回路領域に供給する場合について述べたが、裏面側パッドに印加された駆動電圧Ｖｄｄを、半導体基板３０の裏面側の配線８１８及び電極８１９を用いて、半導体基板３０の裏面側から所定の回路領域（半導体領域）に供給することもできる。

裏面側パッド８１Ｇに接続される半導体基板３０の裏面側の配線８１８及び電極８１９は、半導体基板３０の裏面側に堆積された金属膜に対するパターニングが異なるのみで、裏面側パッド８１Ｇ及び遮光膜８１Ｘと同じ材料を用いて、実質的に同時に形成される。そのため、第３の実施形態のイメージセンサの製造方法の説明は省略する。

本実施形態のイメージセンサ１００において、イメージセンサ１００を駆動させるための電圧（グランド電圧、電源電圧）Ｖｓｓ，Ｖｄｄが、イメージセンサ１００の層間絶縁膜９０内の配線９１を経由せずに、半導体基板３０の裏面側に形成された配線８１８によって、裏面側パッド８１Ｇから半導体基板３０の裏面側に設けられた遮光膜８１Ｘ及び回路領域の電極８１９に、直接印加される。電源電圧が印加された裏面側パッド８１Ｇは、半導体基板３０の裏面側に形成された配線８１８を用いて、遮光膜８１Ｘ及び周辺回路領域１２５Ａ，１２５Ｂの電極８１９に、直接接続される。これによって、本実施形態のイメージセンサ１００は、イメージセンサに印加される電源電圧Ｖｓｓ，Ｖｄｄが、半導体基板の表面側に設けられた配線のみを経由して半導体基板の裏面側の遮光膜及び電極に印加される場合に比較して、チップ内における配線の引き回しを簡素化できる。

一般的な裏面照射型イメージセンサは、半導体基板３０の表面側のみに、配線が引き回され、そのイメージセンサのチップサイズは、チップ内における画素アレイ及び周辺回路の占有面積に加え、半導体基板３０の表面側に引き回された配線の面積に依存する場合がある。

本実施形態のイメージセンサ１００は、イメージセンサの配線（例えば、電源線）が、半導体基板３０の表面側と裏面側とに分割されて、設けられる。本実施形態のイメージセンサ１００において、従来では半導体基板の表面側に設けられていた配線の一部（例えば、電源線）が、半導体基板３０の裏面側に設けられる。

それゆえ、イメージセンサが形成される半導体基板３０の表面側のみに配線が設けられる場合に比較して、本実施形態のイメージセンサ１００は、半導体基板の表面側の配線を引き回すためのスペースを小さくでき、イメージセンサのチップサイズを縮小できる。

また、本実施形態のイメージセンサ１００によれば、半導体基板３０の表面側に設けられた配線間の間隔のマージンを大きくできる。

また、一般的な裏面照射型イメージセンサにおいて、裏面側パッドに印加された電源電圧は、半導体基板３０の表面側の配線を経由して、各回路領域に印加されるため、配線長が長くなり、ＩＲドロップが大きくなる可能性がある。
これに対して、本実施形態のイメージセンサ１００は、半導体基板３０の表面側の配線（層間絶縁膜の配線及びプラグ）を経由せずに、裏面側パッド８１に印加された電源電圧（駆動電圧又はグランド電圧）を半導体基板３０の裏面側から各領域に直接印加できる。これによって、イメージセンサ１００の電源線の配線長を短くでき、ＩＲドロップの影響を緩和でき、イメージセンサの消費電力の増大を抑制できる。

例えば、本実施形態のイメージセンサ１００によれば、半導体基板３０の表面側（層間絶縁膜内）に信号線のみを設け、半導体基板３０の裏面側に電源線を設けることも可能となる。この場合、電源線と信号線とが隣接するのを回避でき、電源線に起因した信号線に対するノイズの発生を、抑制できる。

以上のように、第３の実施形態の固体撮像装置によれば、固体撮像装置（イメージセンサ又はカメラモジュール）のサイズを縮小できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００：イメージセンサ、１２０：画素アレイ、１２５Ａ，１２５Ｂ：周辺回路領域、２０：単位セル、１：フォトダイオード、２，７：トランジスタ、６：フローティングディフュージョン、３０：半導体基板、９０：層間絶縁膜、８１，８１Ｚ，８１Ｇ：パッド、９１，８１８：配線。

Claims (7)

1. 第１の面と前記第１の面に対向する第２の面を有する半導体基板と、
   前記第１の面上の素子を覆う絶縁膜と、
   前記半導体基板内に設けられ、前記第２の面側のレンズを介して照射された光を光電変換する画素アレイと、
   前記半導体基板の複数のコンタクト領域内のそれぞれにおいて前記第１の面から前記第２の面に貫通する１つ以上の貫通電極と、
   前記各コンタクト領域に対応するように前記第２の面側に設けられ、前記コンタクト領域から前記画素アレイに向かう第１の方向に延在する複数の第１のパッドと、
   前記第２の面側に設けられ、前記画素アレイ内の遮光領域を覆う遮光膜と、
   前記第２の面側に設けられる配線と、
   を具備し、
   前記第１のパッドに要求される電気的特性に応じて、前記第１のパッドに対応する前記コンタクト領域内に設けられる前記貫通電極の個数が異なり、
   前記第２の配線は、前記複数の第１のパッドのうち電源電圧が印加される１つの第１のパッドと前記遮光膜とを接続し、
   前記複数の第１のパッドのうち１つの第１のパッドは、前記第１の方向に延在する第１の部分と、前記第１の方向と交差する第２の方向に向かって前記第１の部分の側部から突出する第２の部分と、を含み、前記第２の部分は、ボンディングワイヤを介して前記半導体基板が搭載されるパッケージ内の端子に、接続される、
   ことを特徴とする固体撮像装置。
2. 第１の面と前記第１の面に対向する第２の面を有する半導体基板と、
   前記第１の面上の素子を覆う絶縁膜と、
   前記半導体基板内に設けられ、前記第２の面側のレンズを介して照射された光を光電変換する画素を含む画素アレイと、
   前記半導体基板の複数のコンタクト領域内のそれぞれにおいて前記第１面から前記第２の面に向かって貫通する１つ以上の貫通電極と、
   前記各コンタクト領域に対応するように前記第２の面側に設けられ、前記コンタクト領域から前記画素アレイに向かう第１の方向に延在する複数の第１のパッドと、
   を具備することを特徴とする固体撮像装置。
3. 前記複数の第１のパッドに要求される電気的特性に応じて、前記第１のパッドに対応する前記コンタクト領域内のそれぞれに設けられる前記貫通電極の個数が異なる、
   ことを特徴とする請求項２に記載の固体撮像装置。
4. 前記第１のパッドは、前記第１の方向に延在する第１の部分と、前記第１の方向と交差する第２の方向において前記第１の部分の側部から突出する第２の部分と、を含み、
   前記第２の部分は、ボンディングワイヤを介して、前記半導体基板が搭載されるパッケージ内の端子に、接続される、
   ことを特徴とする請求項２又は３に記載の固体撮像装置。
5. 前記第２の面側に設けられ、前記画素アレイ内の光が照射されない遮光領域を覆う遮光膜と、
   前記第２の面側に設けられ、前記第１のパッドと前記遮光膜とを接続する配線と、
   をさらに具備し、
   前記遮光膜は、前記第１のパッド及び配線を介して、電源電圧が印加される、
   ことを特徴とする請求項２乃至４のいずれか１項に記載の固体撮像装置。
6. 前記第２の面に対して平行方向において、前記第１のパッドの中心位置は、前記コンタクト領域の中心位置に重ならず、
   前記コンタクト領域の中心の位置から前記画素アレイ側における前記第１のパッドの端部までの寸法は、前記コンタクト領域の中心の位置から前記画素アレイ側とは反対側における前記第１のパッドの端部までの寸法より大きい、ことを特徴とする請求項２乃至５のいずれか１項に記載の固体撮像装置。
7. 前記画素アレイは、光が照射される有効領域と、光が照射されない遮光領域とを含み、
   前記有効領域の前記画素に対して、複数の色のうち１色に対応するフィルタが、前記第２の面側に設けられ、
   前記遮光領域の前記画素に対して、各色のフィルタの積層体が、第２の面側に設けられている、ことを特徴とする請求項２乃至６のいずれか１項に記載の固体撮像装置。

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