TW201803100A - 半導體裝置及其製造方法 - Google Patents

Abstract

本發明旨在使半導體裝置之可靠度提高。 本發明之半導體裝置包含有具有主面及背面之半導體基板SB、形成於半導體基板SB之主面上並具有與主面接合之第1面及與第1面對向之第2面的元件分離膜STI、接觸元件分離膜STI之第2面而配置於元件分離膜STI上之板狀電極GP、配置於元件分離膜STI之第1面側並連接於板狀電極GP之墊電極PAD。又，半導體基板SB具有從背面貫穿至主面並使元件分離膜STI露出之開口OP2，元件分離膜STI具有位於開口OP2內並使板狀電極GP之一部分露出的開口OP3，墊電極PAD形成於開口OP2內，並延伸在元件分離膜STI之第1面上。

Description

半導體裝置及其製造方法

本發明係有關於半導體裝置及其製造方法，可適合利用於例如具有固態成像元件之半導體裝置及其製造方法。

進行了使用CMOS(Complementary Metal Oxide Semiconductor：互補金氧半導體)之固態成像元件(CMOS影像感測器)的開發。此COMS影像感測器具有包含有光電二極體及傳輸用電晶體之複數的像素而構成。CMOS影像感測器具有從半導體基板之背面側取入光並以光電二極體感知該光之背面照射型影像感測器。背面照射型影像感測器需將與外部進行電信號之交接的輸入輸出端子亦即墊電極設於半導體基板之背面側。

日本專利公開公報2015-57853號(專利文獻1)揭示有一種構造，該構造係從半導體基板之背面設開口，並於開口內形成接合墊，而連接於裝置基板之最上層的金屬層。

日本專利公佈公報2011-515843號(專利文獻2)揭示有一種構造，該構造係從晶圓之背面側形成TSV孔，並於該TSV孔中埋入導電性材料，而連接於形成於晶圓之主面側的接觸插塞。

日本專利公開公報2015-79960號(專利文獻3)揭示有一種將貫穿基板之TSV連接於形成在基板之主面側的TSV落地接觸點之構造。 [先前技術文獻] [專利文獻]

[專利文獻1]日本專利公開公報2015-57853號 [專利文獻2]日本專利公佈公報2011-515843號 [專利文獻3]日本專利公開公報2015-79960號

[發明欲解決之問題] 本案發明人檢討了背面照射型影像感測器，終至發現以下之問題。雖非眾所皆知，但在本案發明人所檢討之背面照射型影像感測器中，於半導體基板之主面側形成有構成像素之光電二極體及傳輸用電晶體以及構成周邊電路之多個周邊電晶體。傳輸用電晶體及周邊電晶體使用了MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣體半導體場效電晶體)。而且該等元件以於元件上設成多層之配線層(配線)連接而構成像素及邏輯電路。再者，前述墊電極配置於半導體基板之背面側，並形成於貫穿半導體基板之開口內。此開口貫穿半導體基板而到達最下層之配線(以下稱為配線M1)。亦即，形成開口之際，將配線M1作為蝕刻阻擋層，實施了乾蝕刻。配線M1形成為例如下層之阻擋膜與上層之銅膜的積層構造，具體而言，阻擋膜具有蝕刻阻擋層之功能。

然而，根據本案發明人之檢討，弄清楚了屏障膜並未充分具有蝕刻阻擋層之功能。亦即，弄清楚了蝕刻時，配線M1自身亦形成開口，而有半導體裝置之可靠度降低的問題。為具有蝕刻阻擋層之功能，亦考量使阻擋膜之膜厚增加，但更有配線M1自身厚膜化這樣的問題產生。亦即，當配線M1厚膜化時，與配線M1之細微配線化不易而積體度降低之問題有關聯。由於位於下層之配線M1為了將元件之間直接連接，而以多層配線層中最小之線寬及間距構成，故配線M1之厚膜化為嚴重之缺點。

因而，要求半導體裝置之可靠度的提高。

其他之課題及新特徵應可從本說明書之記述及附加圖式清楚明白。 [解決課題之手段]

根據一實施形態，包含有半導體基板、第1絕緣膜、聚矽膜及電極膜，該半導體基板具有主面及背面；該第1絕緣膜形成於半導體基板之主面上，並具有與主面接合之第1面及與第1面對向之第2面；該聚矽膜接觸第1絕緣膜之第2面而配置於第1絕緣膜上；該電極膜配置於第1絕緣膜之第1面側並連接於聚矽膜。又，半導體基板具有從背面貫穿至主面並使第1絕緣膜露出之第1開口，第1絕緣膜具有位於第1開口內並使聚矽膜之一部分露出的第2開口，電極膜形成於第2開口內並延伸在第1絕緣膜之第1面上。 [發明的功效]

根據一實施形態，可使半導體裝置之可靠度提高。

[實施發明之形態] 在以下之實施形態，為了方便而有其必要時，分割成複數之段或實施形態來說明，除了特別明示之情形外，該等並非彼此無關，有其中一者係另一者之一部分或全部的變形例、細節、補充說明等之關係。又，在以下之實施形態中，提及要件之數等(包含個數、數值、量、範圍等)時，除了特別明示之情形及原理上顯而易見限定為特定數之情形等外，並非限定在該特定數，可為特定數以上，亦可為以下。再者，在以下之實施形態中，其構成要件(亦包含要件步驟等)除了特別明示之情形及認為原理上顯而易見為必要之情形等外，未必為必要是無須贅言的。同樣地，在以下之實施形態中，提及構成要件等之形狀、位置關係等時，除了特別明示之情形及認為原理上顯而易見並非如此之情形等外，包含實質上與其形狀等近似或類似者等。此點上述數值及範圍亦相同。

以下，依據圖式，詳細地說明實施形態。此外，在用以說明實施形態之所有圖中，對具有同一功能之構件附上同一符號，而省略其重複之說明。又，在以下之實施形態中，除了特別必要時以外，原則上不重複同一或同樣之部分的說明。

又，在實施形態使用之圖式中，即使為截面圖，為了易觀看圖式，亦有省略剖面線之情形。又，即使為平面圖，為了易觀看圖式，亦有附上剖面線之情形。

(實施形態) 以下，一面參照圖式，一面就本實施形態之半導體裝置的構造及製造製程詳細地說明。在本實施形態中，就半導體裝置為作為從半導體基板之背面側入射光的背面照射型影像感測器之CMOS影像感測器之例作說明。

＜半導體裝置之結構＞ 圖1係顯示本實施形態之半導體裝置的結構例之電路方塊圖。圖2係顯示像素之結構例的電路圖。此外，在圖1中，顯示配置成陣列狀(行列狀)之4行4列(4×4)的16個像素，像素之排列數不限於此，可進行各種變更，舉例而言，實際上用於照相機等電子機器之像素數有數百萬像素數。

在圖1所示之像素區域1A，複數之像素PU配置成陣列狀，並於其周圍配置有垂直掃描電路VSC及水平掃描電路HSC等驅動電路。各像素(單元格、像素單元)PU配置於選擇線SL及輸出線OL之交點。選擇線SL與垂直掃描電路VSC連接，輸出線OL分別與列電路CLC連接。列電路CLC藉由開關SWT與輸出電路OLC連接。各開關SW與水平掃描電路HSC連接，而以水平掃描電路HSC控制。此外，垂直掃描電路VSC、水平掃描電路HSC、列電路CLC、開關SWT及輸出電路OLC係像素PU之周邊電路，配置於周邊電路區域2A。

舉例而言，從以垂直掃描電路VSC及水平掃描電路HSC選擇之像素PU讀取的電信號藉由輸出線OL及輸出電路OLC輸出。

如圖2所示，像素PU之結構以光電二極體PD、4個電晶體RST、TX、SEL、AMI構成。該等電晶體RST、TX、SEL、AMI分別以n通道型MISFET形成。在此當中，電晶體RST係重置電晶體(重置用電晶體)，電晶體TX係傳輸電晶體(傳輸用電晶體)，電晶體SEL係選擇電晶體(選擇用電晶體)，電晶體AMI係放大電晶體(放大用電晶體)。此外，傳輸電晶體TX係傳輸以光電二極體PD生成之電荷的傳輸用電晶體。又，除了該等電晶體外，亦有裝入其他電晶體或電容元件等元件之情形。再者，該等電晶體之連接形態有各種變形、應用形態。

在圖2所示之電路例中，於接地電位(第1基準電位)GND與節點N1之間串聯有光電二極體PD及傳輸電晶體TX。於節點N1與電源電位(電源電位線、第2基準電位)VDD之間連接有重置電晶體RST。於電源電位VDD與輸出線OL之間串聯有選擇電晶體SEL及放大電晶體AMI。此放大電晶體AMI之閘極電極連接於節點N1。又，重置電晶體RST之閘極電極連接於重置線LRST。再者，選擇電晶體SEL之閘極電極與選擇線SL連接，傳輸電晶體TX之閘極電極與傳輸線(第2選擇線)LTX連接。

舉例而言，將傳輸線LTX及重置線LRST起動(呈高位準)而使傳輸電晶體TX及重置電晶體RST為開啟狀態。結果，光電二極體PD之電荷脫離而空乏化。之後，使傳輸電晶體TX為關閉狀態。

隨後，當開啟例如照相機等電子機器之機械快門時，在快門開啟之期間，在光電二極體PD中，以入射光產生電荷並將之儲存。亦即，光電二極體PD接收入射光而生成電荷。

接著，關閉快門後，使重置線LRST停工(呈低位準)而使重置電晶體RST呈關閉狀態。進一步，將選擇線SL及傳輸線LTX1起動(呈高位準)，而使選擇電晶體SEL及傳輸電晶體TX為開啟狀態。藉此，可將以光電二極體PD生成之電荷傳輸至傳輸電晶體TX之節點N1側的端部(對應後述圖3之浮動擴散區域FD)。此時，浮動擴散區域FD之電位變化成按照從光電二極體PD傳輸之電荷的值，此值以放大電晶體AMI放大並於輸出線OL顯現。此輸出線OL之電位形成為電信號(受光信號)，並藉由列電路CLC及開關SWT從輸出電路OLC讀取作為輸出信號。

圖3係顯示本實施形態之半導體裝置的像素之平面圖。

如圖3所示，本實施形態之半導體裝置的像素PU(參照圖1)具有配置有光電二極體PD及傳輸電晶體TX之活性區域AcTP、配置有重置電晶體RST之活性區域AcR。再者，像素PU具有配置有選擇電晶體SEL及放大電晶體AMI之活性區域AcAS、及配置有與圖中未示之接地電位線連接的插塞電極Pg之活性區域AcG。

於活性區域AcR配置有閘極電極Gr，並於其兩側之源極汲極區域上配置有插塞電極Pr1、Pr2。以此閘極電極Gr及源極汲極區域構成重置電晶體RST。

於活性區域AcTP配置有閘極電極Gt，俯視時，於閘極電極Gt之兩側中的其中一側配置有光電二極體PD，於另一側配置有浮動擴散區域FD。光電二極體PD係PN接合二極體，以例如複數之n型或p型雜質擴散區域(半導體區域)構成。又，浮動擴散區域FD具有電荷儲存部或浮動擴散層之功能，以例如n型雜質擴散區域(半導體區域)構成。於此浮動擴散區域FD上配置有插塞電極Pfd。

於活性區域AcAS配置有閘極電極Ga及閘極電極GS，於活性區域AcAS之閘極電極Ga側的端部配置有插塞電極Pa，於活性區域AcAS之閘極電極Gs側的端部配置有插塞電極Ps。閘極電極Ga及閘極電極Gs之兩側係源極汲極區域，以此閘極電極Ga及閘極電極Gs與源極汲極區域構成串聯之選擇電晶體SEL及放大電晶體AMI。

於活性區域AcG之上部配置有插塞電極Pg。此插塞電極Pg與圖中未示之接地電位線連接。是故，活性區域AcG係用以對半導體基板之阱區域施加接地電位GND的供電區域。

又，於閘極電極Gr、閘極電極Gt、閘極電極Ga及閘極電極Gs上分別配置有插塞電極Prg、插塞電極Ptg、插塞電極Pag及插塞電極Psg。

將上述插塞電極Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg依需要以複數之配線層(例如後述之圖6所示的配線M1~M3)連接。藉此，可形成上述圖1及圖2所示之電路。

圖4係顯示形成本實施形態之半導體裝置的晶片區域之平面圖。晶片區域CHP具有像素區域1A及周邊電路區域2A，複數之像素PU於像素區域1A配置成行列狀。於周邊電路區域2A配置有邏輯電路(logic circuit)。此邏輯電路運算從例如像素區域1A輸出之輸出信號，並依據此運算結果，輸出圖像資料。又，圖1之列電路CLC、開關SWT、水平掃描電路HSC、垂直掃描電路VSC及輸出電路OLC等皆配置於周邊電路區域2A。又，於周邊電路區域2A配置有複數之半導體裝置的輸入輸出端子亦即墊電極PAD。墊電極PAD與周邊電路區域2A之邏輯電路電性連接。雖後述，但在本實施形態中，構成像素PU及邏輯電路之元件配置於半導體基板之主面側，墊電極PAD配置於半導體基板之背面側。

圖5係顯示形成於本實施形態之半導體裝置的周邊電路區域之電晶體的平面圖。

如圖5所示，於周邊電路區域2A配置有作為邏輯電路用電晶體之周邊電晶體LT。實際上，於周邊電路區域2A形成有複數之n通道型MISFET及複數之p通道型MISFET作為構成邏輯電路之電晶體，於圖5顯示構成邏輯電路之電晶體中的1個n通道型MISFET作為周邊電晶體LT。

如圖5所示，於周邊電路區域2A形成有活性區域AcL，於此活性區域AcL配置有周邊電晶體LT之閘極電極Glt，於閘極電極Glt之兩側、亦是活性區域AcL之內部形成有周邊電晶體LT之源極汲極區域。又，於周邊電晶體LT之源極汲極區域上配置有插塞電極Pt1、Pt2。

在圖5中，僅顯示1個周邊電晶體LT，實際上，於周邊電路區域2A配置有複數之電晶體。藉以複數之配線層(後述之配線M1~M3)連接該等複數之電晶體的源極汲極區域上之插塞電極或閘極電極Glt上之插塞電極，可構成邏輯電路。又，亦有將MISFET以外之元件、例如電容元件或其他結構之電晶體等裝入至邏輯電路之情形。

此外，在以下，說明周邊電晶體LT為n通道型MISFET之例，周邊電晶體LT亦可為p通道型MISFET。

＜像素區域及周邊電路區域之元件構造＞ 接著，說明本實施形態之半導體裝置的構造。圖6係本實施形態之半導體裝置的主要部分截面圖。圖6係像素區域1A及周邊電路區域2A之截面圖，對應圖3之A-A線的截面圖及圖5之B-B線的截面圖。

如圖6所示，於半導體基板SB之像素區域1A的活性區域AcTP形成有光電二極體PD及傳輸電晶體TX。光電二極體PD由形成於半導體基板SB之主面側的p型阱PW1、n型半導體區域(n型阱)NW及p⁺ 型半導體區域PR構成。又，於半導體基板SB之周邊電路區域2A的活性區域AcL形成有周邊電晶體LT。

半導體基板SB係由導入有例如磷(P)或砷(As)等n型雜質(予體)之n型單晶矽等構成的半導體基板(半導體晶圓)。另一形態係亦可令半導體基板SB為所謂之磊晶晶圓。當令半導體基板SB為磊晶晶圓時，藉使由導入有n型雜質(例如磷(P))之n^- 型單晶矽構成的磊晶層成長於導入有例如n型雜質(例如砷(As))之n⁺ 型單晶矽基板，可形成半導體基板SB。在本實施形態中，半導體基板SB之膜厚研磨前為600~700μm，研磨後(薄膜化後)為2~3μm。

於活性區域AcTP之外周配置有由絕緣體構成之元件分離膜(元件分離區域)STI。如此，以元件分離膜STI包圍之半導體基板SB的露出區域形成為活性區域AcTP及活性區域AcL等活性區域。

從半導基板SB之主面至預定深度形成有p型阱(p型半導體區域)PW1、PW2。p型阱PW1形成於活性區域AcTP全體。即，p型阱PW1形成在形成有光電二極體PD之區域及形成有傳輸電晶體TX之區域。又，p型阱PW2形成於活性區域AcL全體。即，p型阱PW2形成於形成周邊電晶體LT之區域。p型阱PW1及p型阱PW2皆係導入有硼(B)等p型雜質之p型半導體區域。p型阱PW1與p型阱PW2為相互獨立之區域，在電性上也獨立。在此，半導體基板SB之主面在活性區域係指半導體基板之頂面，在元件分離區域係指半導體基板SB與元件分離膜STI之界面。惟，亦有籠統地指稱包含活性區域之半導體基板的頂面及元件分離區域STI之頂面的情形。

如圖6所示，在活性區域AcTP之半導體基板SB中，n型半導體區域(n型阱)NW形成為被p型阱PW1包圍在內。n型半導體區域NW係導入有磷(P)或砷(As)等n型雜質之n型半導體區域。

n型半導體區域NW係用以形成光電二極體PD之n型半導體區域，亦為傳輸電晶體TX之源極區域。即，n型半導體區域NW主要形成於形成有光電二極體PD之區域，n型半導體區域NW之一部分形成於與傳輸電晶體TX之閘極電極Gt在平面上(俯視時)重疊之位置。n型半導體區域NW(之底面)的深度形成為比p型阱PW1(之底面)的深度淺。閘極電極Gt以由聚矽膜構成之導體膜構成。

於n型半導體區域NW之表面的一部分形成有p⁺ 型半導體區域PR。p⁺ 型半導體區域PR係以高濃度導入(摻雜)有硼(B)等p型雜質之p⁺ 型半導體區域，p⁺ 型半導體區域PR之雜質濃度(p型雜質濃度)高於p型阱PW1之雜質濃度(p型雜質濃度)。因此，p⁺ 型半導體區域PR之導電率(電導率)高於p型阱PW1之導電率(電導率)。

p⁺ 型半導體區域PR(之底面)的深度比n型半導體區域NW(之底面)的深度淺。p⁺ 型半導體區域PR主要形成於n型半導體區域NW之表層部分(表面部分)。因此，於半導體基板SB之厚度方向觀看時，便形成為於最上層之p^- 型半導體區域PR之下方存在n型半導體區域NW且於n型半導體區域NW之下方存在p型阱PW1的狀態。

又，在未形成n型半導體區域NW之區域中，p⁺ 型半導體區域PR之一部分與p型阱PW1接合。即，p⁺ 型半導體區域PR具有正下方存在n型半導體區域NW並與該n型半導體區域NW接合之部分及正下方存在p型阱PW1並與該p型阱PW1接合之部分。

於p型阱PW1與n型半導體區域NW之間形成PN接合。又，於p⁺ 型半導體區域PR與n型半導體區域NW之間形成PN接合。以p型阱PW1(p型半導體區域)、n型半導體區域NW及p⁺ 型半導體區域PR形成光電二極體(PN接合二極體)PD。

光電二極體PD係受光元件。又，光電二極體PD亦可視為光電轉換元件。光電二極體PD具有將所輸入之光進行光電轉換而生成電荷並儲存所生成之電荷的功能，傳輸電晶體TX具有作為從光電二極體PD傳輸以光電二極體PD儲存之電荷之際的開關之功用。

又，閘極電極Gt形成為與n型半導體區域NW之一部分在平面上重疊。此閘極電極Gt係傳輸電晶體TX之閘極電極，藉由閘極絕緣膜GOX形成(配置)於半導體基板SB上。側壁間隔件SW形成於閘極電極Gt之側壁上作為側壁絕緣膜。

在活性區域AcTP之半導體基板SB(p型阱PW1)，於閘極電極Gt之兩側中的其中一側形成有上述n型半導體區域NW，於另一側形成有n型半導體區域NR。n型半導體NR係以高濃度導入(摻雜)有磷(P)或砷(As)等n型雜質之n⁺ 型半導體區域，形成於p型阱PW1內。n型半導體區域NR係作為浮動擴散區域(浮動擴散層)FD之半導體區域，亦為傳輸電晶體TX之汲極區域。

n型半導體區域NR具有傳輸電晶體TX之汲極區域的功能，亦可視為浮動擴散區域(浮動擴散層)FD。又，n型半導體區域NW係光電二極體PD之構成要件，亦可具有傳輸電晶體TX之源極用半導體區域的功能。即，傳輸電晶體TX之源極區域以n型半導體區域NW形成。因此，n型半導體區域NW及閘極電極Gt宜為閘極電極Gt之一部分(源極側)與n型半導體區域NW之一部分在平面上(俯視時)重疊的位置關係。n型半導體區域NW與n型半導體區域NR形成為彼此隔著傳輸電晶體TX之通道形成區域(對應閘極電極Gt之正下方的基板區域)而拉開間隔。

於光電二極體PD(參照圖3)之表面、即n型半導體區域NW及p⁺ 型半導體區域PR之表面形成有蓋式絕緣膜CP。此蓋式絕緣膜CP係為將半導體基板SB之表面特性、即界面特性保持良好而形成。於此蓋式絕緣膜CP上形成有反射防止膜ARF。即，反射防止膜ARF藉由蓋式絕緣膜CP形成於n型半導體區域NW及p⁺ 型半導體區域PR上。反射防止膜ARF之一部分(端部)亦可上到閘極電極Gt上。此外，未必需設反射防止膜ARF，可省略。

又，如圖6所示，周邊電晶體LT之閘極電極Glt藉由閘極絕緣膜GOX形成於活性區域AcL之p型阱PW2上，並於閘極電極Glt之兩側的側壁上形成有側壁間隔件SW。再者，於閘極電極Glt之兩側的p型阱PW2中形成有周邊電晶體LT之源極汲極區域。周邊電晶體LT之源極汲極區域具有LDD(Lightly Doped Drain：輕摻雜汲極)構造，由n型低濃度半導體區域亦即n^- 型半導體區域NM及n型高濃度半導體區域亦即n⁺ 型半導體區域SD構成。又，於構成周邊電晶體LT之閘極電極Glt、源極汲極區域的n⁺ 型半導體區域SD之表面形成有金屬矽化物層SIL。另一方面，構成用以構成像素PU之傳輸電晶體TX的汲極區域之浮動擴散區域FD未形成金屬矽化物層SIL。因而，浮動擴散區域FD之表面以矽化物阻隔膜BLK覆蓋。矽化物阻隔膜BLK由例如氧化矽膜構成。在本實施形態中，像素區域1A全區以矽化物阻隔膜BLK覆蓋。惟，需以矽化物阻隔膜BLK覆蓋者係不要形成金屬矽化物層SIL之傳輸電晶體TX的浮動擴散區域FD，此以外之部分亦可不設矽化物阻隔膜BLK。閘極電極Glt以由膜厚150~200nm之聚矽膜形成的導體膜構成。

層間絕緣膜IL1於半導體基板SB上形成為覆蓋閘極電極Gt、反射防止膜ARF及閘極電極Glt。層間絕緣膜IL1形成於包含像素區域1A及周邊電路區域2A之半導體基板SB的主面全體上。如前述，在像素區域1A，閘極電極Gt、反射防止膜ARF及浮動擴散區域FD之表面以矽化物阻隔膜BLK覆蓋，並於矽化物阻隔膜BLK上形成有層間絕緣膜IL1。

層間絕緣膜IL1以將例如TEOS(Tetra Ethyl Ortho Silicate：正矽酸乙酯)作為原料之氧化矽膜形成。於層間絕緣膜IL1埋入有上述插塞電極Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2等導電性插塞電極PG。舉例而言，如圖6所示，於作為浮動擴散區域FD之n型半導體區域NR上形成有插拴電極Pfd作為插塞電極PG，此插塞電極Pfd貫穿層間絕緣膜IL1而到達n型半導體區域NR，並與n型半導體區域NR電性連接。

上述插塞電極Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2等導電性插塞電極PG係藉於形成在層間絕緣膜IL1之接觸孔埋入例如阻擋導體膜及形成於阻擋導體膜上之鎢膜而形成。該阻擋導體膜由例如鈦膜與形成於該鈦膜上之氮化鈦膜的積層膜(即，鈦/氮化鈦膜)構成。

於埋入有插塞電極PG(Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2)之層間絕緣膜IL1上形成有例如層間絕緣膜IL2，並於此層間絕緣膜IL2形成有配線M1。

層間絕緣膜IL2以例如氧化矽膜形成，但不限於此，亦可以介電常數比氧化矽膜低之低介電常數膜形成。低介電常數膜可舉SiOC膜為例。

配線M1以例如銅配線形成，可使用金屬鑲嵌法形成。此外，配線M1不限銅配線，亦可以鋁配線形成。配線M1為埋入式銅配線(金屬鑲嵌式銅配線)時，該埋入式銅配線埋入至形成於層間絕緣膜IL1之配線溝內，配線M1為鋁配線時，該鋁配線係藉將形成於層間絕緣膜上之導電膜圖形化而形成。

於形成有配線M1之層間絕緣膜IL2上形成有由例如氧化矽膜或低介電常數膜構成之層間絕緣膜IL3，並於此層間絕緣膜IL3形成有配線M2。又，於形成有配線M2之層間絕緣膜IL3上形成有層間絕緣膜IL4，並於此層間絕緣膜IL4形成有配線M3。配線M2及M3係例如以雙鑲嵌法形成之銅配線，配線部分及與下層配線之連接部構成一體。本實施形態係3層配線層之例，亦可為3層以上之配線層。最上層之配線層在此為配線M3，其以保護膜PRO1覆蓋，並於保護膜PRO1上貼附有支撐基板SS。保護膜PRO1係例如氧化矽膜與氮化矽膜之積層膜。支撐基板SS以例如矽基板構成，其膜厚為例如600~700μm。

又，在本實施形態之背面照射側的CMOS影像感測器中，如圖6所示，於薄膜化成2~3μm厚之半導體基板SB的背面側形成有濾色片CF及微透鏡ML。

在像素區域1A，絕緣膜IF1形成為覆蓋半導體基板SB之背面整面，並於絕緣膜IF1上形成有遮光膜LS。遮光膜LS具有使形成有光電二極體PD之區域露出的開口OP1，且被覆此以外之部分。絕緣膜IF2及保護膜PRO2於半導體基板SB之背面上形成為覆蓋絕緣膜IF1及遮光膜LS，保護膜PRO2於對應遮光膜LS之開口OP1的位置具有開口OP4。開口OP4之開口徑大於開口OP1之開口徑，開口OP4使開口OP1全區露出。再者，於保護膜PRO2之開口OP4內形成有濾色片CF及微透鏡ML。絕緣膜IF1係為了減低暗電流雜訊而設，由例如HfxOy、TaxOy、AlxOy、ZrxOy或TixOy(任何情形皆為x+y=1)構成。遮光膜LS由例如鋁膜或鎢膜構成，而抑制了光侵入光電二極體PD之形成區域以外。絕緣膜IF2為反射防止膜，由例如膜厚0.1~0.2μm之氧化矽膜構成。保護膜PRO2由例如氮化矽膜構成。

又，在周邊電路區域2A，半導體基板SB之背面依序以絕緣膜IF1、遮光膜LS、絕緣膜IF2及保護膜PRO2覆蓋。

接著，就在周邊電路區域2A形成於半導體基板SB之背面側的墊電極PAD作說明。圖7係本實施形態之半導體裝置的主要部分截面圖。具體而言，顯示了墊電極之平面圖。圖8係沿著圖7之C-C'線的截面圖。圖9係沿著圖7之D-D'線的截面圖。如圖7~圖9所示，墊電極PAD形成於形成在半導體基板SB之背面的開口OP2之內部。從半導體基板SB之背面貫穿半導體基板SB之開口OP2到達元件分離膜TI，墊電極PAD藉由絕緣膜IF2形成於元件分離膜STI之背面上。在此，元件分離膜STI之主面係指形成有配線M1及M2之側，背面係指半導體基板SB側。又，於元件分離膜STI之主面上形成有板狀電極GP，墊電極PAD藉由形成於元件分離膜STI之開口OP3，連接於板狀電極GP。墊電極PAD係阻擋導體膜與主導體膜之積層構造，阻擋導體膜係例如氮化鈦膜或氮化鎢膜，主導體膜係例如鋁膜(亦包含含有Si或Cu之鋁膜)。阻擋導體膜具有20~30nm之膜厚，主導體膜具有600~1000nm之膜厚。阻擋導體膜位於板狀電極GP側，阻擋導體膜並接觸板狀電極GP。又，板狀電極GP以與閘極電極Gt及Glt同層之膜厚150~200nm的導體膜(聚矽膜)形成，並於板狀電極GP之頂面形成有矽化物層SIL。再者，於板狀電極GP與矽化物層SIL之積層構造體的周圍(側壁上)形成有側壁間隔件。此外，板狀電極GP亦可為不摻雜雜質之無摻雜聚矽膜。

如此，由於除了形成於半導體基板SB之開口OP2之外，墊電極PAD還藉由形成於元件分離膜STI之開口OP3，連接於接觸元件分離膜STI之主面而配置的板狀電極GP，故可減低開口OP3之深度，而可提高墊電極PAD與板狀電極GP之連接可靠度。又，由於墊電極PAD連接於板狀電極GP，未直接連接於配線M1，故可使配線M1薄膜化，而可使配線M1細微化，提高半導體裝置之積體度。

又，配置於板狀電極GP之上部的配線M1藉由插塞電極PG及金屬矽化物層SIL連接於板狀電極GP。再者，配置於配線M1之上部的配線M2連接於配線M1。配置於板狀電極GP之上部的配線M1或M2連接於構成周邊電路之周邊電晶體LT。亦即，墊電極PAD連接於周邊電晶體LT。當將板狀電極GP延長而連接於周邊電晶體LT時，雖不需配線M1及M2，但宜以配線M1或/及配線M2為中介而將墊電極PAD連接於周邊電晶體LT。

墊電極PAD其表面被保護膜PRO2覆蓋，而其一部分則從設於保護膜PRO2之開口OP5露出。又，可於從保護膜PRO2露出之區域連接接合線BW。亦即，從開口OP5露出之墊電極PAD係可連接接合線BW之連接區域。如圖7及圖9所示，此連接區域(換言之為開口OP5之內部)其全區位於元件分離膜STI之背面上，且在形成於元件分離膜STI之開口OP3的外側，不與開口OP3重疊。亦即，開口OP3其全區被保護膜PRO2覆蓋，開口OP3之上部未形成為連接區域。雖因開口OP3而於墊電極PAD之頂面產生階差，但此階差部分以保護膜PRO2覆蓋，而不致從保護膜PRO2露出。墊電極PAD延伸在具有平坦面之元件分離膜STI背面上，連接區域便在元件分離膜STI之背面上。由於具有此種開口OP2、OP3及OP5之位置關係，故可使接合線BW與墊電極PAD之連接可靠度提高。又，由於線接合時之基底為機械強度高之元件分離膜STI，故可使接合線BW之連接可靠度提高。

又，如圖7及圖9所示，由於插塞電極PG與元件分離膜STI之開口OP3拉開間隔而配置，故可提高墊電極PAD與板狀電極GP之連接可靠度。

又，如圖7及圖9所示，由於保護膜PRO2之開口OP5與插塞電極PG之配置區域重疊，故可縮小晶片面積。

如圖9所示，由於在半導體基板S之開口OP2內的較深之位置將接合線BW與墊電極PAD連接，故接合線BW之球狀部分被納入半導體基板S之厚度內，而可減低安裝高度。

＜半導體裝置之製造方法＞ 接著，就本實施形態之半導體裝置之製造方法作說明。圖10~圖17係本實施形態之半導體裝置的製造製程進行中之主要部分截面圖。圖10~圖17顯示像素區域1A及周邊電路區域2A，圖10之左側對應圖6之左側的截面圖，周邊電路區域2A係對應於圖9之沿著圖7的D-D'線之截面圖。

首先，實施「半導體晶圓準備製程」。準備形成有圖10所示之半導體元件的半導體基板SB(半導體晶圓)。如圖6所說明，於像素區域1A形成光電二極體PD及傳輸電晶體TX、以及複數之配線M1、M2及M3，配線M3之上部以保護膜PRO1覆蓋。又，如圖9所說明，在周邊電路區域2A，於元件分離膜STI上形成有板狀電極GP，於板狀電極GP上形成有矽化物層SIL，於板狀電極GP及矽化物層SIL之側壁上形成有側壁間隔件SW。再者，於板狀電極GP上配置有配線M1及M2，配線M1藉由插塞電極PG連接於板狀電極GP，配線M2連接於配線M1。此外，雖圖中未示，但於周邊電路區域2A亦形成有圖6所示之周邊電晶體LT。

接著，實施「半導體基板SB薄膜化製程」。如圖11所示，將支撐基板SS貼附於保護膜PRO1上後，研磨半導體基板SB之背面側，使半導體基板SB薄膜化。支撐基板SS由例如矽基板構成，其膜厚為600~800μm。半導體基板SB原本具有之600~800μm膜厚形成為2~3μm。

之後，實施「遮光膜LS形成製程」。如圖12所示，首先，於半導體基板SB之背面上形成絕緣膜IF1，在像素區域1A及周邊電路區域2A，以絕緣膜IF1覆蓋半導體基板SB之背面。絕緣膜IF1可使用例如HfxOy、TaxOy、AlxOy、ZrxOy或TixOy(任一情形皆為x+y=1)。接著，於絕緣膜IF1上形成遮光膜LS，在像素區域1A及周邊電路區域2A，覆蓋半導體基板SB之背面。惟，遮光膜LS具有使光電二極體PD之形成區域露出的開口OP1。遮光膜LS由鋁膜或鎢膜構成，其膜厚為0.2μm左右。

然後，實施「開口OP2形成製程」。如圖13所示，將例如光阻膜PHR1作為遮罩，對半導體基板SB施行乾蝕刻，在周邊電路區域2A，於半導體基板SB形成開口OP2。如圖7所示，開口OP2於板狀電極GP之內側形成為與板狀電極GP重疊。如此進行，在周邊電路區域2A，元件分離膜STI之背面側露出。元件分離膜STI在半導體基板SB之乾蝕刻製程，具有蝕刻阻擋層之功能。又，在乾蝕刻製程，像素區域1A以光阻膜PHR1覆蓋。乾蝕刻製程結束後，去除像素區域1A及周邊電路區域2A之光阻膜PHR1。

接著，實施「開口OP3形成製程」。如圖14所示，首先，於半導體基板SB之背面上將絕緣膜IF2堆積成覆蓋遮光膜LS。之後，將例如光阻膜PHR2作為遮罩，對絕緣膜IF2及元件分離膜STI施行乾蝕刻，而在周邊電路區域2A，於絕緣膜IF2及元件分離膜STI形成開口OP3，使板狀電極GP之背面露出。如圖7所示，開口OP3位於開口OP2之內側，與板狀電極GP重疊。亦即，在此乾蝕刻製程，構成板狀電極GP之聚矽膜具有蝕刻阻擋層之功能。由於在相對於構成元件分離膜STI之氧化矽膜的蝕刻速率，聚矽膜之蝕刻速率較小的條件下，進行乾蝕刻，故可減低於元件分離膜STI形成開口OP3之際的板狀電極GP(聚矽膜)之刪減量(過蝕刻量)。又，由於板狀電極GP接觸元件分離膜STI之主面上，故可使開口OP3淺，而可減低板狀電極GP之刪減量。附帶一提，元件分離膜STI之膜厚為0.3μm左右，開口OP3之深度亦相同。故乾蝕刻製程結束後，可去除像素區域1A及周邊電路區域2A之光阻膜PHR2。

之後，實施「墊電極PAD形成製程」。如圖15所示，於半導體基板SB之背面上依序堆積阻擋導體膜及鋁膜後，使用眾所皆知之光刻技術及乾蝕刻技術，依序將鋁膜及阻擋膜圖形化，藉此，形成墊電極PAD。如圖7所示，墊電極PAD全體位於開口OP2內。墊電極PAD之底面高於半導體基板SB之背面。亦即，墊電極PAD在厚度方向，埋在半導體基板SB。墊電極PAD亦形成於形成在元件分離膜STI之開口OP3內，並連接於板狀電極GP。

然後，實施「保護膜PRO2形成製程」。如圖16所示，於半導體基板SB之背面上堆積由例如氮化矽膜構成之保護膜PRO2後，使用眾所皆知之光刻技術及乾蝕刻技術，於保護膜PRO2形成開口OP4及OP5。開口OP4之開口徑大於開口OP1之開口徑，而使開口OP1全區露出。亦如圖7所示，開口OP5使墊電極PAD之一部分露出，但不與開口OP3重疊，位於開口OP3之外側。此外，保護膜PRO2亦可為感光性聚醯亞膜。

接著，實施「濾色片CF及微透鏡ML形成製程」。如圖17所示，於保護膜PRO2之開口OP4內形成濾色片CF及微透鏡ML。

然後，如圖9所示，經由在保護膜PRO2之開口OP5內於墊電極PAD之表面連接接合線BW之「接合線BW連接製程」，本實施形態之半導體裝置便完成。

此外，雖顯示了以同一製程於保護膜PRO2形成開口OP4及OP5之例，但開口OP5亦可於形成後述濾色片CF及微透鏡ML後形成。亦即，在「保護膜PRO2形成製程」，僅形成開口OP4，於「濾色片CF及微透鏡ML形成製程」之後，於保護膜PRO2形成開口OP5。根據此種製法，在「濾色片CF及微透鏡ML形成製程」，可防止殘渣殘留於開口OP5內，並且可防止墊電極PAD表面之損傷。

根據本實施形態之製造方法，由於將由聚矽膜構成之板狀電極GP作為於元件分離膜STI形成開口OP3之際的蝕刻阻擋層，故可防止蝕刻時蝕刻阻擋層貫穿之弊端。亦即，可提高半導體裝置之可靠度。又，藉將使用與閘極電極Gt及Glt同層之聚矽膜而形成的板狀電極GP作為蝕刻阻擋層，不需將配線M1厚膜化，而可使半導體裝置細微化。

又，在於半導體基板SB形成開口OP2之第1階段蝕刻製程中，將元件分離膜STI利用作為蝕刻阻擋層，在於元件分離膜STI形成開口OP3之第2階段蝕刻製程中，將板狀電極GP利用作為蝕刻阻擋層。由於在第2階段蝕刻製程中，蝕刻了厚度比半導體基板SB薄之元件分離膜STI(及絕緣膜IF2)，故可減低蝕刻阻擋層之削減量。再者，作為蝕刻阻擋層之板狀電極GP接觸於元件分離膜STI上，比起將配線M1作為蝕刻阻擋層之情形，可減低被蝕刻之膜的膜厚。因而，可減低蝕刻阻擋層亦即板狀電極GP之削減量。

＜變形例1＞ 變形例1係圖7所示之墊電極PAD部分的變形例。圖18係顯示圖7之變形例的半導體裝置之平面圖。在圖18，對與上述實施形態對應之部分附上同樣之符號。

如圖18所示，板狀電極GP及配線M1配置於開口OP5之外側，平面尺寸比上述實施形態之板狀電極GP及配線M1縮小。因而，可於與開口OP5重疊之區域配置未與墊電極PAD連接之配線M1。

＜變形例2＞ 變形例2係圖7所示之墊電極PAD部分的變形例。圖19係顯示圖7之變形例的半導體裝置之平面圖。在圖19，對與上述實施形態對應之部分附上同樣之符號。

如圖19所示，墊電極PAD及配線M1分別具有梳齒形狀，配置成彼此對向且重疊。

以上，將由本案發明人所創作之發明依據其實施形態具體地作了說明，本發明不限前述實施形態，在不脫離其要旨之範圍，可進行各種變更是無須贅言的。

AcAS‧‧‧活性區域
AcG‧‧‧活性區域
AcL‧‧‧活性區域
AcR‧‧‧活性區域
AcTP‧‧‧活性區域
AMI‧‧‧放大電晶體
ARF‧‧‧反射防止膜
BLK‧‧‧矽化物阻隔膜
BW‧‧‧接合線
CF‧‧‧濾色片
CHP‧‧‧晶片區域
CLC‧‧‧列電路
CP‧‧‧蓋式絕緣膜
FD‧‧‧浮動擴散區域
Ga‧‧‧閘極電極
Gr‧‧‧閘極電極
Gs‧‧‧閘極電極
Gt‧‧‧閘極電極
Glt‧‧‧閘極電極
GOX‧‧‧閘極絕緣膜
GP‧‧‧板狀電極
GND‧‧‧接地電位
HSC‧‧‧水平掃描電路
IF1‧‧‧絕緣膜
IF2‧‧‧絕緣膜
IL1‧‧‧層間絕緣膜
IL2‧‧‧層間絕緣膜
IL3‧‧‧層間絕緣膜
IL4‧‧‧層間絕緣膜
LRST‧‧‧重置線
LS‧‧‧遮光膜
LT‧‧‧周邊電晶體
LTX‧‧‧傳輸線
ML‧‧‧微透鏡
M1‧‧‧配線
M2‧‧‧配線
M3‧‧‧配線
NM‧‧‧n^-型半導體區域(低濃度半導體區域)
NR‧‧‧n型半導體區域
NW‧‧‧n型半導體區域
N1‧‧‧節點
OL‧‧‧輸出線
OLC‧‧‧輸出電路
OP1‧‧‧開口
OP2‧‧‧開口
OP3‧‧‧開口
OP4‧‧‧開口
OP5‧‧‧開口
PAD‧‧‧墊電極
PD‧‧‧光電二極體
PG‧‧‧插塞電極
Pa‧‧‧插塞電極
Pag‧‧‧插塞電極
Pfd‧‧‧插塞電極
Pg‧‧‧插塞電極
Prg‧‧‧插塞電極
Pr1‧‧‧插塞電極
Pr2‧‧‧插塞電極
Ps‧‧‧插塞電極
Psg‧‧‧插塞電極
Ptg‧‧‧插塞電極
Pt1‧‧‧插塞電極
Pt2‧‧‧插塞電極
PHR1‧‧‧光阻膜
PHR2‧‧‧光阻膜
PR‧‧‧p⁺型半導體區域
PRO1‧‧‧保護膜
PRO2‧‧‧保護膜
PU‧‧‧像素
PW1‧‧‧p型阱
PW2‧‧‧p型阱
RST‧‧‧重置電晶體
SB‧‧‧半導體基板
SD‧‧‧n⁺型半導體區域(高濃度半導體區域)
SEL‧‧‧選擇電晶體
SIL‧‧‧金屬矽化物層
SL‧‧‧選擇線
SS‧‧‧支撐基板
STI‧‧‧元件分離膜(元件分離區域)
SW‧‧‧側壁間隔件
SWT‧‧‧開關
TX‧‧‧傳輸電晶體
VDD‧‧‧電源電位
VSC‧‧‧垂直掃描電路
1A‧‧‧像素區域
2A‧‧‧周邊電路區域
C-C'‧‧‧線
D-D'‧‧‧線

圖1係顯示一實施形態之半導體裝置的結構例之電路方塊圖。 圖2係顯示像素之結構例的電路圖。 圖3係顯示一實施形態之半導體裝置的像素之平面圖。 圖4係顯示形成一實施形態之半導體裝置的晶片區域之平面圖。 圖5係顯示形成於一實施形態之半導體裝置的周邊電路區域之電晶體的平面圖。 圖6係一實施形態之半導體裝置的主要部分截面圖。 圖7係一實施形態之半導體裝置的主要部分截面圖。 圖8係沿著圖7之C-C'線的截面圖。 圖9係沿著圖7之D-D'線的截面圖。 圖10係一實施形態之半導體裝置的製造製程進行中之主要部分截面圖。 圖11係接續圖10之半導體裝置的製造製程進行中之主要部分截面圖。 圖12係接續圖11之半導體裝置的製造製程進行中之主要部分截面圖。 圖13係接續圖12之半導體裝置的製造製程進行中之主要部分截面圖。 圖14係接續圖13之半導體裝置的製造製程進行中之主要部分截面圖。 圖15係接續圖14之半導體裝置的製造製程進行中之主要部分截面圖。 圖16係接續圖15之半導體裝置的製造製程進行中之主要部分截面圖。 圖17係接續圖16之半導體裝置的製造製程進行中之主要部分截面圖。 圖18係圖7之變形例1的半導體裝置之主要部分平面圖。 圖19係圖7之變形例2的半導體裝置之主要部分平面圖。

BW‧‧‧接合線

GP‧‧‧板狀電極

IF1‧‧‧絕緣膜

IF2‧‧‧絕緣膜

IL1‧‧‧層間絕緣膜

IL2‧‧‧層間絕緣膜

IL3‧‧‧層間絕緣膜

IL4‧‧‧層間絕緣膜

LS‧‧‧遮光膜

M1‧‧‧配線

M2‧‧‧配線

OP2‧‧‧開口

OP3‧‧‧開口

OP5‧‧‧開口

PAD‧‧‧墊電極

PG‧‧‧插塞電極

PRO1‧‧‧保護膜

PRO2‧‧‧保護膜

PW2‧‧‧p型阱

SB‧‧‧半導體基板

SIL‧‧‧金屬矽化物層

SS‧‧‧支撐基板

STI‧‧‧元件分離膜(元件分離區域)

SW‧‧‧側壁間隔件

2A‧‧‧周邊電路區域

D-D'‧‧‧線

Claims (14)

1. 一種半導體裝置，包含： 半導體基板，具有主面及背面； 第1絕緣膜，形成於該半導體基板之該主面上，並具有與該主面接合之第1面及與該第1面對向之第2面； 聚矽膜，其接觸該第1絕緣膜之該第2面而配置於該第1絕緣膜上；及 電極膜，其配置於該第1絕緣膜之該第1面側並連接於該聚矽膜； 該半導體基板具有從該背面貫穿至該主面並使該第1絕緣膜露出之第1開口， 該第1絕緣膜具有位於該第1開口內並使該聚矽膜之一部分露出的第2開口， 該電極膜形成於該第2開口內並延伸在該第1絕緣膜之該第1面上。
2. 如申請專利範圍第1項之半導體裝置，更包含： 第2絕緣膜，其覆蓋該半導體基板之該背面及該電極膜並使該電極膜之一部分露出； 俯視時，該第3開口位於該第1開口之內側且位於該第2開口之外側。
3. 如申請專利範圍第1項之半導體裝置，更包含： 配線，其由配置於該聚矽膜之上部並電性連接於該聚矽膜之金屬膜構成。
4. 如申請專利範圍第3項之半導體裝置，更包含： 插塞電極，其由連接該聚矽膜與該配線之間的金屬導體層構成； 俯視時，該插塞電極位於該第2開口之外側。
5. 如申請專利範圍第1項之半導體裝置，其更包含： 第1導電型之第1半導體區域；及 與該第1導電型相反之第2導電型的第2半導體區域； 並包含形成於該半導體基板之內部的光電二極體區域。
6. 如申請專利範圍第5項之半導體裝置，更包含： 遮光膜，形成於該半導體基板之該背面上，並具有使該光電二極體區域露出之第4開口。
7. 如申請專利範圍第6項之半導體裝置，更包含： 濾色片，其配置成覆蓋該第4開口；及 微透鏡，其配置於該濾色片上。
8. 如申請專利範圍第1項之半導體裝置，更包含： 活性區域，形成於該半導體基板之該主面； 電晶體，形成於該活性區域，並具有閘極電極、源極區域及汲極區域； 該活性區域被延伸在該半導體基板之該主面上的該第1絕緣膜包圍。
9. 一種半導體裝置之製造方法，包含下列製程： (a)準備半導體晶圓，該半導體晶圓包含：半導體基板，具有主面及背面；第1絕緣膜，形成於該半導體基板之該主面上，並具有與該主面接合之第1面及與該第1面對向之第2面；及聚矽膜，接觸該第1絕緣膜之該第2面而配置於該第1絕緣膜上； (b)於該半導體基板形成第1開口，該第1開口從該背面側到達該第1絕緣膜之該第1面； (c)在該第1開口之內部，於該第1絕緣膜形成到達該聚矽膜之第2開口；及 (d)在該第1開口之內部，於該第2開口內形成電極膜，該電極膜接觸該聚矽膜並延伸在該第1絕緣膜之該第1面上。
10. 如申請專利範圍第9項之半導體裝置之製造方法，其在該(a)製程與該(b)製程之間更包含下列製程： (e)研磨該半導體基板之該背面；及 (f)將支撐基板貼附於該半導體基板之該主面側。
11. 如申請專利範圍第9項之半導體裝置之製造方法，其於該(d)製程後更包含下列製程： (g)形成第2絕緣膜，該第2絕緣膜覆蓋該半導體基板之該背面及該電極膜，並具有使該電極膜之一部分露出的第3開口。
12. 如申請專利範圍第11項之半導體裝置之製造方法，其中， 該第3開口係形成於該第2開口之外側，而使該第2絕緣膜覆蓋該第2開口內之該電極膜。
13. 如申請專利範圍第9項之半導體裝置之製造方法，其中， 該半導體晶圓具有：活性區域，被該第1絕緣膜所包圍；閘極電極，在該活性區域內隔著閘極絕緣膜形成於該半導體基板之該主面上；及源極區域與汲極區域，形成於該閘極電極之兩端； 該閘極電極係以與該聚矽膜同層之膜形成。
14. 如申請專利範圍第9項之半導體裝置之製造方法，其中， 該半導體晶圓具有由形成於該聚矽膜之上部的金屬膜構成之配線，該配線電性連接於該聚矽膜。