JP2013034031A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】電流駆動力を損なうことなくトランジスタのオフ時の漏れ電流を低減することを課題とする。
【解決手段】Ｎ型の基板領域１上に形成されたＮ型のドレイン領域２とヘテロ接合するヘテロ半導体領域３をソース領域とし、ドレイン領域２とヘテロ半導体領域３とのヘテロ接合部に隣接してゲート絶縁膜４を介してゲート電極５が形成され、ゲート絶縁膜４とヘテロ半導体領域３とドレイン領域２とが互いに接する箇所をトランジスタの駆動点９とする電界効果トランジスタにおいて、ドレイン領域２の表面に、トランジスタの駆動点９に接して駆動点９の周辺を取り囲んでＰ型の半導体領域１０を形成して構成される。
【選択図】図１

Description

本発明は、ヘテロ接合を有する電界効果トランジスタの半導体装置及びその製造方法に関する。

従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。この文献に記載された技術では、Ｎ＋型の炭化珪素基板上にＮ−型の炭化珪素のエピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型の多結晶シリコン領域が接するように形成されており、エピタキシャル領域とＮ−型の多結晶シリコン領域とはヘテロ接合を形成している。また、エピタキシャル領域とＮ−型の多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。

Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型の炭化珪素基板の裏面にはドレイン電極が形成されている。

このような構成の半導体装置は、ソース電極を接地しドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、電界効果トランジスタのスイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れずトランジスタはオフ状態となる。これに対して、ゲート電極に所定の正電圧が印加された状態では、Ｎ−型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用して、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなり、ドレイン電極とソース電極との間に電流が流れてトランジスタはオン状態となる。

このような半導体装置では、電流の遮断／導通の制御チャネルとしてヘテロ接合部を用いており、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。このとき、ゲート絶縁膜を介してゲート電極が接するＮ−型の多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が高いほどより低抵抗の導通が得られる。

特開２００３−３１８３９８

上記構造のトランジスタにおいては、ゲート絶縁膜とヘテロ半導体領域と半導体基体とが互いに接する３重点がトランジスタの駆動点となる。この駆動点における半導体基体の導電型はＮ−型であり、実効的なＮ型の不純物濃度は、エピタキシャル層の濃度と同じである。また、電子の供給源であるソースのヘテロ半導体領域はＮ型である必要がある。

このような構成においては、良好な電流駆動力が得られる反面、ヘテロ半導体領域と半導体基体とのポテンシャルバリアが低くかつ薄いため、トランジスタのオフ時に漏れ電流が大きくなるといった不具合が懸念されていた。

そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、ヘテロ接合を有する半導体装置において、電流駆動力を損なうことなくオフ時の漏れ電流を低減した半導体装置及びその製造方法を提供することにある。

上記目的を達成するために、本発明の課題を解決する手段は、第一導電型の半導体基体と、前記半導体基体の表面にヘテロ接合するヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域とのヘテロ接合部に隣接してゲート絶縁膜を介して配設されたゲート電極と、前記半導体基体に接続するドレイン電極と、前記ヘテロ半導体領域に接続するソース電極とを備える半導体装置において、前記半導体基体の表面に形成された第二導電型の半導体領域を有し、前記第二導電型の半導体領域は、前記ヘテロ半導体領域及び前記ゲート絶縁膜の両方に接していることを特徴とする。

本発明によれば、電流駆動力をほとんど低下させることなく、トランジスタがオフ状態における漏れ電流を大幅に低減することができる。

本発明の実施例１に係る半導体装置の構成を示す断面図である。 本発明と従来のトランジスタのバンド特性を示す図である。 本発明と従来のトランジスタの他のバンド特性を示す図である。 本発明と従来のトランジスタの他のバンド特性を示す図である。 本発明と従来のトランジスタの電流特性を示す図である。 本発明の実施例２に係る半導体装置の構成を示す断面図である。 本発明の実施例３に係る半導体装置の構成を示す断面図である。 本発明の実施例４に係る半導体装置の構成を示す断面図である。 本発明の実施例５に係る半導体装置の構成を示す断面図である。 本発明の実施例５に係る半導体装置の製造方法を示す工程断面図である。 本発明の実施例５に係る半導体装置の製造方法を示す工程断面図である。

以下、図面を用いて本発明を実施するための最良の実施例を説明する。

図１は本発明の実施例１に係る半導体装置の電界効果トランジスタの構成を示す断面図であり、トランジスタの単位セルを２つ対向して並列配置した断面に相当する。実際にはこれらの単位セルが複数並列に接続されてトランジスタを形成するが、以下の説明ではこの断面構造で代表して説明する。

図１において、ＳｉＣからなるＮ型高濃度（Ｎ＋）の数１００μｍ程度の厚さの基板領域１の一主面上には、基板領域１よりも不純物濃度が低い、例えば不純物濃度が１×１０１６ｃｍ^−３程度、厚さが１０μｍ程度のＳｉＣからなるＮ型（Ｎ−）のドレイン領域２が形成されている。なお、図１では基板領域１とドレイン領域２の厚みの概念を省略している。このドレイン領域２は基板領域１上に成長させたエピタキシャル層により形成され、ドレイン領域２と基板領域１とで半導体基体を構成している。ＳｉＣはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈ−ＳｉＣとして説明する。

ドレイン領域２の一主面側には多結晶シリコンによるＮ＋型のヘテロ半導体領域３が形成されている。ＳｉＣと多結晶シリコンとはバンドギャップが異なり、電子親和力も異なる。これにより、両接合界面にはヘテロ接合が形成される。（多結晶シリコンをヘテロ半導体領域とする所以である。）
ドレイン領域２とヘテロ半導体領域３との接合部に隣接して、ドレイン領域２上にゲート絶縁膜４を介してゲート電極５が形成されている。ヘテロ半導体領域３はソース電極６に直接接続されている。基板領域１の裏面には、ドレイン電極７が電気的に低抵抗でオーミック接続されている。ゲート電極５は層間絶縁膜８によりソース電極６とは絶縁分離されている。

本実施例１における特徴的な構成として、ドレイン領域２とヘテロ半導体領域３とゲート絶縁膜４とが接する箇所がトランジスタの駆動点９を構成するが、この駆動点９に接して駆動点９の周囲を取り囲むようにドレイン領域２の表層中に半導体領域１０が形成されている。この半導体領域１０は、Ｐ−型のＳｉＣで構成され、トランジスタのオフ時に駆動点９ならびにその近傍を流れるリーク電流を抑制する半導体層として機能する。

次に、このような半導体領域１０を形成したことによる効果について、図２〜図５に示すデバイスシミュレーションの結果を参照して説明する。

まず、トランジスタがオン状態の場合について説明する。図２は図１に示す構成における、ゲート電極５／ゲート絶縁膜４／ドレイン領域２のバンド図である。図２において、Ｐ−型の半導体領域１０を採用していない従来の構造の特性を破線で示し、ドレイン領域２の表面に、例えば不純物濃度が３×１０１６ｃｍ^−３程度で、接合の深さが０．３μｍ程度のＰ−型の半導体領域１０を設けた本実施例１の場合の特性を実線で示している。図２から明らかなように、半導体領域１０を設けた場合には、設けない場合に比べてドレイン領域２の表面から半導体領域１０の接合の深さにかけて伝導体端のエネルギーが高くなっていることがわかる。

図３は図２のバンド図に対してゲート電極５に例えば４０Ｖ程度の駆動電圧を印加した場合のバンド図である。図３でも破線と実線との関係は図２と同様である。図３において、半導体領域１０は不純物濃度が低くかつ厚さも薄いので、ゲート電極５からの電界によって深さ方向に対しても完全に反転し、伝導体端のエネルギーが低下していることがわかる。また、トランジスタの駆動点９の付近では、ゲート電界によりヘテロ接合における十分低くなったポテンシャルバリアをトンネルした電子は、縦方向（深さ方向）に流れる。さらに、図３のバンド図からわかるように、半導体領域１０のポテンシャルバリアも非常に低くなっているため、半導体領域１０のＰ型層があるにもかかわらず、電流駆動力の劣化はほとんどないと考えられる。

次に、トランジスタがオフ状態の場合について説明する。図４は図１に示す構造におけるヘテロ半導体領域３／ドレイン領域２のバンド図である。図３においても図２と同様に、Ｐ−型の半導体領域１０を採用していない従来の構造の特性を破線で示し、ドレイン領域２の表面に、例えば不純物濃度が３×１０１６ｃｍ^−３程度で、接合の深さが０．３μｍ程度のＰ−型の半導体領域１０を設けた本実施例１の場合の特性を実線で示している。

図４に示すバンド特性において、破線で示す半導体領域１０が設けられていない場合には、ヘテロ接合部のポテンシャルバリアが低いため、ドレイン電極７に正の電圧を印加するとヘテロ半導体領域３からドレイン領域２側にトンネル電流が流れることが予想される。一方、実線で示す半導体領域１０が設けられた場合には、表面がＰ型であるために、ポテンシャルバリアが高くなっている。

このようなバンド特性に対して、図５はドレイン電極７に正の電圧を印加した場合の電流電圧特性を示す図である。図５においても、破線と実線との関係は図２〜図４と同様である。図５からわかるように、破線で示す特性ではドレイン電圧が低い場合でもトンネル電流が流れてしまうのに対して、実線で示す特性ではトンネル電流が大幅に抑制されている。

以上説明したように、適当な不純物濃度、接合深さのＰ型の半導体領域１０を駆動点９の周辺（電流経路）のドレイン領域２中に形成することによって、トランジスタのオン時の電流駆動能力をほとんど低下させることなく、トランジスタのオフ時のリーク電流を大幅に抑制することができる。

なお、上記シミュレーションでは１次元の結果について示したが、実際の駆動点９のような２次元的な構造であっても、同様の効果が得られるものと想定される。

上記実施例１では、駆動点９の下部のドレイン領域２表層中にＰ−型の半導体領域１０を設けた場合を説明したが、同様な箇所にドレイン領域２の不純物濃度よりも低い不純物濃度のＮ−−型のＳｉＣからなる半導体領域を形成した場合においても、上述した実施例１と同様にトランジスタのオン時の電流駆動力をほとんど劣化させることなくオフ時の漏れ電流を抑制することができる。その理由を以下に説明する。

まず、トランジスタがオン状態の場合について説明する。Ｎ−−型の半導体領域は、
Ｐ−型の半導体領域１０に比べて伝導体端のエネルギーが低くなる。このため、図２に示すように、Ｐ−型の半導体領域１０を設けた場合であってもゲート電界により十分にポテンシャルバリアが低下しているため、Ｎ−−型の半導体領域ではさらにオン時のポテンシャルバリアは低下するのは明らかである。これにより、電流駆動力を損なうことはなくなる。

次に、トランジスタがオフ状態の場合について説明する。Ｎ−−型の半導体領域は、
Ｎ−型のドレイン領域２に比べて不純物濃度が低いため、空乏層が伸びやすくなる。したがって、ドレイン領域２とヘテロ半導体領域３とのヘテロ接合界面でのポテンシャルバリアは厚くなるので、Ｎ−−型の半導体領域を設けない場合に比べてトンネル電流すなわちリーク電流を低減することができる。

図６は本発明の実施例２に係る半導体装置の電界効果トランジスタの構成を示す断面図である。この実施例２の特徴とするところは、先の実施例１に比べてドレイン領域２とヘテロ半導体領域３ならびにゲート絶縁膜４との間に、先の実施例１で説明した半導体領域１０と同機能を有するＰ−型の半導体領域１１の層を形成したことにあり、他は先の実施例１と同様である。

このような構成を採用することによって、トランジスタの駆動点９だけでなく、ドレイン領域２とヘテロ半導体領域３との接合界面全域のトンネルリーク電流を抑制することができる。また、ドレイン領域２とゲート絶縁膜４との接合界面にも半導体領域１１を配置することで、ゲート絶縁膜４にかかるドレイン電界を緩和し、ゲート絶縁膜４の破壊を抑制することができる。

さらに、半導体領域１１を形成する際に、全面に不純物のイオン注入を行うことで、先の実施例１に比べてフォトリソグラフィーによるパターニングの工程を省略することができる。また、半導体領域１１はドレイン領域２上の全面に形成すればよいので、イオン注入だけでなくエピタキシャル成長法も使用することができ、結晶欠陥の少ない良質なＳｉＣ層を得ることができる。

なお、半導体領域１１に代えて、ドレイン領域２よりも不純物濃度が低いＮ−−型のＳｉＣからなる半導体領域を同位置に形成してもよく、この場合でも先の実施例１で説明した理由によりトランジスタのオン時の電流駆動力をほとんど劣化させることなくくオフ時の漏れ電流を抑制することができる。

図７は本発明の実施例３に係る半導体装置の電界効果トランジスタの構成を示す断面図である。この実施例３の特徴とするところは、先の実施例２に比べてゲート電極５の下部の一部の半導体領域１１を削除してゲート電極５の下部に離間部分を設け、トランジスタの駆動点９の周辺ならびにヘテロ半導体領域３の下部のドレイン領域２中に所定の距離だけ離間したＰ−型の半導体領域１２を形成したことにあり、他は先の実施例２と同様である。

このような構成を採用することによって、トランジスタのオン時にゲート電界により半導体領域１２の表面のみが反転した場合であっても、図７の矢印で示す経路に沿って電子を流すことができる。したがって、半導体領域１２が深さ方向に完全に反転して電子を流す場合に比べて、トランジスタの電流駆動力を低下させることなく半導体領域１２の不純物濃度を増加させ、かつ接合深さを深くすることが可能となり、オフ時の漏れ電流をさらに低減することができる。

図８は本発明の実施例４に係る半導体装置の電界効果トランジスタの構成を示す断面図である。この実施例４の特徴とするところは、先の実施例１に比べてドレイン領域２の表層中にヘテロ半導体領域３と接してＰ型のＳｉＣからなる電界緩和層１３を設けたことにあり、他は先の実施例１と同様である。

このような構成を採用することによって、ドレイン領域２とヘテロ半導体領域３との接合界面に形成された電界緩和層１３からのビルトインポテンシャルが、トランジスタの駆動点９にかかるドレイン電界を遮蔽し、高耐圧、低リーク電流を実現することができる。

なお、半導体領域１０に代えて先の実施例１で説明したＮ−−型の半導体領域を設けた場合であってもこの実施例４を適用することは可能であり、その場合であっても上述したと同様の効果を得ることができる。

図９は本発明の実施例５に係る半導体装置の電界効果トランジスタの構成を示す断面図である。この実施例５の特徴とするところは、先の実施例４に比べてドレイン領域２の表層中にゲート絶縁膜４と接して電界緩和層１３と同様の電界緩和層１４をさらに加えて設けたことにあり、他は先の実施例４と同様である。

このような構成を採用することによっても先の実施例４と同様の効果を得ることができる。

なお、半導体領域１０に代えて先の実施例１で説明したＮ−−型の半導体領域を設けた場合であってもこの実施例５を適用することは可能であり、その場合であっても上述したと同様の効果を得ることができる。

次に、図１０−Ａ〜同図−Ｂに示す製造工程断面図を参照して、図９に示す装置の製造方法を説明する。

先ず、Ｎ＋型のＳｉＣの基板領域１上にＮ−型のＳｉＣからなるドレイン領域２をエピタキシャル成長等により形成する（図１０−Ａ（ａ））。

その後、ドレイン領域２にアルミニウムやボロン等のＰ型の不純物をイオン注入して
Ｐ−型の半導体領域１０を形成する。このときに、例えば基体の温度を例えば６００℃程度に昇温した状態で不純物を注入することで結晶欠陥が生じることを抑制することができる。あるいは、ドレイン領域２上に、Ｐ−型のＳｉＣからなる半導体領域１０をエピタキシャル成長により形成してもよい。この場合には、イオン注入により結晶に欠陥が入るのを抑制することができる。なお、この工程ではドレイン領域２の全表面に半導体領域１０を形成したが、トランジスタの駆動点９の下部を含む所定領域のみに形成しても構わない。続いて、Ｐ型の不純物を活性化するために例えばアルゴン雰囲気中で例えば１７００℃程度の温度で、１０分間程度の熱処理を行う。なお、電界緩和層１３，１４を形成する際に活性化熱処理を行う場合には、ここでの熱処理は省略することができる（図１０−Ａ（ｂ））。

次に、半導体基体上にフォトリソグラフィーによりレジストパターンを形成し、このレジストパターンをマスクにしてトランジスタの駆動点９の周辺を除く所定領域にのみアルミニウムやボロン等のＰ型の不純物をイオン注入して電界緩和層１３，１４を形成する。このときに、基板温度を例えば６００℃程度に昇温した状態でイオン注入することで結晶欠陥が入るのを抑制することができる。なお、高温でイオン注入する場合には、イオン注入時のマスクとしてレジストより耐熱性の高い例えばシリコン酸化膜やシリコン窒化膜などのハードマスクを用いるようにすればよい。イオン注入後レジスタパターンを除去した後、不純物を活性化するために例えばアルゴン雰囲気中で１７００℃程度の温度で、１０分間程度の熱処理を行う。なお、電界緩和層として高抵抗層を用いることができるが、この場合には例えばボロンを室温でイオン注入した後、活性化の熱処理を行わないことで形成することが可能である（図１０−Ａ（ｃ））。

続いて、例えばＣＶＤ法などにより全面にヘテロ半導体領域３を構成する多結晶シリコン層１５を堆積形成する。多結晶シリコン層１５の堆積温度は例えば６２０℃程度、膜厚は例えば５０００Å程度である（図１０−Ａ（ｄ））。

その後、多結晶シリコン層１５にＮ型の不純物をドーピングし、Ｎ＋型の多結晶シリコン層１５を形成する。不純物のドーピング方法としては、例えばイオン注入を用いることが可能であり、不純物としてはヒ素、リン等を用いることができる。なお、ドーピングの方法は、イオン注入以外にも拡散法などを用いてもよい。これらの不純物を導入後、例えば窒素雰囲気中で９５０℃程度の温度で、２０分間程度の熱処理を行うことで不純物を活性化する（図１０−Ｂ（ｅ））。

次いで、多結晶シリコン層１５上にフォトリソグラフィーによりレジストパターン１６を形成し、このレジスタパターン１６をマスクにしてドライエッチングにより多結晶シリコン層１５を選択的に除去してパターニングし、ヘテロ半導体領域３を形成する（図１０−Ｂ（ｆ））。

引き続いて、レジストパターン１６を除去した後、全面にＣＶＤ法によりゲート絶縁膜４となる酸化膜を例えば１０００Å程度の厚さに堆積形成する。続いて、ゲート絶縁膜４となる酸化膜の上に例えば５０００Å程度の厚さに多結晶シリコンを堆積形成し、Ｎ型の不純物をドーピングする。不純物のドーピング方法としては、例えばイオン注入を用いることができる。不純物としてはヒ素、リン等を用いることができる。なお、ドーピング法は、イオン注入以外にも拡散法などを用いてもよい。これらの不純物を注入後、例えば窒素雰囲気中で９５０℃程度の温度で、２０分間程度の熱処理を行うことで不純物を活性化し、Ｎ＋型の多結晶シリコン層を形成する。このようにして形成した多結晶シリコン層上にフォトリソグラフィーによりレジストパターンを形成し、このレジストパターンをマスクにしてドライエッチングにより多結晶シリコンを選択的に除去してパターニングし、ゲート電極５を形成する（図１０−Ｂ（ｇ））。

最後に、全面に例えばＣＶＤ法により層間絶縁膜８を堆積形成し、この層間絶縁膜８を選択的に除去してコンタクトホールを開口した後、このコンタクトホールを介してヘテロ半導体領域３に接するようにソース電極６を形成し、続いて基板領域１の他方の主面側にドレイン電極７を形成し、図９に示す実施例５に係る半導体装置が完成する。

このように、従来からの製造手法を組み合わせて実施することで容易に製造することが可能となる。

なお、上記各実施例において、半導体基体は、炭化珪素の他に、窒化ガリウム、ダイヤモンドのいずれか１つで構成することも可能であり、ヘテロ半導体領域３は、シリコンの他に、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素のいずれか１つで構成することも可能である。

１…基板領域
２…ドレイン領域
３…ヘテロ半導体領域
４…ゲート絶縁膜
５…ゲート電極
６…ソース電極
７…ドレイン電極
８…層間絶縁膜
９…駆動点
１０，１１，１２…半導体領域
１３，１４…電界緩和層
１５…多結晶シリコン層
１６…レジストパターン

Claims (16)

1. 第一導電型の半導体基体と、
   前記半導体基体の表面にヘテロ接合するヘテロ半導体領域と、
   前記半導体基体と前記ヘテロ半導体領域とのヘテロ接合部に隣接してゲート絶縁膜を介して配設されたゲート電極と、
   前記半導体基体に接続するドレイン電極と、
   前記ヘテロ半導体領域に接続するソース電極とを備える半導体装置において、
   前記半導体基体の表面に形成された第二導電型の半導体領域を有し、
   前記第二導電型の半導体領域は、前記ヘテロ半導体領域及び前記ゲート絶縁膜の両方に接している
   ことを特徴とする半導体装置。
2. 前記ヘテロ半導体領域の直下の前記半導体基体表面の一部に形成された第一の電界緩和領域を有し、
   前記第一の電界緩和領域は、前記駆動点を除いて前記ヘテロ半導体領域の一部に接している
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第一の電界緩和領域は第二導電型である
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記第一の電界緩和領域は高抵抗層である
   ことを特徴とする請求項２に記載の半導体装置。
5. 前記第二導電型の半導体領域と前記第一の電界緩和領域とは少なくとも一部が接している
   ことを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
6. 前記ゲート絶縁膜と前記半導体基体の表面とが接する前記半導体基体表面の一部に形成され、前記ゲート絶縁膜に接している第二の電界緩和領域を有している
   ことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記第二の電界緩和領域は第二導電型である
   ことを特徴とする請求項６に記載の半導体装置。
8. 前記第二の電界緩和領域は高抵抗層である
   ことを特徴とする請求項６に記載の半導体装置。
9. 前記第二導電型の半導体領域と前記第二の電界緩和領域とは少なくとも一部が接している
   ことを特徴とする請求項６〜８のいずれか１項に記載の半導体装置。
10. 前記第二導電型の半導体領域は、前記ゲート電極からの電界により少なくとも表面が反転し、
    かつ前記ゲート絶縁膜と前記半導体基体との接合面の一部を除く領域に、前記第二導電型の半導体領域が選択的に形成されている
    ことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
11. 前記第二導電型の半導体領域は、前記ゲート電極からの電界により深さ方向に完全に反転する
    ことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
12. 前記半導体基体は、炭化珪素、窒化ガリウム、ダイヤモンドのいずれか１つからなる
    ことを特徴とする請求項１〜１１のいずれ１項に記載の半導体装置。
13. 前記ヘテロ半導体領域は、シリコン、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素のいずれか１つからなる
    ことを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
14. 第一導電型の半導体基体の表面上に、第二導電型の半導体領域を選択的に形成する第１の工程と、
    前記第二導電型の半導体領域を含む前記半導体基体の表面上に前記半導体基体とヘテロ接合を構成するヘテロ半導体領域を選択的に形成する第２の工程と、
    前記前記半導体基体、前記第二導電型の半導体領域ならびに前記ヘテロ半導体領域に接してゲート絶縁膜を形成する第３の工程と、
    前記ゲート絶縁膜を介してゲート電極を形成する第４の工程と、
    前記ヘテロ半導体領域に接続されたソース電極を形成する第５の工程と、
    前記半導体基体に接続されたドレイン電極を形成する第６の工程と
    を有することを特徴とする半導体装置の製造方法。
15. 前記第二導電型の半導体領域は、第二導電型の不純物イオンを前記半導体基体に注入して形成する
    ことを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記第二導電型の半導体領域は、エピタキシャル成長により形成する
    ことを特徴とする請求項１４に記載の半導体装置の製造方法。