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WO2006123458A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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WO2006123458A1
WO2006123458A1 PCT/JP2006/302516 JP2006302516W WO2006123458A1 WO 2006123458 A1 WO2006123458 A1 WO 2006123458A1 JP 2006302516 W JP2006302516 W JP 2006302516W WO 2006123458 A1 WO2006123458 A1 WO 2006123458A1
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region
type
layer
base region
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Kenichi Ootsuka
Tetsuya Takami
Tadaharu Minato
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
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    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Definitions

  • the present invention relates to a field effect transistor (hereinafter referred to as MOSFET) having a metal-oxide-silicon film gate, and more specifically, for high power use with improved on-resistance and breakdown voltage.
  • MOSFET field effect transistor
  • the present invention relates to a MOSFET and its manufacturing method.
  • SiC silicon carbide
  • Si has a dielectric breakdown electric field strength approximately 10 times that of silicon (hereinafter referred to as Si), so it has low on-state. Resistive is possible, and it has a wide bandwidth of 3 eV or more, so it can operate at high temperatures.
  • metal-acid-semiconductor MOSFETs using SiC are promising as next-generation high-voltage, low-loss switching devices.
  • MOS structure is a well-known structure in Si.
  • SiC when a thermal oxide film is used as an oxide, the level density of the oxide semiconductor interface is large! There was a problem of a decrease. Therefore, in Patent Document 1, a drift layer is formed on a SiC substrate, a p-type base region and an n-type source region are formed by photolithography and ion implantation technology, and then an n-type layer is formed as a channel layer. Thereafter, a gate structure composed of a gate insulating film such as a thermal oxide film and a gate electrode is formed to manufacture a MOSFET. This makes it possible to reduce the influence of the oxide-semiconductor interface level on the channel layer carriers.
  • the ion implantation mask has a two-layer structure, and by using the implantation spread at the time of ion implantation, instead of using two independent implantation masks, one implantation mask is used. The process can be controlled even if the channel length is as small as 1 ⁇ m or less.
  • Patent Document 1 Japanese Patent Laid-Open No. 10-308510 (pages 5-6, FIG. 1)
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-150866 (pages 3 to 4, FIG. 1)
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2004-363515 (4 pages, Fig. 1)
  • the p-type impurity concentration force source region under the p-type impurity concentration force source region in the p-type base region immediately below the channel layer In many cases, the value is smaller than the p-type impurity concentration. In such a case, when a high voltage is applied between the source and drain, the p-type region immediately below the channel layer is depleted, which may reduce the breakdown voltage. In particular, as in Patent Document 1, when the channel layer is an n-type layer, the p-type region immediately below the channel layer is depleted with the upper channel layer, which further deteriorates the characteristics. There was a problem.
  • a semiconductor device includes a first conductivity type semiconductor substrate, a first conductivity type drift layer formed on a main surface of the semiconductor substrate, and a predetermined portion of a surface layer portion of the drift layer.
  • a second conductivity type base region having a predetermined depth, a first conductivity type source region formed at a predetermined location on a surface layer portion of the base region and shallower than the depth of the base region;
  • a channel layer of a second conductivity type formed on the surface of the source region and the drift layer and connecting the source region and the drift layer; an insulating film formed on the surface of the channel layer;
  • a gate electrode formed on the surface of the film, a source electrode formed on the surface of the base region and the source region, and a drain electrode formed on the lower surface of the semiconductor substrate.
  • the channel layer and the base region immediately below the channel layer are configured with the same conductivity type, so that a depletion layer generated in the base region immediately below the channel layer is reduced and high. A breakdown voltage can be obtained.
  • the elements can be formed in a self-aligned manner, the elements can be reduced in size, thereby increasing the number of elements that fall within a certain area and reducing on-resistance.
  • FIG. 1 is a sectional view of a MOSFET according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a part of the MOSFET manufacturing method according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing a part of the MOSFET manufacturing method according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing a part of the MOSFET manufacturing method according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing a part of the MOSFET manufacturing method according to the first embodiment of the present invention.
  • FIG. 6 is a diagram showing a part of the MOSFET manufacturing method according to the first embodiment of the present invention.
  • FIG. 7 is a diagram showing a part of the MOSFET manufacturing method according to the first embodiment of the present invention.
  • FIG. 8 is a diagram showing a part of the MOSFET manufacturing method according to the first embodiment of the present invention.
  • FIG. 9 is a sectional view of a MOSFET according to the first embodiment of the present invention.
  • FIG. 10 is a diagram showing a part of the MOSFET manufacturing method according to the second embodiment of the present invention.
  • FIG. 11 is a diagram showing a part of the MOSFET manufacturing method according to the second embodiment of the present invention.
  • FIG. 12 shows a part of the method for manufacturing the MOSFET according to the second embodiment of the present invention.
  • FIG. 13 shows a part of the method for manufacturing the MOSFET according to the second embodiment of the present invention.
  • FIG. 14 shows a part of the method for manufacturing the MOSFET according to the second embodiment of the present invention.
  • FIG. 15 is a diagram showing a part of the MOSFET manufacturing method according to the second embodiment of the present invention.
  • FIG. 16 shows a part of the method for manufacturing the MOSFET according to the second embodiment of the present invention. Explanation of symbols
  • FIG. 1 is a cross-sectional view of the MOSFET in the first embodiment.
  • the actual MOSFET configuration is a configuration in which a plurality of structures folded symmetrically about the right side of the cross-sectional structure in Fig. 1 are arranged horizontally and the same type of electrodes are connected in parallel.
  • n-type SiC substrate 1 which is the first conductivity type semiconductor substrate, is a first conductivity type drift layer for maintaining the withstand voltage when voltage is applied between the source and drain of the MOSFET.
  • the n-type SiC drift layer 2 has been epitaxially grown.
  • a p-type SiC base region 3 that is a second conductivity type base region having a predetermined depth is formed at a predetermined portion of the surface layer portion of the n-type SiC drift layer 2.
  • n-type SiC source region 4 which is a source region of the first conductivity type shallower than the depth of the p-type SiC base region 3, is formed at a predetermined position on the surface layer portion of the p-type SiC base region 3. Has been.
  • Part of the surface of the n-type SiC source region 4 is a p-type SiC that is a channel layer of the second conductivity type that connects the n-type SiC source region 4 and the n-type SiC drift layer 2.
  • the channel layer 5 is formed by epitaxial growth.
  • a silicon oxide film or a silicon oxynitride film is formed by thermal oxidation, nitridation, formation of an insulating film deposit, or a combination thereof, and the insulating film 6 is formed. Yes.
  • a gate electrode 7 is formed on the insulating film 6, a source electrode 8 is formed on the other surface of the n-type SiC source region 4, and a back surface of the n-type SiC substrate 1 is
  • the MOSFET 10 is formed by forming the drain electrode 9.
  • the p-type SiC base region 3 is located under the source electrode 8 and has a high concentration at least on the surface.
  • P-type SiC region 3b which is directly under the n-type SiC source region 4, and a p-type SiC region 3b in which the impurity concentration is lower than that of the p-type SiC region 3a. It consists of p-type SiC region 3c, which has a lower impurity concentration than p-type SiC region 3b.
  • MOSFET 10 of the first embodiment when a positive voltage is applied to the gate electrode 7, the surface of the p-type SiC channel layer 5 is inverted to form a channel, where a current path is created.
  • the n-type SiC source region 4 and the n-type SiC drift layer 2 become conductive, and the source electrode 8 and the drain electrode 9 Current flows between the two. Therefore, the switching operation of the MOSFET 10 can be performed by turning on and off the voltage of the gate electrode 7.
  • MOSFET 10 of the first embodiment a method for manufacturing MOSFET 10 of the first embodiment will be described with reference to FIGS.
  • n-type SiC substrate 1 by CVD growth, etc., for example, n-type by epitaxial growth with a doping concentration of 1 ⁇ 10 15 to 2xl0 16 Zcm 3 and a layer thickness of 4 to 15 ⁇ m.
  • the SiC drift layer 2 is formed (Fig. 2).
  • a doping concentration of 5xl0 17 to 2xl0 18 Zcm 3 0.7 to: p of the p-type SiC base region 3 with a layer thickness of about L m Form SiC regions 3b and 3c (Fig. 3).
  • an n-type SiC source region 4 is formed so as to have a doping concentration of lxl0 19 to 3xl0 19 Zcm 3 and a layer thickness of about 0.2 to 0.4 m. (Fig. 4).
  • a p-type SiC base region 3 is formed so as to have a doping concentration of 5xl0 18 to lxl0 2 ° Zcm 3 and a layer thickness of about 0.7 to 1 / ⁇ ⁇ .
  • a P-type SiC region 3a that contacts the source electrode 8 is formed (Fig. 5).
  • These p-type SiC base regions 3a, 3b, 3c, and n-type SiC source region 4 are formed by ion implantation and activation heat treatment.
  • the p-type SiC regions 3b and 3c and the n-type SiC source region 4 may be formed using different implantation masks. However, a two-layer implantation mask or oblique ion implantation may be used. Can be formed in a self-aligned manner using a single mask or a configuration in which processing is integrated into a single mask. In particular, when the channel length A shown in FIG. 1 is about 1 m or less, it is more desirable to form these regions in a self-aligned manner because they can be formed with high accuracy. In this case, p-type SiC region 3c of p-type SiC base region 3 is p-type The SiC region 3b is formed to have a lower concentration, a lower concentration, or a lower layer thickness than the doping concentration.
  • a p-type channel layer 5 is formed by epitaxial growth on this structure with a doping concentration of lxl0 15 to 5xl0 16 Zcm 3 and a layer thickness of about 0.1 to 1 ⁇ m. This surface is flattened to a roughness of less than 2 nm by being formed by epitaxial growth (Fig. 6).
  • a gate insulating film 6 is formed on the p-type channel layer 5 by thermal oxidation, nitridation, deposition of an insulating film, or a combination thereof, such as a silicon oxide film or a silicon oxide nitride film.
  • a gate electrode 7 is formed thereon (FIG. 7).
  • the source electrode 8 is formed on the other surface of the n-type SiC source region 4 and the drain electrode 9 is formed on the back surface of the n-type SiC substrate 1, thereby completing the MOSFET 10 (FIG. 8).
  • the p-type SiC base region 3 is not formed, and the n-type depletion region 11, which is a region, may be left as it is. Force The n-type depletion region 11 with an increased n-type doping concentration can be obtained by performing ion implantation separately.
  • the distance between the end C of the insulating film 6 and the pn junction end B composed of the p-type SiC region 3c and the n-type SiC drift layer 2 is increased to From the viewpoint of lowering the electric field value at the edge C, it is possible to consider a configuration in which the depth of the p-type SiC base region 3 is increased by the thickness of the channel layer 5 of the first embodiment. Resistance component force in the depletion region 3 ⁇ 4-type SiC base region 3 increases in depth to increase device resistance, that is, steady loss. In addition, when the thickness of the p-type SiC base region 3 is deeper than 1 ⁇ m, a MeV-class acceleration voltage is required for ion implantation. This is preferable because the additional process for making it a self-aligned process becomes complicated!
  • the concentration of the p-type region 3c immediately below the channel layer 5 is about 5 to 20% of the concentration of the p-type SiC region 3b, which is about lxl0 17 Zcm 3 or more. Then, even if a voltage is applied close to the ideal breakdown voltage (about 500-20 OOV) determined by the thickness and doping of the n-type SiC drift layer 2, a breakdown voltage close to the ideal breakdown voltage can be obtained without depletion. Can do.
  • the channel layer 5 is different from that in the first embodiment.
  • the concentration of the p-type SiC region 3c directly below the channel layer is about 15 to 50% of the concentration of the p-type SiC region 3b below the n-type SiC source region 4 3xl0 17 Zcm 3 Therefore, it is necessary to strictly control the mask shape and ion implantation angle range in the formation of the self-aligned p-type SiC base region 3 and n-type SiC source region 4. The cost will be high.
  • the p-type channel layer 5 is epitaxially grown to flatten the semiconductor surface before forming the gate structure, so that the vicinity of the SiC surface is obtained.
  • a MOS structure capable of forming a good inversion channel without lowering the electron mobility of the channel layer due to scattering caused by roughness of the channel can be obtained, and sufficiently low resistance channel characteristics can be obtained. Since the force is also an inversion channel, it is easy to obtain a zonal-off operation with no current flowing between the source and drain when the gate voltage is open.
  • the electric field distribution in the element is the end B of the pn junction consisting of the p-type SiC base region 3 and the n-type SiC drift layer 2 and A high electric field is formed between the end C of the insulating film 6 and the insulating film 6.
  • the electric field value at the edge C of the insulating film 6 is that when the channel layer 6 is n-type, compared to the normal inverted MOS configuration without the channel layer, the pn junction edge B to the edge of the insulating film 6 Since the distance of C increases, it is reduced to about 70%.
  • the channel layer 5 and the p-type SiC base region immediately below it are configured to have the same conductivity type as in the first embodiment, the electric field value at the end C of the insulating film 6 is further reduced, and the channel layer Therefore, the reliability of the insulating film 6 can be further improved.
  • the device size is miniaturized to increase the number of MOSFETs per unit area, but the n-type depletion region 11 The device resistance can be reduced, and the overall device resistance can be reduced.
  • the process up to forming the n-type SiC drift layer 2 on the main surface of the n-type SiC substrate 1 by epitaxial growth is the same as in the first embodiment.
  • the p-type SiC layer 20 is grown over the entire surface of the n-type SiC drift layer 2 at a doping concentration of about lxl0 17 Zcm 3 (FIG. 10).
  • a p-type SiC base region has a doping concentration of 5xl0 17 to 2xl0 18 Zcm 3 and a layer thickness of about 0.7 to 1 ⁇ m at a predetermined portion of the surface layer portion of the p-type SiC layer 20.
  • the p-type SiC region 21 b of 21 is formed.
  • the p-type SiC region 21 c in the p-type base region 21 is still doped in the original p-type SiC layer 20 and thus has a lower concentration than the p-type SiC region 21b (FIG. 11).
  • n-type SiC source region 23 is formed to a layer thickness of about 0 (Fig. 12).
  • an n-type SiC depletion region 22 is formed so as to reach the drift layer 2 at a predetermined position on the surface layer portion of the p-type SiC layer 20 (FIG. 13).
  • ion implantation and activation heat treatment are performed in a region adjacent to the n-type source region 23 to a doping concentration of 5xl0 18 to lxl02 2 Zcm 3 and a layer thickness of about 0.7 to 1 m, and p A P-type SiC region 21a in contact with the source electrode 8 is formed in the mold base region 21 (Fig. 14).
  • the base regions 21a and 21b, the source region 23, and the n-type SiC depletion region 22 are formed by ion implantation and activation heat treatment.
  • the p-type channel layer 5 is formed by epitaxial growth on this structure with a doping concentration of lxl0 15 to 5xl0 16 Zcm 3 and a layer thickness of about 0.1 to 1 ⁇ m. This surface is flattened to a roughness of less than 2 nm ( Figure 15).
  • an insulating film 6 is formed on the p-type channel layer 5 by thermal oxidation, nitridation, formation of an insulating film deposit, or a combination thereof, such as a silicon oxide film or a silicon oxynitride film.
  • a gate electrode 7 is formed thereon.
  • the source electrode 8 is formed on the other surface of the n-type SiC source region 23, and the drain electrode 9 is formed on the back surface of the n-type SiC substrate 1, thereby completing the MOSFET 24 (FIG. 16).
  • the process of (1) is self-aligned.
  • the process of ion implantation is required for each of the contact region and (3) n-type SiC depletion region. If this was not the case, the mask formation step (1) had to be performed twice, and the number of photolithography processes for forming the implantation mask was 3 to 4 times.
  • MOSFET 24 of Embodiment 2 it is not necessary to separate the p-type SiC base region and the n-type SiC source region in step (1).
  • the number of times of forming photolithography is always 3, and the effect of not requiring a self-aligned process can be obtained.
  • the MOSFET 24 manufactured by the manufacturing method described in the second embodiment can obtain the same characteristics as the MOSFET 10 described in the first embodiment.
  • the MOSFET described in the first and second embodiments may have a configuration in which p-type SiC and n-type SiC are interchanged.
  • the MOSFET described in Embodiments 1 and 2 has the same effect even when a GaN, ZnO, diamond, or the like, which is a wide band gap semiconductor material having a force band gap of about 2 eV or more, composed of a SiC semiconductor, is used. The performance of semiconductor devices can be improved.

Landscapes

  • Electrodes Of Semiconductors (AREA)
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  • Recrystallisation Techniques (AREA)

Abstract

課題　　　ＳｉＣを用いたＭＯＳＦＥＴにおいて、ｐ型ベース領域とｎ型ソース領域とを自己整合的に形成する場合には、チャネルをｎ型で構成した場合、ｐ型ベース領域のうちのチャネル部直下の領域のｐ型不純物濃度がソース領域下のｐ型不純物濃度に比べてと小さい値になる。その為、ソース－ドレイン間に高電圧が印加されると、ｎ型チャネル部直下のｐ型領域が空乏化し、降伏電圧が低下するという課題があった。 解決手段　ｐ型のチャネルをエピタキシャル成長により形成する為、自己整合的に素子を形成した場合においても、チャネル部直下のｐ型領域に発生する空乏層が少なくなり、高い降伏電圧を得ることができる。また、自己整合的に素子を形成することが可能となることにより素子を小型化出来、それにより一定面積に入る素子数が増えオン抵抗を減少させることが出来る。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、金属-酸ィ匕膜—シリコン構造のゲートを有する電界効果トランジスタ (以 降 MOSFETと称す）に関し、より詳しくは、オン抵抗及び降伏電圧の改善を図った 大電力用の MOSFETとその製造方法に関するものである。
背景技術
[0002] 近年、自動車の制御装置の電子化、ディジタル家電の普及、白物家電の省エネル ギー対策に伴うインバータ化等により、 IGBT (Insulated gate bipolar transisto r)、パワー MOSFET等の電力半導体の市場規模は拡大している。この電力半導体 の特性改善は省エネルギーの観点力 研究されており、中でも炭化珪素（以降 SiCと 称す）は、シリコン (以降 Siと称す)と比較し約 10倍の絶縁破壊電界強度を持っため 低オン抵抗ィヒが可能であり、また 3eV以上の広いバンド幅を持っため高温動作が可 能である。それにより、 SiCを用いた金属—酸ィ匕物—半導体構造の MOSFETは、次 世代の高耐圧低損失スイッチング素子として有望視されている。
[0003] 前記の MOS構造は Siではよく知られた構成である力 SiCでは酸化物として熱酸化 膜を用いた場合の酸ィ匕物 半導体界面の準位密度が大き!、為、チャネル移動度が 低下するという問題があった。そこで、特許文献 1には、 SiC基板上にドリフト層を形 成し、写真製版技術とイオン注入技術により、 p型ベース領域と n型ソース領域を形成 したのち、チャネル層として n型層を形成してから、熱酸ィ匕膜等のゲート絶縁膜ゃゲ ート電極からなるゲート構造を形成し、 MOSFETを製造する構成が示されて 、る。 それにより、チャネル層のキャリアへの酸ィ匕物一半導体界面の準位の影響を低減す ることを可能としている。
[0004] また、電力半導体としては、システムの安全動作の為にゲート電圧がゼロのときにソ ースードレイン間に電流が流れないノーマリオフ動作が要求される。しかし、上記のよ うにチャネル層として n型層を用いた場合にはノーマリオフとなるような条件を制御性 良く得ることが困難な場合がある。そのため、特許文献 2には、通常の p型層を反転さ せて動作させる構成 (反転 MOS)について、チャネル層となる p型領域の濃度を 1x1 016/cm3以下にすることで酸ィ匕物一半導体界面の準位の影響を低減することができ るとされている。
[0005] 一方、電力素子の性能指標であるオン抵抗の低減、降伏電圧の向上を実現する為 には、素子寸法を縮小し、単位面積あたりの素子数を増やすことが有効である。その 為、 MOSFETの p型ベース領域と n型ソース領域の寸法により決まるチャネル長を 制御性良く実現出来る自己整合的な製造手法が考えられている。例えば特許文献 3 に示されているように、イオン注入マスクを 2層構造として、イオン注入の際の注入拡 がりを利用することで、 2つの独立な注入マスクを用いるのではなく 1つの注入マスク とした工程とし、チャネル長が 1 μ m程度以下まで微細な寸法となっても寸法制御を 可能としている。
[0006] 特許文献 1 :特開平 10— 308510号公報（5〜6頁、図 1)
特許文献 2 :特開 2000— 150866号公報（3〜4頁、図 1)
特許文献 3 :特開 2004— 363515号公報 (4頁、図 1)
発明の開示
発明が解決しょうとする課題
[0007] しかし、 p型ベース領域と n型ソース領域とを自己整合的に形成する場合には、 p型べ ース領域のうち、チャネル層直下の領域の p型不純物濃度力 ソース領域下の p型不 純物濃度に比べると小さい値になる場合が多い。このような場合には、ソース一ドレイ ン間に高電圧が印加されると、チャネル層直下の p型領域が空乏化してしまうために 降伏電圧が低下する可能性がある。特に特許文献 1のように、チャネル層を n型層と した場合には、チャネル層直下の p型領域が上側のチャネル層との間で空乏化する ために、さらに特性が悪ィ匕するという課題があった。
課題を解決するための手段
[0008] 本発明に係る半導体装置は、第 1導電型の半導体基板と、前記半導体基板の主表 面上に形成された第 1導電型のドリフト層と、前記ドリフト層の表層部の所定箇所に形 成され、所定深さを有する第 2導電型のベース領域と、前記ベース領域の表層部の 所定箇所に形成され、前記ベース領域の深さよりも浅い第 1導電型のソース領域と、 前記ソース領域と前記ドリフト層の表面上に形成され、前記ソース領域と前記ドリフト 層とを接続する第 2導電型のチャネル層と、前記チャネル層の表面上に形成された 絶縁膜と、前記絶縁膜の表面上に形成されたゲート電極と、前記ベース領域と前記 ソース領域の表面上に形成されたソース電極と、前記半導体基板の下面に形成され たドレイン電極とより構成されたものである。
発明の効果
[0009] 自己整合的に素子を形成した場合においても、チャネル層と、その直下のベース 領域とを同一導電型で構成する為、チャネル層直下のベース領域に発生する空乏 層が少なくなり、高い降伏電圧を得ることができる。また、自己整合的に素子を形成 することが可能となることにより、素子を小型化出来、それにより一定面積に入る素子 数が増え、オン抵抗を減少することが出来る。
図面の簡単な説明
[0010] [図 1]本発明の実施の形態 1による MOSFETの断面図である。
[図 2]本発明の実施の形態 1による MOSFETの製造方法の一部を示す図である。
[図 3]本発明の実施の形態 1による MOSFETの製造方法の一部を示す図である。
[図 4]本発明の実施の形態 1による MOSFETの製造方法の一部を示す図である。
[図 5]本発明の実施の形態 1による MOSFETの製造方法の一部を示す図である。
[図 6]本発明の実施の形態 1による MOSFETの製造方法の一部を示す図である。
[図 7]本発明の実施の形態 1による MOSFETの製造方法の一部を示す図である。
[図 8]本発明の実施の形態 1による MOSFETの製造方法の一部を示す図である。
[図 9]本発明の実施の形態 1による MOSFETの断面図である。
[図 10]本発明の実施の形態 2による MOSFETの製造方法の一部を示す図である。
[図 11]本発明の実施の形態 2による MOSFETの製造方法の一部を示す図である。
[図 12]本発明の実施の形態 2による MOSFETの製造方法の一部を示す図である。
[図 13]本発明の実施の形態 2による MOSFETの製造方法の一部を示す図である。
[図 14]本発明の実施の形態 2による MOSFETの製造方法の一部を示す図である。
[図 15]本発明の実施の形態 2による MOSFETの製造方法の一部を示す図である。
[図 16]本発明の実施の形態 2による MOSFETの製造方法の一部を示す図である。 符号の説明
[0011] 1 n型 SiC基板、 2 n型 SiCドリフト層、 3 p型 SiCベース領域、 3a p型 SiC領域、 3b p型 SiC領域、 3c p型 SiC領域、 4 n型 SiCソース領域、 5 p型 SiCチャネル層 、 6 絶縁膜、 7 ゲート電極、 8 ソース電極、 9 ドレイン電極、 10 MOSFET、 11 n型 SiCデプレッション領域
発明を実施するための最良の形態
[0012] 実施の形態 1.
以下、本発明の実施の形態 1における SiCを用いた MOSFETと、その製造方法に ついて説明する。図 1は実施の形態 1における MOSFETの断面図である。実際の M OSFETの構成は、図 1の断面構造の右側辺を軸にして左右対称に折り返した構造 を複数個横に並べて、同種類の電極を並列に接続した構成となる。
[0013] まず、図 1により MOSFETの素子構造について説明する。第 1導電型の半導体基板 である n型 SiC基板 1の主表面上には、 MOSFETのソース ドレイン間に電圧を印 カロした場合に、耐圧を保持するための第 1導電型のドリフト層である n型 SiCドリフト層 2がェピタキシャル成長されている。この n型 SiCドリフト層 2の表層部の所定個所に は、所定の深さを有する第 2導電型のベース領域である p型 SiCベース領域 3が形成 される。そして、この p型 SiCベース領域 3の表層部の所定箇所には、この p型 SiCベ ース領域 3の深さよりも浅い第 1導電型のソース領域である n型 SiCソース領域 4が形 成されている。
[0014] この n型 SiCソース領域 4の表面上の一部には、前記 n型 SiCソース領域 4と前記 n型 SiCドリフト層 2とを接続する第 2導電型のチャネル層である p型 SiCチャネル層 5がェ ピタキシャル成長により形成されている。この p型 SiCチャネル層 5の表面上には、シリ コン酸化膜もしくはシリコン酸化窒化膜等を、熱酸化、窒化、絶縁膜のデポ形成、あ るいはこれらの併用により絶縁膜 6が形成されている。そして、この絶縁膜 6の上には 、ゲート電極 7が形成され、前記 n型 SiCソース領域 4の他の表面上に、ソース電極 8 が形成され、さらに n型 SiC基板 1の裏面には、ドレイン電極 9が形成されることにより 、 MOSFET10が構成されている。
[0015] 前記 p型 SiCベース領域 3は、ソース電極 8の下部にあり少なくとも表面上では高濃度 化された p型 SiC領域 3aと、 n型 SiCソース領域 4の直下にあり、前記 p型 SiC領域 3a よりも不純物の注入濃度を低くする P型 SiC領域 3bと、チャネル層直下にあり、前記 p 型 SiC領域 3bよりも不純物の注入濃度を低くする p型 SiC領域 3cとより構成されてい る。
[0016] 次に、実施の形態 1の MOSFET10の動作を簡単に説明する。図 1において、ゲート 電極 7に正電圧を印加すると、 p型 SiCチャネル層 5の表面が反転してチャネルが形 成され、ここに電流通路が出来る。この結果、ソース電極 8とドレイン電極 9との間に電 圧を印加することにより、 n型 SiCソース領域 4と、 n型 SiCドリフト層 2とが導通し、ソー ス電極 8とドレイン電極 9との間に電流が流れる。従って、ゲート電極 7の電圧をオン Zオフすることにより、この MOSFET10のスイッチング動作が可能となる。
[0017] 続いて、実施の形態 1の MOSFET10の製造方法について、図 2〜8に基づいて説 明する。まず、 n型 SiC基板 1の主表面上に、 CVD結晶成長法等により、例えば 1x1 015〜2xl016Zcm3のドーピング濃度、 4〜15 μ mの層厚でェピタキシャル成長によ り n型 SiCドリフト層 2を形成させる（図 2)。次に、 n型 SiCドリフト層 2の表層部の所定 個所に、 5xl017〜2xl018Zcm3のドーピング濃度、 0. 7〜： L m程度の層厚に p型 SiCベース領域 3のうちの p型 SiC領域 3b及び 3cを形成する（図 3)。
[0018] 次に、前記 p型 SiC領域 3bの表層部に、 lxl019〜3xl019Zcm3のドーピング濃度、 0. 2〜0. 4 m程度の層厚になるように n型 SiCソース領域 4を形成する（図 4)。次に 、前記 p型 SiCベース領域 3bに隣接する領域に 5xl018〜lxl02°Zcm3のドーピン グ濃度、 0. 7〜1 /ζ πι程度の層厚となるように p型 SiCベース領域 3のうちソース電極 8 と接触する P型 SiC領域 3aを形成する（図 5)。これらの p型 SiCベース領域 3aおよび 3b、 3c、 n型 SiCソース領域 4はイオン注入および活性化熱処理により形成する。
[0019] 前記の p型 SiC領域 3b、 3c及び n型 SiCソース領域 4の形成は、それぞれ別の注入 マスクを用いて形成してもよいが、 2層構造の注入マスクや斜め方向のイオン注入な どを用いることによって、 1つのマスクあるいは 1つのマスクに加工をカ卩えた構成によ つて自己整合的に形成することが可能である。特に、図 1に示すチャネル長 Aが 1 m程度以下のときはこれらの領域を自己整合的に形成する方が精度良く形成できる ためより望ましい。この場合には p型 SiCベース領域 3のうちの p型 SiC領域 3cは p型 SiC領域 3bのドーピング濃度よりも低 、濃度、あるいは薄 、層厚となるように形成さ れる。
[0020] 次に、この構成の上に lxl015〜5xl016Zcm3のドーピング濃度、 0. 1〜1 μ m程 度の層厚としてェピタキシャル成長により p型チャネル層 5を形成する。この表面はェ ピタキシャル成長により形成されることにより、粗さ 2nm未満に平坦化される（図 6)。 次に、この p型チャネル層 5の上に、シリコン酸ィ匕膜もしくはシリコン酸ィ匕窒化膜等を 熱酸化、窒化、絶縁膜のデポ形成、あるいはこれらの併用によってゲート絶縁膜 6を 形成し、さらにその上にゲート電極 7を形成する（図 7)。さらに前記 n型 SiCソース領 域 4の他の表面上にソース電極 8を形成し、 n型 SiC基板 1の裏面にドレイン電極 9を 形成することにより、 MOSFET10が完成する（図 8)。
[0021] なお、図 9に示すように、 n型 SiCドリフト層 2のうち、 p型 SiCベース領域 3が形成さ れな 、領域である n型デプレッション領域 11のドーピング濃度をそのままとしても良 ヽ 力 別途イオン注入を施すことによって n型ドーピング濃度を高めた n型デプレッショ ン領域 11とすることが可能である。
[0022] 通常の反転 MOSとの比較において、絶縁膜 6の端部 Cと、 p型 SiC領域 3cと n型 SiC ドリフト層 2からなる pn接合端 Bとの距離を大きくして絶縁膜 6の端部 Cの電界値を下 げるという観点から、 p型 SiCベース領域 3の深さを本実施の形態 1のチャネル層 5の 層厚分だけ深くするという構成も考えられる力 その場合にはデプレッション領域の 抵抗成分力 ¾型 SiCベース領域 3の深さが深い分だけ大きくなつて素子抵抗、すなわ ち定常損失が増加することになる。また、 p型 SiCベース領域 3の厚さを 1 μ mよりも深 くする場合においては、イオン注入において MeV級の加速電圧が必要となって、ィ オン注入マスクの材料の変更や厚膜ィ匕にともない自己整合的な工程とするための加 ェ工程が複雑ィ匕してしまう為好ましくな!/、。
[0023] 以上のように、実施の形態 1の MOSFET10においては、チャネル層 5直下の p型 領域 3cの濃度が、 p型 SiC領域 3bの濃度の 5〜20%程度の lxl017Zcm3程度以上 であれば、 n型 SiCドリフト層 2の層厚とドーピングによって決まる理想耐圧（500— 20 OOV程度)近くまで電圧を印加させても、空乏化することなく理想耐圧に近い降伏電 圧を得ることができる。一方、特許文献 1では、チャネル層 5を実施の形態 1とは異な り n型として!/、る為、チャネル層直下の p型 SiC領域 3cの濃度が n型 SiCソース領域 4 の下部の p型 SiC領域 3bの濃度の 15〜50%程度である 3xl017Zcm3程度以上必 要となるために、自己整合的な p型 SiCベース領域 3と n型 SiCソース領域 4の形成に おけるマスク形状やイオン注入角度の範囲を厳密に制御する必要が生じ、製造上の コストが高くなつてしまう。
[0024] また、実施の形態 1の MOSFET10においては、ゲート構造を形成する前に、 p型チ ャネル層 5をェピタキシャル成長させて半導体表面を平坦ィ匕させて 、るので、 SiC表 面近傍の荒れにより引き起こされる散乱などでチャネル層の電子移動度が低下させ られる事がなぐ良好な反転チャネルが形成できる MOS構造が得られ、充分低抵抗 なチャネル特性を得ることができる。し力も反転チャネルであるため、ゲート電圧がゼ 口のときにソース ドレイン間の電流の流れな ゾーマリオフ動作を得やす 、と!/、う効 果も得られる。
[0025] さらにまた、ソース ドレイン間に高電圧が印加されている状況では、素子中の電 界分布として p型 SiCベース領域 3と n型 SiCドリフト層 2とからなる pn接合の端部 Bと、 絶縁膜 6の端部 Cとが高電界になる。そのうち、絶縁膜 6の端部 Cの電界値はチヤネ ル層 6が n型の場合は、チャネル層を有しない通常の反転 MOSの構成と比べて、 pn 接合端 Bから絶縁膜 6の端部 Cの距離が大きくなる為、およそ 70%程度に軽減される 。一方、実施の形態 1のようにチャネル層 5とその直下の p型 SiCベース領域とを同一 導電型で構成した場合においては、絶縁膜 6の端部 Cの電界値がさらに軽減され、 チャネル層を有しない通常の反転 MOSの 60%となるため、絶縁膜 6の信頼性をさら に向上させることが可能となる。
[0026] さらにまた、 n型デプレッション領域 11のドーピング濃度を高めたことにより、素子寸 法を微細化して単位面積あたりの MOSFETの数を増やした場合にぉ 、ても、 n型デ プレツシヨン領域 11の素子抵抗が低減でき、全体としての素子抵抗を低減させること が可能となる。
[0027] 実施の形態 2.
実施の形態 1においては、 n型 SiCドリフト層 2に p型 SiCベース領域 3と n型 SiCソー ス領域 4とをイオン注入によって MOSFETを製造する方法を示した。実施の形態 2 では、 MOSFETの別な製造方法について、図 10〜16に基づいて説明する。
[0028] n型 SiC基板 1の主表面上に、ェピタキシャル成長により n型 SiCドリフト層 2を形成さ せる工程までは実施の形態 1と同様である。次に、 n型 SiCドリフト層 2の表層部の全 面に渡り、 lxl017Zcm3程度以上のドーピング濃度で p型 SiC層 20を成長させる（図 10)。
[0029] 次に、前記 p型 SiC層 20の表層部の所定個所に、 5xl017〜2xl018Zcm3のドーピ ング濃度、 0. 7〜1 μ m程度の層厚に、 p型 SiCベース領域 21のうちの p型 SiC領域 21 bを形成する。 p型ベース領域 21のうちの p型 SiC領域 21 cはもとの p型 SiC層 20 のドーピングのままなので p型 SiC領域 21bよりは低濃度となる（図 11)。次に、前記 p 型 SiC領域 21bの表層部に、前記 p型 SiC領域 21bを形成した時に用いたイオン注 入マスクを用いて、 Ixl019〜3xl019/cm3のドーピング濃度、 0. 2〜0. 程度 の層厚になるように n型 SiCソース領域 23を形成する（図 12)。
[0030] 次に、前記 p型 SiC層 20の表層部の所定個所にドリフト層 2に到達するように n型 SiC デプレッション領域 22を形成する（図 13)。次に、前記 n型ソース領域 23に隣接した 領域に 5xl018〜lxl02 Zcm3のドーピング濃度、 0. 7〜1 m程度の層厚となるよう にイオン注入および活性化熱処理を行 、、 p型ベース領域 21のうちソース電極 8と接 触する P型 SiC領域 21aを形成する（図 14)。これらのベース領域 21aおよび 21b、ソ ース領域 23、 n型 SiCデプレッション領域 22はイオン注入および活性化熱処理により 形成する。
[0031] 次に、この構成の上に lxl015〜5xl016Zcm3のドーピング濃度、 0. 1〜1 μ m程度 の層厚としてェピタキシャル成長により p型チャネル層 5を形成する。この表面は粗さ 2nm未満に平坦化される（図 15)。次に、この p型チャネル層 5の上に、シリコン酸ィ匕 膜もしくはシリコン酸化窒化膜等を熱酸化、窒化、絶縁膜のデポ形成、あるいはこれ らの併用によって絶縁膜 6を形成し、さらにその上にゲート電極 7を形成する。さらに 前記 n型 SiCソース領域 23の他の表面上にソース電極 8を形成し、 n型 SiC基板 1の 裏面にドレイン電極 9を形成することにより、 MOSFET24が完成する（図 16)。
[0032] 以上のように、 n型 SiCデプレッション領域 22を、もとのドリフト層 2のドーピング濃度よ り高くする為に、（l) p型 SiCベース領域および n型 SiCソース領域、（2) p型 SiCベー ス領域のうちのコンタクト領域、（3) n型 SiCデプレッション領域の各領域に対してィォ ン注入を行う工程が必要であるが、実施の形態 1では（1)の工程が自己整合的でな い場合は、（1)のマスク形成工程を 2回行う必要があり、注入マスク形成の写真製版 工程の回数が 3ないし 4回必要であった。これに対して、実施の形態 2の MOSFET2 4の製造方法によれば、（1)の工程において、 p型 SiCベース領域と n型 SiCソース領 域とを別にする必要がな 、ために注入マスク形成の写真製版工程の回数が必ず 3と なり、かつ自己整合的なプロセスを必要としないという効果が得られる。また、実施の 形態 2で説明した製造方法により製造した MOSFET24は、実施の形態 1で説明し た MOSFET10と同様の特性を得られる。
尚、実施の形態 1及び 2にて説明した MOSFETにおいて、 p型 SiCと n型 SiCとを入 れ替えた構成としてもよい。また、実施の形態 1及び 2にて説明した MOSFETは SiC 半導体により構成している力 バンドギャップが 2eV程度以上のワイドバンドギャップ 半導体材料である GaN、 ZnO、ダイヤモンドなどを用いても同様の効果が期待でき、 半導体装置の性能改善が可能である。

Claims

請求の範囲
[1] 第 1導電型の半導体基板と、
前記半導体基板の主表面上に形成された第 1導電型のドリフト層と、
前記ドリフト層の表層部の所定箇所に形成され、所定深さを有する第 2導電型のベ ース領域と、
前記ベース領域の表層部の所定箇所に形成され、前記ベース領域の深さよりも浅 、 第 1導電型のソース領域と、
前記ソース領域と前記ドリフト層の表面上に形成され、前記ソース領域と前記ドリフト 層とを接続する第 2導電型のチャネル領域と、
前記チャネル領域の表面上に形成された絶縁膜と、
前記絶縁膜の表面上に形成されたゲート電極と、
前記ベース領域と前記ソース領域の表面上に形成されたソース電極と、
前記半導体基板の下面に形成されたドレイン電極とより構成された
半導体装置。
[2] 第 1導電型が n型半導体であり、第 2導電型が p型半導体であることを特徴とする 請求項 1記載の半導体装置。
[3] 第 1導電型が p型半導体であり、第 2導電型が n型半導体であることを特徴とする 請求項 1記載の半導体装置。
[4] 第 2導電型のチャネル領域がェピタキシャル成長により形成され、その表面が平坦 となることを特徴とする請求項 1記載の半導体装置。
[5] 第 2導電型のベース領域と、第 1導電型のソース領域とが自己整合的に形成された ことを特徴とする請求項 1記載の半導体装置。
[6] 第 1導電型のドリフト層のうち、第 2導電型のベース領域が形成されない第 1導電型の デプレッション領域の不純物濃度を前記ドリフト層よりも高めたことを特徴とする請求 項 1記載の半導体装置。
[7] 請求項 1に記載の半導体装置を複数個備え、前記複数個の半導体装置の各同一 電極が並列に接続されたことを特徴とする半導体装置。
[8] 第 1導電型の半導体基板の主表面上に第 1導電型のドリフト層を形成する工程と、 前記ドリフト層の表層部の所定箇所に、所定深さを有する第 2導電型のベース領域を 形成する工程と、
前記ベース領域の表層部の所定箇所に、前記ベース領域の深さよりも浅い第 1導電 型のソース領域を形成する工程と、
前記ソース領域と前記ドリフト層との表面上に第 2導電型のチャネル領域をェピタキ シャル成長により形成する工程とを備えたことを特徴とする半導体製造装置の製造方 法。
第 1導電型の半導体基板の主表面上に第 1導電型のドリフト層を形成する工程と、 前記ドリフト層の全面に第 2導電型の層を形成する工程と、
前記第 2導電型の層の表層部の所定箇所に、所定深さを有する第 2導電型のベース 領域を形成する工程と、
前記ベース領域の表層部の所定箇所に、前記ベース領域の深さよりも浅い第 1導電 型のソース領域を形成する工程と、
前記第 2導電型の層の表層部の所定箇所に、不純物濃度を高めたデプレッション領 域を形成する工程と、
前記第 2導電型の層の表層部の所定個所に、ソース電極と接触させる為に前記べ一 ス領域よりも不純物濃度を高めた領域を形成する工程と、
前記ソース領域と前記デプレッション領域との表面上に第 2導電型のチャネル領域を ェピタキシャル成長により形成する工程とを備えたことを特徴とする半導体製造装置 の製造方法。
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