[go: up one dir, main page]

JP2012195594A - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP2012195594A
JP2012195594A JP2012099642A JP2012099642A JP2012195594A JP 2012195594 A JP2012195594 A JP 2012195594A JP 2012099642 A JP2012099642 A JP 2012099642A JP 2012099642 A JP2012099642 A JP 2012099642A JP 2012195594 A JP2012195594 A JP 2012195594A
Authority
JP
Japan
Prior art keywords
mos transistor
circuit
gate
source
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012099642A
Other languages
English (en)
Other versions
JP5325317B2 (ja
Inventor
Nozomi Matsuzaki
望 松崎
Hiroyuki Mizuno
弘之 水野
Shinji Horiguchi
真志 堀口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012099642A priority Critical patent/JP5325317B2/ja
Publication of JP2012195594A publication Critical patent/JP2012195594A/ja
Application granted granted Critical
Publication of JP5325317B2 publication Critical patent/JP5325317B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/014—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0147—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0179—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。
【選択図】図１４

Description

本発明は、ＭＯＳトランジスタを構成要素に持つ半導体集積回路に関し、特に２Ｖ以下の低電圧電源下で動作させるのに適した、トンネル電流が流れる程に薄いゲート絶縁膜を有するＭＯＳトランジスタを用いた半導体集積回路装置に関する。
微細なＭＯＳトランジスタからなる半導体集積回路の一従来例として、「１９９４カスタム・インテグレーテッド・サーキット・コンファレンス（ＣＩＣＣ）」の２６７ページから２７０ページに掲載されている「Ｌｉｍｉｔａｔｉｏｎ ｏｆ ＣＭＯＳ Ｓｕｐｐｌｙ−Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ ｂｙ ＭＯＳＦＥＴ Ｔｈｒｅｓｈｏｌｄ−Ｖｏｌｔａｇｅ Ｖａｒｉａｔｉｏｎ」が挙げられる。この文献には、トランジスタのしきい値と待機時のリーク電流の関係が説明されている。
１９９４カスタム・インテグレーテッド・サーキット・コンファレンス（ＣＩＣＣ）、ｐ．２６７−２７０ 月刊ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗｏｒｌｄ、１９９５年７月号、ｐ．８０−９４
現在一般のＭＯＳトランジスタでは１．８〜２．５Ｖ程度のゲート電圧（ゲート・ソース間電圧で、通常は電源電圧に等しい）で、５〜６ｎｍ程度のゲート絶縁膜を用いている。一般にＭＯＳトランジスタの製造ルールが微細化されるにつれ、ゲート絶縁膜も薄膜化される。発明者らは次世代のＭＯＳトランジスタでは、２Ｖ以下のゲート電圧で、４ｎｍ以下のゲート絶縁膜を用いたトランジスタを予想している。
ＭＯＳトランジスタの動作速度は原理的にはゲート絶縁膜の厚さに反比例して高速化すると考えられる。しかし、あまりに薄い絶縁膜にはトンネル電流が流れることが知られている。ＭＯＳトランジスタでは、本来流れないはずのソース・ゲート電流あるいはドレイン・ゲート電流といったリーク電流（トンネルリーク電流）となって現われる。そしてＭＯＳトランジスタの待機時消費電力を増大させるという問題を生じる。以下トンネルリーク電流が流れるこのような絶縁膜を薄ゲート絶縁膜と呼び、このような絶縁膜を用いたＭＯＳトランジスタを薄膜ＭＯＳトランジスタと呼ぶことにする。また、トンネルリーク電流が流れないＭＯＳトランジスタを厚膜ＭＯＳトランジスタということにする。トンネルリーク電流の問題については、月刊ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗｏｒｌｄ １９９５年７月号８０〜９４頁に指摘があるが、この問題を解決するアイデアは提示されていなかった。
図１０を用いてトンネル電流による待機時消費電力の増大について具体的に説明する。
図１０（ａ）は、厚膜ＭＯＳトランジスタのドレイン電圧・電流特性を示している。ここではゲート酸化膜の厚さを約６ｎｍと想定した。酸化膜厚が十分に厚いため、ゲート・ソース間およびゲート・ドレイン間に流れるトンネルチーク電流は無視できる。
図１０（ｂ）は薄膜ＭＯＳトランジスタのドレイン電圧・電流特性を示している。ゲート酸化膜の厚さを３．５ｎｍと想定した。酸化膜厚が薄いため、ゲート・ソース間およびゲート・ドレイン間にリーク電流が流れる。したがって、ドレイン電圧が０Ｖでもゲート電圧が０Ｖでない場合、ゲート・ドレイン間に無視できない電流が流れる。（ｂ）ではゲート電圧が２．０Ｖのとき、０．５ｍＡ程度のドレイン電流が流れている。
厚膜ＭＯＳトランジスタで構成されたＣＭＯＳ回路ではゲートリークは無視できる量なので、ソース・ドレイン間にリーク電流がないかぎり定常電流（ＤＣ電流）は流れない。ところが薄膜ＭＯＳトランジスタで構成されたＣＭＯＳ回路ではゲートリークが流れるので、定常電流（ＤＣ電流）が流れる。従って、回路が動作していない場合でも電力を消費することになる。
図１１にはゲート絶縁膜の厚さとゲートリーク電流の関係を示す。ゲート電圧が２〜３Ｖ程度あっても、絶縁膜の厚さが６ｎｍ程度以上あればトンネルリーク電流は問題のないレベルである。一方、ゲート電圧を２〜１．５Ｖと現状より低くしたとしても、ゲート絶縁膜の厚さが約３ｎｍ程度に薄くなると、リーク電流の大きさが無視できなくなることがわかる。ゲート電圧２Ｖ前後ならば、絶縁膜の厚さ４ｎｍ前後が境界と考えられる。前掲ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｗｏｒｌｄ によると、ゲート酸化膜の厚さ５ｎｍを臨界として量子力学的なトンネル効果が見られることが指摘されており、ゲート酸化膜が１．５ｎｍと薄い場合はもちろん、３ｎｍ〜３．５ｎｍ程度でも顕著なトンネル電流が流れることが指摘されている。図１１に示すように省電力のためにゲート電圧は小さくなる方向にあるが、それでも、ゲート絶縁膜が２．９ｎｍから２．０ｎｍへと薄くなると、１Ｖ以下のゲート電圧でも大きなリーク電流が流れることがわかる。なお、現在のところ酸化シリコンの性質を維持しうるゲート酸化膜の最小厚さは１０オングストローム程度と推測されている。
また、ＭＯＳトランジスタのしきい値を上昇させて、ソース・ドレイン間に流れるサブスレッシショルドリーク電流を抑制する技術を用いても、ソース・ゲート間に流れるトンネル電流に起因する待機時消費電力を低減させることは原理的に不可能である。
ゲートリーク電流（トンネル電流）はゲート絶縁膜の膜厚を厚くすることで対処でき待機時消費電力を小さくできるが、既に述べたようにそのようなＭＯＳトランジスタを回路に用いれば回路動作速度が遅くなり、所望の性能を得ることはできない。
本発明の目的は、回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供することにある。
本発明は上記目的を達成するために、トンネルリーク電流を無視しうる厚膜ＭＯＳトランジスタと、トンネルリーク電流の問題があるが高速の動作可能な薄膜ＭＯＳトランジスタを効果的に使い分け、低消費電力で高性能な半導体集積回路装置を提供する。
すなわち、同一基板上に、ソース・ゲート間あるいはドレイン・ゲート間に流れるリーク電流の大きさが異なる複数種類のＭＯＳトランジスタを設けるとともに、複数種類のＭＯＳトランジスタのうち、リーク電流が大きい少なくとも１つのＭＯＳトランジスタで構成された主回路と、主回路と２つの電源の少なくとも一方の間に挿入され、リーク電流が小さい少なくとも１つのＭＯＳトランジスタで構成された制御回路を有する半導体集積回路装置として構成される。
ＭＯＳトランジスタのゲート絶縁膜の厚さは、３．５ｎｍ以下でかなりの高速性能を得ることができ、また、３．０ｎｍ以下から、２．０ｎｍ以下へと薄くすることにより、さらに高速となる。しかし、トンネルリーク電流も増えるため、リーク電流の小さいＭＯＳトランジスタで、薄膜ＭＯＳトランジスタへの待機電源を遮断することが望ましい。電源遮断用のＭＯＳトランジスタのゲート絶縁膜の厚さは、５．０ｎｍ以上であれば十分効果があり、高速性を要求されなければ、１０．０ｎｍ以上とすることができる。
このようなＭＯＳトランジスタは、ゲート絶縁膜の厚さを変えたり、ゲート電極のキャリア濃度もしくは分布を変えたり、ドレインあるいはソース電極のキャリア濃度もしくは分布を変えることにより、所望の特性を得ることができる。一般に、ゲート絶縁膜の厚さを厚くすると、ゲート長の大きさも増やす必要がある。
また、製造プロセス上では、２種類のＭＯＳトランジスタのゲート絶縁膜、ゲート電極は別々に形成すると特性制御が正確となる。特に、薄いゲート絶縁膜の方がプロセス中の特性の制御が難しいため、厚いゲート絶縁膜を先に形成し、薄いゲート絶縁膜を後に形成する方が好ましい。また、２種類のＭＯＳトランジスタを別々に構成する際、ゲート電極層の上に保護用の絶縁膜を形成しておくと、次のプロセスによるゲート電極の劣化を防止することができる。
ここで、本発明の半導体集積回路装置において、特に高速性を要求される情報信号を処理する部分、例えばＣＰＵの中の論理回路（ＮＡＮＤ，ＮＯＲ等の論理ゲート）、ラッチ、高速性が要求されるメモリ、などは薄膜ＭＯＳトランジスタで構成することが望ましい。
また、これら薄膜ＭＯＳトランジスタの待機中の電源を遮断するスイッチは電源遮断用トランジスタとして厚膜ＭＯＳトランジスタを用いるのが好ましい。さらに、高速性が要求されない回路、また、高耐圧が要求される回路は厚膜ＭＯＳトランジスタで構成するのがよい。例えば、高速性が要求されないＳＲＡＭ、ＤＲＡＭ、マスクＲＯＭなどのメモリセル、ゲート絶縁膜破壊防止のために挿入される保護回路などである。また、高電圧が印加される厚膜ＭＯＳトランジスタのソース・ドレイン構造はＬＤＤ型のような電界緩和構造とすることが望ましい。
また、本発明の半導体集積回路装置を集積回路チップとして構成した場合には、チップ内外の信号レベルが異なる場合があるため、信号のレベル変換を行うレベル変換回路を備えることが望ましいが、このとき、チップ外部の高い信号レベルがかかる部分には厚膜ＭＯＳトランジスタを、チップ内部の低い信号レベルがかかる部分には薄膜ＭＯＳトランジスタを用いることが回路の信頼性からも望ましい。
厚膜ＭＯＳトランジスタで構成されるメモリセルは機能的にはレジスタファイル、キャッシュメモリ、ＴＢＬ、およびＤＲＡＭセルのうちの少なくとも一つを含み、スタンバイ時にデータを保持するように構成されるのが好ましい。しかし、メモリセルはアクセス速度の速い第１の種類のメモリと、それよりアクセス速度の遅い第２の種類のメモリを含み、第１のメモリを構成するＭＯＳトランジスタのリーク電流は、第２のメモリを構成するＭＯＳトランジスタのリーク電流よりも大きいように階層的に構成しても良い。
さらに、電源遮断用トランジスタが薄膜ＭＯＳトランジスタの電源を遮断したとき、薄膜ＭＯＳトランジスタで構成される論理回路などの出力を保持するレベル保持回路を有することにより、薄膜ＭＯＳトランジスタの電源遮断による影響をなくすことができる。このレベル保持回路はリーク電流が小さい厚膜ＭＯＳトランジスタで構成するのが好ましい。
本発明に用いるような、薄膜ＭＯＳトランジスタはゲート電圧が２Ｖに達しない０．８Ｖ、もしくは、１．２Ｖ程度の電圧で動作されるときであっても、リーク電流が大きくなるので、上記のような待機中の電源の遮断は消費電流低減の効果大である。
なお、このように、リーク電流が大きいＭＯＳトランジスタとリーク電流が小さいＭＯＳトランジスタは異なるゲート電圧で駆動されることが望ましい。具体的には、リーク電流が大きいＭＯＳトランジスタは、リーク電流が小さいＭＯＳトランジスタよりも低い電圧をゲートとソースもしくはドレインの間に印加して駆動される。
また、本願発明の一側面はソース・ゲート間あるいはドレイン・ゲート間に存在する絶縁膜の厚さが４ｎｍ以下の第１のＭＯＳトランジスタと、この絶縁膜の厚さが４ｎｍを越える第２のＭＯＳトランジスタが同一のシリコン基板上に形成されている半導体集積回路装置としても特徴化される。
また、本願発明の他の側面ではソース・ゲート間あるいはドレイン・ゲート間に存在する絶縁膜の厚さが４ｎｍ以下の第１のＭＯＳトランジスタと、ソース・ゲート間あるいはドレイン・ゲート間に存在する絶縁膜の厚さが第１のＭＯＳトランジスタのそれよりも厚い第２のＭＯＳトランジスタを有し、第１のＭＯＳトランジスタのソース・ゲート間あるいはドレイン・ゲート間に流れる電流を第２のＭＯＳトランジスタで制御する半導体集積回路装置である。
また、他の一側面ではソース・ゲート間あるいはドレイン・ゲート間に存在する絶縁膜の厚さが４ｎｍ以下の第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタへの電源の供給を遮断する第２のＭＯＳトランジスタを有し、電源の遮断中において第１のＭＯＳトランジスタの出力をホールドするレベルホールド回路を有する半導体集積回路装置として具体化される。
さらにまた他の側面ではソース・ゲート間あるいはドレイン・ゲート間に流れるリーク電流の大きい第１のＭＯＳトランジスタと、リーク電流が第１のＭＯＳトランジスタよりも小さい第２のＭＯＳトランジスタが同一のシリコン基板上に形成されており、第２のＭＯＳトランジスタを第１のＭＯＳトランジスタよりも高電圧の電源で駆動する半導体集積回路装置として表される。
また、本発明の集積回路構成は、振幅電圧Ｖｃｃ２の入力信号を入力してこれに応答する半導体集積回路装置であって、入力信号の振幅電圧をＶｃｃ１に降下させて内部信号を形成するレベル変換回路を有し、内部信号を入力とするＭＯＳトランジスタのゲート・ソース間あるいはゲート・ドレイン間のリーク電流は、入力信号を入力とするＭＯＳトランジスタのそれよりも大きい半導体集積回路装として具体化される。
また、本願発明を特にマイコンなどの集積回路装置に適用すると、演算処理装置と、マスクＲＯＭ、ＳＲＡＭ、ＤＲＡＭのうち少なくとも一つを含む記憶装置をＭＯＳトランジスタで構成した半導体集積回路装置であって、演算装置中の論理回路を構成するＭＯＳトランジスタのゲート絶縁膜厚は、記憶装置のメモリセルを構成するＭＯＳトランジスタのゲート絶縁膜よりも薄い半導体集積回路装置として構成されることが望ましい。
本発明は、また同一シリコン基板上に、少なくとも、ソース・ゲート間あるいはドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のＭＯＳトランジスタを設けるとともに、トンネル電流の大きさが異なる複数種類のＭＯＳトランジスタのうち、トンネル電流が大きい少なくとも１つのＭＯＳトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのＭＯＳトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入された制御回路とを有し、制御回路に供給される制御信号により、主回路を構成するトンネル電流が大きいＭＯＳトランジスタのソース・ゲート間あるいはドレイン・ゲート間に電流が流れることの許容／不許容を制御するようにしたことを特徴としている。
また、複数種類のＭＯＳトランジスタは、ゲート絶縁膜の厚さが異なるＭＯＳトランジスタ、または、同一種類でかつ濃度の異なる不純物が導入されたゲート電極を有する同一導電型のＭＯＳトランジスタで構成されることを特徴としている。
さらに、ゲート絶縁膜の厚さが異なるＭＯＳトランジスタで構成した場合、厚いゲート絶縁膜を有するＭＯＳトランジスタのゲート電極側壁にフッ化水素酸に溶解しない絶縁材料からなるサイド・ウォール・スペーサを被着したことを特徴としている。このサイド・ウォール・スペーサは、前述のＬＤＤ構造を形成する際のマスクとして用いることもできる。
本発明の好適な実施の形態では、ソース・ゲート間あるいはドレイン・ゲート間にトンネル電流が流れるＭＯＳトランジスタと実質的にこのようなトンネル電流が流れない（または流れても非常に小さい）ＭＯＳトランジスタを同一シリコン基板上に設け、トンネル電流が流れるＭＯＳトランジスタを論理素子などの主回路として用い、トンネル電流が流れない（または流れても非常に小さい）ＭＯＳトランジスタを該主回路への電源供給／遮断制御用の制御回路として用いる。この構成により、回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能になる。
本発明の半導体集積回路装置を製造する一実施例を示す断面図である。 本発明の半導体集積回路装置を製造する他の一実施例を示す断面図である。 は本発明の半導体集積回路装置の一実施例を示す平面図である。 図３のＡ−Ａ’の断面図である。 本発明の実施例の回路図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 通常のＭＯＳトランジスタおよびゲート絶縁膜にトンネル電流が流れるＭＯＳトランジスタの典型的電流特性である。 ゲート絶縁膜の厚さとゲート電流密度の関係を表すグラフ図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 本発明の他の実施例を示す回路図である。 本発明の集積回路チップの平面図。 本発明の他の実施例である集積回路チップの平面図。 本発明の他の実施例である集積回路チップの平面図。 本発明の他の実施例である集積回路チップの平面図。 本発明の他の実施例である集積回路チップの平面図。 本発明の降圧回路の回路図。 本発明の他の実施例である降圧回路の回路図。 本発明の他の実施例である降圧回路の回路図。 入出力回路の回路図。 レベルホールド付レベル変換回路の回路図。 他のレベルホールド付レベル変換回路の回路図。 スタンバイ制御回路の回路図。 本発明のマイクロコンピュータのブロック図。 入出力回路の断面図。 本発明のマスクＲＯＭの回路図。 本発明のマスクＲＯＭの他の回路図。 図３７のマスクＲＯＭの部分断面図。 本発明のマスクＲＯＭの他の回路図。 は図３９のマスクＲＯＭの部分断面図。 は本発明のマスクＲＯＭの他の回路図。 図４１のマスクＲＯＭの部分断面図。 本発明のＤＲＡＭの回路構成図。 図４３のセンスアンプの回路図。 図４３のセンスアンプ駆動信号発生回路の回路図。 図４３のメインアンプの回路図。 本発明のＳＲＡＭの回路図。 図４７のワードデコーダ、ワードドライバ、レベル変換回路を示す回路図。 図４７のセンスアンプ及びライト回路を示す回路図。 本発明のｎ型ＭＯＳトランジスタの要部拡大断面図。
以下、本発明の半導体集積回路装置を図面を用いて説明する。
図１および図２は、最小加工寸法０．１８ミクロンの際に、トンネル電流が流れるＭＯＳトランジスタと実質的にこのようなトンネル電流が流れない（または流れても非常に小さい）ＭＯＳトランジスタを同一シリコン基板上に設けた半導体集積回路装置の製造手順を説明する図である。図１は厚さの異なる絶縁膜を用いた本発明の第１の実施例を、図２は不純物濃度を利用した本発明の第２の実施例を示している。尚、ここで言う最小加工寸法は、通常はＭＯＳトランジスタの加工ゲート長で規定され、ソースおよびドレインとゲート電極の重なりは殆ど無い。一方、ゲート長の形状加工寸法よりも、電気的な特性を評価して得られるゲート長を、敢えて短くする製造方法も存在する。その場合、電気的特性に基づいたゲート長、すなわち「実効ゲート長」が重要となる。図１および図２では、ゲート長の形状加工寸法と実効ゲート長とに殆ど差が無い形態を示すが、ゲート長の形状加工寸法より実効ゲート長を意図的に短くする製造方法でも、本技術の適用が可能である旨、明言しておく。
図１を用いて本発明の第１の実施例を説明する。本実施例は、ゲート絶縁膜の厚さを変えることによってトンネル電流が流れるＭＯＳトランジスタと実質的にこのようなトンネル電流が流れないＭＯＳトランジスタを製造する例である。本実施例はｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタ双方で、２種類のゲート絶縁膜厚を有するものを製造するが、図が煩雑になることを防ぐため、ここではｐ型ＭＯＳトランジスタの断面のみを記載する。ｎ型シリコン基板１０１上に、熱酸化膜３００ｎｍからなる素子分離絶縁領域１０２、ｎ型不純物層１０３およびｎ型不純物層１０４を形成する。１０３および１０４は平均濃度１×１０１７／ｃｍ３程度であり、本来、同一チップ内に存在するｎ型ＭＯＳトランジスタ（薄膜、厚膜共）との素子分離に必要な領域である。１０３および１０４への不純物導入方法は特に問わない。
各ＭＯＳトランジスタのしきい値が所望の値になるようにイオン打ち込みを行なった後、全面に厚さ１０ｎｍのシリコンの熱酸化膜１０５を形成し、続いて厚さ１２０ ｎｍのポリシリコン層１０６を全面に被着する。１０６全面にリンイオンを導入して、ポリシリコン層１０６内部のリン平均濃度を１×１０２０／ｃｍ３以上に調整する。この時のリンイオン導入方法は、加速エネルギー４０ＫｅＶ程度で２×１０１５／ｃｍ２程度のイオン打ち込みを用いてもよく、あるいはボロン・ドープト・ポリシリコンを用いてもよい。続いて、全面に膜厚５０ｎｍのシリコン酸化膜からなるゲート電極保護膜１０７を被着する（ａ）。１０７の作用については、後述する。
熱酸化膜１０５、ポリシリコン層１０６およびゲート電極保護膜１０７をフォトリソグラフィとドライエッチング工程により加工し、ショート・チャネル効果を考慮して加工ゲート長０．１８μｍ以上のゲート電極１０８を形成する。このゲート電極１０８は厚膜ＭＯＳトランジスタのゲート電極を構成する。ゲート電極をマスクとして、フッ化ボロンを２０ＫｅＶで２×１０１４／ｃｍ２程度導入しｐ型導電層１０９Ｌとなし、ゲート電極１０８に対するＬＤＤ型（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）ソース・ドレイン領域とする。その理由は、厚膜ＭＯＳトランジスタに印可される電圧は、ホットキャリアによる特性劣化の影響を受けなくなるほどには低くないからである。信頼性確保のため、ＬＤＤ構造に代表される電界緩和構造の採用が望ましい。ｐ型不純物の導入はイオン打込みを用い、平均濃度５×１０１８／ｃｍ３程度とする。これは、必用とするＭＯＳトランジスタの特性に応じて、調整して構わない。
ゲート電極１０８の側壁には窒化シリコンからなる厚さ１００ｎｍのサイドウォール・スペーサ１１０を形成する。サイドウォール・スペーサ１１０は、この後全面をフッ化水素酸で洗浄する際に、ゲート電極１０８直下の酸化シリコン膜（この膜はゲート電極１０８のゲート絶縁膜として機能する）が浸食されないための保護膜として機能する。この直後にフッ化ボロンを２０ＫｅＶで２×１０１５／ｃｍ２程度導入しｐ型導電層１０９となし、ゲート電極１０８に対するソース・ドレイン領域とする。ｐ型不純物の導入はイオン打込みを用い、平均濃度５×１０１９／ｃｍ３程度とする。
このように形成されたゲート電極１０８を有するＭＯＳトランジスタのゲート絶縁膜は、本実施例では、１０ｎｍである。本例に示した０．１８μｍのゲート長でＭＯＳトランジスタを設計した場合、電源電圧は１．８〜１．５Ｖとなる。ゲート酸化膜中の電界は１．８ＭＶ／ｃｍ２程度となる。トンネル電流は１０−２０Ａ／ｃｍ２以下と非常に小さく、ＭＯＳトランジスタの正常な動作を妨げることはない。ゲートリーク電流による消費電力の増大もない。このｐ型ＭＯＳトランジスタは、ゲート絶縁膜が厚い（本実施例では１０ｎｍ）ためにトンネル電流は殆ど流れない。このｐ型ＭＯＳトランジスタは、電源から主回路へ電荷を供給（ＯＮ時）したり遮断（ＯＦＦ時）したりするために使用される。
次に、サイドウォール・スペーサ１１０を形成した後、全面をフッ化水素酸で洗浄し、素子分離絶縁領域１０２、ゲート電極１０８が形成された領域以外、即ちシリコン基板１０１が露出した表面に、厚さ３．５ｎｍの熱酸化膜１１１を形成する。引き続き厚さ１８０ｎｍのポリシリコン１１２を全面に被着させる。ポリシリコン１１２全面にリンイオンを加速エネルギー２５ ＫｅＶで５×１０１５／ｃｍ２程度導入し、不純物平均濃度 １×１０２０／ｃｍ３程度のｐ型ポリシリコンにする。その直上に、膜厚１００ｎｍの酸化シリコン１１３を被着する（ｂ）。１１３はゲート電極の保護膜である。
熱酸化膜１１１、ポリシリコン１１２および酸化シリコン１１３をフォトリソグラフィ工程およびドライエッチング工程により加工し、ゲート長０．１８μｍのゲート電極１１４とする。ゲート電極１１４は薄膜ＭＯＳトランジスタのゲートを構成する。ここで、先の工程で形成した１０７がなければ、１１３の加工時には、厚膜ＭＯＳトランジスタのゲート電極１０６も同時に除去されてしまう。本製造形態では１０７は必要である。この直後に、フッ化ボロン２０ＫｅＶ、２×１０１５／ｃｍ２程度のイオン打込みによりｐ型ソース・ドレイン領域１１５を設ける（ｃ）。薄膜ＭＯＳトランジスタで適用される電圧はかなり低くなるため、厚膜ＭＯＳトランジスタで懸念されるようなホットキャリアの影響は少なくなるので、ＬＤＤ構造のような電界緩和構造とする必要はない。
続いて、ショートチャネル効果抑制のためのイオン打込みを行なうが、図が煩雑になることを防ぐためここでは記載を省略してある。そして層間絶縁膜１１６を形成した後、第１の金属配線層１１７をもって各トランジスタの端子を接続する（ｄ）。必要に応じて、第２、第３の配線層を形成する。この薄いゲート酸化膜を有するＭＯＳトランジスタは、電源電圧１．８Ｖという低電源電圧であっても、ゲート酸化膜にかかる電界は５ＭＶ／ｃｍ２以上となり、ゲートリーク電流は１×１０―６Ａ／ｃｍ２になる。この薄いゲート酸化膜を有するＭＯＳトランジスタは、従来のスケーリング則に従って製造されており、主回路に使用するのに適している。尚、厚膜ＭＯＳトランジスタのゲート長は薄膜ＭＯＳトランジスタのゲート長、即ち、同一チップ内に存在するトランジスタの最小ゲート長よりも大きくすることが望ましい。厚膜ＭＯＳトランジスタのしきい値は薄膜ＭＯＳトランジスタのそれよりも高く設定する必要がある。しかし、同一のゲート長でゲート酸化膜のみを厚くすると、しきい値が低くなる傾向にあることがよく知られている。しきい値が低くなると、ＭＯＳトランジスタが完全にオフしない状態になりやすい、即ち、サブスレッショルド電流により、薄膜ＭＯＳトランジスタに電流が供給されてしまう。これでは本発明の効果を発揮できなくなる。この現象は、ソース・ドレインの距離を大きくする、即ち、ゲート長を大きくすることで解決できる。この方法は、一般に「スケーリング則」として呼び習わされてきた、ＭＯＳトランジスタの設計指針と整合性が良い。即ち、スケーリングしなかったＭＯＳトランジスタを適用すれば十分である。但し、その分、面積が増大することは否めない。
他の方法として、厚膜ＭＯＳトランジスタのチャネル部の不純物濃度を高くする方法が挙げられる。この手法は、先の方法よりもゲート長を小さくできるので、チップにおけるＭＯＳトランジスタの占める面積を小さく抑える長所がある。短所としては、ＭＯＳトランジスタの内部にかかる電界が、スケーリング則で規定される以上に大きくなるため、ＭＯＳトランジスタの耐圧や信頼性が低くなることである。
図５０は、ｎ型ＭＯＳトランジスタのみを記載した形態である。これは図１で説明したＭＯＳトランジスタと同一基板上に製造することを前提にしている。以下、簡略に製造方法を説明する。
ｎ型シリコン基板５１０１上に、熱酸化膜３００ｎｍからなる素子分離絶縁領域５１０２、ｎ型不純物層５１０３およびｎ型不純物層５１０４を形成する。５１０３および５１０４は平均濃度 １×１０１７／ｃｍ３程度であり、本来、同一チップ内に存在するｐ型ＭＯＳトランジスタ（薄膜、厚膜共）との素子分離に必要な領域である。５１０３および５１０４への不純物導入方法は特に問わない。
各ＭＯＳトランジスタのしきい値が所望の値になるようにイオン打ち込みを行なった後、全面に厚さ１０ｎｍのシリコンの熱酸化膜５１０５を形成し、続いて厚さ１２０ ｎｍのポリシリコン層５１０６を全面に被着する。６１０６全面にボロンイオンを導入して、ポリシリコン層５１０６内部のボロン平均濃度を １×１０２０／ｃｍ３以上に調整する。この時のボロンイオン導入方法は、加速エネルギー４０ＫｅＶ程度で２×１０１５／ｃｍ２程度のイオン打ち込みを用いてもよく、あるいはボロン・ドープト・ポリシリコンを用いてもよい。続いて、全面に膜厚５０ｎｍのシリコン酸化膜からなるゲート電極保護膜５１０７を被着する（ａ）。
熱酸化膜５１０５、ポリシリコン層５１０６およびゲート電極保護膜５１０７をフォトリソグラフィとドライエッチング工程により加工し、ショート・チャネル効果を考慮して加工ゲート長０．１８μｍ以上のゲート電極５１０８を形成する。このゲート電極５１０８は厚膜ＭＯＳトランジスタのゲート電極を構成する。ゲート電極をマスクとして、ヒ素を３５ＫｅＶで２×１０１４／ｃｍ２程度導入しｎ型導電層５１０９Ｌとなし、ゲート電極５１０８に対するＬＤＤ型（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）ソース・ドレイン領域とする。その理由は、図１で詳述した通りである。このｎ型不純物の導入はイオン打込みを用い、平均濃度 ５×１０１８／ｃｍ３程度とする。これは、必用とするＭＯＳトランジスタの特性に応じて、調整して構わない。
ゲート電極５１０８の側壁には窒化シリコンからなる厚さ１００ｎｍのサイドウォール・スペーサ５１１０を形成する。サイドウォール・スペーサ５１１０は、この後全面をフッ化水素酸で洗浄する際に、ゲート電極５１０８直下の酸化シリコン膜（この膜はゲート電極５１０８のゲート絶縁膜として機能する）が浸食されないための保護膜として機能する。この直後にリンを４０ＫｅＶで２×１０１５／ｃｍ２程度導入しｎ型導電層５１０９となし、ゲート電極５１０８に対するソース・ドレイン領域とする。ｎ型不純物の導入はイオン打込みを用い、平均濃度 ５×１０１９／ｃｍ３程度とする。
このように形成されたゲート電極５１０８を有するＭＯＳトランジスタのゲート絶縁膜は、本実施例では、１０ｎｍである。
次に、サイドウォール・スペーサ５１１０を形成した後、全面をフッ化水素酸で洗浄し、素子分離絶縁領域５１０２、ゲート電極５１０８が形成された領域以外、即ちシリコン基板５１０１が露出した表面に、厚さ３．５ｎｍの熱酸化膜５１１１を形成する。引き続き厚さ１８０ｎｍのポリシリコン５１１２を全面に被着させる。ポリシリコン５１１２全面にボロンイオンを加速エネルギー４０ＫｅＶで５×１０１５／ｃｍ２程度導入し、不純物平均濃度１×１０２０／ｃｍ３程度のｎ型ポリシリコンにする。その直上に、膜厚１００ｎｍの酸化シリコン５１１３を被着する（ｂ）。
熱酸化膜５１１１、ポリシリコン５１１２および酸化シリコン５１１３をフォトリソグラフィ工程およびドライエッチング工程により加工し、ゲート長０．１８μｍのゲート電極５１１４とする。ゲート電極５１１４は薄膜ＭＯＳトランジスタのゲートを構成する。この直後に、ヒ素４０ＫｅＶ、２×１０１５／ｃｍ２程度のイオン打込みによりｎ型ソース・ドレイン領域５１１５を設ける（ｃ）。
続いて、ショートチャネル効果抑制のためのイオン打込みを行なうが、図が煩雑になることを防ぐためここでは記載を省略してある。そして層間絶縁膜５１１６を形成した後、第１の金属配線層５１１７をもって各トランジスタの端子を接続する（ｄ）。必要に応じて、第２、第３の配線層を形成する。
図２を用いて本発明の第２の実施例を説明する。本実施例は、ゲートおよびソース部分の不純物濃度を変えることによってトンネル電流が流れるＭＯＳトランジスタと実質的にこのようなトンネル電流が流れないＭＯＳトランジスタを製造する例である。本実施例では、第１の実施例（図１）と同様に、ｐ型ＭＯＳトランジスタの断面のみを記載する。ｎ型シリコン基板２０１上に、素子分離絶縁領域２０２、ｎ型不純物層２０３およびｐ型不純物層２０４を形成する。ここでｎ型不純物層２０３は、主回路を構成するトランジスタのウエル領域に供するものであり、ｎ型不純物層２０４は主回路への電源供給および電源遮断用ＭＯＳトランジスタのウエルに供するものである。ｎ型不純物層２０３および２０４の不純物平均濃度は１×１０１７／ｃｍ３程度である。ｎ型不純物層２０３および２０４への不純物導入方法は特に問わない。各トランジスタを形成する領域に、しきい値調整用イオンをイオン打込みで導入した後、露出した基板表面に厚さ３．５ｎｍのシリコンの熱酸化膜２０５を形成する。続いて、２０５直上全面に厚さは１８０ｎｍのポリシリコン層２０６を被着する（ａ）。
通常の回路動作をするためのトランジスタを形成する領域へは、リンイオン２０７ａを加速エネルギー２５ＫｅＶで５×１０１５／ｃｍ２導入して、ｎ型ポリシリコン２０７とする。
電源遮断の機能を持つトランジスタを形成する領域へのリンイオン２０８ａの導入は、ボロンイオン２０７ａよりも飛呈の小さい１５ＫｅＶ程度の低エネルギー加速のボロンイオンあるいは同エネルギーの場合はフッ化ボロンで行ない、ｐ型ポリシリコン２０８を形成する（ｂ）。
これらのボロンイオン導入工程の差異により、電源遮断の機能を持つトランジスタのゲート電極は上部のみ不純物濃度が高くなり（ほぼ１×１０２０／ｃｍ３）、ゲート絶縁膜に近いゲート電極下部の不純物濃度は低くなる（ほぼ１×１０１７／ｃｍ３）。従って、ゲート電極下部のキャリア濃度は低くなり、ゲート絶縁膜の厚いＭＯＳトランジスタに電気的に類似した特性を示す。即ち、ゲート絶縁膜に流れるトンネル電流を小さく抑えることができる。
リンイオン２０７ａおよび２０８ａの打込み後、全面に１００ｎｍのシリコン酸化膜２０９を堆積する。熱酸化膜２０５、ｎ型ポリシリコン２０８、およびシリコン酸化膜２０９をフォトリソグラフィとドライエッチング工程により加工し、ゲート電極２１０および２１１を形成する（ｃ）。ゲート電極２１０のゲート長は０．１８μｍとする。ゲート電極２１１はゲート酸化膜が厚く見えるので、ショートチャネル効果を考慮してゲート長を０．１８μｍ以上とする。ゲート電極２１０および２１１形成直後にｐ型導電層２１２を形成し、ゲート電極２１０に対するソース・ドレイン領域とする。同様に、ｐ型導電層２１３を形成し、ゲート電極２１１に対するソース・ドレイン領域とする（ｄ）。ｐ型不純物の導入はイオン打込みを用い、フッ化ボロンを２０ＫｅＶ、２×１０１５／ｃｍ２程度導入する。ショートチャネル効果抑制のためのイオン打込みは、図が煩雑になることを防ぐためここでも記載を省略してある。層間絶縁膜２１４を形成した後、第１の金属配線層２１５をもって各トランジスタの端子を接続する。必要に応じて、第２、第３の配線層を形成する。なお、第２の実施例（図２）の方法は、酸化膜のトンネル電流を根本的に低減させるまでの効果はないので、図１記載の形態よりは消費電力低減効果は小さい。一方、単なるイオンの打ち分けのみで済むプロセスであるから、簡便に製造できる長所がある。製造後のチェックは、実際に動作させる必要がある図２のプロセスによるものよりも、ゲート絶縁膜の厚さを測定するだけで良い図１のプロセスによるものの方が有利である。
次に、図３および図４を用いて本発明の第３の実施例を説明する。図３および図４は本発明に係わる半導体集積回路装置の具体的構成例で、図３は本実施例のレイアウト図であり、図４は、図３のレイアウト図のＡ−Ａ’間の断面図である。本回路装置は連続した２ＮＡＮＤゲート回路をもった例である。
図３において、ＭＰおよびＭＮは電源遮断用（制御回路用）のＭＯＳトランジスタであり、ゲート絶縁膜の厚さは５ｎｍ程度でも使用可能であるが、本実施例では１０ｎｍである。また、ＴＰおよびＴＮは論理回路用（主回路用）のＭＯＳトランジスタであり、ゲート絶縁膜の厚さは３．５ｎｍである。本実施例ではこのように、ゲート絶縁膜の厚さの異なる２種類のＭＯＳトランジスタを用いている。このとき、ゲート絶縁膜の厚さの厚いＭＯＳトランジスタのゲート長ＬＭは、ゲート絶縁膜の厚さの薄いＭＯＳトランジスタのゲート長よりも大きくしている。これは前述の通り、ゲート絶縁膜に適したゲート長を設定する必要があり、絶縁膜が厚いときにゲート長が短いと、ソース・ドレイン間のサブスレッシショルドリークが生じ、ｏｎ／ｏｆｆが完全に行えなくなるからである。
図４を用いて本実施例における半導体集積回路装置の内部構造を説明する。この実施例においては基本的に薄膜ＭＯＳトランジスタを用いて高速の動作を得ているが、薄膜ＭＯＳトランジスタの待機時におけるリーク電流の消費を防止するために、待機時の電源を遮断するスイッチを設けるものである。そして、このスイッチの部分にはトンネルリーク電流の小さな厚膜ＭＯＳトランジスタを用いる。
ｎ型基板３０１上にｐ型ウエル３０２を設け、素子分離領域３０３を設ける。３０４ないし３０７は論理回路用ＭＯＳトランジスタＴＰのソース・ドレイン領域、３０８および３０９は電源遮断用ＭＯＳトランジスタＭＰのソース・ドレイン領域である。３１０および３１１は論理回路用ＭＯＳトランジスタＴＰのゲート電極、３１２は電源遮断用ＭＯＳトランジスタＭＰのゲート電極である。ＧＩＴはＴＰのゲート酸化膜、ＧＩＭはＭＰのゲート酸化膜である。
第１の層間膜３１３を形成し、それを穿孔して第１の配線層３１４，３１５，３１６，３１７により各トランジスタのソース、ドレインおよびゲート電極に結線する。配線層３１４および３１６は論理回路用ＭＯＳトランジスタｐＭＯＳＬのソース領域へ、配線層３１５は論理回路用ＭＯＳトランジスタｐＭＯＳＬのドレイン領域へ接続されている。配線層３１７は論理回路用ＭＯＳトランジスタｐＭＯＳＬのソース領域と電源遮断用ＭＯＳトランジスタｐＭＯＳＶのドレイン領域を接続している。配線層３１８は電源遮断用ＭＯＳトランジスタｐＭＯＳＶのソース領域へ接続されている。
第２の層間膜３１９を形成した後、それを穿孔して第２の配線層３２０，３２１を前記第１の配線層の所望の領域に結線する。配線層３２０は電源遮断用ＭＯＳトランジスタｐＭＯＳＶのドレインをシャントする。配線層３２１は電源遮断用ＭＯＳトランジスタｐＭＯＳＶのソースをシャントする第１の電源線である。配線層３２１は穿孔した第２の層間膜３１９を通じて第１の配線層３１８へ結線される。以上のレイアウトにより、論理回路用ＭＯＳトランジスタｐＭＯＳＬおよびｎＭＯＳＬで構成される論理回路と第１の電源との接続を電源遮断用ＭＯＳトランジスタｐＭＯＳＶで制御できる。なお、ここでもｐ型の電源遮断用ＭＯＳトランジスタｐＭＯＳＶのみを記したが、厚いゲート絶縁膜を有するｎ型の電源遮断用ＭＯＳトランジスタｎＭＯＳＶを、論理回路用ＭＯＳトランジスタｎＭＯＳＬと第２の電源線の間に接続することもできる。以降説明する回路図（図５，図６ないし図９参照）ではこの構成も記載してある。
図５を用いて本発明の第４の実施例を説明する。図５は、本発明を最も簡単なインバータ回路に適用したものである。
図５において、Ｌ１はＣＭＯＳインバータであり、ＴＰ１およびＭＰ１はｐ型ＭＯＳトランジスタ、ＴＮ１およびＭＮ１はｎ型ＭＯＳトランジスタである。（本出願のトランジスタ回路図では以降、ｐ型ＭＯＳトランジスタはゲート端子部に○印を付けて記す。）ＴＰ１およびＴＮ１はそれぞれ図１のＴＰおよびＴＮに対応する。ＴＰ１およびＴＮ１のＭＯＳトランジスタのゲート絶縁膜厚はＭＰ１およびＭＮ１のＭＯＳトランジスタのゲート絶縁膜厚よりも薄い。以下、ＴＰ１およびＴＮ１のように薄いゲート絶縁膜を使用したトランジスタを薄膜ＭＯＳトランジスタまたは薄膜トランジスタ、ＭＰ１およびＭＮ１のように厚いゲート絶縁膜を使用したトランジスタを厚膜ＭＯＳトランジスタまたは厚膜トランジスタと記す。（本出願のトランジスタ回路図では以降、薄膜ＭＯＳトランジスタは円で囲んで示す。）なお、通常、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる薄膜トランジスタは絶縁基板上に薄膜形成技術で作ったものであるが、本発明でいう薄膜、厚膜トランジスタは単純にゲート絶縁膜の厚さの比較だけで便宜上定義付けしているものであることに注意されたい。
ＣＭＯＳインバータＬ１と第１の電源Ｖｄｄ，第２の電源Ｖｓｓの間に厚膜ＭＯＳトランジスタＭＰ１およびＭＮ１が挿入されている。この回路を使用して信号を処理する際（定常時）には、制御信号ＣＳを‘Ｈ’とする。この信号により、厚膜ＭＯＳトランジスタＭＰ１およびＭＮ１はＯＮし、第１の電源Ｖｄｄおよび第２の電源Ｖｓｓを直接インバータＬ１に接続する。ＣＭＯＳインバータＬ１は薄膜ＭＯＳトランジスタＴＰ１およびＴＮ１で構成されているので、そのゲート・ソース間およびゲート・ドレイン間にリーク電流（トンネル電流）が流れる。このリーク電流は厚膜ＭＯＳトランジスタＭＰ１およびＭＮ１を通じて第１の電源Ｖｄｄと第２の電源Ｖｓｓ間に流れ、回路全体としての消費電力が増加する。この回路を使用しない時、すなわち待機時には、制御信号ＣＳを‘Ｌ’とする。この時、厚膜ＭＯＳトランジスタＭＰ１およびＭＮ１はＯＦＦし、第１の電源Ｖｄｄ，第２の電源ＶｓｓとＣＭＯＳインバータＬ１は分離される。上記ゲート・ソース間およびゲート・ドレイン間のリーク電流は、厚膜ＭＯＳトランジスタＭＰ１およびＭＮ１がオフであるため第１の電源Ｖｄｄと第２の電源Ｖｓｓ間に流れることはない。この時、第１の電源Ｖｄｄおよび第２の電源Ｖｓｓが供給されないのでＣＭＯＳインバータＬ１はインバータとして機能しないが（ＣＳが‘Ｌ’の時、出力ＯＵＴはハイインピーダンス状態になる。）、厚膜ＭＯＳトランジスタＭＰ１およびＭＮ１によって、上記リーク電流による消費電力増加を防ぐことができる。この実施例では厚膜ＭＯＳトランジスタのゲート絶縁膜の厚さを３．５ｎｍ、薄膜ＭＯＳトランジスタのゲート絶縁膜の厚さを６．０ｎｍとしたが、膜厚の差が少しでもあれば（すなわち、厚膜トランジスタのトンネルリーク電流が薄膜トランジスタのトンネルリーク電流より少なければ）、待機時のリーク電流減少の効果を得ることができる。なお、通常クロックドインバータ回路と呼ばれる回路はＣＳをクロック入力にした形になっているが、ＭＰ１とＴＰ１およびＭＮ１とＴＮ１が直列接続になっていれば、ＭＰ１とＴＰ１の順番および、ＭＮ１とＴＮ１の順番を変えても回路動作には支障がない。本発明の回路ではＭＰ１とＴＰ１の接続順番を変えたり、 ＭＮ１とＴＮ１の接続順番を変えたりするとその効果がなくなるという点で性質の異なるものである。
次に、図６および図７を用いて本発明の第５の実施例を説明する。本実施例は、本発明を薄膜ＰＭＯＳトランジスタＴＰ１ないしＴＰ３と薄膜ｎ型ＭＯＳトランジスタＴＮ１ないしＴＮ３から構成された３段構成のＣＭＯＳインバータに適用した実施例である。
同図において、ｐ型ＭＯＳトランジスタＭＰ１ないしＭＰ３およびｎ型ＭＯＳトランジスタＭＮ１ないしＭＮ３は厚膜トランジスタである。
図６では、回路の第１の電源Ｖｄｄおよび第２の電源Ｖｓｓと３個のＣＭＯＳインバータの各電源電極Ｖｃｄ１，Ｖｃｓ１ないしＶｃｄ３，Ｖｃｓ３間に厚膜ＭＯＳトランジスタを挿入している。厚膜ＭＯＳトランジスタに印加する制御信号ＣＳを‘Ｌ’にすることで、薄膜ＭＯＳトランジスタＴＰ１ないしＴＰ３、ＴＮ１ないしＴＮ３のゲート・ソース間およびゲート・ドレイン間に流れる電流を小さくすることができ、消費電力を削減できる。
図７の実施例では、３段のインバータを形成する薄膜ＭＯＳトランジスタのソースを仮想電源線Ｖｃｄ０，Ｖｃｓ０に接続し、仮想電源線Ｖｃｄ０，Ｖｃｓ０および第１の電源Ｖｄｄ，第２の電源Ｖｓｓの間に厚膜ＭＯＳトランジスタを挿入している。この構成により図６の場合と同様の効果が得られる。
図６と図７を比較すると、図７の方が小面積になることが多い。ＭＰ１ないしＭＰ３およびＭＮ１ないしＭＮ３のゲート幅は、それぞれのインバータの遅延時間が、ＭＰ１ないしＭＰ３およびＭＮ１ないしＭＮ３を挿入したことにより遅くならないように決定する必要がある。図６の場合にはたとえばＭＰ１およびＭＮ１のゲート幅はＴＰ１およびＴＮ１のゲート幅と同じ大きさ程度にすることになる。ところが、図７ではそれぞれのインバータの活性化率を考慮に入れてＭＰ１およびＭＮ１のゲート幅を決めることができる。すなわち、ＭＰ１およびＭＮ１に接続されている論理回路（図７の例では３段のインバータ）の最大活性化率を考慮してＭＰ１およびＭＮ１のゲート幅を決める。図７の例では３段のインバータのうち、一度に動作するインバータは１段だけなので、その１段のインバータに十分に電流を供給できるようなゲート幅にＭＰ１およびＭＮ１を設計すればよい。結果的には図６のＭＰ１ないしＭＰ３およびＭＮ１ないしＭＮ３のゲート幅と同じゲート幅程度で済むことになり、図７の方が図６よりも小面積になる。
図８を用いて本発明の第６の実施例を説明する。図８は、図７に示した第５の実施例にレベルホルダＬＨ１を接続し、制御信号ＣＳが‘Ｌ’になってインバータの動作が停止し、出力（ＯＵＴ２）がハイインピーダンス状態になっても、出力ＯＵＴのレベルを保持できるようにした実施例である。制御信号ＣＳが‘Ｈ’から‘Ｌ’に変わったときに、‘Ｈ’のときの最後の論理レベルを保持する。ここではレベルホルダＬＨ１としてインバータ２個によるラッチで実現しているが、制御信号ＣＳが‘Ｌ’のときに出力ＯＵＴのレベルが保持でき、出力ＯＵＴを入力とする次段の回路に影響がないようなものであれば如何なるものでもよい。
本実施例ではレベルホルダー回路ＬＨ１は高速性を要求しないものとし、厚膜ＭＯＳトランジスタで構成してリーク電流を押さえた。高速性を要求する場合には、レベルホルダー回路は薄膜ＭＯＳトランジスタで構成することもできるが、インバータ本体よりリーク電流が増えては意味がないので、設計に留意する必要がある。
また、レベルホルダー回路の挿入する場所は回路中のどこであっても良いわけではない、たとえば図８で、ＯＵＴ１やＯＵＴ２に挿入しても意味がない。制御信号ＣＳが‘Ｌ’のときも論理レベルを保持する必要のある信号線（図８ではＯＵＴ３）に挿入する必要がある。
図９を用いて本発明の第７の実施例を説明する。上述した図５（第４の実施例）ないし図８（第６の実施例）では薄膜ＭＯＳトランジスタで「インバータ」を形成した実施例を示したが、薄膜ＭＯＳトランジスタで構成された回路であれば如何なる機能をもつものでもよい。この例を図９に示す。図９は、図５のインバータを２入力（ＩＮ１，ＩＮ２）を有するＮＡＮＤゲートに変えたものである。この構成によっても図５と同様に消費電力の増加を防ぐことができる。
図５ないし図９に示した実施例では、制御信号ＣＳにつながれた制御回路として厚い酸化膜で構成された厚膜ＭＯＳトランジスタを用いているが、制御信号ＣＳによって薄膜ＭＯＳトランジスタのゲート・ソース間およびゲート・ドレイン間のリーク電流の量を制御できるものであれば如何なるものでもよい。例えば、図２に示した製造工程に対応した、ゲート電極の空乏化率が主回路のそれより大きいＭＯＳトランジスタや、薄膜ゲート絶縁膜であってもゲートリークが小さいゲート絶縁膜で構成されたＭＯＳトランジスタで構成してもよい。
また、図５ないし図９に示した実施例では、ＭＯＳトランジスタの基板電極について特に言及していないが、本発明ではその接続は特に規定しない。例えば、ｐ型ＭＯＳトランジスタの基板電極は第１の電源Ｖｄｄに、ｎ型ＭＯＳトランジスタの基板電極は第２の電源Ｖｓｓに接続してもよい。また、図５では薄膜ＭＯＳトランジスタＴＰ１の基板電極をＶｃｄ１に、薄膜トランジスタＴＮ１の基板電極をＶｃｓ１に接続してもよい。この場合、主回路であるインバータＬ１に、基板電極を電源に接続しているＣＭＯＳインバータの標準セルをそのまま使用できる。
図１および図２に記載した手順で製造した半導体集積回路装置は、下記、図５ないし図９全ての回路構成に適用できる。さらに図５ないし図９に記載された実施例は、その回路の動作頻度が小さい回路へ用いればより効果がある。たとえば，メモリ回路のワードデコーダ・ドライバ回路が挙げられる。シングルポートのメモリ回路の場合，ワード線数だけあるワードデコーダ・ドライバ回路は一度に一つのワードデコーダ・ドライバ回路しか活性化されない。他の多数あるワードデコーダ・ドライバ回路は不活性のままであり、ゲートリークがあると定常電流が流れ消費電力が増加する。上記実施例を用いれば、多数ある不活性のワードデコーダ・ドライバ回路の消費電力を低減できる。
図１２〜図１９は薄膜ＭＯＳトランジスタＴＰ１−ＴＰ４，ＴＮ１−ＴＮ４で構成された回路における待機時のリーク電流を低減するための厚膜ＭＯＳトランジスタの挿入方法の他の例を示す。
図１２と図１３は待機時間中のＩＮとＯＵＴの論理レベルが等しい場合の例である。
図１２に示すように待機時間中にＩＮ＝ＯＵＴ＝‘Ｈ’であることがわかっていれば、Ｖｓｓ側のみにスイッチＭＮ１を挿入すればよく、Ｖｄｄ側には不要である。
図１３に示すように待機時間中にＩＮ＝ＯＵＴ＝‘Ｌ’であることがわかっていれば、Ｖｓｓ側のみにスイッチＭＰ１を挿入すればよく、Ｖｄｄ側には不要である。ＬＨ１はレベルホールド回路で、待機時間中に出力をホールドするものである。
図１４〜図１７は待機時間中のＩＮとＯＵＴの論理レベルが異なる場合の例である。
図１４に示すように、待機時間中にＩＮとＯｕｔの論理レベルが異なる場合には、ＩＮ−ＯＵＴ間のリークを防止するために、ＩＮまたはＯＵＴにスイッチを挿入する。ＩＮ＝‘Ｈ’，ＯＵＴ＝‘Ｌ’の場合は、ＶｓｓとＯＵＴに入れるかＶｄｄとＩＮに入れる。図１４はＶｓｓとＯＵＴにスイッチＮＭ１とスイッチＭＰ４，ＭＮ４を入れたものである。
図１５はスイッチをＶｓｓとＯＵＴに入れるのではなく、ＶｄｄとＩＮに入れたものである（ＭＰ１，ＭＰ５，ＮＭ５で示される）。負荷駆動能力の必要なＯＵＴにスイッチを入れる場合、そのスイッチは大きなゲート幅のＭＯＳトランジスタで構成する必要があるため望ましくないので、実用上は図１５の例の方が良い。
図１６に示すように、待機時間中にＩＮの論理レベルがＯｕｔの論理レベルと異なる場合には、ＩＮ−ＯＵＴ間のリークを防止するために、ＩＮまたはＯＵＴにスイッチを挿入する。ＩＮ＝‘Ｌ’，ＯＵＴ＝‘Ｈ’の場合は、ＶｄｄとＯＵＴにスイッチＭＰ１とＭＰ４，ＭＮ４を入れる。
図１７はスイッチをＶｄｄとＯＵＴに入れるのではなく、ＶｓｓとＩＮに入れたものである（ＭＮ１，ＭＰ５，ＮＭ５で示される）。負荷駆動能力の必要なＯＵＴにスイッチを入れることは望ましくないので、実用上は図１７の例の方が良い。
図１８は待機時のＩＮ，ＯＵＴの論理レベルは不明だが、ＩＮ＝ＯＵＴであることがわかっている場合の例であり、ＶｄｄとＶｓｓにスイッチＭＰ１とＭＮ１を入れれば良い。ｉｎとｏｕｔにはスイッチは不要である。
図１９は入力信号が複数（ＩＮ１，ＩＮ２） ある場合の例を示す。待機時にはＩＮ１＝‘Ｈ’，ＩＮ２＝ＯＵＴ＝‘Ｌ’であり、ＶｄｄとＩＮ１にスイッチＭＰ１とＭＰ５，ＭＮ５を入れれば良い。
図１２から図１９の例で明らかなように、ゲートリーク電流を削減するための厚膜ＭＯＳトランジスタの挿入箇所は回路によって最適な場所がある。したがって、回路全体で同一の挿入方法にする必要はなく、回路ブロック毎に最適な箇所に挿入すればよい。
図２０と図２１は、レベルホールド回路ＬＨ１の他の例を示す。
図２０はインバータ２段構成としており、後段のトランジスタの電流駆動能力は、ＩＮに接続されている論理ゲートのトランジスタのそれより十分小さく、また、その論理ゲートのトンネルリーク電流より十分大きくする。
図２１は後段をクロックドインバータにした例であり、トランジスタの電流駆動能力の設計自由度が大きくなる効果がある。
以上の実施例の説明では、トランジスタのしきい値については何も限定していないが、薄膜ＭＯＳトランジスタを低しきい値にし、厚膜ＭＯＳトランジスタをそれよりも高しきい値にするのが効果的である。トランジスタを低しきい値にするといわゆるサブスレッショルドリーク電流がソース・ドレイン間に流れるが、電源間に挿入した高しきい値の厚膜ＭＯＳトランジスタでそのリーク電流をカットすることができる。以下の図２２からの実施例では基本的に厚膜ＭＯＳトランジスタはサブスレッショルドリーク電流が問題にならない程度のたとえば０．５Ｖ程度の高しきい値で、また、薄膜ＭＯＳトランジスタはたとえば０．１Ｖ程度の低しきい値で構成した例を示す。
また、以上の実施例では薄膜ＭＯＳトランジスタのゲート端子に入力される電圧と厚膜ＭＯＳトランジスタのゲート端子に入力される電圧との関係については何も言及していないが、厚膜ＭＯＳトランジスタのゲート端子に入力される電圧を薄膜ＭＯＳトランジスタのゲート端子に入力される電圧よりも高くすると効果的である。厚膜ＭＯＳトランジスタのゲート酸化膜は厚いために薄膜ＭＯＳトランジスタよりも高い電圧を印加でき、これにより厚膜ＭＯＳトランジスタの電流駆動能力を高めるられる。図５から図２１までの実施例ではＣＳおよび／ＣＳの信号振幅を大きくすればよい。その時には、厚膜ＭＯＳトランジスタのゲート長は薄膜ＭＯＳトランジスタのゲート長よりも長くするのがよい。厚膜ＭＯＳトランジスタのしきい値を高くできるし、高電圧で動作する厚膜ＭＯＳトランジスタのデバイスの信頼性を向上させることができる。以下の図２２からの実施例では基本的に厚膜ＭＯＳトランジスタにはたとえば３．３Ｖ程度の高電圧を印加し、また、薄膜ＭＯＳトランジスタにはたとえば１．５Ｖ程度の低電圧を印加した例を示す。
以下に本発明を用いた各種の半導体集積回路例を示す。
図２２は本発明による半導体集積回路のブロック図を示したものである。以下の図において、面積比率において主に薄膜ＭＯＳトランジスタで構成されている回路ブロックを実線で、厚膜ＭＯＳトランジスタで構成される回路ブロックを点線で、両者が混在する回路ブロックを両者で囲んで区別した。
ＣＰＵコアなどからなる主回路２２０１は入出力回路２２０２を介して、入出力端子と信号をやりとりする。主回路２２０１はまた、メモリ直接周辺回路２２０４を介してメモリセル２２０５（例えばＤＲＡＭで構成される）と信号をやりとりする。スタンバイ制御回路（電源制御回路）２２０６は上記各モジュール内の薄膜ＭＯＳトランジスタに対してその電源等の制御をする。通常半導体集積回路チップ内の信号電圧とチップ外の信号振幅が異なるので、後述するレベル変換回路で信号振幅のレベル変換を行っている。
図２２において、点線で示されるメモリセル２２０５は主にトンネルリーク電流が無視しうるゲート酸化膜を有するＭＯＳ（厚膜ＭＯＳトランジスタ）により構成される。ゲート酸化膜は例えば５〜１０ｎｍ程度の厚い酸化膜である。
主回路２２０１、入出力回路２２０２、メモリ直接周辺回路２２０４、およびスタンバイ制御回路２２０６は薄膜ＭＯＳトランジスタを主として用いる。特に論理素子を多く含む主回路は、薄膜ＭＯＳトランジスタの割合が多い。
これらの回路中にある薄膜ＭＯＳトランジスタは、図５から図２１で詳述したように、待機時のリーク電流を低減するため電源制御用のスイッチで電源を遮断できるようにしてある。電源制御用スイッチとなるトランジスタにはリーク電流があると意味がないので、厚膜ＭＯＳトランジスタを用いる。これら電源スイッチ用ＭＯＳはスタンバイ制御回路２２０６からの制御によりｏｎ／ｏｆｆが行われる。
また、この半導体集積回路装置の中で、電源スイッチ用の厚膜ＭＯＳトランジスタの他に、チップ外部からの大きな信号振幅の入力が直接かかる部分のトランジスタ（Ｉ／Ｏ回路等）にも厚膜ＭＯＳトランジスタを用いる。これは大きな信号振幅が入力されるＩ／Ｏ回路には高ゲート耐圧ＭＯＳが必要で、一般に厚膜ＭＯＳトランジスタはゲート耐圧が高いためである。Ｉ／Ｏ回路に用いる高耐圧ＭＯＳトランジスタに図５から図２１までで説明した薄膜ＭＯＳトランジスタのゲートリーク削減のための厚膜ＭＯＳトランジスタを用いることができる。両者のＭＯＳトランジスタに同じ厚膜ＭＯＳトランジスタを用いることでプロセスの簡単化が実現できる。
メモリセル２２０５は待機時にデータを保持する必要のあるメモリで、これらはトンネルリーク電流が無視しうる厚膜ＭＯＳトランジスタで構成される。メモリセルに厚膜ＭＯＳトランジスタを使用すれば動作速度が遅くなるが、ゲートリークによる消費電力増加の問題がないので、待機時にメモリセルに電源を供給し続けることができる。逆に、待機時に情報を保持する必要がないメモリはそのメモリセルに薄膜ＭＯＳトランジスタを使用することができる。待機時には、メモリセルに蓄えられている情報は消えてしまうが、メモリセルに供給する電源をオフすることによってゲートリークによる消費電力増加を防ぐことができる。また、メモリの容量が小容量で待機時に電源を供給し続けてもゲートリークによる消費電力増加が無視できるのであれば、同様にメモリセルを薄膜ＭＯＳトランジスタで構成することができる。たとえばレジスタファイル等は小容量であるためリーク電流がそれほど問題にならず、速度が重視される。このようなメモリは薄膜ＭＯＳトランジスタで構成することが望ましい。また、本実施例の半導体集積回路装置においては、特にラッチ、フリップフロップ等のメモリ回路は高速を要求されるために薄膜ＭＯＳトランジスタを用いることが望ましい。なお、高電圧で駆動され、早い応答性が要求されない回路、例えば前述の薄膜ＭＯＳトランジスタの電源制御用のスイッチは厚膜ＭＯＳトランジスタを用いることが望ましい。
図２２の例ではチップは少なくとも２種類の電源で駆動されており、電源Ｖｃｃ２はＶｃｃ１より大きく設定されている。厚膜ＭＯＳトランジスタは電流供給能力の高いＶｃｃ２により駆動されることとし、薄膜ＭＯＳトランジスタはＶｃｃ１により駆動されることとする。以下の実施例ではＶｃｃ１は１．５Ｖ、Ｖｃｃ２は３．３Ｖと仮定しているが、それぞれＶｃｃ２＞Ｖｃｃ１の関係を満たせばどのような値であってもよいことは言うまでもない。
以上で説明した図２２の半導体集積回路では、主な部分を薄膜ＭＯＳトランジスタで構成しているので、高速の動作が可能となる。
図２３は半導体集積回路の他の実施例である。基本構成は論理回路などで構成される主回路２３０１と、入出力回路２３０２、およびスタンバイ制御回路２３０３で構成されている。この例では、外部から供給される３．３Ｖの電圧Ｖｃｃ２を降圧回路２３０４で１．５ＶのＶｃｃ１に降圧させる。降圧回路２３０４は主回路などと同一のチップ上にあってもよいし、別のチップ上に形成されていてもよい。主回路２３０１は、主に薄膜ＭＯＳトランジスタで構成され、高速動作が可能となる。降圧回路２３０４は主に厚膜ＭＯＳトランジスタで構成される。入出力回路２３０２、スタンバイ制御回路には薄膜と厚膜のＭＯＳトランジスタが混在する。これらの回路において、薄膜ＭＯＳトランジスタはＶｃｃ１で、厚膜ＭＯＳトランジスタはＶｃｃ２で駆動することとする。スタンバイ制御回路は、リーク電流による電力損失を押さえるために、回路の待機時に降圧回路２３０４の出力をオフにする。また、入出力回路２３０２から主回路２３０１への出力も‘Ｌ’とする。主回路２３０１への入力が‘Ｌ’になり、かつ主回路に供給される電源電圧が０Ｖになるため、主回路中の主なノードの電位が‘Ｌ’になりトンネルリークによる消費電力増加を削減できる。なお、薄膜ＭＯＳトランジスタを低しきい値にした場合、サブスレッショルドリーク電流による消費電力増加も同時に削減できることは言うまでない。
図２４は他の実施例であり、図２３と共通の部分は同じ符号で示した。この実施例では外部から２種の電源Ｖｃｃ１とＶｃｃ２がチップに供給されるが、Ｖｃｃ１は厚膜ＰＭＯＳトランジスタで構成されたスイッチ２４０４を介して主回路２３０１などに供給される。待機時にはスタンバイ制御回路２３０３により、スイッチ２４０４がオフになり、Ｖｃｃ１の給電がオフとなる。また、図２３と同様に待機時には出力回路２３０２から主回路２３０１への出力は‘Ｌ’となる。スイッチ２４０４は主回路などと同一のチップ上にあってもよいし、チップ外に外づけしたパワーＭＯＳトランジスタであってもよい。ここでスイッチ２４０４は厚膜ＭＯＳトランジスタで構成されている。図２３と同様に、主回路２３０１への入力が‘Ｌ’になり、かつ主回路に供給される電源電圧が０Ｖになるため、主回路中の主なノードの電位が‘Ｌ’になりトンネルリークによる消費電力増加を削減できる。
図２５は図２３にさらに主回路の動作速度ばらつきを補償する回路を組み込んだ実施例を示す図である。先の実施例と同様の構成は同一の番号を付した。この実施例では主回路２５０１は遅延モニタ回路ＭＯＮＩを備えている。遅延モニタ回路ＭＯＮＩは主回路中の論理回路の遅延時間をモニタするものである。したがって、この遅延モニタ回路は原則として主回路の薄膜ＭＯＳトランジスタと同様の薄膜ＭＯＳトランジスタで構成する。遅延モニタ回路は、例えばリングオシレータで構成される。Ｖｃｃ２からＶｃｃ１を作る降圧回路２５０４は、主回路中の遅延モニタ回路ＭＯＮＩからの信号に応じて、主回路のトランジスタの製造及び温度等の環境の変化による主回路を構成する論理回路の遅延時間のばらつきを補償するようにＶｃｃ１の値を制御する。これは例えば図２８に示すようなＰＬＬ方式で実現される。たとえば、温度が上昇し、主回路を構成する論理回路の遅延時間が遅くなったときには、降圧回路２５０４はその出力Ｖｃｃ１を上昇させる。また逆に、温度が低下し、主回路を構成する論理回路の遅延時間が速くなったときには、降圧回路２５０４はその出力Ｖｃｃ１を下降させる。これにより主回路を構成する論理回路の遅延時間を一定に保つことができる。
図２６は他の実施例を示す図である。図２５ではモニタ回路ＭＯＮＩによって主回路を構成する論理回路の遅延時間をモニタする実施例を示したが、ここでは、チップの製造時の検査で主回路を構成するＭＯＳトランジスタあるいは論理回路の特性を測定し、そのデバイス情報を２６０５に格納しておく。この２６０５からの制御信号に基づいて、降圧回路２６０４はＶｃｃ１の値を決定する。たとえば、チップ検査時に主回路を構成するトランジスタのしきい値が設計値よりも大きめに製造されたことが分かると、降圧回路２６０４がＶｃｃ１を設計値よりも大きな値で出力するように２６０５に記憶する。また逆に、チップ検査時に主回路を構成するトランジスタのしきい値が設計値よりも小さめに製造されたことが分かると、降圧回路２６０４がＶｃｃ１を設計値よりも小さな値で出力するように２６０５に記憶する。このようにすることによって、製造ばらつきを補償できる。なお、２６０５に記憶するデバイス情報はトランジスタのしきい値でもよいし、トランジスタの飽和電流値でもよい、要は主回路を構成する論理回路の遅延時間を反映するものであればよい。また、その記憶方法は特に問わない。簡単な方法としてはたとえば図２７の降圧回路のＶｒｅｆの値をイオンビームによってヒューズ（アルミ配線等）を切断するＦＩＢ加工を用いた物理的な方法等で変化させる方法でもよい。
図２５の方法では、主回路のトランジスタの製造及び温度等の環境の変化を補償することができるが、図２６の方法では、主回路のトランジスタの製造ばらつきのみを補償することができる。しかし、図２６の方法の方が図２５の方法よりも簡便で面積オーバーヘッドが小さくできるという利点がある。
図２５や図２６の方法以外にも、製造及び温度等の環境の変化に伴う主回路の動作速度ばらつきを補償する方法は考えられるが、いかなる方法でもよい。
図２７は、図２３で示した高電圧Ｖｃｃ２を低い電圧Ｖｃｃ１に変換する降圧回路（電圧リミッタ）２３０４の回路構成例である。この降圧回路はスタンバイ制御回路２３０３からの制御信号ＳＴＢで制御され、Ｖｃｃ１の供給をｏｎ／ｏｆｆする。電圧リミッタは高い電圧をとりあつかうので、原則として厚膜ＭＯＳトランジスタで構成する。ただし、位相補償容量ＣＣはμＡ程度ならばリーク電流があってもよい。薄膜ＭＯＳトランジスタで形成した方が回路面積を小さくできる。特にＣＣは通常数百〜数千ｐＦであるので、チップの面積縮小に効果がある。分圧回路ＤＩＶ１を構成するトランジスタもμＡ程度のリーク電流は許容でき、リークがあっても分圧抵抗として働くだけなので、薄いゲート絶縁膜を有するＭＯＳトランジスタで構成できる。
図２８は図２５で説明した遅延モニタ回路ＭＯＮＩと降圧回路２５０４の詳細回路図である。遅延モニタとしてはＣＭＯＳインバータで構成したリングオシレータを用いている。この回路はＰｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ（ＰＬＬ）を形成しており、遅延モニタＭＯＮＩの発振周波数と主回路へのクロック信号ｆ１とを周波数位相比較記ＰＦＤで比較し、レベル変換器ＬＣ３を通してチャージポンプ回路ＣＰを駆動する。ＣＰの出力はローパスフィルターＬＰＦを通過して、Ｖｒｅｆとして出力される。このＶｒｅｆの値をもとにＶｃｃ１が作られる。クロック信号ｆ１に応じたＶｃｃ１が作られる。ここで、リングオシレータＭＯＮＩ、周波数位相比較器ＰＦＤは薄膜ＭＯＳトランジスタで構成する。また、チャージポンプは電源としてＶｃｃ２を用いるために厚膜ＭＯＳトランジスタで構成する。主回路をクロック信号ｆ１に同期させて動作させることで、そのクロック周波数に最適な電源電圧で主回路を動作させることができる。
図２９は図２８の遅延モニタ回路と降圧回路の他の例を示す。基本構成は図２８と同様であるが、主回路に供給する電源Ｖｃｃ１を遅延モニタ回路に供給するＶｃｃ３とを分離している。Ｖｃｃ１とＶｃｃ３は本来同じ電圧であるが、Ｖｃｃ１には主回路からノイズが混入することがある。そこで、Ｖｃｃ１に混入するノイズの遅延モニタ回路への影響を低減するため、遅延モニタ回路への電源Ｖｃｃ３をＶｃｃ１とは独立にしてモニタ精度を向上させている。
図３０は図２２〜図２６における入出力回路２２０２，２３０２の例を示す。ここでは１ビット分のみを示している。入出力回路はチップ内部と外部の信号を入出力端子ＰＡＤを介して行う。ＳＥＬが‘Ｌ’のときＰＡＤは入力端子となり、ＳＥＬが‘Ｈ’のときは出力端子となる。ＬＣ１はレベル変換回路であり、スタンバイ制御回路２２０６，２３０３（図２２〜図２６参照）からの制御信号ＳＴＢが‘Ｌ’のときにＶｃｃ１の振幅の信号を振幅の大きなＶｃｃ２の信号に変換して出力端子ＰＡＤから外部に出力する。従ってレベル変換回路ＬＣ１と入出力端子ＰＡＤの間のトランジスタはＶｃｃ２で駆動される厚膜ＭＯＳトランジスタで構成する。ここではＰＵＬＬはプルアップする必要があるときに‘Ｌ’にしてＰＭＯＳのプルアップトランジスタでプルアップする。このＰＭＯＳは厚膜ＭＯＳトランジスタで構成する。回路のスタンバイ（待機）を示すＳＴＢが‘Ｈ’のとき、チップ内部の薄膜ＭＯＳトランジスタは電源を遮断されているので、ＬＣ１は出力をホールドする。
入力側においては、外部から入力されるＶｃｃ２の振幅を有する信号を、４００４Ｐおよび４００４Ｎで構成されるインバータでＶｃｃ１の振幅に変換する。従って、その二つのトランジスタはレベル変換前の信号を扱うので厚膜ＭＯＳトランジスタで構成する。待機時には４０１５Ｐ２によってＰＡＤからの信号はカットされ、ＩＮは‘Ｌ’に固定される。
抵抗Ｒ１、Ｒ２、ダイオード４００２Ｄ１、４００２Ｄ２、トランジスタ４０１４Ｎは入力保護回路である。なお、ダイオード４００２Ｄ１および４００２Ｄ２はＭＯＳトランジスタで構成しても良い。この入力保護回路中のＭＯＳトランジスタは高耐圧の厚膜ＭＯＳトランジスタで構成する。
図３１は図３０のレベルホールド及びレベル変換回路ＬＣ１の具体的な回路例を示している。スタンバイ制御信号ＳＴＢによって、レベルホールド回路３１０１はＶｃｃ１の振幅の信号をホールドし、その後レベル変換回路３１０２でＶｃｃ２の振幅に変換して出力する。
図３２は図３０のレベルホールド及びレベル変換回路ＬＣ１の他の具体的な回路例を示している。スタンバイ制御信号ＳＴＢによって、レベルホールド回路３２０１はレベル変換回路３２０２からみて出力側にあり、Ｖｃｃ２の振幅の信号に変換後の信号をホールドし出力する。
図３１と図３２を比較すると、機能的には小さな振幅（Ｖｃｃ１）の信号を大きな振幅（Ｖｃｃ２）の信号にレベル変換し、ＳＴＢが‘Ｈ’になったときにはその直前の値を出力し続けるという意味で同じである。ただし、図３１の方が小面積で済むという利点がある。
図３３はスタンバイ制御回路２２０６，２３０３（図２２〜図２６参照）の例を示す。主回路２２０２，２３０１などから出されるＳＴＢＩＮ信号（Ｖｃｃ１振幅）をＶｃｃ２にレベル変換してＳＴＢおよびその反転信号／ＳＴＢを作る。速度が重視されないので、リーク電流を防止するため主に厚膜ＭＯＳトランジスタで構成するが、Ｖｃｃ１の信号振幅を扱う部分は薄膜ＭＯＳトランジスタを用いている（円で囲んだトランジスタ部分）。本図では、ＳＴＢＩＮ信号を出力する回路もＳＴＢ信号により待機状態になることを想定し、待機時にＳＴＢＩＮ信号が不定となるのを、ＳＴＢ出力を保持するようにゲート幅小（Ｗ小）のトランジスタ３３０１，３３０２でラッチをかけて保護している。
図３４はマイコンの実施例である。記憶容量が大きくてゲートリークが問題になるため、命令キャッシュ３４０１とデータキャッシュ３４０２のメモリセル３４０３，３４０４には厚膜ＭＯＳトランジスタを用いている。なお、消費電力よりも高速性を重視し、高速が要求される部分を薄膜ＭＯＳトランジスタで構成し、階層的なメモリ構造とすることもできる。また、同様に速度を重視するＴＬＢ（３４１０や３４１１中にある）やレジスタファイル（３４０５や３４０６）は薄膜ＭＯＳトランジスタを主体として消費電力を低減する。
命令発行ユニット３４１２、汎用レジスタ３４０５、浮動小数点レジスタ３４０６、整数演算ユニット３４０７、浮動小数点演算ユニット３４０８、ロード・ストアユニット３４０９は、速度が重要であり、また、小容量であれば消費電力の影響は無視できるので薄膜ＭＯＳトランジスタで形成している。スタンバイ制御回路３４１３、入出力回路３４１４はすでに説明したものと同様なので説明は省略する。
図３５は、図３０に示した入出力回路の部分断面図である。図中Ａで示す部分は入力保護回路であり、Ｂで示す部分は入出力回路領域である。入出力回路領域はレベル変換回路を含んでいる。
ｎ型基板４００６上にｐ型ウエル４００７ＰとＮ型ウエル４００７Ｎを設け、素子分離領域４００８を設ける。４０１０Ｐ１，４００９Ｐ１，４００９Ｐ，４０１０Ｎ１は入力保護回路用ＭＯＳトランジスタｐＭＯＳＬのソース・ドレイン領域である。Ｒ１およびＲ２は抵抗素子、４００４Ｐ１，４００４Ｐ２，４０００Ｎ２，４０００Ｐ２，４００４Ｎ１，および４００４Ｎ２はレベル変換回路ＭＯＳトランジスタのソース・ドレイン領域である。４００４Ｎ４、４００４Ｐ４はＭＯＳトランジスタ４００４Ｐ，４００４Ｎのゲート電極である。４００４Ｎ３、４００４Ｐ３はＭＯＳトランジスタ４００４Ｐ，４００４Ｎのゲート絶縁膜である。また、配線層４０１３は、コンタクトホール４０１２を介して電源を供給する。ここで、入力回路領域中レベル変換回路は厚膜ＭＯＳトランジスタ４００４Ｐ３，４００４Ｎ３で形成されている。その他の概略は図４に示す構成と同様である。
図３６〜図４２は本発明のマスクＲＯＭの例を示すものである。マスクＲＯＭでは、基本的にビット線にプリチャージされた電荷を放電して接地電位とするか、そのまま保持して高電位に保つかで２値の情報を蓄積する。
図３６は拡散層プログラム方式のＮＯＲ型マスクＲＯＭのブロック図を示す。ワードデコーダ３６０４はＮ組の行アドレスとＭ組の列アドレスを受けて、メモリセルの中の一つのアドレス（メモリセル単位）を選択する。ワードドライバ３６０２はワードデコーダの出力を受けて当該メモリセル単位を駆動する。ここで、後述するようにメモリセルは厚膜ＭＯＳトランジスタで構成しているため、ワード線振幅は大振幅（Ｖｃｃ２）になっている。このためワードドライバにはＶｃｃ２が給電された厚膜ＭＯＳトランジスタで構成されており、通常ＣＰＵなどから送られる小振幅（Ｖｃｃ１）のアドレスは、レベル変換回路を通して信号振幅をＶｃｃ２の振幅に変換してワードドライバに接続されている。小振幅信号を扱うワードデコーダ３６０４は薄膜ＭＯＳトランジスタで構成されている。メモリセル３６０１を薄膜トランジスタで構成すると最大値として（一つのビット線につながれているメモリセルの数）×（メモリセル一個あたりのゲートリーク電流）だけのリーク電流が、ワード線を通じてビット線に流れてしまう。このため厚膜トランジスタで構成している。従って、一つのビット線につながれるメモリセル数が多くなる、すなわち、メモリが大容量になるにつれ本発明の効果が大きくなる。メモリセル３６０１を薄膜トランジスタで構成すると非選択セルからのリーク電流がながれ、ビット線へのノイズの混入と同等の働きをし、Ｓ／Ｎを悪化させ、誤動作の原因となる。レベル変換回路３６０３、センスアンプ回路３６０５、スタンバイ制御回路３６０６は薄膜ＭＯＳトランジスタと厚膜ＭＯＳトランジスタの両者を含む。
図３６の例では“１”を保持するセルＭＭＮ００には、トランジスタを形成しないようにする。すなわち、拡散層を形成しない。ワード線Ｗ１２を‘Ｈ’にするとＭＭＮ１１がｏｎになり、ビット線ＢＬ１は‘Ｌ’になる。一方“０”を保持するセルＭＭＮ１１はトランジスタを構成し、ワード線Ｗ１１を‘Ｈ’にしても、ビット線ＢＬ１は‘Ｌ’にならない。
図３７はイオン打ち込みプログラム方式のＮＯＲ型マスクＲＯＭの例を示す。基本的に図３６の例と同様であるが、メモリセル３７０１内部構成が若干異なる。ワード線Ｗ２１，Ｗ２２を‘Ｈ’にする際に、セルのトランジスタがｏｎになるかｏｆｆになるかを、各ＭＯＳトランジスタの閾値電圧Ｖｔｈで制御する。
図３８は図３７のメモリセルの要部断面図である。ワード線を選択した時にＭＯＳがｏｎになるかどうかで、情報を決定する。ワード線の電圧（メモリセルのゲートに印加される電圧）は、ワードドライバの出力の電圧なので、この回路の場合はＶｃｃ２（＞；Ｖｃｃ１）となる。よって、高いＶｔｈとはＶｔｈ＞；Ｖｃｃ２を意味する。低いＶｔｈの場合は、ＭＯＳがｏｎになれば十分なので、Ｖｔｈ＜；Ｖｃｃｃ２となる。本実施例においては、ワード線Ｗ２１に接続されるＭＯＳのゲート絶縁膜直下の部分に低いＶｔｈとするための拡散層を設けている。
図３９はコンタクトホールプログラム方式のＮＯＲ型マスクＲＯＭの例を示す。基本的に図３６の例と同様であるが、メモリセル３９０１内部構成が若干異なる。各トランジスタＭＭＮ３１，ＭＭＮ３２の構成は同一であるが、ビット線ＢＬ３に接続されているかどうかで、出力の‘Ｈ’と‘Ｌ’を制御する。
図４０は図３９のメモリセル部分の要部断面図である。右側のＭＯＳのはビット線ＢＬ３に接続されていない。
図４１はイオン打ち込みプログラム方式のＮＡＮＤ型マスクＲＯＭの例を示す。基本的に図３６の例と同様であるが、メモリセル４１０１の内部構成が若干異なる。ＭＯＳトランジスタはセルブロックを構成している。これらのＭＯＳトランジスタの閾値を正にするか（エンハンスメント型）、負にするか（デプリーション型）で、記憶内容が“１”か“０”かが定まる。この例ではＭＭＮ４ｎをデプリーション型のＭＯＳとする。選択ワード線ＢＳ４を‘Ｈ’にすると、ブロック選択トランジスタＢＳＭＮ４がＯｎになる。同時にこのブロック内のワード線のどれかを選択して‘Ｌ’にする。選択されたワード線がＷ４ｎだった場合、このブロックにはセル電流が流れＢＳＭＮ４を通じてビット線ＢＬ４に信号‘Ｌ’が出力される。
図４２は図４１のメモリセルの要部断面図を示す。以上の図面で共通の部分は同一の符号をつけて説明を省略した。
以上のように各種のマスクＲＯＭに本発明は適用できるが、ＮＯＲ方式のメモリでは、ＭＯＳトランジスタが並列に多数アレイ化されており、入力が多いためリーク電流が多い構造なので、本発明によるリーク電流低減の効果が顕著である。
図４３は本発明に関わるＤＲＡＭの例である。主に厚膜ＭＯＳトランジスタで構成される入出力回路４３１１、スタンバイ制御回路４３０６、およびワードドライバ４３１２はＶｃｃ１よりも高電圧に設定されるＶｃｃ２，ＶＰＰで動作する。メモリセル４３０１中のトランジスタは、情報を電荷の形で貯めているキャパシタンスから電荷が漏れるのを防ぐために厚膜ＭＯＳトランジスタで構成する。その厚膜トランジスタを駆動するため、ワード線Ｗは大振幅で駆動する。このとき、従来のＤＲＡＭのようにキャパシタンスから電荷が漏れるのを防ぐという同様の目的で、メモリセル中のトランジスタを高しきい値にするのがよい。小振幅信号を扱うデコーダ４３１３、４３１８や、アドレスバッファ４３１５、４３１６は薄膜ＭＯＳトランジスタで構成し、低電圧のＶｃｃ１で駆動する。センスアンプ４３０５は厚膜ＭＯＳトランジスタと薄膜ＭＯＳトランジスタが混在する。
入力回路４３１１に入力される信号Ａｉは大きな振幅Ｖｃｃ２を有しているので、これを小振幅Ｖｃｃ１にしてアドレスバッファ４３１５、４３１６、デコーダ４３１３、４３１８で取り扱う。このため入力回路はＶｃｃ１へのレベル変換前の回路は厚膜ＭＯＳトランジスタが適している。また、同様の理由で、出力回路４３２０も厚膜ＭＯＳトランジスタを有する。アドレスバッファ４３１５、４３１６、デコーダ４３１３、４３１８内の薄膜ＭＯＳトランジスタに供給する電源を厚膜ＭＯＳトランジスタで制御することは、既述の実施例と同様である。図示されていないが、ロウデコーダ４３１３中にはレベル変換回路があり、Ｖｃｃ１の振幅の信号をより大きい振幅（Ｖｐｐ）の信号にしてワードドライバ４３２１に供給している。
本実施例では電圧Ｖｃｃ２を３．３Ｖ，Ｖｃｃ１を１．８Ｖ、Ｖｐｐを３．６Ｖ、ＶＤＤを１．５Ｖとした。これらの電圧は外部から印加してもよいし、電圧コンバータを用いて内部で電圧変換して形成しても良い。
図４４には、図４３のセンスアンプ４３０５の内部構成を示す。待機時にはビット線対Ｂ，／Ｂはプリチャージ回路ＰＣによってＶＤＤ１／２にプリチャージされている。また、センスアンプ駆動線ＮＣＳ，ＰＣＳは共にＶＤＤ１／２レベルにある。従って、センスアンプＳＡを構成するトランジスタＴＰ１１，ＴＰ１２，ＴＮ１１，ＴＮ１２はいずれもソース、ドレイン、ゲートがすべて同じ電位にあるため、サブスレッシショルドリーク電流も、トンネルリーク電流も流れない。したがって、これらは薄膜ＭＯＳトランジスタで構成し、センス動作を高速化することができる。
プリチャージ信号ＰＣＢは、待機時には高い電位（＞；ＶＤＤ１／２）である。そこで、プリチャージ回路を構成するトランジスタＭＮ１１−ＭＮ１３は厚いゲート酸化膜を有するＭＯＳで構成し、トンネルリーク電流を防止する。なお、ソースとドレインが同電位なので高しきい値である必要はない。
入出力ゲートＹＧを構成するトランジスタＭＮ１４，ＭＮ１５も厚膜ＭＯＳトランジスタで構成する。これらのトランジスタのゲートにはカラムデコーダの出力ＹＳが入力されており、待機時には接地レベルにあるからである。
図４５は、図４３のセンスアンプ回路４３０５の詳細を示す。入力信号のうち、Ａｉ，Ａｊはアドレス信号、φはタイミング信号である。一般のメモリではメモリアレイが複数のサブアレイに分割されているため、選択されたサブアレイのセンスアンプのみを動作させるためにアドレス信号（通常はロウアドレス信号のうち上位の数ビット）が必要である。ＮＡＮＤゲートＮＡ１及びインバータＩＶ１，ＩＶ２は薄膜ＭＯＳトランジスタで構成する。待機時にはＡｉ，Ａｊ，φは‘Ｌ’，ＳＡＮも‘Ｌ’，ＳＡＰは‘Ｈ’であるから、トンネルリーク電流を防止するために、ＮＡ１とＩＶ１の電源側、ＩＶ２の接地側と入力にスイッチを入れて待機時の電源をカットする。また、ＳＡＮ，ＳＡＰのレベルを保持するためにレベルホールド回路ＬＨ１，ＬＨ２を設ける。
ＮＣＳ，ＰＣＳのプリチャージ回路は、厚膜ＭＯＳトランジスタとする。駆動トランジスタＭＮ２０，ＭＰ２０は厚膜ＭＯＳトランジスタとする。これらのトランジスタのソース、ドレイン、ゲートは待機時には全て異なる電位にあるので、それらの間のリークを防止するためである。
図４６は、図４３のメインアンプ４３０９の構成例を示す。この例は２段階の差動アンプＭＡ１，ＭＡ２で構成されている。これらのアンプを構成するトランジスタは薄膜ＭＯＳトランジスタとして増幅動作の高速化を図る。アンプの入力信号Ｄ０，／Ｄ０、１段目の出力信号Ｄ１，／Ｄ１、２段目の出力回路Ｄ２，／Ｄ２は、いずれも図示されないプリチャージ回路によって、待機時には‘Ｈ’になっているのでリーク電流が流れないからである。しかし、活性化トランジスタＭＮ３１，ＭＮ３２は厚膜ＭＯＳトランジスタとして、ＶＳＳへのリークを防止する。
図４７は本発明のＳＲＡＭの実施例である。基本的な回路構成は既に述べたＲＯＭ，ＤＲＡＭと同様であり詳細は省略する。ここでは、メモリセル４７０１の構造について説明する。メモリセル４７０１は基本的にはフリップフロップで構成され、これは厚膜ＭＯＳトランジスタで構成される。
メモリセル４７０１を構成するトランジスタの内、トランスファトランジスタ（アクセストランジスタとも呼ぶ）を薄膜トランジスタで構成すると最大値として（一つのビット線につながれているメモリセルの数）×（メモリセル一個あたりのゲートリーク電流）だけのリーク電流が、ワード線を通じてビット線に流れてしまうので、ビット線へのノイズの混入と同等の働きをし、Ｓ／Ｎを悪化させる。したがって、少なくともトランスファトランジスタは厚膜トランジスタとするのがよい。トランスファトランジスタ以外のトランジスタのゲートリークは消費電力の増加にしか関与しないため、消費電力を重視しないのであれば薄膜ＭＯＳトランジスタで構成してもよい。一つのビット線につながれるメモリセル数が多くなる、すなわち、メモリが大容量になるにつれ本発明の効果が大きくなる。
また、トランスファトランジスタのしきい値電圧についても同様のことが言える。トランスファトランジスタのしきい値が小さいと、最大値として（一つのビット線につながれているメモリセルの数）×（メモリセル一個あたりのトランスファートランジスタのソース・ドレイン間サブスレッショルドリーク電流）だけのリーク電流が、ビット線に流れる。これはビット線へのノイズの混入と同等の働きをし、Ｓ／Ｎを悪化させる。これを防ぐためには、トランスファトランジスタのしきい値を高くするとよい。これはたとえばトランスファトランジスタへのチャネルインプラの量を変えて調整してもよいし、トランスファトランジスタのゲート長を少し長めに設計してもよい。
図４８は図４７のワードデコーダ４７０４、ワードドライバ４７０２、レベル変換回路４７０３の回路例を示す。ワードデコーダは小振幅の信号が入力される。このため、薄膜ＭＯＳトランジスタで構成され、さらに、待機時のゲートリーク電流をカットするための厚膜ＭＯＳトランジスタＭＮ１１を有する。ワード線は大振幅で駆動されるため、ワードドライバはＶｃｃ２の電源電圧で動作する回路となっており、ワードデコーダとワードドライバの間にレベル変換回路を有する。レベル変換回路は小振幅から大振幅の信号を形成するため、基本的に厚膜ＭＯＳトランジスタで構成する。基本的には図３３で説明したもの同様である。
待機時にはＳＴＢは‘Ｈ’となり、電源Ｖｃｃ１はオフされる。厚膜ＭＯＳトランジスタＭＮ１２によってレベル変換回路の出力ＷＬ２は‘Ｈ’（３．３Ｖ）になり、ワード線ＷＬの電位は‘Ｌ’（０．０Ｖ）に固定される。これにより待機時のメモリセルからビット線への電流漏れを防いでいる。
以上のワードデコーダ４７０４、ワードドライバ４７０２、レベル変換回路４７０３の構成は先に述べたＳＲＡＭやＲＯＭにおいても基本的には同様である。
図４９は図４３のセンスアンプ・ライト回路４７０５の具体的回路の詳細を示す。データの保持にはビット線電位は影響しないので、待機時には電源Ｖｃｃ１をオフにすればよい。このセンスアンプ・ライト回路は薄膜ＭＯＳトランジスタ回路で構成される。
本発明の半導体集積回路装置によれば、回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能になり、実用的な効果が大きい。

Claims (8)

  1. 第１導電型の第１ＭＯＳトランジスタと、上記第１導電型と導電型が異なる第２導電型の第２ＭＯＳトランジスタとを有する論理回路と、
    上記第１及び第２ＭＯＳトランジスタのゲート絶縁膜厚より厚いゲート絶縁膜厚を有する上記第２導電型の第３ＭＯＳトランジスタとを有し、
    上記第１ＭＯＳトランジスタのソースが第１電源線に接続され、上記第１ＭＯＳトランジスタのドレイン及び上記第２ＭＯＳトランジスタのドレインが出力ノードに接続され、上記第２ＭＯＳトランジスタのソースが上記第３ＭＯＳトランジスタのドレインに接続され、上記第３ＭＯＳトランジスタのソースが第２電源線に接続され、
    上記第１電源線及び上記第２電源線の間に接続され、上記論理回路の出力情報を保持するホールド回路と、
    上記出力ノードと上記ホールド回路の間にソース・ドレイン経路を形成するように接続され、上記第１及び第２ＭＯＳトランジスタのゲート絶縁膜厚より厚いゲート絶縁膜を有する第４ＭＯＳトランジスタを有するスイッチ回路とを具備し、
    上記第４ＭＯＳトランジスタは、上記第３ＭＯＳトランジスタがオフ状態のときに、オフ状態となり、上記第３ＭＯＳトランジスタがオン状態のときに、オン状態となり、
    上記第３ＭＯＳトランジスタがオフ状態のとき上記第１ＭＯＳトランジスタのソースと上記第１電源線の間は通電状態にあり、
    上記ホールド回路は、上記第３及び第４ＭＯＳトランジスタがオフ状態の場合においても、上記第１電源線及び上記第２電源線からの動作電圧が供給されることを特徴とする半導体集積回路装置。
  2. 第１導電型の第１ＭＯＳトランジスタと、上記第１導電型と導電型が異なる第２導電型の第２ＭＯＳトランジスタとを有する論理回路と、
    上記第１及び第２ＭＯＳトランジスタのゲート絶縁膜厚より厚いゲート絶縁膜厚を有する上記第２導電型の第３ＭＯＳトランジスタとを有し、
    上記第１ＭＯＳトランジスタのソースが第１電源線に接続され、上記第１ＭＯＳトランジスタのドレイン及び上記第２ＭＯＳトランジスタのドレインが出力ノードに接続され、上記第２ＭＯＳトランジスタのソースが上記第３ＭＯＳトランジスタのドレインに接続され、上記第３ＭＯＳトランジスタのソースが第２電源線に接続され、
    上記第１電源線及び上記第２電源線の間に接続され、上記論理回路の出力情報を保持するホールド回路と、
    上記出力ノードと上記ホールド回路の間にソース・ドレイン経路を形成するように設けられ、上記第１及び第２ＭＯＳトランジスタのゲート絶縁膜厚より厚いゲート絶縁膜を有する第４ＭＯＳトランジスタを具備し、
    上記第４ＭＯＳトランジスタは、上記第３ＭＯＳトランジスタがオン状態のときは、上記論理回路の出力を上記ホールド回路に伝達し、上記第３ＭＯＳトランジスタがオフ状態のときは、上記論理回路と上記ホールド回路間の経路を遮断するように制御されることを特徴とする半導体集積回路装置。
  3. 請求項１又は２において、
    上記半導体集積回路装置の外部からの入力を受ける入出力回路を有し、
    上記入出力回路は上記第１ＭＯＳトランジスタよりも高耐圧の第５ＭＯＳトランジスタを含んでおり、
    上記第５ＭＯＳトランジスタのゲート絶縁膜は、上記第１及び第２ＭＯＳトランジスタのゲート絶縁膜厚よりも厚いことを特徴とする半導体集積回路装置。
  4. 請求項１乃至３のいずれかにおいて、
    上記第３ＭＯＳトランジスタは、オン状態とされる場合に、上記第１ＭＯＳトランジスタのソースとゲートの間に印加される電圧よりも大きい電圧をゲートとソースの間に印加して駆動されることを特徴とする半導体集積回路装置。
  5. 請求項１乃至４の何れかにおいて、
    上記論理回路は、複数の第２ＭＯＳトランジスタを含み、
    上記第２ＭＯＳトランジスタのソースは第３電源線に接続され、
    上記第３ＭＯＳトランジスタのソース・ドレイン経路は、上記第３電源線と上記第２電源線との間に接続されることを特徴とする半導体集積回路装置。
  6. 請求項１乃至５のいずれかにおいて、
    上記第３及び第４ＭＯＳトランジスタのゲート長は、上記第１ＭＯＳトランジスタのゲート長よりも大きいことを特徴とする半導体集積回路装置。
  7. 請求項１乃至６のいずれかにおいて、
    上記第４ＭＯＳトランジスタのゲート幅は、上記第１ＭＯＳトランジスタのゲート幅より大きいことを特徴とする半導体集積回路装置。
  8. 請求項１乃至７のいずれかにおいて、
    上記第３ＭＯＳトランジスタと上記第４ＭＯＳトランジスタは、同じ制御信号により制御されることを特徴とする半導体集積回路装置。
JP2012099642A 1996-04-08 2012-04-25 半導体集積回路装置 Expired - Lifetime JP5325317B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012099642A JP5325317B2 (ja) 1996-04-08 2012-04-25 半導体集積回路装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8512496 1996-04-08
JP1996085124 1996-04-08
JP2012099642A JP5325317B2 (ja) 1996-04-08 2012-04-25 半導体集積回路装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2007257415A Division JP2008085348A (ja) 1996-04-08 2007-10-01 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JP2012195594A true JP2012195594A (ja) 2012-10-11
JP5325317B2 JP5325317B2 (ja) 2013-10-23

Family

ID=13849901

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010028993A Expired - Fee Related JP5232816B2 (ja) 1996-04-08 2010-02-12 半導体集積回路装置
JP2012099642A Expired - Lifetime JP5325317B2 (ja) 1996-04-08 2012-04-25 半導体集積回路装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2010028993A Expired - Fee Related JP5232816B2 (ja) 1996-04-08 2010-02-12 半導体集積回路装置

Country Status (6)

Country Link
US (8) US6307236B1 (ja)
EP (1) EP0951072B1 (ja)
JP (2) JP5232816B2 (ja)
DE (1) DE69739692D1 (ja)
TW (2) TW435007B (ja)
WO (1) WO1997038444A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016018870A (ja) * 2014-07-08 2016-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69739692D1 (de) * 1996-04-08 2010-01-21 Hitachi Ltd Integrierte halbleiterschaltungsvorrichtung
JP3185730B2 (ja) * 1997-11-14 2001-07-11 日本電気株式会社 相補型ｍｏｓ半導体装置
JP3796034B2 (ja) 1997-12-26 2006-07-12 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路装置
JP3853513B2 (ja) * 1998-04-09 2006-12-06 エルピーダメモリ株式会社 ダイナミック型ｒａｍ
JP4030198B2 (ja) 1998-08-11 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2000216342A (ja) * 1999-01-21 2000-08-04 Mitsubishi Electric Corp 集積回路チップおよびその未使用パッドの処理方法
US7635618B2 (en) * 1999-03-03 2009-12-22 Nxp B.V. Integrated circuit devices with high and low voltage components and processes for manufacturing these devices
US6743679B2 (en) * 1999-03-03 2004-06-01 Koninklijke Philips Electronics N.V. Integrated circuit devices with high and low voltage components and processes for manufacturing these devices
JP2000267136A (ja) * 1999-03-18 2000-09-29 Toshiba Corp 液晶表示装置
JP2001267431A (ja) * 2000-03-17 2001-09-28 Nec Corp 半導体集積回路装置及びその製造方法
JP2002064150A (ja) * 2000-06-05 2002-02-28 Mitsubishi Electric Corp 半導体装置
JP2011228725A (ja) * 2000-06-05 2011-11-10 Renesas Electronics Corp 半導体装置
JP4366858B2 (ja) * 2000-09-18 2009-11-18 ソニー株式会社 Ｍｏｓトランジスタ回路
US6642543B1 (en) * 2000-09-26 2003-11-04 The Board Of Trustees Of The Leland Stanford Junior University Thin and thick gate oxide transistors on a functional block of a CMOS circuit residing within the core of an IC chip
TW546615B (en) 2000-11-22 2003-08-11 Hitachi Ltd Display device having an improved voltage level converter circuit
KR100370164B1 (ko) * 2000-12-20 2003-01-30 주식회사 하이닉스반도체 비트라인의 누설전류 보상이 가능한 풀업회로
JP5240792B2 (ja) * 2001-06-05 2013-07-17 ルネサスエレクトロニクス株式会社 半導体装置
JP4353393B2 (ja) 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
JP4492837B2 (ja) * 2001-07-31 2010-06-30 株式会社日立製作所 半導体集積回路装置
JP2003059273A (ja) 2001-08-09 2003-02-28 Hitachi Ltd 半導体記憶装置
JP2003132683A (ja) 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
JP2003188351A (ja) * 2001-12-17 2003-07-04 Hitachi Ltd 半導体集積回路
US6599778B2 (en) * 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US7064984B2 (en) * 2002-01-16 2006-06-20 Micron Technology, Inc. Circuit and method for reducing leakage current in a row driver circuit in a flash memory during a standby mode of operation
JP2003282823A (ja) * 2002-03-26 2003-10-03 Toshiba Corp 半導体集積回路
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
EP1355316B1 (en) 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
US20030218218A1 (en) * 2002-05-21 2003-11-27 Samir Chaudhry SRAM cell with reduced standby leakage current and method for forming the same
US7825488B2 (en) 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
KR100482370B1 (ko) * 2002-09-27 2005-04-13 삼성전자주식회사 게이트 산화막의 두께가 다른 반도체장치
US6855985B2 (en) * 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
DE10255636B4 (de) * 2002-11-28 2010-12-02 Infineon Technologies Ag Schaltkreis-Anordnung
EP1434264A3 (en) * 2002-12-27 2017-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method using the transfer technique
US7085153B2 (en) 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US6912150B2 (en) 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
JP4176593B2 (ja) * 2003-09-08 2008-11-05 株式会社東芝 半導体装置及びその設計方法
DE10348018B4 (de) * 2003-09-24 2012-09-20 Infineon Technologies Ag CMOS-Schaltkreis-Anordnung
US7184298B2 (en) 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
WO2005031973A2 (de) * 2003-09-24 2005-04-07 Infineon Technologies Ag Cmos-schaltkreis-anordnung
JP4194568B2 (ja) * 2004-02-10 2008-12-10 株式会社東芝 半導体装置およびアンチフューズ半導体素子の製造方法
US7476945B2 (en) * 2004-03-17 2009-01-13 Sanyo Electric Co., Ltd. Memory having reduced memory cell size
JP4073890B2 (ja) * 2004-04-22 2008-04-09 シャープ株式会社 薄膜回路基板、及びそれを備えた圧電式スピーカ装置及び表示装置並びに音源内蔵型表示装置
US7087470B2 (en) * 2004-06-21 2006-08-08 International Business Machines Corporation Dual gate dielectric thickness devices
US7349681B2 (en) * 2004-07-13 2008-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Self-biased high-speed receiver
US7158404B2 (en) * 2004-07-26 2007-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Power management circuit and memory cell
US7183808B2 (en) * 2004-07-26 2007-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit for power management of standard cell application
US7476939B2 (en) 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
US7301838B2 (en) 2004-12-13 2007-11-27 Innovative Silicon S.A. Sense amplifier circuitry and architecture to write data into and/or read from memory cells
US7301803B2 (en) 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
JP2006253198A (ja) * 2005-03-08 2006-09-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100739246B1 (ko) * 2005-04-11 2007-07-12 주식회사 하이닉스반도체 반도체 소자의 소스/드레인영역 형성방법
US7011980B1 (en) 2005-05-09 2006-03-14 International Business Machines Corporation Method and structures for measuring gate tunneling leakage parameters of field effect transistors
JP4872264B2 (ja) * 2005-08-04 2012-02-08 ソニー株式会社 半導体集積回路、電源スイッチセル、および、電源スイッチ付き回路セル
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
KR100711520B1 (ko) * 2005-09-12 2007-04-27 삼성전자주식회사 리세스된 게이트 전극용 구조물과 그 형성 방법 및리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조방법.
US7355916B2 (en) 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
JP2007109337A (ja) * 2005-10-14 2007-04-26 Elpida Memory Inc 半導体メモリ装置及びメモリモジュール
JP2007109983A (ja) * 2005-10-14 2007-04-26 Matsushita Electric Ind Co Ltd 半導体集積回路装置、電子機器及び半導体集積回路装置の製造方法
JP4750530B2 (ja) * 2005-10-27 2011-08-17 ルネサスエレクトロニクス株式会社 半導体集積回路装置及びそれを用いた非接触電子装置
JP5128767B2 (ja) * 2005-11-14 2013-01-23 株式会社ジャパンディスプレイイースト 表示装置とその製造方法
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
JP5105462B2 (ja) * 2005-12-27 2012-12-26 ルネサスエレクトロニクス株式会社 半導体集積回路
US7542345B2 (en) 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
JP4791855B2 (ja) * 2006-02-28 2011-10-12 株式会社東芝 半導体記憶装置
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7606098B2 (en) 2006-04-18 2009-10-20 Innovative Silicon Isi Sa Semiconductor memory array architecture with grouped memory cells, and method of controlling same
US7933142B2 (en) 2006-05-02 2011-04-26 Micron Technology, Inc. Semiconductor memory cell and array using punch-through to program and read same
US7440354B2 (en) * 2006-05-15 2008-10-21 Freescale Semiconductor, Inc. Memory with level shifting word line driver and method thereof
JP4692546B2 (ja) * 2006-05-15 2011-06-01 株式会社村田製作所 加速度センサ及びその製造方法
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7554841B2 (en) * 2006-09-25 2009-06-30 Freescale Semiconductor, Inc. Circuit for storing information in an integrated circuit and method therefor
WO2008092004A2 (en) * 2007-01-24 2008-07-31 Keystone Semiconductor, Inc. Depletion-mode mosfet circuits and applications
WO2008090475A2 (en) 2007-01-26 2008-07-31 Innovative Silicon S.A. Floating-body dram transistor comprising source/drain regions separated from the gated body region
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
JP5528662B2 (ja) 2007-09-18 2014-06-25 ソニー株式会社 半導体集積回路
US8095907B2 (en) 2007-10-19 2012-01-10 International Business Machines Corporation Reliability evaluation and system fail warning methods using on chip parametric monitors
JP2008125095A (ja) * 2007-11-29 2008-05-29 Renesas Technology Corp 半導体回路装置
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
JP5142686B2 (ja) * 2007-11-30 2013-02-13 ルネサスエレクトロニクス株式会社 半導体集積回路
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7800156B2 (en) * 2008-02-25 2010-09-21 Tower Semiconductor Ltd. Asymmetric single poly NMOS non-volatile memory cell
US7859043B2 (en) * 2008-02-25 2010-12-28 Tower Semiconductor Ltd. Three-terminal single poly NMOS non-volatile memory cell
US8344440B2 (en) * 2008-02-25 2013-01-01 Tower Semiconductor Ltd. Three-terminal single poly NMOS non-volatile memory cell with shorter program/erase times
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7859919B2 (en) * 2008-08-27 2010-12-28 Freescale Semiconductor, Inc. Memory device and method thereof
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
JP5653001B2 (ja) * 2009-03-16 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の補償容量の配置方法
KR20120006516A (ko) 2009-03-31 2012-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 디바이스를 제공하기 위한 기술들
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
KR101829074B1 (ko) 2009-10-29 2018-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
KR102046308B1 (ko) 2009-12-11 2019-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US7986166B1 (en) * 2010-01-12 2011-07-26 Freescale Semiconductor, Inc. Clock buffer circuit
KR101862823B1 (ko) * 2010-02-05 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
WO2011115893A2 (en) 2010-03-15 2011-09-22 Micron Technology, Inc. Techniques for providing a semiconductor memory device
JP2011222919A (ja) * 2010-04-14 2011-11-04 Elpida Memory Inc 半導体装置
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
JP2012209899A (ja) * 2011-03-30 2012-10-25 Elpida Memory Inc 半導体装置
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US8598005B2 (en) * 2011-07-18 2013-12-03 Spansion Llc Method and manufacture for embedded flash to achieve high quality spacers for core and high voltage devices and low temperature spacers for high performance logic devices
US9449692B2 (en) * 2011-08-03 2016-09-20 Micron Technology, Inc. Functional data programming and reading in a memory
JP2013182998A (ja) * 2012-03-01 2013-09-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012256423A (ja) * 2012-08-31 2012-12-27 Renesas Electronics Corp 半導体装置
JP5842946B2 (ja) * 2014-03-24 2016-01-13 ソニー株式会社 半導体集積回路
JP2015135721A (ja) * 2015-03-16 2015-07-27 ルネサスエレクトロニクス株式会社 半導体装置
KR20170050054A (ko) 2015-10-29 2017-05-11 삼성전자주식회사 두께가 다른 게이트 절연막들을 갖는 지연 회로를 포함하는 메모리 장치
JP6383041B2 (ja) * 2017-04-06 2018-08-29 ルネサスエレクトロニクス株式会社 半導体装置
JP6890480B2 (ja) * 2017-06-19 2021-06-18 日立Astemo株式会社 半導体装置
JP2018156657A (ja) * 2018-03-29 2018-10-04 ルネサスエレクトロニクス株式会社 半導体装置
JP6535120B2 (ja) * 2018-03-29 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置
JP6921780B2 (ja) * 2018-04-13 2021-08-18 ルネサスエレクトロニクス株式会社 半導体装置
JP7332556B2 (ja) * 2020-09-11 2023-08-23 株式会社東芝 半導体装置
CN112951176B (zh) * 2021-04-20 2022-09-06 合肥京东方显示技术有限公司 一种数据采样器、驱动电路、显示面板及显示设备
US11895832B2 (en) * 2021-08-06 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory integrated circuit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0485868A (ja) * 1990-07-26 1992-03-18 Hitachi Ltd 半導体集積回路
JPH0529551A (ja) * 1991-07-19 1993-02-05 Fujitsu Ltd 半導体集積回路
JPH05210976A (ja) * 1991-11-08 1993-08-20 Hitachi Ltd 半導体集積回路
JPH05291929A (ja) * 1992-04-14 1993-11-05 Hitachi Ltd 半導体回路
JPH05315555A (ja) * 1992-05-14 1993-11-26 Nec Corp 半導体集積回路
JPH06237164A (ja) * 1993-02-10 1994-08-23 Hitachi Ltd 電力低減機構を持つ半導体集積回路とそれを用いた電子装置
JPH08186180A (ja) * 1994-12-28 1996-07-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型集積回路装置及びその製造方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58100450A (ja) * 1981-12-10 1983-06-15 Matsushita Electronics Corp 半導体装置およびその製造方法
JPS61168954A (ja) * 1985-01-22 1986-07-30 Sumitomo Electric Ind Ltd 半導体集積回路
JPH07105448B2 (ja) * 1988-03-14 1995-11-13 日本電気株式会社 Ｍｏｓ型集積回路
JPH01309367A (ja) * 1988-06-08 1989-12-13 Fujitsu Ltd 半導体装置
US5270944A (en) * 1988-06-09 1993-12-14 Hitachi, Ltd. Semiconductor integrated circuit device and process for manufacturing the same
JPH027464A (ja) * 1988-06-25 1990-01-11 Matsushita Electron Corp 相補型ｍｉｓ集積回路
JPH02140971A (ja) * 1988-11-22 1990-05-30 Nec Corp Ｍｏｓ集積回路装置
JP2695881B2 (ja) * 1988-12-09 1998-01-14 株式会社東芝 Ｍｏｓ型半導体装置
JPH02172253A (ja) * 1988-12-24 1990-07-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH02271659A (ja) * 1989-04-13 1990-11-06 Fujitsu Ltd 半導体装置の製造方法
JPH0394464A (ja) * 1989-09-07 1991-04-19 Toshiba Corp 半導体装置
JPH03153079A (ja) * 1989-11-10 1991-07-01 Seiko Epson Corp 半導体装置
JPH0817235B2 (ja) * 1990-08-29 1996-02-21 株式会社東芝 オフセットゲート構造トランジスタおよびその製造方法
JPH04109713A (ja) * 1990-08-29 1992-04-10 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
US5254489A (en) * 1990-10-18 1993-10-19 Nec Corporation Method of manufacturing semiconductor device by forming first and second oxide films by use of nitridation
JP3189284B2 (ja) * 1991-02-14 2001-07-16 ソニー株式会社 半導体装置の製造方法
JPH04343262A (ja) * 1991-05-21 1992-11-30 Nec Corp 集積回路
US5314834A (en) * 1991-08-26 1994-05-24 Motorola, Inc. Field effect transistor having a gate dielectric with variable thickness
JPH05108562A (ja) * 1991-10-15 1993-04-30 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
KR100254134B1 (ko) 1991-11-08 2000-04-15 나시모토 류우조오 대기시 전류저감회로를 가진 반도체 집적회로
JPH05160354A (ja) * 1991-12-11 1993-06-25 Fujitsu Ltd 半導体装置の製造方法
US5583457A (en) 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
JPH0786916A (ja) * 1993-09-17 1995-03-31 Hitachi Ltd 半導体集積回路
US5614847A (en) 1992-04-14 1997-03-25 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
US5316981A (en) * 1992-10-09 1994-05-31 Advanced Micro Devices, Inc. Method for achieving a high quality thin oxide using a sacrificial oxide anneal
JPH06196495A (ja) * 1992-11-04 1994-07-15 Matsushita Electric Ind Co Ltd 半導体装置及び相補型半導体装置並びにそれらの製造方法
KR100281600B1 (ko) 1993-01-07 2001-03-02 가나이 쓰도무 전력저감 기구를 가지는 반도체 집적회로
JPH06326593A (ja) 1993-05-12 1994-11-25 Toshiba Corp 半導体集積回路装置
JPH06350435A (ja) * 1993-06-02 1994-12-22 Nippon Telegr & Teleph Corp <Ntt> パワーダウン回路
JP3071612B2 (ja) 1993-07-15 2000-07-31 日本電気株式会社 Ｃｍｏｓ型半導体集積回路
JPH0837284A (ja) * 1994-07-21 1996-02-06 Nippondenso Co Ltd 半導体集積回路装置
US5480828A (en) * 1994-09-30 1996-01-02 Taiwan Semiconductor Manufacturing Corp. Ltd. Differential gate oxide process by depressing or enhancing oxidation rate for mixed 3/5 V CMOS process
JP3153079B2 (ja) 1994-10-06 2001-04-03 宇部興産株式会社 自動車内装部品用ポリプロピレン系樹脂組成物及びそれを用いて成形してなる自動車内装用部品
US5502009A (en) * 1995-02-16 1996-03-26 United Microelectronics Corp. Method for fabricating gate oxide layers of different thicknesses
DE69528970D1 (de) * 1995-06-30 2003-01-09 St Microelectronics Srl Herstellungsverfahren eines Schaltkreises, der nichtflüchtige Speicherzellen und Randtransistoren enthält, und entsprechender IC
DE69528971D1 (de) * 1995-06-30 2003-01-09 St Microelectronics Srl Herstellungsverfahren eines Schaltkreises, der nichtflüchtige Speicherzellen und Randtransistoren von mindestens zwei unterschiedlichen Typen enthält, und entsprechender IC
US5827747A (en) * 1996-03-28 1998-10-27 Mosel Vitelic, Inc. Method for forming LDD CMOS using double spacers and large-tilt-angle ion implantation
DE69739692D1 (de) * 1996-04-08 2010-01-21 Hitachi Ltd Integrierte halbleiterschaltungsvorrichtung
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
US5925944A (en) 1997-11-24 1999-07-20 Siemens Westinghouse Power Corporation Tapered electrode and voltage grading method for high voltage stator coils
JP3228230B2 (ja) * 1998-07-21 2001-11-12 日本電気株式会社 半導体装置の製造方法
JP5108562B2 (ja) 2008-03-03 2012-12-26 群馬県 育苗容器とこの育苗容器を構成する育苗用の袋体及び育苗用トレイ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0485868A (ja) * 1990-07-26 1992-03-18 Hitachi Ltd 半導体集積回路
JPH0529551A (ja) * 1991-07-19 1993-02-05 Fujitsu Ltd 半導体集積回路
JPH05210976A (ja) * 1991-11-08 1993-08-20 Hitachi Ltd 半導体集積回路
JPH05291929A (ja) * 1992-04-14 1993-11-05 Hitachi Ltd 半導体回路
JPH05315555A (ja) * 1992-05-14 1993-11-26 Nec Corp 半導体集積回路
JPH06237164A (ja) * 1993-02-10 1994-08-23 Hitachi Ltd 電力低減機構を持つ半導体集積回路とそれを用いた電子装置
JPH08186180A (ja) * 1994-12-28 1996-07-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型集積回路装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016018870A (ja) * 2014-07-08 2016-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US7427791B2 (en) 2008-09-23
JP5325317B2 (ja) 2013-10-23
US20140252495A1 (en) 2014-09-11
US6500715B2 (en) 2002-12-31
US20050190608A1 (en) 2005-09-01
JP2010153891A (ja) 2010-07-08
EP0951072B1 (en) 2009-12-09
US8674419B2 (en) 2014-03-18
EP0951072A1 (en) 1999-10-20
TW382164B (en) 2000-02-11
TW435007B (en) 2001-05-16
DE69739692D1 (de) 2010-01-21
US7781814B2 (en) 2010-08-24
US20110012180A1 (en) 2011-01-20
US6307236B1 (en) 2001-10-23
US20030052371A1 (en) 2003-03-20
US9111909B2 (en) 2015-08-18
EP0951072A4 (en) 2000-09-13
JP5232816B2 (ja) 2013-07-10
US20010034093A1 (en) 2001-10-25
US20150357248A1 (en) 2015-12-10
WO1997038444A1 (fr) 1997-10-16
US20080297220A1 (en) 2008-12-04

Similar Documents

Publication Publication Date Title
JP5325317B2 (ja) 半導体集積回路装置
KR101252997B1 (ko) 반도체 집적 회로 장치
US8203868B2 (en) Semiconductor memory device
US7498637B2 (en) Semiconductor memory
US8330496B2 (en) Semiconductor integrated circuit device
US6801449B2 (en) Semiconductor memory device
JP2008085348A (ja) 半導体集積回路装置
US7719879B2 (en) Semiconductor integrated circuit
JP2003338560A (ja) 半導体装置の製造方法
JP2007194649A (ja) 半導体集積回路装置
JPWO1997038444A1 (ja) 半導体集積回路装置
JP4311561B2 (ja) 半導体集積回路装置と半導体装置の製造方法
JP2008135169A (ja) 半導体記憶装置
JP5914725B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130628

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130702

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130719

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term