JP2012169008A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ピーク電流を低減可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルが行および列に配置されるメモリセルアレイと、偶数の前記列に配置される複数の偶数ビット線と、前記偶数の前記列に隣接する奇数の前記列に配置される複数の奇数ビット線と、各々が前記奇数ビット線および偶数ビット線に選択的に接続される複数のセンスアンプ１１とを具備し、前記センスアンプのそれぞれは、第１，第２ノードにデータを保持するようにラッチ接続される第１，第２インバータ回路６８，６９と、ゲートに電流制御信号が与えられ、電流経路の一端が第１電源電圧に接続され、電流経路の他端が前記第１，第２インバータ回路の制御端子にそれぞれ接続される第１，第２トランジスタＰ１１，Ｐ１２とを有するセンス部を備える。
【選択図】図４
【解決手段】半導体記憶装置は、複数のメモリセルが行および列に配置されるメモリセルアレイと、偶数の前記列に配置される複数の偶数ビット線と、前記偶数の前記列に隣接する奇数の前記列に配置される複数の奇数ビット線と、各々が前記奇数ビット線および偶数ビット線に選択的に接続される複数のセンスアンプ１１とを具備し、前記センスアンプのそれぞれは、第１，第２ノードにデータを保持するようにラッチ接続される第１，第２インバータ回路６８，６９と、ゲートに電流制御信号が与えられ、電流経路の一端が第１電源電圧に接続され、電流経路の他端が前記第１，第２インバータ回路の制御端子にそれぞれ接続される第１，第２トランジスタＰ１１，Ｐ１２とを有するセンス部を備える。
【選択図】図４
Description
半導体記憶装置に関するものである。
例えば、ＮＡＮＤ型フラッシュメモリでは、メモリセルに１ビットデータを記憶可能なＳＬＣ（Single level cell）や、メモリセルに多ビットデータを記憶可能なＭＬＣ（Multi level cell）等がある。
ピーク電流を低減可能な半導体記憶装置を提供する。
実施形態によれば、一態様に係る半導体記憶装置は、複数のメモリセルが行および列に配置されるメモリセルアレイと、偶数の前記列に配置される複数の偶数ビット線と、前記偶数の前記列に隣接する奇数の前記列に配置される複数の奇数ビット線と、各々が前記奇数ビット線および偶数ビット線に選択的に接続される複数のセンスアンプとを具備し、前記センスアンプのそれぞれは、第１，第２ノードにデータを保持するようにラッチ接続される第１，第２インバータ回路と、ゲートに電流制御信号が与えられ、電流経路の一端が第１電源電圧に接続され、電流経路の他端が前記第１，第２インバータ回路の制御端子にそれぞれ接続される第１，第２トランジスタとを有するセンス部を備える。
ここで、ＮＡＮＤ型フラッシュメモリのセンスアンプにおいて、例えば、データ読み出し動作の際には、ビット線の電圧に応じてトランジスタ（例えば、ＮＭＯＳ）を強制的に導通させ、ラッチノードを放電させる（強制反転）場合がある。この場合、上記トランジスタ（ＮＭＯＳ）がオンするためのオン電流ｉ(ＮＭＯＳ)と、上記ラッチノードを構成するトランジスタ（ＰＭＯＳ）のスイッチング電流ｉ(ＰＭＯＳ)とを競合させる必要がある。そのため、上記電流ｉ(ＮＭＯＳ)、ｉ(ＰＭＯＳ)の値が大きくなる。同様に、ラッチノードを充電する電流値も大きくなる。
その結果、ピーク電流が増大し、電源電圧降下が発生する。
ピーク電流が増大を防止し、安定動作させるために、上記スイッチングトランジスタ（ＮＭＯＳ）のゲート幅（Ｗ）を大きくし、また上記ラッチノードを構成するトランジスタ（ＰＭＯＳ）のゲート長（Ｌ）を大きくすることが考えられる。しかしながら、上記構成では、回路面積が増大する可能性がある。
そこで、以下、実施形態について図面を参照して説明する。以下の説明においては、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げる。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
［第１の実施形態］
第１の実施形態に係る半導体記憶装置について説明する。
第１の実施形態に係る半導体記憶装置について説明する。
＜１．構成例＞
１−１．全体構成例について
まず、図１を用い、第１の実施形態に係る半導体記憶装置の全体構成例について説明する。
１−１．全体構成例について
まず、図１を用い、第１の実施形態に係る半導体記憶装置の全体構成例について説明する。
図示するように、本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデコーダ２、ドライバ回路３、電圧発生回路４、ｎチャネル型ＭＯＳトランジスタ群６、データ入出力回路７、制御部８、ソース線ＳＬドライバ９、及びセンスアンプ１１を備える。
メモリセルアレイ１は、メモリセルアレイ１は複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１５を備えている。ＮＡＮＤストリング１５の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
メモリセルトランジスタＭＴは、２値以上のデータを保持可能とする。このメモリセルトランジスタＭＴの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの構造は、ＦＧ型であってもよい。ＦＧ型とは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。
メモリセルトランジスタＭＴの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続される。またメモリセルトランジスタＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。
またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続される。
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続される。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ又は読み出され、この単位をページと称する。更に、複数のメモリセルトランジスタＭＴはブロックＢＬＫ単位で一括してデータが消去される。
ロウデコーダ２は、ブロックデコーダ２０、及びｎチャネル型ＭＯＳトランジスタ２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部８から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。すなわち、選択されたメモリセルトランジスタＭＴが含まれるブロックＢＬＫに対応するＭＯＳトランジスタ２１乃至２３が接続される制御線ＴＧを選択して、該ＭＯＳトランジスタ２１乃至２３をオン状態とする。このとき、ブロックデコーダ２０からは、ブロック選択信号が出力される。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ２が複数あるメモリブロックＢＬＫ０乃至ＢＬＫｓのうちいずれかを選択する信号である。またこれにより、ロウデコーダ２は、選択されたブロックＢＬＫに対応するメモリセルアレイ１のロウ方向を選択する。つまり、ブロックデコーダ２０から与えられる選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ転送する。
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備える。本実施形態では、ブロックＢＬＫ０に対応したワード線ドライバ３３、セレクトゲート線ドライバ３１、３２のみを図示する。しかし実際では、これらワード線ドライバ３３、セレクトゲート線ドライバ３１、及び３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられた、例えば６４本のワード線ＷＬ及びセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続される。
制御部８から与えられるページアドレスのデコード結果に応じて、ブロックＢＬＫが選択される。ワード線ドライバ３３は電圧発生回路から得られた所望の電圧を選択ブロックＢＬＫ内に設けられたメモリセルトランジスタＭＴの制御ゲートに転送する。またセレクトゲート線ドライバ３１は、電圧発生回路から得られた所望の電圧を選択トランジスタＳＴ１のゲートに転送する。この時、セレクトゲート線ドライバ３１は選択トランジスタＳＴ１のゲートに信号ｓｇｄを転送する。具体的には、セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が‘Ｌ’レベルであった場合には接地電源電圧レベルＶＳＳ（例えば、０[Ｖ]程度）とされ、‘Ｈ’レベルであった場合には内部電源電圧レベルＶＤＤ（例えば、１．８[Ｖ]程度）する。
また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、データの書き込み時、読み出し時、データのベリファイ時に所望の電圧を選択トランジスタＳＴ２のゲートに転送する。この時、セレクトゲート線ドライバ３２は選択トランジスタＳＴ２のゲートに信号ｓｇｓを転送する。信号ｓｇｓは、その信号が‘Ｌ’レベルであった場合０[Ｖ]とされ、‘Ｈ’レベルであった場合電圧ＶＤＤとする。
電圧発生回路４は、第１電圧発生回路４１、第２電圧発生回路４２、第３電圧発生回路４３、及び第４電圧発生回路４４、及び第５電圧発生回路４５を備える。第１電圧発生回路４１乃至第５電圧発生回路４５については、後述する。
データ入出力回路７は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部８へ出力する。またデータ入出力回路７は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ１１へと出力する。また、データをホストに出力する際、制御部８の制御に基づき、データ入出力回路７は、センスアンプ１１から、データ線Ｄｌｉｎｅを介して受け取ったデータを、Ｉ／Ｏ端子を介してホストへ出力する。
制御部８は、このＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路７を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部８はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。
制御部８は、前述したブロック選択信号をロウデコーダ３に出力する。また、制御部８はカラム選択信号をセンスアンプ１１に出力する。カラム選択信号とは、センスアンプ１１のカラム方向を選択する信号である。
また、制御部８には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部８は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路７へと供給された信号がアドレスであるのか、データであるのかを区別する。
ソース線ＳＬドライバ９は、ＭＯＳトランジスタ１２、１３を備える。ＭＯＳトランジスタ１２の電流経路の一端はソース線ＳＬに接続され、他端は接地され、ゲートには信号Ｃｌａｍｐ＿Ｓ１が与えられる。またＭＯＳトランジスタ１３の電流経路の一端はＭＯＳトランジスタ１２の電流経路の一端に共通接続され、他端は電圧ＶＤＤが供給され、ゲートには信号Ｃｌａｍｐ＿Ｓ２が与えられる。
ＭＯＳトランジスタ１２がオン状態とされると、ソース線ＳＬの電位は０[Ｖ]とされ、ＭＯＳトランジスタ１３がオン状態とされると、ソース線ＳＬの電位は電圧ＶＤＤとされる。なお、ＭＯＳトランジスタ１２、１３のゲートに与えられる信号Ｃｌａｍｐ＿Ｓ１、Ｓ２は制御部８により制御される。なお、ＭＯＳトランジスタ１３がオン状態とされるのは、消去ベリファイを行う場合である。つまり、消去ベリファイの際ＭＯＳトランジスタ１３をオン状態とすることで、ソース線ＳＬ側からビット線ＢＬへと電圧ＶＤＤが転送される。
１−２．第１電圧発生回路４１乃至第５電圧発生回路４５について
次に、図２を用い、第１電圧発生回路４１乃至第５電圧発生回路４５について説明する。
次に、図２を用い、第１電圧発生回路４１乃至第５電圧発生回路４５について説明する。
図示するように、第１電圧発生回路４１乃至第５電圧発生回路４５は、リミッタ回路５０及びチャージポンプ回路５１を備える。チャージポンプ５１は、制御部８により例えばデータの書き込み動作、消去動作、及び読み出し動作に必要な電圧を発生する。上記各々の電圧は、ノードＮ１から出力され、ドライバ回路３を介してＮＡＮＤ型フラッシュメモリ内の例えば、ロウデコーダ２に供給される。リミッタ回路５０はノードＮ１の電位を監視しつつ、このノードＮ１の電位に応じてチャージポンプ回路５１を制御する。すなわち、リミット回路５０はノードＮ１の電位が所定の値よりも高ければ、チャージポンプ回路５１のポンピングを停止し、該ノードＮ１の電位を降圧させる。
一方、ノードＮ１の電位が所定の値よりも低ければ、チャージポンプ回路５１にポンピングさせ、このノードＮ１の電位を昇圧させる。
第１電圧発生回路４１は、データの書き込み時に電圧ＶＰＧＭを発生させ、選択ワード線ＷＬに該電圧ＶＰＧＭを転送する。電圧ＶＰＧＭとは、メモリセルトランジスタＭＴの直下に形成されたチャネルの電荷が電荷蓄積層に注入され、このメモリセルトランジスタＭＴの閾値が別レベルに遷移する程度の大きさの電圧である。
第２電圧発生回路４２は、電圧ＶＰＡＳＳを発生させ、非選択ワード線ＷＬに該電圧ＶＰＡＳＳを転送する。電圧ＶＰＡＳＳとはメモリセルトランジスタＭＴがオン状態とされる電圧である。
第３電圧発生回路４３は、電圧ＶＥＲＡを発生させ、ウェルドライバ７に転送する。電圧ＶＥＲＡは、例えば２０[Ｖ]である。すなわち、データの消去時に、第３電圧発生回路４３が発生した例えば２０[Ｖ]の電圧がメモリセルトランジスタＭＴが形成されるウェル領域に印加される。
第４電圧発生回路４４は、電圧ＶＣＧＲを発生させ、選択ワード線ＷＬにこの電圧ＶＣＧＲを転送する。電圧ＶＣＧＲは、メモリセルトランジスタＭＴから読み出しそうとするデータに応じた電圧である。
第５電圧発生回路４５は、電圧ＶＲＥＡＤを発生させ、データの読み出し時において非選択ワード線ＷＬにこの電圧ＶＲＥＡＤを転送する。電圧ＶＲＥＡＤは、メモリセルトランジスタＭＴが保持するデータに依存せず、このメモリセルトランジスタＭＴをオン状態とする電圧である。
１−３．センスアンプ１１について
次に、図３を用い、第１の実施形態に係るセンスアンプ１１の構成例について説明する。図示するように、センスアンプ１１は、例えばセンスブロックＳＢ１〜ＳＢ１６を備える。これらセンスブロックＳＢ１〜ＳＢ１６は、例えば２ｋｂｙｔｅ分のデータを保持可能とする。つまり、センスアンプ１１はビット線ＢＬを介して、１ページ当たり２ｋｂｙｔｅのデータをメモリセルアレイ１とやり取り（読み出し、書き込み）可能とする。なお、センスブロックＳＢ１〜センスブロックＳＢ１６までを区別しない場合には、単にセンスブロックＳＢと呼ぶ。なお、センスアンプ１１の分割数については１６個に限られず、いくつでも良い。
次に、図３を用い、第１の実施形態に係るセンスアンプ１１の構成例について説明する。図示するように、センスアンプ１１は、例えばセンスブロックＳＢ１〜ＳＢ１６を備える。これらセンスブロックＳＢ１〜ＳＢ１６は、例えば２ｋｂｙｔｅ分のデータを保持可能とする。つまり、センスアンプ１１はビット線ＢＬを介して、１ページ当たり２ｋｂｙｔｅのデータをメモリセルアレイ１とやり取り（読み出し、書き込み）可能とする。なお、センスブロックＳＢ１〜センスブロックＳＢ１６までを区別しない場合には、単にセンスブロックＳＢと呼ぶ。なお、センスアンプ１１の分割数については１６個に限られず、いくつでも良い。
各々のセンスブロックＳＢはセンスユニットＳＵ１-１〜ＳＵ１-Ｍ、ＳＵ２-１〜ＳＵ２-Ｍ、…、ＳＵ１６-１〜ＳＵ１６-Ｍを備える。これらセンスユニットＳＵ１-１〜ＳＵ１-Ｍ、ＳＵ２-１〜ＳＵ２-Ｍ、…、ＳＵ１６-１〜ＳＵ１６-Ｍは、それぞれ対応するメモリセルトランジスタＭＴのデータを保持する。なお、センスユニットＳＵ１-１〜ＳＵ１-Ｍ、ＳＵ２-１〜ＳＵ２-Ｍ、…、ＳＵ１６-１〜ＳＵ１６-Ｍを区別しない場合は、単にセンスユニットＳＵと呼ぶ。
センスユニットＳＵは１ビットのデータを保持できる。また、１つのセンスユニットＳＵに対し、２本のビット線ＢＬが接続される。つまり、データの読み出し及び書き込みは、隣接する２本のビット線ＢＬのうちの１本ずつ行われる。この構成についてセンスブロックＳＢの拡大図を用いて説明する。
図示するように、センスユニットＳＵ１−１乃至ＳＵ８−１において、隣接する２本のビット線ＢＬの組は、それぞれビット線ＢＬ０、ＢＬ１の組、ビット線ＢＬ２、ビット線ＢＬ３の組、ビット線ＢＬ４、ビット線ＢＬ５の組であり、以下同様である。すなわち、ｎ本のビット線ＢＬのうち、ｎ／２本のビット線ＢＬに対して、一括して読み出し及び書き込みが行われる。以下では、ビット線ＢＬの１組のうち、読み出しまたは書き込み対象となるビット線ＢＬを選択ビット線ＢＬと呼び、非対象となるビット線ＢＬを非選択ビット線ＢＬと呼ぶ。
これらセンスユニットＳＵは、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。より具体的には、センスユニットＳＵは電圧ＶＤＤをビット線ＢＬにプリチャージし、ビット線ＢＬの電圧（または電流）をセンスする。
また、センスユニットＳＵ１−１乃至ＳＵ８−１は共通の信号線ＣＯＭに接続される。センスユニットＳＵ１−１乃至ＳＵ８−１が保持したデータはＦａｉｌ ｂｉｔ検知回路１１−１で検知される。その後、このＦａｉｌ ｂｉｔ検知回路１１−１で検知された結果が制御部８に転送される。
１−４．センスユニットＳＵについて
次に、図４を用い、第１の実施形態に係るセンスユニットＳＵの構成例について説明する。本実施形態に係るセンスユニットＳＵは、上記メモリセルトランジスタＭＴに記憶される２値データをセンス可能なセンスユニットである。
次に、図４を用い、第１の実施形態に係るセンスユニットＳＵの構成例について説明する。本実施形態に係るセンスユニットＳＵは、上記メモリセルトランジスタＭＴに記憶される２値データをセンス可能なセンスユニットである。
図示するように、センスユニットＳＵは、プライマリデータキャッシュ（ＰＤＣ，ＰＤＣｎ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）、及びＭＯＳトランジスタ群６などを備える。
プライマリデータキャッシュ（ＰＤＣ，ＰＤＣｎ）は、インバータ６８，６９とＰＭＯＳトランジスタＰ１１，Ｐ１２を備える。インバータ６８，６９は、図示しないＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成される。インバータ回路６８の入力および出力は、インバータ６９の出力および入力にそれぞれ接続されることにより、ラッチ接続される。ＰＭＯＳトランジスタＰ１１のソースは内部電源電圧ＶＤＤに接続され、ドレインはインバータ６８の制御端子（インバータ６８を構成するＰＭＯＳトランジスタのソース）に接続され、ゲートにはカレント電位信号ＳＡＰＧが与えられる。ＰＭＯＳトランジスタＰ１２のソースは内部電源電圧ＶＤＤに接続され、ドレインはインバータ６９の制御端子（インバータ６９を構成するＰＭＯＳトランジスタのソース）に接続され、ゲートにはカレント電位信号ＳＡＰＧが与えられる。
カレント電位信号ＳＡＰＧは、ＰＭＯＳトランジスタのＰ１１の飽和電流（ドレイン=VDD, ゲート=VSS, ソース=VSS）をIdo_P11 とすると、ＰＭＯＳトランジスタＰ１１のIdsをIdo_P11/n （n分の１）に抑えるためのカレントコピー手段により発生されるゲート電位信号、である。例えば、本例の場合、Ido_P11 は、数十μＡ程度である。このカレント電位信号ＳＡＰＧにより、ピーク電流をおおよそ５分の１程度にまで抑えることが可能となる。詳細については、後述する。
ダイナミックデータキャッシュ（ＤＤＣ）は、ＰＭＯＳトランジスタＰ７５、ＮＭＯＳトランジスタＮ７５を備える。ＰＭＯＳトランジスタＰ７５の電流経路の一端はトランジスタＮ７５の電流経路の一端と共通に接続される。また、ＰＭＯＳトランジスタＰ７５の電流経路の一端は、内部電源電圧ＶＤＤに接続される。トランジスタＮ７５の電流経路の他端に接続され、ゲートはノードＮ１ａに接続される。トランジスタＮ７５のゲートはノードＬＡＴ１に接続される。
テンポラリデータキャッシュ（ＴＤＣ）には、データ読み出し時等のビット線ＢＬのデータが保持され、トランジスタ８１の一端、キャパシタＣ１の一端、トランジスタ７４、７９の一端が接続される。トランジスタ８１の電流経路の他端はトランジスタ群６に接続され、ゲートには信号ＢＬＣＣＬＡＭＰが与えられる。キャパシタＣ１の電極の他端にはブースト信号Boostが与えられる。トランジスタ７４の電流経路の他端はダイナミックデータキャッシュ（ＤＤＣ）に接続され、ゲートには信号ＲＥＧが与えられる。トランジスタ７９の電流経路の一端はダイナミックデータキャッシュ（ＤＤＣ）に接続され、他端はトランジスタ８０の電流経路に接続され、ゲートがテンポラリデータキャッシュ（ＴＤＣ）に接続される。
ＭＯＳトランジスタ群６は、ＮＭＯＳトランジスタ６ａ〜６ｂを備え、センスユニットＳＵのノードＮ１２（ＴＤＣ）と奇数または偶数ビット線ＢＬのいずれかとを接続可能とするビット線選択回路として機能する。
ＭＯＳトランジスタ６ａ，６ｂの電流経路は、内部電源電圧ＶＤＤとセンスユニットＳＵのノードＮ１２（ＴＤＣ）との間に直列接続され、ゲートには信号ＢＬＳ（ｉ＋１），ＢＩＡＳ（ｉ＋１）がそれぞれ与えられる。ＭＯＳトランジスタ６ａ，６ｂの電流経路の接続ノードは奇数ビット線ＢＬ（ｉ＋１）に接続される（ｉは偶数、ｉ＝０、２、４、…、ｎ）。ＭＯＳトランジスタ６ｃ，６ｄの電流経路は、内部電源電圧ＶＤＤとセンスユニットＳＵのノードＮ１２（ＴＤＣ）との間に直列接続され、ゲートには信号ＢＬＳｉ，ＢＩＡＳｉがそれぞれ与えられる。ＭＯＳトランジスタ６ｃ，６ｄの電流経路の接続ノードは偶数ビット線ＢＬｉに接続される。
ＭＯＳトランジスタ６ｂ，６ｄは、信号ＢｌＡＳ（ｉ＋１）及び信号ＢｌＡＳｉに応じてＭＯＳトランジスタ６ａ，６ｃと相補的にオンとされ、非選択ビット線ＢＬに電圧ＶＤＤを供給する。
ＭＯＳトランジスタ６ｂ、６ｃ、およびＭＯＳトランジスタ８４がオン状態とされると、センスユニットＳＵは偶数ビット線ＢＬｉ（選択ビット線ＢＬ）と電気的に接続され、奇数ビット線ＢＬ（ｉ＋１）は非選択ビット線ＢＬとされる。
これに対し、ＭＯＳトランジスタ６ａ、６ｄ、及びＭＯＳトランジスタ８４がオン状態とされると、センスユニットＳＵは奇数ビット線ＢＬ（ｉ＋１）（選択ビット線ＢＬ）と接続され、偶数ビット線ＢＬｉが非選択ビット線ＢＬとされる。このとき非選択ビット線ＢＬとされた偶数または奇数ビット線ＢＬの電位は、例えば電圧ＶＤＤで固定される。すなわち、ＭＯＳトランジスタ８４はビット線ＢＬを非選択電位に充電する非選択回路として機能する。
なお、ＭＯＳトランジスタ６ａ〜６ｄのゲートに、信号ＢＬＳｉ、信号ＢＬＳ（ｉ＋１）、信号ＢＩＡＳｉ、及び信号ＢＩＡＳ（ｉ＋１）として‘Ｈ’レベルに相当する電圧（ＶＤＤ＋Ｖｔｈ）がゲートに供給されると、これらＭＯＳトランジスタ６ａ〜６ｄはオン状態とされる。ここで電圧Ｖｔｈは、ＭＯＳトランジスタ６ａ〜６ｄの閾値電圧である。
一方、信号ＢＬＳｉ、信号ＢＬＳ（ｉ＋１）、信号ＢＩＡＳｉ、及び信号ＢＩＡＳ（ｉ＋１）として‘Ｌ’レベルに相当する電圧、例えばゼロ電位がＭＯＳトランジスタ群６のゲートに転送されるとＭＯＳトランジスタ６ａ〜６ｄがオフ状態とされる。
その他、トランジスタ８０の電流経路の他端は接地電源電圧ＶＳＳに接続され、ゲートには信号ＳＥＮ１が与えられる。トランジスタ７２の電流経路の一端はプライマリデータキャッシュに接続され、他端はノードＮ１２（ＴＤＣ）に接続され、ゲートには信号ＢＬＣ１が与えられる。
信号線ＣＯＭと接地電源電圧ＶＳＳとの間に、トランジスタ７８，８２が直列に接続される。トランジスタ７８の電流経路の一端は接地され、ゲートには信号ＣＨＫ１が与えられる。トランジスタ８２の電流経路の一端はトランジスタ７８の電流経路の他端に接続され、電流経路の他端は信号線ＣＯＭに接続され、ゲートはノードＮ１ｂに接続される。
信号線ＣＯＭは、センスユニットＳＵにおいて、例えば、書き込みベリファイ、消去ベリファイなどが完了したか否かのフェイル信号が出力される。信号線ＣＯＭは、センスブロックにおけるカラム方向に沿って（例えば、センスブロックＳＢ１〜ＳＢ８間）共通接続される。そのため、信号線ＣＯＭには、書き込みベリファイにおいて、何ビットセンスユニットＳＵのデータ書き込みがフェイルしたのか否かに応じて、例えば’Ｌ’レベル→’Ｈ’レベルに反転した信号が検出される。
カラム選択ＭＯＳトランジスタ６５の電流経路の一端はノードＮ１ｂに接続され、他端は入出力データ線Ｄｌｉｎｅ（信号線Ｉ／Ｏ）に接続される。入出力データ線ＤｌｉｎｅからこのＭＯＳトランジスタ６５を介して、‘Ｌ’または‘Ｈ’レベルの信号がＰＤＣに入出力される。
カラム選択トランジスタ６６の電流経路の一端はノードＮ１ａに接続され、他端は入出力データ線Ｄｌｉｎｅ（信号線Ｉ／Ｏｎ）に接続される。入出力データ線ＤｌｉｎｅからこのＭＯＳトランジスタ６６を介して、‘Ｌ’または‘Ｈ’レベルの信号がＰＤＣに入出力される。なお、信号線Ｉ／Ｏと信号線Ｉ／Ｏｎには互いに相補的な信号が入出力される。
ＭＯＳトランジスタ６５，６６のゲートにはカラム選択信号ＣＳＬが供給される。信号ＣＳＬによりＭＯＳトランジスタ６５，６６がオン状態とされることで、センスユニットＳＵは、入出力データ線Ｄｌｉｎｅを介してデータ入出力回路８とデータの入出力がされる。
＜２．センスユニットＳＵの動作＞
＜２−１．データ読み出し動作（Read）＞
次に、図５を用い、第１の実施形態に係るセンスユニットＳＵのデータ読み出し動作について説明する。ここでは偶数ビット線ＢＬｉが選択ビット線ＢＬとされた場合について一例として説明する。なお、この際、読み出し動作時において奇数ビット線ＢＬ（ｉ＋１）の電圧は、非選択電圧（電圧ＶＤＤ）まで充電される。
＜２−１．データ読み出し動作（Read）＞
次に、図５を用い、第１の実施形態に係るセンスユニットＳＵのデータ読み出し動作について説明する。ここでは偶数ビット線ＢＬｉが選択ビット線ＢＬとされた場合について一例として説明する。なお、この際、読み出し動作時において奇数ビット線ＢＬ（ｉ＋１）の電圧は、非選択電圧（電圧ＶＤＤ）まで充電される。
ステップＳ１１−（１）（BL charge）
まず、トランジスタ７６，８１のゲートを選択し、トランジスタ７６，８１の電流経路を導通させ、図中のカレント電流Ｉ（１）により、ビット線ＢＬの電位を充電する。ここで、トランジスタ７１をオンして、ラッチノード１Ｎｂの電位は’Ｈ’レベルとなる。
まず、トランジスタ７６，８１のゲートを選択し、トランジスタ７６，８１の電流経路を導通させ、図中のカレント電流Ｉ（１）により、ビット線ＢＬの電位を充電する。ここで、トランジスタ７１をオンして、ラッチノード１Ｎｂの電位は’Ｈ’レベルとなる。
ステップＳ１１−（２）（BL 遷移wait）
続いて、トランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフとさせ、ビット線ＢＬの電位が遷移するまで待機する。
続いて、トランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフとさせ、ビット線ＢＬの電位が遷移するまで待機する。
ステップＳ１１−（３）（Charge share sense）
続いて、トランジスタ７６のゲート信号ＢＬＰＲＥの電位を非選択（ＶＳＳ）とし、トランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を選択（Ｖｓｅｎ）として、ノードＮ１２（ＴＤＣ）とビット線ＢＬとを導通させる。
続いて、トランジスタ７６のゲート信号ＢＬＰＲＥの電位を非選択（ＶＳＳ）とし、トランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を選択（Ｖｓｅｎ）として、ノードＮ１２（ＴＤＣ）とビット線ＢＬとを導通させる。
これにより、チャージトランスファが生じる。すなわち、ＮＡＮＤストリング１５が導通状態である場合、偶数ビット線ＢＬｉの電荷がソース線ＳＬに向かって放電される。この結果、ノードＮ１２（ＴＤＣ）は電圧ＶＤＤから、例えばゼロ電位（’Ｌ’）へと遷移する。この場合、ノードＮ１２における電荷が、偶数ビット線ＢＬｉに移動する。これは、ノードＮ１２の配線容量よりも、偶数ビット線ＢＬｉ容量の方が大きいからである。
一方、ＮＡＮＤストリング１５が非導通状態である場合、偶数ビット線ＢＬｉの電位は電圧ＶＤＤを維持していることから、チャージトランスファは生じない。つまりノードＮ１２の電位は電圧ＶＤＤ（’Ｈ’）を維持する。
ステップＳ１１−（４）（PRST）
続いて、トランジスタ７１のゲートを選択し、トランジスタ７１の電流経路を導通させ、図中の電流Ｉ（４）を発生させ、ダイナミックデータキャッシュ（ＤＤＣ）を充電する。なお、この際、電源電圧ＶＤＤが高い場合は、ダイナミックデータキャッシュ（ＤＤＣ）中のＰＭＯＳトランジスタＰ７５は不要である。
続いて、トランジスタ７１のゲートを選択し、トランジスタ７１の電流経路を導通させ、図中の電流Ｉ（４）を発生させ、ダイナミックデータキャッシュ（ＤＤＣ）を充電する。なお、この際、電源電圧ＶＤＤが高い場合は、ダイナミックデータキャッシュ（ＤＤＣ）中のＰＭＯＳトランジスタＰ７５は不要である。
ステップＳ１１−（５）（TDC=>PDC）
続いて、センス動作を行う。このセンス動作は、トランジスタ８０のゲート信号ＳＥＮ１を‘Ｈ’レベルとして、ビット線ＢＬ（ＴＤＣ）の電位をプライマリデータキャッシュＰＤＣに取り込む動作である。
続いて、センス動作を行う。このセンス動作は、トランジスタ８０のゲート信号ＳＥＮ１を‘Ｈ’レベルとして、ビット線ＢＬ（ＴＤＣ）の電位をプライマリデータキャッシュＰＤＣに取り込む動作である。
ＮＡＮＤストリング１５が導通した結果、ノードＮ１２（ＴＤＣ）の電位が例えばゼロ電位まで遷移するとＭＯＳトランジスタ７９はオフ状態とされる。このため、信号ＳＥＮ１が‘Ｈ’レベルとされ、ＰＤＣのノードＮ１ｂ（以下、ＰＤＣ（ノードＮ１ｂ）と表記する）は‘Ｈ’レベルを保持する。
一方、ＮＡＮＤストリング１５が非導通とされ、ノードＮ１２（ＴＤＣ）の電位が電圧ＶＤＤを維持した場合、ＭＯＳトランジスタ７９はオン状態とされる。この状態において信号ＳＥＮ１が‘Ｈ’レベルとされ、ＭＯＳトランジスタ８０がオン状態とされると、ノードＮ１ｂから接地電源電位（例えば‘Ｌ’レベル＝ゼロ電位）が導通され、図中の電流（５）が流れる。このため、ＰＤＣのノードＮ１ｂは‘Ｈ’レベルから‘Ｌ’レベルに反転する。このように、ＰＤＣは、偶数ビット線ＢＬｉの電位に応じた‘Ｌ’または‘Ｈ’レベルいずれかのデータを取り込んでラッチする。
この際、ラッチ回路６８，６９にＡＮＤ接続されるＰＭＯＳトランジスタＰ１１，Ｐ１２のゲートに、カレント電位信号ＳＡＰＧを与え、インバータ６９，６８を構成するＰＭＯＳトランジスタのスイッチング電流ｉ(ＰＭＯＳ)を制御することができる。その結果、このステップＳ１１−（５）の際の電流（５）を構成する上記スイッチング電流ｉ(ＰＭＯＳ)およびＮＭＯＳトランジスタ７９のオン電流ｉ(ＮＭＯＳ)を低減する。そのため、ラッチノードＮ１ｂ充電の際のピーク電流を低減でき、電源ドロップを低減することができる。
ステップＳ１１−（６）（IO転送）
続いて、信号ＣＳＬが’Ｈ’レベルとなると、トランジスタ６５、６６を介してＰＤＣの保持データが信号線Ｉ／Ｏ及び信号線Ｉ／Ｏｎに転送される。
続いて、信号ＣＳＬが’Ｈ’レベルとなると、トランジスタ６５、６６を介してＰＤＣの保持データが信号線Ｉ／Ｏ及び信号線Ｉ／Ｏｎに転送される。
＜２−２．データ書き込み動作（Program）＞
次に、図６を用い、第１の実施形態に係るセンスユニットＳＵのデータ書き込み動作について説明する。ここでは、同様に、偶数ビット線ＢＬｉが選択ビット線ＢＬとされた場合について一例として説明する。
次に、図６を用い、第１の実施形態に係るセンスユニットＳＵのデータ書き込み動作について説明する。ここでは、同様に、偶数ビット線ＢＬｉが選択ビット線ＢＬとされた場合について一例として説明する。
ステップＳ１２−（１）（80hrst）
まず、トランジスタ７１のゲートを選択し、トランジスタ７１の電流経路を導通させ、図中の電流Ｉ（１）を発生させる。この際、ラッチノード１Ｎｂの電位は’Ｈ’レベルであるとする。
まず、トランジスタ７１のゲートを選択し、トランジスタ７１の電流経路を導通させ、図中の電流Ｉ（１）を発生させる。この際、ラッチノード１Ｎｂの電位は’Ｈ’レベルであるとする。
ステップＳ１２−（２）（Program data load）
続いて、書き込みデータをプライマリキャッシュＰＤＣにロードする。
図中の電流（２）として示すように、ホストからコマンド（例えば、ＣＭＤ１）が制御部８に与えられると、ＭＯＳトランジスタ６５および６６を介して、信号線Ｉ／Ｏ、Ｉ／Ｏｎから転送された書き込みデータ（‘Ｈ’または‘Ｌ’レベル）がＰＤＣに格納される。
続いて、書き込みデータをプライマリキャッシュＰＤＣにロードする。
図中の電流（２）として示すように、ホストからコマンド（例えば、ＣＭＤ１）が制御部８に与えられると、ＭＯＳトランジスタ６５および６６を介して、信号線Ｉ／Ｏ、Ｉ／Ｏｎから転送された書き込みデータ（‘Ｈ’または‘Ｌ’レベル）がＰＤＣに格納される。
ステップＳ１２−（３）（NOT）
続いて、ＰＤＣの保持データ（ノードＮ１ｂ，Ｎ１ａ）を反転する。つまり、ＰＤＣのデータに対してＮＯＴ演算が行われる。この際、トランジスタ６５，６６のゲート信号ＣＳＬは、’Ｌ’レベルとされる。
続いて、ＰＤＣの保持データ（ノードＮ１ｂ，Ｎ１ａ）を反転する。つまり、ＰＤＣのデータに対してＮＯＴ演算が行われる。この際、トランジスタ６５，６６のゲート信号ＣＳＬは、’Ｌ’レベルとされる。
ステップＳ１２−（４）（Program bias）
続いて、メモリセルトランジスタＭＴにデータを書き込む際、信号ＢＬＣ１を‘Ｈ’レベルとし、ＭＯＳトランジスタ７２をオン状態とする。更に信号ＢＬＣＣＬＡＭＰ（および信号ＢＬＳｉ）をそれぞれ‘Ｈ’レベルとし、ＭＯＳトランジスタ８１（およびＭＯＳトランジスタ６ｃ）をそれぞれオン状態とする。これによって、図中の電流（５）が流れ、ＰＤＣが保持するデータが偶数ビット線ＢＬｉに転送され、所望のデータ書き込みが行われる。
続いて、メモリセルトランジスタＭＴにデータを書き込む際、信号ＢＬＣ１を‘Ｈ’レベルとし、ＭＯＳトランジスタ７２をオン状態とする。更に信号ＢＬＣＣＬＡＭＰ（および信号ＢＬＳｉ）をそれぞれ‘Ｈ’レベルとし、ＭＯＳトランジスタ８１（およびＭＯＳトランジスタ６ｃ）をそれぞれオン状態とする。これによって、図中の電流（５）が流れ、ＰＤＣが保持するデータが偶数ビット線ＢＬｉに転送され、所望のデータ書き込みが行われる。
＜２−３．書き込みベリファイ動作（PVFY）＞
次に、図７を用い、第１の実施形態に係るセンスユニットＳＵの書き込みベリファイ動作について説明する。書き込みベリファイ動作では、ＰＤＣの保持データに応じて、書き込み完了か否かを判断する。具体的には、ＰＤＣの保持データが‘Ｌ’レベルの場合には上記データ書き込みが完了と判断し、‘Ｈ’レベルである場合にはデータの書き込み動作が完了でないと判断され、完了と判断されるまで上記データの書き込み動作及び書き込みベリファイ動作が繰り返される。
次に、図７を用い、第１の実施形態に係るセンスユニットＳＵの書き込みベリファイ動作について説明する。書き込みベリファイ動作では、ＰＤＣの保持データに応じて、書き込み完了か否かを判断する。具体的には、ＰＤＣの保持データが‘Ｌ’レベルの場合には上記データ書き込みが完了と判断し、‘Ｈ’レベルである場合にはデータの書き込み動作が完了でないと判断され、完了と判断されるまで上記データの書き込み動作及び書き込みベリファイ動作が繰り返される。
ここでは、同様に、偶数ビット線ＢＬｉが選択ビット線ＢＬとされた場合について一例として説明する。
ステップＳ１３−（１）（BL charge）
まず、トランジスタ７６，８１のゲートを選択し、トランジスタ７６，８１の電流経路を導通させ、図中のカレント電流Ｉ（１）を発生させ、ビット線ＢＬの電位を充電する。この際、ラッチノード１Ｎｂの電位は’Ｌ’レベル、ラッチノード１Ｎａの電位は’Ｈ’レベルであるとする。
まず、トランジスタ７６，８１のゲートを選択し、トランジスタ７６，８１の電流経路を導通させ、図中のカレント電流Ｉ（１）を発生させ、ビット線ＢＬの電位を充電する。この際、ラッチノード１Ｎｂの電位は’Ｌ’レベル、ラッチノード１Ｎａの電位は’Ｈ’レベルであるとする。
ステップＳ１３−（２）（BL 遷移 wait）
続いてトランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフとさせ、ビット線ＢＬの電位が遷移するまで待機する。
続いてトランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフとさせ、ビット線ＢＬの電位が遷移するまで待機する。
ステップＳ１３−（３）（Charge share sense）
続いて、トランジスタ７６のゲート信号ＢＬＰＲＥの電位を非選択（ＶＳＳ）とし、トランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を選択（Ｖｓｅｎ）として、ノードＮ１２（ＴＤＣ）とビット線ＢＬとを導通させる。これにより、上記チャージトランスファが生じさせる。
続いて、トランジスタ７６のゲート信号ＢＬＰＲＥの電位を非選択（ＶＳＳ）とし、トランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を選択（Ｖｓｅｎ）として、ノードＮ１２（ＴＤＣ）とビット線ＢＬとを導通させる。これにより、上記チャージトランスファが生じさせる。
’１’データを書き込みベリファイする際のノードＮ１２（ＴＤＣ）に’Ｌ’レベルの電位がチャージされる。
’０’データを書き込みベリファイする際のノードＮ１２（ＴＤＣ）に’Ｌ’レベルの電位がチャージされる場合は、上記’０’データ書き込みは失敗（fail）と判定される。そのため、後述するステップＳ１３−（５）における再プログラムの対象とされる。
’０’データを書き込みベリファイする際のノードＮ１２（ＴＤＣ）に’Ｈ’レベルの電位がチャージされる場合は、上記’０’データ書き込みは成功（pass）と判定される。そのため、後述するステップＳ１３−（５）における再プログラムは行われない。
’０’データを書き込みベリファイする際のノードＮ１２（ＴＤＣ）に’Ｌ’レベルの電位がチャージされる場合は、上記’０’データ書き込みは失敗（fail）と判定される。そのため、後述するステップＳ１３−（５）における再プログラムの対象とされる。
’０’データを書き込みベリファイする際のノードＮ１２（ＴＤＣ）に’Ｈ’レベルの電位がチャージされる場合は、上記’０’データ書き込みは成功（pass）と判定される。そのため、後述するステップＳ１３−（５）における再プログラムは行われない。
ステップＳ１３−（４）（TDC=>PDC）
続いて、同様に、トランジスタ８０のゲート信号ＳＥＮ１を‘Ｈ’レベルとして、ビット線ＢＬ（ＴＤＣ）の電位をプライマリデータキャッシュＰＤＣに取り込む、センス動作を行う。上記ステップＳ１３−（３）により、ノードＮ１２（ＴＤＣ）にチャージされたデータは、それぞれ次のような関係になる。
続いて、同様に、トランジスタ８０のゲート信号ＳＥＮ１を‘Ｈ’レベルとして、ビット線ＢＬ（ＴＤＣ）の電位をプライマリデータキャッシュＰＤＣに取り込む、センス動作を行う。上記ステップＳ１３−（３）により、ノードＮ１２（ＴＤＣ）にチャージされたデータは、それぞれ次のような関係になる。
’１’データを書き込みベリファイする際にノードＮ１２（ＴＤＣ）に’Ｌ’レベルがチャージされた場合には、トランジスタ７９が導通せず、ＰＤＣにデータが取り込まれない。そのため、ノードＮ１ｂにラッチされたデータは反転しない。
’０’データを書き込みベリファイする際にノードＮ１２（ＴＤＣ）に’Ｌ’レベルがチャージされた場合には、トランジスタ７９が導通せず、ＰＤＣにデータが取り込まれない。そのため、ノードＮ１ｂにラッチされたデータは反転せず、’Ｈ’レベルのままであるため、上記’０’データ書き込みは失敗（fail）と判定される。
’０’データを書き込みベリファイする際にはノードＮ１２（ＴＤＣ）に’Ｈ’レベルがチャージされた場合には、トランジスタ７９が導通する。そのため、トランジスタ８０のゲート信号ＳＥＮ１が’Ｈ’レベルとなると、図中の電流（５）が流れ、ノードＮ１２（ＴＤＣ）の’Ｌ’レベルのデータが、ＰＤＣにデータが取り込まれる。そのため、ノードＮ１ｂにラッチされたデータ’Ｈ’レベルから’Ｌ’レベルに反転し、上記’０’データ書き込みは成功（pass）と判定される。
ステップＳ１３−（５）（再Program）
続いて、上記書き込みが失敗（fail）と判定された場合、上記ステップＳ１２−（４）と同様の電圧関係により、信号ＢＬＣ１を‘Ｈ’レベルとし、ＭＯＳトランジスタ７２をオン状態とする。更に信号ＢＬＣＣＬＡＭＰをＨ’レベルとし、ＭＯＳトランジスタ８１をオン状態とする。これによって、図中の電流（５）が流れ、ＰＤＣが保持するデータが偶数ビット線ＢＬｉに転送され、所望のデータ書き込みが行われる。これらの動作が、データ書き込みが成功（pass）と判定されるまで、継続される。
’０’データを書き込みベリファイする際にノードＮ１２（ＴＤＣ）に’Ｌ’レベルがチャージされた場合には、トランジスタ７９が導通せず、ＰＤＣにデータが取り込まれない。そのため、ノードＮ１ｂにラッチされたデータは反転せず、’Ｈ’レベルのままであるため、上記’０’データ書き込みは失敗（fail）と判定される。
’０’データを書き込みベリファイする際にはノードＮ１２（ＴＤＣ）に’Ｈ’レベルがチャージされた場合には、トランジスタ７９が導通する。そのため、トランジスタ８０のゲート信号ＳＥＮ１が’Ｈ’レベルとなると、図中の電流（５）が流れ、ノードＮ１２（ＴＤＣ）の’Ｌ’レベルのデータが、ＰＤＣにデータが取り込まれる。そのため、ノードＮ１ｂにラッチされたデータ’Ｈ’レベルから’Ｌ’レベルに反転し、上記’０’データ書き込みは成功（pass）と判定される。
ステップＳ１３−（５）（再Program）
続いて、上記書き込みが失敗（fail）と判定された場合、上記ステップＳ１２−（４）と同様の電圧関係により、信号ＢＬＣ１を‘Ｈ’レベルとし、ＭＯＳトランジスタ７２をオン状態とする。更に信号ＢＬＣＣＬＡＭＰをＨ’レベルとし、ＭＯＳトランジスタ８１をオン状態とする。これによって、図中の電流（５）が流れ、ＰＤＣが保持するデータが偶数ビット線ＢＬｉに転送され、所望のデータ書き込みが行われる。これらの動作が、データ書き込みが成功（pass）と判定されるまで、継続される。
＜２−４．データ消去／消去ベリファイ動作（ERASE/EVFY）＞
次に、図８を用い、第１の実施形態に係るセンスユニットＳＵのデータ消去／消去ベリファイ動作について説明する。
次に、図８を用い、第１の実施形態に係るセンスユニットＳＵのデータ消去／消去ベリファイ動作について説明する。
ステップＳ１４−（１）（SABL=VDD）
まず、トランジスタ７６、８１のゲート信号ＢＬＰＲＥおよび信号ＢＬＣＣＬＡＭＰを‘Ｈ’レベルとし、電流（１）を流し、ＭＯＳトランジスタ８１のソース端の電位を電圧ＶＤＤに設定する。
まず、トランジスタ７６、８１のゲート信号ＢＬＰＲＥおよび信号ＢＬＣＣＬＡＭＰを‘Ｈ’レベルとし、電流（１）を流し、ＭＯＳトランジスタ８１のソース端の電位を電圧ＶＤＤに設定する。
ステップＳ１４−（２）（TDC=VDD）
続いて、信号ＢＬＣＣＬＡＭＰ、信号ＢＬＰＲＥを‘Ｈ’レベルとし、ＭＯＳトランジスタ７６、８１をオン状態とし、図中の電流（２）を流すことで、ノードＮ１２（ＴＤＣ）の電位を内部電源電圧ＶＤＤとする。
続いて、信号ＢＬＣＣＬＡＭＰ、信号ＢＬＰＲＥを‘Ｈ’レベルとし、ＭＯＳトランジスタ７６、８１をオン状態とし、図中の電流（２）を流すことで、ノードＮ１２（ＴＤＣ）の電位を内部電源電圧ＶＤＤとする。
ステップＳ１４−（３）（TDC=>PDC）
続いて、ノードＮ１２（ＴＤＣ）の電位をプライマリデータキャッシュＰＤＣに取り込む。信号ＳＥＮ１を’Ｈ’レベルとし、図中の電流（３）を流し、ノードＮ１ｂを’Ｌ’レベル、ノードＮ１ａを’Ｈ’レベルとするデータをラッチさせる。
続いて、ノードＮ１２（ＴＤＣ）の電位をプライマリデータキャッシュＰＤＣに取り込む。信号ＳＥＮ１を’Ｈ’レベルとし、図中の電流（３）を流し、ノードＮ１ｂを’Ｌ’レベル、ノードＮ１ａを’Ｈ’レベルとするデータをラッチさせる。
＜消去ベリファイ（even）＞
次に、上記構成における消去ベリファイ動作について説明する。消去ベリファイ動作は、偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）とで交互に行い、これら偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）両方についてメモリセルトランジスタＭＴの書き込みデータを消去できたことを確認した時点で、消去ベリファイ動作が完了する。具体的には、消去ベリファイ後ＰＤＣの保持データが‘Ｌ’レベルである場合、Ｆａｉｌ Ｂｉｔ検知回路１１−１からの情報に基づき制御部８は消去ベリファイが完了したと判断する。
次に、上記構成における消去ベリファイ動作について説明する。消去ベリファイ動作は、偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）とで交互に行い、これら偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）両方についてメモリセルトランジスタＭＴの書き込みデータを消去できたことを確認した時点で、消去ベリファイ動作が完了する。具体的には、消去ベリファイ後ＰＤＣの保持データが‘Ｌ’レベルである場合、Ｆａｉｌ Ｂｉｔ検知回路１１−１からの情報に基づき制御部８は消去ベリファイが完了したと判断する。
まず偶数ビット線ＢＬｉ（even）の消去ベリファイ動作について説明する。
ステップＳ１４−（４）（SABL charge）
信号ＢＬＣＣＬＡＭＰ，信号ＢＬＰＲＥを‘Ｈ’レベルとし、ＭＯＳトランジスタ７６，８１をオン状態とすることで、電流（４）を流し、ビット線を充電する。
信号ＢＬＣＣＬＡＭＰ，信号ＢＬＰＲＥを‘Ｈ’レベルとし、ＭＯＳトランジスタ７６，８１をオン状態とすることで、電流（４）を流し、ビット線を充電する。
ステップＳ１４−（５）（BL 遷移 wait ＆ TDC充電）
続いて、ゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフさせ、ビット線ＢＬの電位が遷移するまで待機し、信号ＢＬＰＲＥを選択（Ｖｓｇ）としてトランジスタ７６をオンさせて、ノードＮ１２（ＴＤＣ）と内部電源電圧とを導通させて、ノードＮ１２（ＴＤＣ）を充電する。
続いて、ゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフさせ、ビット線ＢＬの電位が遷移するまで待機し、信号ＢＬＰＲＥを選択（Ｖｓｇ）としてトランジスタ７６をオンさせて、ノードＮ１２（ＴＤＣ）と内部電源電圧とを導通させて、ノードＮ１２（ＴＤＣ）を充電する。
ステップＳ１４−（６）（Charge share sense (even)）
続いて、ビット線ＢＬの電位をノードＮ１２（ＴＤＣ）に転送する。信号ＢＬＰＲＥを非選択（ＶＳＳ）としてトランジスタ７６をオフさせる。信号ＢＬＣＣＬＡＭＰを選択（Ｖsenev）とし、偶数ビット線ＢＬｉとノードＮ１２（ＴＤＣ）とを電気的に接続する。もし、この偶数ビット線ＢＬｉに接続されたメモリセルトランジスタＭＴがすべて消去状態であれば、チャージシェア後であっても偶数ビット線ＢＬｉの電位は‘Ｈ’レベルに相当する電圧ＶＤＤとされる（消去ベリファイパス（pass））。一方、すべて消去状態でなければ、チャージシェア後であっても偶数ビット線ＢＬｉの電位は‘Ｌ’レベルに相当する（消去ベリファイフェイル（fail））。
続いて、ビット線ＢＬの電位をノードＮ１２（ＴＤＣ）に転送する。信号ＢＬＰＲＥを非選択（ＶＳＳ）としてトランジスタ７６をオフさせる。信号ＢＬＣＣＬＡＭＰを選択（Ｖsenev）とし、偶数ビット線ＢＬｉとノードＮ１２（ＴＤＣ）とを電気的に接続する。もし、この偶数ビット線ＢＬｉに接続されたメモリセルトランジスタＭＴがすべて消去状態であれば、チャージシェア後であっても偶数ビット線ＢＬｉの電位は‘Ｈ’レベルに相当する電圧ＶＤＤとされる（消去ベリファイパス（pass））。一方、すべて消去状態でなければ、チャージシェア後であっても偶数ビット線ＢＬｉの電位は‘Ｌ’レベルに相当する（消去ベリファイフェイル（fail））。
ステップＳ１４−（７）（REG=H）
続いて、信号ＲＥＧを選択して、ＤＤＣをオフさせる。この際、ＰＤＣのノードＮ１ｂは’Ｌ’レベル、ノードＮ１ａは’Ｈ’レベルであるとする。
続いて、信号ＲＥＧを選択して、ＤＤＣをオフさせる。この際、ＰＤＣのノードＮ１ｂは’Ｌ’レベル、ノードＮ１ａは’Ｈ’レベルであるとする。
ステップＳ１４−（８）（PDC Reset）
続いて、ノードＮ１ｂを’Ｈ’レベル、ノードＮ１ａを’Ｌ’レベルとしてラッチデータを反転させ、ＰＤＣのラッチデータをリセットする。
続いて、ノードＮ１ｂを’Ｈ’レベル、ノードＮ１ａを’Ｌ’レベルとしてラッチデータを反転させ、ＰＤＣのラッチデータをリセットする。
ステップＳ１４−（９）（Sense）
続いて、ノードＮ１２（ＴＤＣ）の電位をＰＤＣに取り込むセンス動作を行う。
続いて、ノードＮ１２（ＴＤＣ）の電位をＰＤＣに取り込むセンス動作を行う。
この際、ノードＮ１２（ＴＤＣ）が’Ｈ’レベルとして上記消去ベリファイパス（pass）する場合、ＭＯＳトランジスタ７９がオン状態となり、信号ＲＥＧを選択（‘Ｈ’レベル）とすることで、ＰＤＣの保持データは‘Ｈ’レベルから‘Ｌ’レベルへと遷移する。
これに対し、ノードＮ１２（ＴＤＣ）が’Ｌ’レベルとして上記消去ベリファイフェイル（fail）する場合、ＭＯＳトランジスタ７９はオフ状態とされる。従って、たとえ信号ＲＥＧを選択（‘Ｈ’レベル）、ＰＤＣの保持データは‘Ｈ’レベルのままとなる。
奇数ビット線ＢＬｉ（odd）の消去ベリファイ動作については、上記と同様に可能であるため、詳細な説明を省略する。
＜消去ベリファイ演算＞
次に、偶数、奇数ビット線の消去ベリファイについての演算について、説明する。
次に、偶数、奇数ビット線の消去ベリファイについての演算について、説明する。
ステップＳ１４−（１３）（EVFY even ＆ odd 演算）
まず、信号ＢＬＣＣＬＡＭＰ、信号ＢＬＰＲＥを非選択（ＶＳＳ）として、トランジスタ７６、８１をオフさせる。信号ＲＥＧを選択（ＶＤＤ）し内部電源電圧（ＶＳＳ）とすることで、ＤＤＣを介して、図中の電流（１３）に流し、ノードＮ１２（ＴＤＣ）の電位を放電する。
まず、信号ＢＬＣＣＬＡＭＰ、信号ＢＬＰＲＥを非選択（ＶＳＳ）として、トランジスタ７６、８１をオフさせる。信号ＲＥＧを選択（ＶＤＤ）し内部電源電圧（ＶＳＳ）とすることで、ＤＤＣを介して、図中の電流（１３）に流し、ノードＮ１２（ＴＤＣ）の電位を放電する。
この際、ノードＮ１２（ＴＤＣ）の電位関係により、以下のように、演算できる。
ＴＤＣ電位が’Ｈ’レベルである場合は、偶数ビット線（even）の消去ベリファイはパス（pass）し（’Ｈ’レベル）、奇数ビット線（odd）の消去ベリファイはパス（pass）し（’Ｈ’レベル）である。
ＴＤＣ電位が’Ｌ’レベルである場合は、偶数ビット線（even）又は奇数ビット線（odd）の少なくとも一方はフェイル（fail）がある。
ステップＳ１４−（１４）（PDC Reset）
続いて、ＰＲＳＴを選択（Ｈ）してトランジスタ７１をオンさせて電流（１４）を流し、ノードＮ１ｂを’Ｈ’レベル、ノードＮ１ａを’Ｌ’レベルとしてラッチデータを反転させ、ＰＤＣのラッチデータをリセットする。
続いて、ＰＲＳＴを選択（Ｈ）してトランジスタ７１をオンさせて電流（１４）を流し、ノードＮ１ｂを’Ｈ’レベル、ノードＮ１ａを’Ｌ’レベルとしてラッチデータを反転させ、ＰＤＣのラッチデータをリセットする。
ステップＳ１４−（１５）（Sense）
続いて、ＳＥＮ１を選択（Ｈ）してトランジスタ８０をオンさせて電流（１５）を流し、ＰＤＣの電位をセンスする。
続いて、ＳＥＮ１を選択（Ｈ）してトランジスタ８０をオンさせて電流（１５）を流し、ＰＤＣの電位をセンスする。
この際、ＰＤＣの電位関係は、ＴＤＣの電位関係とは逆の関係となる。
ステップＳ１４−（０）（一括検知（シリアルモード））
続いて、上記判断を行う一括検知（シリアルモード）について説明する。一括検知とは、消去状態か否かを判断する一括して検知する動作である。
続いて、上記判断を行う一括検知（シリアルモード）について説明する。一括検知とは、消去状態か否かを判断する一括して検知する動作である。
まず、信号ＣＳＬを非選択（‘Ｌ’レベル）としてＭＯＳトランジスタ６５，６６をオフさせる。
続いて、信号ＣＨＫ１を選択してトランジスタ７８をオンさせ、図中の電流（０）を流しして、この際の端子ＣＯＭの電圧関係により、メモリセルトランジスタＭＴが消去状態か否かを判断する。本例では、ＰＤＣ（ノードＮ１ｂ）が‘Ｈ’レベルである場合、消去ベリファイがフェイル（fail）であるとする。
この際、端子ＣＯＭが‘Ｈ’レベルを維持すれば、消去ベリファイパス（pass）である。一方、端子ＣＯＭが‘Ｈ’レベルから‘Ｌ’レベルに遷移すれば、消去ベリファイフェイル（fail）である。
次に、図９を用い、第１の実施形態に係るセンスユニットＳＵのＮＯＴ演算動作について説明する。ＮＯＴ演算動作は、ＰＤＣの保持データ（ノードＮ１ｂ）が反転されることにより行う
ステップＳ１５−（１）（TDC=>VSS）
まず、信号ＢＬＰＲＥを選択（‘Ｈ’レベル）し、ＭＯＳトランジスタ７６をオンさせ、ノードＮ１２（ＴＤＣ）と内部電源電圧（ＶＳＳ）との間に図中の電流（１）を発生させる。このステップにより、ノードＮ１２（ＴＤＣ）が接地電源電圧ＶＳＳレベルとされる。
ステップＳ１５−（１）（TDC=>VSS）
まず、信号ＢＬＰＲＥを選択（‘Ｈ’レベル）し、ＭＯＳトランジスタ７６をオンさせ、ノードＮ１２（ＴＤＣ）と内部電源電圧（ＶＳＳ）との間に図中の電流（１）を発生させる。このステップにより、ノードＮ１２（ＴＤＣ）が接地電源電圧ＶＳＳレベルとされる。
ステップＳ１５−（２）（PDC=>TDC）
続いて、信号ＲＥＧを選択（Ｖｓｇ）しトランジスタ７４をオンさせ、図中の電流（２）を発生させ、ＰＤＣに格納された‘０’または‘１’のデータを、ノードＮ１２（ＴＤＣ）に転送させる。
続いて、信号ＲＥＧを選択（Ｖｓｇ）しトランジスタ７４をオンさせ、図中の電流（２）を発生させ、ＰＤＣに格納された‘０’または‘１’のデータを、ノードＮ１２（ＴＤＣ）に転送させる。
ステップＳ１５−（３）（PDC reset (PRST ON)）
続いて、ＰＤＣリセット動作を行うために、信号ＰＲＳＴを選択（‘Ｈ’レベル）し、ＭＯＳトランジスタ７１をオンさせ、図中の電流（３）を発生させ、ＰＤＣのノードＮ１ｂを電源電位（すなわち‘Ｈ’レベル）とする。
続いて、ＰＤＣリセット動作を行うために、信号ＰＲＳＴを選択（‘Ｈ’レベル）し、ＭＯＳトランジスタ７１をオンさせ、図中の電流（３）を発生させ、ＰＤＣのノードＮ１ｂを電源電位（すなわち‘Ｈ’レベル）とする。
ステップＳ１５−（４）（Sense (PDC確定)）
続いて、信号ＳＥＮ１を選択（‘Ｈ’レベル）してＭＯＳトランジスタ８０をオンさせる。
続いて、信号ＳＥＮ１を選択（‘Ｈ’レベル）してＭＯＳトランジスタ８０をオンさせる。
この際、ノードＮ１２（ＴＤＣ）から転送されたデータが‘０’データである場合、ノードＮ１ｂの電位は‘Ｈ’レベルを維持する。
一方、ノードＮ１２（ＴＤＣ）から転送されたデータが‘１’データである場合、ノードＮ１ｂの電位は‘Ｈ’レベルから‘Ｌ’レベルへ遷移する。
＜２−６．セル電流の測定（I cell Monitor）＞
次に、図１０を用い、第１の実施形態に係るセンスユニットＳＵのセル電流の測定動作（I cell Monitor）について説明する。
次に、図１０を用い、第１の実施形態に係るセンスユニットＳＵのセル電流の測定動作（I cell Monitor）について説明する。
ステップＳ１６−（１）（set）
まず、図中に示す電流（１）を流し、信号端ＣＯＭにビット線ＢＬに電流Icellを流し、全部選択をする。
まず、図中に示す電流（１）を流し、信号端ＣＯＭにビット線ＢＬに電流Icellを流し、全部選択をする。
ステップＳ１６−（２）（Icell (off)）
続いて、トランジスタ７５を非選択、トランジスタＰ７５を選択し、セル電流Icell（Ioff）である電流（２）を流し、全部非選択とする。
続いて、トランジスタ７５を非選択、トランジスタＰ７５を選択し、セル電流Icell（Ioff）である電流（２）を流し、全部非選択とする。
ステップＳ１６−（３）（Serial write data 1）
続いて、信号ＣＳＬを選択してトランジスタ６５、６６をオンさせてデータ線Ｉ／Ｏ、Ｉ／Ｏｎから書き込みデータ’Ｈ’、’Ｌ’をＰＤＣに転送し、ノードＮ１ｂを’Ｈ’レベル、ノードＮ１ａを’Ｌ’レベルの状態とさせる。
続いて、信号ＣＳＬを選択してトランジスタ６５、６６をオンさせてデータ線Ｉ／Ｏ、Ｉ／Ｏｎから書き込みデータ’Ｈ’、’Ｌ’をＰＤＣに転送し、ノードＮ１ｂを’Ｈ’レベル、ノードＮ１ａを’Ｌ’レベルの状態とさせる。
ステップＳ１６−（４）（Icell Monitor）
続いて、ＰＤＣからノードＮ１２（ＴＤＣ）にラッチデータを転送し、セル電流を検出する。
続いて、ＰＤＣからノードＮ１２（ＴＤＣ）にラッチデータを転送し、セル電流を検出する。
まず、測定対象ビットの場合、トランジスタＰ７５をオン、トランジスタ７６をオフした状態で、信号ＲＥＧを選択してトランジスタ７４をオンさせ、図中の電流（４）を発生させる。この際、ＰＤＣのノードＮ１ｂは’Ｈ’レベル、ノードＮ１ａは’Ｌ’レベルである。
一方、測定対象でないビットの場合、トランジスタＰ７５、７６をオフした状態で、信号ＲＥＧを選択してトランジスタ７４をオンさせるため上記電流（４）は発生しない。この際、ＰＤＣのノードＮ１ｂは’Ｌ’レベル、ノードＮ１ａは’Ｈ’レベルである。
ステップＳ１６−（５）（Serial write data 0）
続いて、信号ＣＳＬを選択してトランジスタ６５、６６をオンさせてデータ線Ｉ／Ｏ、Ｉ／Ｏｎから書き込みデータ’Ｌ’、’Ｈ’をＰＤＣに転送し、ノードＮ１ｂを’Ｌ’レベル、ノードＮ１ａを’Ｈ’レベルの状態とさせる。
続いて、信号ＣＳＬを選択してトランジスタ６５、６６をオンさせてデータ線Ｉ／Ｏ、Ｉ／Ｏｎから書き込みデータ’Ｌ’、’Ｈ’をＰＤＣに転送し、ノードＮ１ｂを’Ｌ’レベル、ノードＮ１ａを’Ｈ’レベルの状態とさせる。
以後、書き込みデータが’１’データの場合についても、上記と同様にセル電流の検出を行うことができる。
＜３．作用効果＞
第１の実施形態に係る半導体記憶装置およびその動作によれば、少なくとも下記（１）の効果が得られる。
第１の実施形態に係る半導体記憶装置およびその動作によれば、少なくとも下記（１）の効果が得られる。
（１）ピーク電流を低減可能である。
上記のように、第１の実施形態に係る半導体記憶装置のラッチ回路６８，６９には、ＰＭＯＳトランジスタＰ１１，Ｐ１２がＡＮＤ接続され、ゲートにカレント電位信号ＳＡＰＧを与えられる。
上記のように、第１の実施形態に係る半導体記憶装置のラッチ回路６８，６９には、ＰＭＯＳトランジスタＰ１１，Ｐ１２がＡＮＤ接続され、ゲートにカレント電位信号ＳＡＰＧを与えられる。
そのため、データ読み出し動作の際などに、インバータ６９，６８を構成するＰＭＯＳトランジスタのスイッチング電流ｉ(ＰＭＯＳ)を制御して、スイッチング電流ｉ(ＰＭＯＳ)およびＮＭＯＳトランジスタ７９のオン電流ｉ(ＮＭＯＳ)を低減できる。その結果、ラッチノードＮ１ｂ充電の際のピーク電流を低減可能である。例えば、カレント電位信号ＳＡＰＧにより、ピーク電流をおおよそ５分の１程度にまで抑えることが可能となる。さらに、電源ドロップを低減することができる。
例えば、図５に示すように、電流（５）を発生させると、ＰＤＣのノードＮ１ｂは‘Ｈ’レベルから‘Ｌ’レベルに反転する。このように、ＰＤＣは、偶数ビット線ＢＬｉの電位に応じた‘Ｌ’または‘Ｈ’レベルいずれかのデータを取り込んでラッチする。この際、ラッチ回路６８，６９にＡＮＤ接続されるＰＭＯＳトランジスタＰ１１，Ｐ１２のゲートに、カレント電位信号ＳＡＰＧを与え、インバータ６９，６８を構成するＰＭＯＳトランジスタのスイッチング電流ｉ(ＰＭＯＳ)を制御することができる。
（２）占有面積を低減でき、微細化に対して有利である。
加えて、上記ＰＭＯＳトランジスタＰ１１，Ｐ１２によるカレント制御により、スイッチング電流ｉ(ＰＭＯＳ)を低減することができるので、ＰＭＯＳトランジスタＰ１１，Ｐ１２のゲート長（Ｌ）およびＮＭＯＳトランジスタ７９のゲート幅（Ｗ）を細めることも可能である。
加えて、上記ＰＭＯＳトランジスタＰ１１，Ｐ１２によるカレント制御により、スイッチング電流ｉ(ＰＭＯＳ)を低減することができるので、ＰＭＯＳトランジスタＰ１１，Ｐ１２のゲート長（Ｌ）およびＮＭＯＳトランジスタ７９のゲート幅（Ｗ）を細めることも可能である。
そのため、占有面積を低減でき、微細化に対して有利である。
［第２の実施形態（キャッシュ部を更に備える一例）］
次に、第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態は、キャッシュ部を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
次に、第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態は、キャッシュ部を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
＜構成例＞
まず、図１１を用い、第２の実施形態に係るセンスユニットＳＵの構成例について説明する。
まず、図１１を用い、第２の実施形態に係るセンスユニットＳＵの構成例について説明する。
図示するように、第２の実施形態に係るセンスユニットＳＵは、上記センス部１１Ａに加え、キャッシュ部１１Ｂを更に備える点で、上記第１の実施形態と相違する。
キャッシュ部１１Ｂは、データキャッシュ（ＳＤＣ、ＳＤＣｎ）、トランジスタ７１−２，７２−２，Ｎ２２を備える。
データキャッシュ（ＳＤＣ、ＳＤＣｎ）は、インバータ６８−２，６９−２とＰＭＯＳトランジスタＰ２１，Ｐ２２を備える。インバータ６８−２，６９−２は、図示しないＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成される。インバータ回路６８−２の入力および出力は、インバータ６９−２の出力および入力にそれぞれ接続されることにより、ラッチ接続される。ＰＭＯＳトランジスタＰ２１のソースは内部電源電圧ＶＤＤに接続され、ドレインはインバータ６８−２の制御端子（インバータ６８−２を構成するＰＭＯＳトランジスタのソース）に接続され、ゲートにはカレント電位信号ＬＡＴ２ｎが与えられる。ＰＭＯＳトランジスタＰ２２のソースは内部電源電圧ＶＤＤに接続され、ドレインはインバータ６９−２の制御端子（インバータ６９−２を構成するＰＭＯＳトランジスタのソース）に接続され、ゲートにはカレント電位信号ＳＥＮ２ｎが与えられる。
トランジスタ７１−２の電流経路の一端は接地電源電圧に接続され、電流経路の他端はデータキャッシュのノードＮ２ａに接続され、ゲートには信号ＰＲＳＴ２が与えられる。
トランジスタ７２−２の電流経路の一端はデータキャッシュのノードＮ２ｂに接続され、電流経路の他端はノードＮ１２（ＴＤＣ）に接続され、ゲートには信号ＢＬＣ２が与えられる。
トランジスタＮ２２の電流経路の一端はセンス部１１ＡのＰＤＣに接続され、他端はキャッシュ部１１ＢのＳＤＣに接続され、ゲートに与えられる信号Ｐ２Ｓに応じて、センス部１１Ａ、キャッシュ部１１Ｂを切り替えて接続する。
＜センスユニットＳＵの動作＞
次に、第２の実施形態に係るセンスユニットＳＵのそれぞれ動作について説明するが、本例では上記のように、更にキャッシュ部１１Ａを備えるものである。そのため、センス部１１Ａにおいて重複する動作の説明については、省略する。
次に、第２の実施形態に係るセンスユニットＳＵのそれぞれ動作について説明するが、本例では上記のように、更にキャッシュ部１１Ａを備えるものである。そのため、センス部１１Ａにおいて重複する動作の説明については、省略する。
＜データ読み出し動作（Read）＞
まず、図１２を用い、第２の実施形態に係るセンスユニットＳＵのデータ読み出し動作について説明する。ここでは偶数ビット線ＢＬｉが選択ビット線ＢＬとされた場合について一例として説明する。なお、この際、読み出し動作時において奇数ビット線ＢＬ（ｉ＋１）の電圧は、非選択電圧（電圧ＶＤＤ）まで充電される。
まず、図１２を用い、第２の実施形態に係るセンスユニットＳＵのデータ読み出し動作について説明する。ここでは偶数ビット線ＢＬｉが選択ビット線ＢＬとされた場合について一例として説明する。なお、この際、読み出し動作時において奇数ビット線ＢＬ（ｉ＋１）の電圧は、非選択電圧（電圧ＶＤＤ）まで充電される。
ステップＳ２１−（１）（BL charge）
まず、同様に、図中のカレント電流Ｉ（１）を発生させ、ビット線ＢＬの電位を充電する。この際、ラッチノード１Ｎｂの電位は’Ｈ’レベルであるとする。
まず、同様に、図中のカレント電流Ｉ（１）を発生させ、ビット線ＢＬの電位を充電する。この際、ラッチノード１Ｎｂの電位は’Ｈ’レベルであるとする。
ステップＳ２１−（２）（BL 遷移wait）
続いて、同様に、トランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフとさせ、ビット線ＢＬの電位が遷移するまで待機する。
続いて、同様に、トランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフとさせ、ビット線ＢＬの電位が遷移するまで待機する。
ステップＳ２１−（３）（Charge share sense）
続いて、同様に、ノードＮ１２（ＴＤＣ）とビット線ＢＬとを導通させ、チャージトランスファが生じさせる。
続いて、同様に、ノードＮ１２（ＴＤＣ）とビット線ＢＬとを導通させ、チャージトランスファが生じさせる。
すなわち、ＮＡＮＤストリング１５が導通状態である場合、ノードＮ１２（ＴＤＣ）は電圧ＶＤＤから、例えばゼロ電位（’Ｌ’）へと遷移する。一方、ＮＡＮＤストリング１５が非導通状態である場合、ノードＮ１２の電位は電圧ＶＤＤ（’Ｈ’）を維持する。
ステップＳ２１−（４）（SDCn HiZ）
続いて、トランジスタ７１−２のゲートを選択し、トランジスタ７１−２の電流経路を導通させ、図中のカレント電流Ｉ（４）を発生させる。
続いて、トランジスタ７１−２のゲートを選択し、トランジスタ７１−２の電流経路を導通させ、図中のカレント電流Ｉ（４）を発生させる。
この際、ＰＤＣ、ＳＤＣ中のＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ２１、Ｐ２２のゲート信号を制御し、ＰＤＣ、ＳＤＣ中の電流ｉ（ＰＭＯＳ）を制御する。また、ＳＤＣ中のＰＭＯＳトランジスタＰ２１、Ｐ２２のゲート信号を選択し、ＳＤＣのノードＮ２ｂをＨレベルにする。
ステップＳ２１−（５）（PRST）
続いて、同様に、図中の電流Ｉ（５）を発生させ、ダイナミックデータキャッシュ（ＤＤＣ）を充電する。なお、この際も同様に、ＰＤＣ、ＳＤＣ中のＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ２１、Ｐ２２のゲート信号を制御し、ＰＤＣ、ＳＤＣ中の電流ｉ（ＰＭＯＳ）を制御する。
続いて、同様に、図中の電流Ｉ（５）を発生させ、ダイナミックデータキャッシュ（ＤＤＣ）を充電する。なお、この際も同様に、ＰＤＣ、ＳＤＣ中のＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ２１、Ｐ２２のゲート信号を制御し、ＰＤＣ、ＳＤＣ中の電流ｉ（ＰＭＯＳ）を制御する。
ステップＳ２１−（６）（TDC=>PDC）
続いて、同様のセンス動作を行い、ノードＮ１２（ＴＤＣ）の電位をＰＤＣに取り込む動作である。この際も同様に、ＰＤＣ、ＳＤＣ中のＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ２１、Ｐ２２のゲート信号を制御し、ＰＤＣ、ＳＤＣ中の電流ｉ（ＰＭＯＳ）を制御する。
続いて、同様のセンス動作を行い、ノードＮ１２（ＴＤＣ）の電位をＰＤＣに取り込む動作である。この際も同様に、ＰＤＣ、ＳＤＣ中のＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ２１、Ｐ２２のゲート信号を制御し、ＰＤＣ、ＳＤＣ中の電流ｉ（ＰＭＯＳ）を制御する。
ステップＳ２１−（７）（P2S gate open）
続いて、信号Ｐ２Ｓを選択（ＶＳＧ）してトランジスタＮ２２を選択し、電流（７）発生させ、ＰＤＣのラッチデータをＳＤＣに転送する。この際、ＰＤＣ、ＳＤＣ中のＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ２１、Ｐ２２のゲート信号を制御し、ＰＤＣ、ＳＤＣ中の電流ｉ（ＰＭＯＳ）を制御する。
続いて、信号Ｐ２Ｓを選択（ＶＳＧ）してトランジスタＮ２２を選択し、電流（７）発生させ、ＰＤＣのラッチデータをＳＤＣに転送する。この際、ＰＤＣ、ＳＤＣ中のＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ２１、Ｐ２２のゲート信号を制御し、ＰＤＣ、ＳＤＣ中の電流ｉ（ＰＭＯＳ）を制御する。
結果、例えば、ＰＤＣのノードＮ１ｂにラッチされた’Ｈ’レベル、ノードＮ１ａにラッチされた’Ｌ’レベルのラッチデータが、ＳＤＣのノードＮ２ｂに’Ｈ’レベル、ノードＮ２ａに’Ｌ’レベルのラッチデータとして転送される。
ステップＳ２１−（８）（SDC, SDCn確定）
続いて、ゲート信号ＬＡＴ２ｎ，ＳＥＮ２ｎ，ＰＲＳＴ２を非選択（Ｌレベル）とする一方、ゲート信号ＳＡＰＧを選択（Ｈレベル）として、ＰＤＣ中の電流ｉ（ＰＭＯＳ）を制御することで、ＳＤＣのラッチデータを確定させる。
続いて、ゲート信号ＬＡＴ２ｎ，ＳＥＮ２ｎ，ＰＲＳＴ２を非選択（Ｌレベル）とする一方、ゲート信号ＳＡＰＧを選択（Ｈレベル）として、ＰＤＣ中の電流ｉ（ＰＭＯＳ）を制御することで、ＳＤＣのラッチデータを確定させる。
ステップＳ２１−（９）（IO転送）
続いて、信号ＣＳＬが選択とされると、電流（９）が発生し、トランジスタ６５、６６を介してＰＤＣの保持データが信号線Ｉ／Ｏ及び信号線Ｉ／Ｏｎに転送される。
続いて、信号ＣＳＬが選択とされると、電流（９）が発生し、トランジスタ６５、６６を介してＰＤＣの保持データが信号線Ｉ／Ｏ及び信号線Ｉ／Ｏｎに転送される。
＜データ書き込み動作（Program）＞
次に、図１３を用い、第２の実施形態に係るセンスユニットＳＵのデータ書き込み動作について説明する。ここでは、同様に、偶数ビット線ＢＬｉが選択ビット線ＢＬとされた場合について一例として説明する。
次に、図１３を用い、第２の実施形態に係るセンスユニットＳＵのデータ書き込み動作について説明する。ここでは、同様に、偶数ビット線ＢＬｉが選択ビット線ＢＬとされた場合について一例として説明する。
ステップＳ２２−（１）（80hrst）
まず、トランジスタ７１−２のゲートを選択し、トランジスタ７１−２の電流経路を導通させ、図中の電流Ｉ（１）を発生させる。この際、ラッチノード１Ｎｂの電位は’Ｈ’レベルであるとする。
まず、トランジスタ７１−２のゲートを選択し、トランジスタ７１−２の電流経路を導通させ、図中の電流Ｉ（１）を発生させる。この際、ラッチノード１Ｎｂの電位は’Ｈ’レベルであるとする。
ステップＳ２２−（２）（Program data load）
続いて、データ線Ｉ／Ｏ、Ｉ／Ｏｎから書き込みデータをキャッシュＳＤＣにロードする。
図中の電流（２）として示すように、ホストからコマンド（例えば、ＣＭＤ８５ｈ）が制御部９に与えられると、ゲート信号ＣＳＬが選択されＭＯＳトランジスタ６５および６６を介して、信号線Ｉ／Ｏ、Ｉ／Ｏｎから転送された書き込みデータ（‘Ｈ’または‘Ｌ’レベル）がＳＤＣに格納される。
続いて、データ線Ｉ／Ｏ、Ｉ／Ｏｎから書き込みデータをキャッシュＳＤＣにロードする。
図中の電流（２）として示すように、ホストからコマンド（例えば、ＣＭＤ８５ｈ）が制御部９に与えられると、ゲート信号ＣＳＬが選択されＭＯＳトランジスタ６５および６６を介して、信号線Ｉ／Ｏ、Ｉ／Ｏｎから転送された書き込みデータ（‘Ｈ’または‘Ｌ’レベル）がＳＤＣに格納される。
ステップＳ２２−（３）（Program data TDS set / PDC reset）
続いて、ＰＤＣの保持させたデータを、ノード１２（ＴＤＣ）にセットさせる。図示するように、ゲート信号ＰＲＳＴ１，ＢＬＣ２を選択してトランジスタ７２−１，７１−２をオンさせ、電流（３）を発生させ、書き込みデータをノード１２（ＴＤＣ）にセットさせる。
続いて、ＰＤＣの保持させたデータを、ノード１２（ＴＤＣ）にセットさせる。図示するように、ゲート信号ＰＲＳＴ１，ＢＬＣ２を選択してトランジスタ７２−１，７１−２をオンさせ、電流（３）を発生させ、書き込みデータをノード１２（ＴＤＣ）にセットさせる。
この際、ＰＤＣ中のＰＭＯＳトランジスタＰ１１、Ｐ１２のゲート信号ＳＡＰＧを制御し、ＰＤＣ中の電流ｉ（ＰＭＯＳ）を制御する。
ステップＳ２２−（４）（Program data PDC set）
続いて、ゲート信号ＳＥＮ１を選択（Ｈレベル）し、電流（４）を発生させ、ノード１２（ＴＤＣ）の書き込みデータをＰＤＣにセットさせる。
続いて、ゲート信号ＳＥＮ１を選択（Ｈレベル）し、電流（４）を発生させ、ノード１２（ＴＤＣ）の書き込みデータをＰＤＣにセットさせる。
＜書き込みベリファイ動作（PVFY）＞
次に、図１４を用い、第２の実施形態に係るセンスユニットＳＵの書き込みベリファイ動作について説明する。書き込みベリファイ動作では、ＰＤＣの保持データに応じて、書き込み完了か否かを判断する。具体的には、ＰＤＣの保持データが‘Ｌ’レベルの場合には上記データ書き込みが完了と判断し、‘Ｈ’レベルである場合にはデータの書き込み動作が完了でないと判断され、完了と判断されるまで上記データの書き込み動作及び書き込みベリファイ動作が繰り返される。
次に、図１４を用い、第２の実施形態に係るセンスユニットＳＵの書き込みベリファイ動作について説明する。書き込みベリファイ動作では、ＰＤＣの保持データに応じて、書き込み完了か否かを判断する。具体的には、ＰＤＣの保持データが‘Ｌ’レベルの場合には上記データ書き込みが完了と判断し、‘Ｈ’レベルである場合にはデータの書き込み動作が完了でないと判断され、完了と判断されるまで上記データの書き込み動作及び書き込みベリファイ動作が繰り返される。
ここでは、同様に、偶数ビット線ＢＬｉが選択ビット線ＢＬとされた場合について一例として説明する。
ステップＳ２３−（１）（Program bias）
まず、メモリセルトランジスタＭＴへデータを書き込む際、信号ＢＬＣ１、ＢＬＣＣＬＡＭＰを選択（‘Ｈ’レベル）とし、トランジスタ７２−１、８１オン状態とする。これによって、図中の電流（１）が流れ、ＰＤＣが保持するデータが偶数ビット線ＢＬｉに転送され、所望のデータ書き込みが行われる。
まず、メモリセルトランジスタＭＴへデータを書き込む際、信号ＢＬＣ１、ＢＬＣＣＬＡＭＰを選択（‘Ｈ’レベル）とし、トランジスタ７２−１、８１オン状態とする。これによって、図中の電流（１）が流れ、ＰＤＣが保持するデータが偶数ビット線ＢＬｉに転送され、所望のデータ書き込みが行われる。
ステップＳ２３−（２）（BL charge）
まず、同様に、図中の電流（２）を発生させ、ビット線ＢＬの電位を充電する。この際、ラッチノード１Ｎｂの電位は’Ｌ’レベル、ラッチノード１Ｎａの電位は’Ｈ’レベルであるとする。
まず、同様に、図中の電流（２）を発生させ、ビット線ＢＬの電位を充電する。この際、ラッチノード１Ｎｂの電位は’Ｌ’レベル、ラッチノード１Ｎａの電位は’Ｈ’レベルであるとする。
ステップＳ２３−（３）（BL 遷移 wait）
続いてトランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフとさせ、ビット線ＢＬの電位が遷移するまで待機する。
続いてトランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフとさせ、ビット線ＢＬの電位が遷移するまで待機する。
ステップＳ２３−（４）（Charge share sense）
続いて、トランジスタ７６のゲート信号ＢＬＰＲＥの電位を非選択（ＶＳＳ）とし、トランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を選択（Ｖｓｅｎ）として、ノードＮ１２（ＴＤＣ）とビット線ＢＬとを導通させる。これにより、上記チャージトランスファが生じさせる。
続いて、トランジスタ７６のゲート信号ＢＬＰＲＥの電位を非選択（ＶＳＳ）とし、トランジスタ８１のゲート信号ＢＬＣＣＡＭＰの電位を選択（Ｖｓｅｎ）として、ノードＮ１２（ＴＤＣ）とビット線ＢＬとを導通させる。これにより、上記チャージトランスファが生じさせる。
’１’データを書き込みベリファイする際のノードＮ１２（ＴＤＣ）に’Ｌ’レベルの電位がチャージされる。
’０’データを書き込みベリファイする際のノードＮ１２（ＴＤＣ）に’Ｌ’レベルの電位がチャージされる場合は、上記’０’データ書き込みは失敗（fail）と判定される。そのため、再び上記ステップＳ２１−（１）における再プログラムを行う。
’０’データを書き込みベリファイする際のノードＮ１２（ＴＤＣ）に’Ｈ’レベルの電位がチャージされる場合は、上記’０’データ書き込みは成功（pass）と判定される。そのため、上記ステップＳ２１−（１）における再プログラムを行わない。
ステップＳ２３−（４）（TDC=>PDC）
続いて、同様に、トランジスタ８０のゲート信号ＳＥＮ１を‘Ｈ’レベルとして、ビット線ＢＬ（ＴＤＣ）の電位をプライマリデータキャッシュＰＤＣに取り込むセンス動作を行う。上記ステップＳ２３−（３）により、ノードＮ１２（ＴＤＣ）にチャージされたデータは、同様に、それぞれ次のような関係になる。
’０’データを書き込みベリファイする際のノードＮ１２（ＴＤＣ）に’Ｌ’レベルの電位がチャージされる場合は、上記’０’データ書き込みは失敗（fail）と判定される。そのため、再び上記ステップＳ２１−（１）における再プログラムを行う。
’０’データを書き込みベリファイする際のノードＮ１２（ＴＤＣ）に’Ｈ’レベルの電位がチャージされる場合は、上記’０’データ書き込みは成功（pass）と判定される。そのため、上記ステップＳ２１−（１）における再プログラムを行わない。
ステップＳ２３−（４）（TDC=>PDC）
続いて、同様に、トランジスタ８０のゲート信号ＳＥＮ１を‘Ｈ’レベルとして、ビット線ＢＬ（ＴＤＣ）の電位をプライマリデータキャッシュＰＤＣに取り込むセンス動作を行う。上記ステップＳ２３−（３）により、ノードＮ１２（ＴＤＣ）にチャージされたデータは、同様に、それぞれ次のような関係になる。
’１’データを書き込みベリファイする際にノードＮ１２（ＴＤＣ）に’Ｌ’レベルがチャージされた場合には、トランジスタ７９が導通せず、ＰＤＣにデータが取り込まれない。そのため、ノードＮ１ｂにラッチされたデータは反転しない。
’０’データを書き込みベリファイする際にノードＮ１２（ＴＤＣ）に’Ｌ’レベルがチャージされた場合には、トランジスタ７９が導通せず、ＰＤＣにデータが取り込まれない。そのため、ノードＮ１ｂにラッチされたデータは反転せず、’Ｈ’レベルのままであるため、上記’０’データ書き込みは失敗（fail）と判定される。そのため、再プログラムの対象とされる。
’０’データを書き込みベリファイする際にはノードＮ１２（ＴＤＣ）に’Ｌ’レベルがチャージされた場合には、トランジスタ７９が導通する。そのため、トランジスタ８０のゲート信号ＳＥＮ１が選択されると、図中の電流（４）が流れ、ノードＮ１２（ＴＤＣ）の’Ｌ’レベルのデータが、ＰＤＣにデータが取り込まれる。そのため、ノードＮ１ｂにラッチされたデータ’Ｈ’レベルから’Ｌ’レベルに反転し、上記’０’データ書き込みは成功（pass）と判定される。この場合は、再書き込みは行われない。
これらの動作が、データ書き込みが成功（pass）と判定されるまで、継続される。
’０’データを書き込みベリファイする際にノードＮ１２（ＴＤＣ）に’Ｌ’レベルがチャージされた場合には、トランジスタ７９が導通せず、ＰＤＣにデータが取り込まれない。そのため、ノードＮ１ｂにラッチされたデータは反転せず、’Ｈ’レベルのままであるため、上記’０’データ書き込みは失敗（fail）と判定される。そのため、再プログラムの対象とされる。
’０’データを書き込みベリファイする際にはノードＮ１２（ＴＤＣ）に’Ｌ’レベルがチャージされた場合には、トランジスタ７９が導通する。そのため、トランジスタ８０のゲート信号ＳＥＮ１が選択されると、図中の電流（４）が流れ、ノードＮ１２（ＴＤＣ）の’Ｌ’レベルのデータが、ＰＤＣにデータが取り込まれる。そのため、ノードＮ１ｂにラッチされたデータ’Ｈ’レベルから’Ｌ’レベルに反転し、上記’０’データ書き込みは成功（pass）と判定される。この場合は、再書き込みは行われない。
これらの動作が、データ書き込みが成功（pass）と判定されるまで、継続される。
＜データ消去／消去ベリファイ動作（ERASE/EVFY）＞
次に、図１５を用い、第２の実施形態に係るセンスユニットＳＵのデータ消去／消去ベリファイ動作について説明する。
次に、図１５を用い、第２の実施形態に係るセンスユニットＳＵのデータ消去／消去ベリファイ動作について説明する。
ステップＳ２４−（１）（SABL=VDD）
まず、同様に、データ消去に係る２０Ｖの高電圧がセンスユニットＳＵ内に伝わらないように、ＭＯＳトランジスタ６ａ、６ｃのカットオフ特性を向上させるために、トランジスタ７６、８１のゲート信号ＢＬＰＲＥおよび信号ＢＬＣＣＬＡＭＰを‘Ｈ’レベルとし、電流（１）を流し、ＭＯＳトランジスタ８１のソース端の電位を電圧ＶＤＤに設定する。
まず、同様に、データ消去に係る２０Ｖの高電圧がセンスユニットＳＵ内に伝わらないように、ＭＯＳトランジスタ６ａ、６ｃのカットオフ特性を向上させるために、トランジスタ７６、８１のゲート信号ＢＬＰＲＥおよび信号ＢＬＣＣＬＡＭＰを‘Ｈ’レベルとし、電流（１）を流し、ＭＯＳトランジスタ８１のソース端の電位を電圧ＶＤＤに設定する。
ステップＳ２４−（２）（TDC=VDD）
続いて、信号ＢＬＣＣＬＡＭＰ、信号ＢＬＰＲＥを選択（‘Ｈ’レベル）とし、ＭＯＳトランジスタ７６、８１をオン状態とし、図中の電流（２）を流すことで、ノードＮ１２（ＴＤＣ）の電位を内部電源電圧ＶＤＤとする。
続いて、信号ＢＬＣＣＬＡＭＰ、信号ＢＬＰＲＥを選択（‘Ｈ’レベル）とし、ＭＯＳトランジスタ７６、８１をオン状態とし、図中の電流（２）を流すことで、ノードＮ１２（ＴＤＣ）の電位を内部電源電圧ＶＤＤとする。
ステップＳ２４−（３）（TDC=>PDC）
続いて、ノードＮ１２（ＴＤＣ）の電位をプライマリデータキャッシュＰＤＣに取り込む。信号ＳＥＮ１を’Ｈ’レベルとし、図中の電流（３）を流し、ノードＮ１ｂを’Ｈ’レベル、ノードＮ１ａを’Ｌ’レベルとするデータをラッチさせる。
続いて、ノードＮ１２（ＴＤＣ）の電位をプライマリデータキャッシュＰＤＣに取り込む。信号ＳＥＮ１を’Ｈ’レベルとし、図中の電流（３）を流し、ノードＮ１ｂを’Ｈ’レベル、ノードＮ１ａを’Ｌ’レベルとするデータをラッチさせる。
＜消去ベリファイ（even）＞
次に、上記構成における消去ベリファイ動作について説明する。消去ベリファイ動作は、偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）とで交互に行い、これら偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）両方についてメモリセルトランジスタＭＴの書き込みデータを消去できたことを確認した時点で、消去ベリファイ動作が完了する。具体的には、消去ベリファイ後ＰＤＣの保持データが‘Ｌ’レベルである場合、Ｆａｉｌ Ｂｉｔ検知回路１１−１からの情報に基づき制御部８は消去ベリファイが完了したと判断する。
次に、上記構成における消去ベリファイ動作について説明する。消去ベリファイ動作は、偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）とで交互に行い、これら偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）両方についてメモリセルトランジスタＭＴの書き込みデータを消去できたことを確認した時点で、消去ベリファイ動作が完了する。具体的には、消去ベリファイ後ＰＤＣの保持データが‘Ｌ’レベルである場合、Ｆａｉｌ Ｂｉｔ検知回路１１−１からの情報に基づき制御部８は消去ベリファイが完了したと判断する。
まず偶数ビット線ＢＬｉ（even）の消去ベリファイ動作について説明する。
ステップＳ２４−（４）（SABL charge）
信号ＢＬＣＣＬＡＭＰ，信号ＢＬＰＲＥを選択（‘Ｈ’レベル）とし、ＭＯＳトランジスタ７６，８１をオン状態とすることで、電流（４）を流し、ノードＮ１２（ＴＤＣ）の電位を電圧ＶＤＤとする。
信号ＢＬＣＣＬＡＭＰ，信号ＢＬＰＲＥを選択（‘Ｈ’レベル）とし、ＭＯＳトランジスタ７６，８１をオン状態とすることで、電流（４）を流し、ノードＮ１２（ＴＤＣ）の電位を電圧ＶＤＤとする。
ステップＳ２４−（５）（BL 遷移 wait ＆ TDC充電）
続いて、ゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフさせ、ビット線ＢＬの電位が遷移するまで待機し、信号ＢＬＰＲＥを選択（Ｖｓｇ）としてトランジスタ７６をオンさせて、ノードＮ１２（ＴＤＣ）と内部電源電圧とを導通させて、ノードＮ１２（ＴＤＣ）を充電させる。
続いて、ゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフさせ、ビット線ＢＬの電位が遷移するまで待機し、信号ＢＬＰＲＥを選択（Ｖｓｇ）としてトランジスタ７６をオンさせて、ノードＮ１２（ＴＤＣ）と内部電源電圧とを導通させて、ノードＮ１２（ＴＤＣ）を充電させる。
ステップＳ２４−（６）（Charge share sense (even)）
続いて、ビット線ＢＬの電位をノードＮ１２（ＴＤＣ）に転送する。信号ＢＬＰＲＥを非選択（ＶＳＳ）としてトランジスタ７６をオフさせる。信号ＢＬＣＣＬＡＭＰを選択（Ｖsenev）とし、偶数ビット線ＢＬｉとノードＮ１２（ＴＤＣ）とを電気的に接続する。もし、この偶数ビット線ＢＬｉに接続されたメモリセルトランジスタＭＴがすべて消去状態であれば、チャージシェア後であっても偶数ビット線ＢＬｉの電位は‘Ｈ’レベルに相当する電圧ＶＤＤとされる（消去ベリファイパス（pass））。一方、すべて消去状態でなければ、チャージシェア後であっても偶数ビット線ＢＬｉの電位は‘Ｌ’レベルに相当する（消去ベリファイフェイル（fail））。
続いて、ビット線ＢＬの電位をノードＮ１２（ＴＤＣ）に転送する。信号ＢＬＰＲＥを非選択（ＶＳＳ）としてトランジスタ７６をオフさせる。信号ＢＬＣＣＬＡＭＰを選択（Ｖsenev）とし、偶数ビット線ＢＬｉとノードＮ１２（ＴＤＣ）とを電気的に接続する。もし、この偶数ビット線ＢＬｉに接続されたメモリセルトランジスタＭＴがすべて消去状態であれば、チャージシェア後であっても偶数ビット線ＢＬｉの電位は‘Ｈ’レベルに相当する電圧ＶＤＤとされる（消去ベリファイパス（pass））。一方、すべて消去状態でなければ、チャージシェア後であっても偶数ビット線ＢＬｉの電位は‘Ｌ’レベルに相当する（消去ベリファイフェイル（fail））。
ステップＳ２４−（７）（REG=H）
続いて、信号ＲＥＧを選択して、ＤＤＣをオフさせる。この際、ＰＤＣのノードＮ１ｂは’Ｌ’レベル、ノードＮ１ａは’Ｈ’レベルであるとする。
続いて、信号ＲＥＧを選択して、ＤＤＣをオフさせる。この際、ＰＤＣのノードＮ１ｂは’Ｌ’レベル、ノードＮ１ａは’Ｈ’レベルであるとする。
ステップＳ２４−（８）（PDC Reset）
続いて、信号ＰＲＳＴ１を選択して電流（８）を発生させ、ノードＮ１ｂを’Ｈ’レベル、ノードＮ１ａを’Ｌ’レベルとしてラッチデータを反転させ、ＰＤＣのラッチデータをリセットする。
続いて、信号ＰＲＳＴ１を選択して電流（８）を発生させ、ノードＮ１ｂを’Ｈ’レベル、ノードＮ１ａを’Ｌ’レベルとしてラッチデータを反転させ、ＰＤＣのラッチデータをリセットする。
ステップＳ２４−（９）（SEN=H (Sense)）
続いて、信号ＳＥＮ１を選択（Ｈレベル）してトランジスタ８０をオンとして、ノードＮ１２（ＴＤＣ）の電位をＰＤＣに取り込むセンス動作を行う。
続いて、信号ＳＥＮ１を選択（Ｈレベル）してトランジスタ８０をオンとして、ノードＮ１２（ＴＤＣ）の電位をＰＤＣに取り込むセンス動作を行う。
この際、ノードＮ１２（ＴＤＣ）が’Ｈ’レベルとして上記消去ベリファイパス（pass）する場合、ＭＯＳトランジスタ７９がオン状態となり、信号ＲＥＧを選択（‘Ｈ’レベル）とすることで、ＰＤＣの保持データは‘Ｈ’レベルから‘Ｌ’レベルへと遷移する。
これに対し、ノードＮ１２（ＴＤＣ）が’Ｌ’レベルとして上記消去ベリファイフェイル（fail）する場合、ＭＯＳトランジスタ７９はオフ状態とされる。従って、たとえ信号ＲＥＧを選択（‘Ｈ’レベル）、ＰＤＣの保持データは‘Ｈ’レベルのままとなる。
＜消去ベリファイ（odd）＞
次に、奇数ビット線ＢＬｉ（odd）の消去ベリファイ動作について説明する。
次に、奇数ビット線ＢＬｉ（odd）の消去ベリファイ動作について説明する。
ステップＳ２４−（１０）（SABL charge）
まず、信号ＢＬＣＣＬＡＭＰ、信号ＢＬＰＲＥを選択して、ＭＯＳトランジスタ７６，８１をオン状態とし、電流（１０）を流し、ノードＮ１２（ＴＤＣ）の電位を電圧ＶＤＤとする。
まず、信号ＢＬＣＣＬＡＭＰ、信号ＢＬＰＲＥを選択して、ＭＯＳトランジスタ７６，８１をオン状態とし、電流（１０）を流し、ノードＮ１２（ＴＤＣ）の電位を電圧ＶＤＤとする。
ステップＳ２４−（１１）（BL 遷移 wait ＆ TDC充電）
続いて、ゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフさせ、ビット線ＢＬの電位が遷移するまで待機し、信号ＢＬＰＲＥを選択（Ｖｓｇ）としてトランジスタ７６をオンさせて、ノードＮ１２（ＴＤＣ）と内部電源電圧とを導通させて、ノードＮ１２（ＴＤＣ）を内部電源電圧ＶＤＤに充電させる。
続いて、ゲート信号ＢＬＣＣＡＭＰの電位を非選択（ＶＳＳ）とし、トランジスタ８１をオフさせ、ビット線ＢＬの電位が遷移するまで待機し、信号ＢＬＰＲＥを選択（Ｖｓｇ）としてトランジスタ７６をオンさせて、ノードＮ１２（ＴＤＣ）と内部電源電圧とを導通させて、ノードＮ１２（ＴＤＣ）を内部電源電圧ＶＤＤに充電させる。
ステップＳ２４−（１２）（Charge share sense (even)）
続いて、ノードＮ１２（ＴＤＣ）の電位をＰＤＣに取り込むセンス動作を行う。
続いて、ノードＮ１２（ＴＤＣ）の電位をＰＤＣに取り込むセンス動作を行う。
この際、ノードＮ１２（ＴＤＣ）が’Ｈ’レベルとして消去ベリファイパス（pass）する場合、ＭＯＳトランジスタ７９がオン状態となり、ＰＤＣの保持データは‘Ｈ’レベルから‘Ｌ’レベルへと遷移する。
これに対し、ノードＮ１２（ＴＤＣ）が’Ｌ’レベルとして上記消去ベリファイフェイル（fail）する場合、ＭＯＳトランジスタ７９はオフ状態とされる。従って、ＰＤＣの保持データは‘Ｈ’レベルのままとなる。
＜消去ベリファイ演算＞
次に、偶数、奇数ビット線の消去ベリファイについての演算について、説明する。
次に、偶数、奇数ビット線の消去ベリファイについての演算について、説明する。
ステップＳ２４−（１３）（EVFY even ＆ odd 演算）
まず、信号ＢＬＣＣＬＡＭＰ、信号ＢＬＰＲＥを非選択（ＶＳＳ）として、トランジスタ７６、８１をオフさせる。信号ＲＥＧを選択（ＶＤＤ）し内部電源電圧（ＶＳＳ）とすることで、ＤＤＣを介して、図中の電流（１３）に流し、ノードＮ１２（ＴＤＣ）の電位を放電する。
まず、信号ＢＬＣＣＬＡＭＰ、信号ＢＬＰＲＥを非選択（ＶＳＳ）として、トランジスタ７６、８１をオフさせる。信号ＲＥＧを選択（ＶＤＤ）し内部電源電圧（ＶＳＳ）とすることで、ＤＤＣを介して、図中の電流（１３）に流し、ノードＮ１２（ＴＤＣ）の電位を放電する。
この際、ノードＮ１２（ＴＤＣ）の電位関係により、以下のように、演算できる。
’Ｈ’レベルである場合は、偶数ビット線（even）の消去ベリファイはパス（pass）し（’Ｈ’レベル）、奇数ビット線（odd）の消去ベリファイはパス（pass）し（’Ｈ’レベル）である。
’Ｌ’レベルである場合は、偶数ビット線（even）の消去ベリファイはパス（pass）し（’Ｈ’レベル）、奇数ビット線（odd）の消去ベリファイはフェイル（fail）し（’Ｌ’レベル）である可能性がある。
’Ｌ’レベルである場合は、偶数ビット線（even）の消去ベリファイはフェイル（fail）し（’Ｌ’レベル）、奇数ビット線（odd）の消去ベリファイはパス（pass）し（’Ｈ’レベル）である可能性がある。
’Ｌ’レベルである場合は、偶数ビット線（even）の消去ベリファイはフェイル（fail）し（’Ｌ’レベル）、奇数ビット線（odd）の消去ベリファイはフェイル（fail）し（’Ｌ’レベル）である可能性がある。
ステップＳ２４−（１４）（PDC Reset）
続いて、ＰＲＳＴを選択（Ｈ）してトランジスタ７１をオンさせて電流（１４）を流し、ノードＮ１ｂを’Ｈ’レベル、ノードＮ１ａを’Ｌ’レベルとしてラッチデータを反転させ、ＰＤＣのラッチデータをリセットする。
続いて、ＰＲＳＴを選択（Ｈ）してトランジスタ７１をオンさせて電流（１４）を流し、ノードＮ１ｂを’Ｈ’レベル、ノードＮ１ａを’Ｌ’レベルとしてラッチデータを反転させ、ＰＤＣのラッチデータをリセットする。
ステップＳ２４−（１５）（Sense）
続いて、ＳＥＮ１を選択（Ｈ）してトランジスタ８０をオンさせて電流（１５）を流し、ＰＤＣの電位をセンスする。
続いて、ＳＥＮ１を選択（Ｈ）してトランジスタ８０をオンさせて電流（１５）を流し、ＰＤＣの電位をセンスする。
この際、ＰＤＣの電位関係により、以下のように、演算できる。
’Ｌ’レベルである場合は、偶数ビット線（even）の消去ベリファイはパス（pass）し（’Ｈ’レベル）、奇数ビット線（odd）の消去ベリファイはパス（pass）し（’Ｈ’レベル）である。
’Ｈ’レベルである場合は、偶数ビット線（even）の消去ベリファイはパス（pass）し（’Ｈ’レベル）、奇数ビット線（odd）の消去ベリファイはフェイル（fail）し（’Ｌ’レベル）である可能性がある。
’Ｈ’レベルである場合は、偶数ビット線（even）の消去ベリファイはフェイル（fail）し（’Ｌ’レベル）、奇数ビット線（odd）の消去ベリファイはパス（pass）し（’Ｈ’レベル）である可能性がある。
’Ｈ’レベルである場合は、偶数ビット線（even）の消去ベリファイはフェイル（fail）し（’Ｌ’レベル）、奇数ビット線（odd）の消去ベリファイはフェイル（fail）し（’Ｌ’レベル）である可能性がある。
ステップＳ２４−（０）（一括検知（シリアルモード））
続いて、上記判断を行う一括検知（シリアルモード）について説明する。一括検知とは、消去状態か否かを判断する一括して検知する動作である。
続いて、上記判断を行う一括検知（シリアルモード）について説明する。一括検知とは、消去状態か否かを判断する一括して検知する動作である。
まず、信号ＣＳＬを非選択（‘Ｌ’レベル）としてＭＯＳトランジスタ６５，６６をオフさせる。
続いて、信号ＣＨＫ１を選択してトランジスタ７８をオンさせ、図中の電流（０）を流しして、この際の端子ＣＯＭの電圧関係により、メモリセルトランジスタＭＴが消去状態か否かを判断する。本例では、ＰＤＣ（ノードＮ１ｂ）が‘Ｈ’レベルである場合、消去ベリファイがフェイル（fail）であるとする。
この際、端子ＣＯＭが‘Ｈ’レベルを維持すれば、消去ベリファイパス（pass）である。一方、端子ＣＯＭが‘Ｈ’レベルから‘Ｌ’レベルに遷移すれば、消去ベリファイフェイル（fail）である。
＜２−５．ＮＯＴ演算＞
次に、図１５を用い、第２の実施形態に係るセンスユニットＳＵのＮＯＴ演算動作について説明する。ＮＯＴ演算動作は、ＰＤＣの保持データ（ノードＮ１ｂ）が反転されることにより行う
ステップＳ２５−（１）（TDC=>VSS）
まず、信号ＢＬＰＲＥを選択（‘Ｈ’レベル）し、ＭＯＳトランジスタ７６をオンさせ、ノードＮ１２（ＴＤＣ）と内部電源電圧（ＶＳＳ）との間に図中の電流（１）を発生させる。このステップにより、ノードＮ１２（ＴＤＣ）が接地電源電圧ＶＳＳレベルとされる。
次に、図１５を用い、第２の実施形態に係るセンスユニットＳＵのＮＯＴ演算動作について説明する。ＮＯＴ演算動作は、ＰＤＣの保持データ（ノードＮ１ｂ）が反転されることにより行う
ステップＳ２５−（１）（TDC=>VSS）
まず、信号ＢＬＰＲＥを選択（‘Ｈ’レベル）し、ＭＯＳトランジスタ７６をオンさせ、ノードＮ１２（ＴＤＣ）と内部電源電圧（ＶＳＳ）との間に図中の電流（１）を発生させる。このステップにより、ノードＮ１２（ＴＤＣ）が接地電源電圧ＶＳＳレベルとされる。
ステップＳ２５−（２）（PDC=>TDC）
続いて、信号ＲＥＧを選択（Ｖｓｇ）しトランジスタ７４をオンさせ、図中の電流（２）を発生させ、ＰＤＣに格納された‘０’または‘１’のデータを、ノードＮ１２（ＴＤＣ）に転送させる。
続いて、信号ＲＥＧを選択（Ｖｓｇ）しトランジスタ７４をオンさせ、図中の電流（２）を発生させ、ＰＤＣに格納された‘０’または‘１’のデータを、ノードＮ１２（ＴＤＣ）に転送させる。
ステップＳ２５−（３）（PDC reset (PRST ON)）
続いて、ＰＤＣリセット動作を行うために、信号ＰＲＳＴを選択（‘Ｈ’レベル）し、ＭＯＳトランジスタ７１をオンさせ、図中の電流（３）を発生させ、ＰＤＣのノードＮ１ｂを電源電位（すなわち‘Ｈ’レベル）とする。
続いて、ＰＤＣリセット動作を行うために、信号ＰＲＳＴを選択（‘Ｈ’レベル）し、ＭＯＳトランジスタ７１をオンさせ、図中の電流（３）を発生させ、ＰＤＣのノードＮ１ｂを電源電位（すなわち‘Ｈ’レベル）とする。
ステップＳ２５−（４）（Sense (PDC確定)）
続いて、信号ＳＥＮ１を選択（‘Ｈ’レベル）してＭＯＳトランジスタ８０をオンさせる。
続いて、信号ＳＥＮ１を選択（‘Ｈ’レベル）してＭＯＳトランジスタ８０をオンさせる。
この際、ノードＮ１２（ＴＤＣ）から転送されたデータが‘０’データである場合、ノードＮ１ｂの電位は‘Ｈ’レベルを維持する。
一方、ノードＮ１２（ＴＤＣ）から転送されたデータが‘１’データである場合、ノードＮ１ｂの電位は‘Ｈ’レベルから‘Ｌ’レベルへ遷移する。
＜ＰＤＣからＳＤＣへのデータ転送動作＞
次に、図１７および図１８を用い、第２の実施形態に係るセンスユニットＳＵのＰＤＣからＳＤＣへのデータ転送動作について説明する。この説明においては、図１７に示すタイミングチャートに則して説明する。ここでは、ＰＤＣのノードＮ１ｂにラッチされた’Ｈ’レベルのデータを、ＳＤＣのノードＮ２ｂに転送する経路（Read 転送経路、ProgData転送経路）について説明する。
次に、図１７および図１８を用い、第２の実施形態に係るセンスユニットＳＵのＰＤＣからＳＤＣへのデータ転送動作について説明する。この説明においては、図１７に示すタイミングチャートに則して説明する。ここでは、ＰＤＣのノードＮ１ｂにラッチされた’Ｈ’レベルのデータを、ＳＤＣのノードＮ２ｂに転送する経路（Read 転送経路、ProgData転送経路）について説明する。
＜Read 転送経路＞
ステップＳ２６−（１）
まず、時刻ｔ１の際、信号ＬＡＴ２ｎ、ＳＥＮ２を選択（Ｌレベル）とし、ＳＤＣのノードＮ２ｂに’Ｈ’レベルのデータをセットさせる。
ステップＳ２６−（１）
まず、時刻ｔ１の際、信号ＬＡＴ２ｎ、ＳＥＮ２を選択（Ｌレベル）とし、ＳＤＣのノードＮ２ｂに’Ｈ’レベルのデータをセットさせる。
ステップＳ２６−（２）
続いて、時刻ｔ２の際、信号ＰＲＳＴを選択し、電流（１）を発生させる。
続いて、時刻ｔ２の際、信号ＰＲＳＴを選択し、電流（１）を発生させる。
ステップＳ２６−（３）
続いて、時刻ｔ３の際、信号Ｐ２Ｓを選択してトランジスタＮ２２をオンさせ、ＰＤＣのノードＮ１ｂにラッチされた’Ｈ’レベルのデータを、ＳＤＣのノードＮ２ｂに転送するデータ読み出し（Read）経路を形成する。
続いて、時刻ｔ３の際、信号Ｐ２Ｓを選択してトランジスタＮ２２をオンさせ、ＰＤＣのノードＮ１ｂにラッチされた’Ｈ’レベルのデータを、ＳＤＣのノードＮ２ｂに転送するデータ読み出し（Read）経路を形成する。
＜ProgData転送経路＞
ステップＳ２６−（４）
まず、信号ＳＥＮ１を選択してトランジスタ８０をオンさせる。
ステップＳ２６−（４）
まず、信号ＳＥＮ１を選択してトランジスタ８０をオンさせる。
ステップＳ２６−（５）
続いて、時刻ｔ５の際、信号ＰＲＳＴ２を非選択（Ｌレベル）としてトランジスタ７１−２をオフさせる。
続いて、時刻ｔ５の際、信号ＰＲＳＴ２を非選択（Ｌレベル）としてトランジスタ７１−２をオフさせる。
ステップＳ２６−（６）
続いて、オフされたトランジスタ７１−２により’Ｈ’レベルが転送され、ＳＤＣ、ＳＤＣｎ中のＮＭＯＳトランジスタがオンするため、電流（６）が発生し、’Ｌ’レベルが固定される。
続いて、オフされたトランジスタ７１−２により’Ｈ’レベルが転送され、ＳＤＣ、ＳＤＣｎ中のＮＭＯＳトランジスタがオンするため、電流（６）が発生し、’Ｌ’レベルが固定される。
ステップＳ２６−（７）
続いて、時刻ｔ７の際、信号ＳＥＮ２を非選択（’Ｈ’レベル）としてトランジスタＰ２２をオフさせ、ProgData転送経路を形成し、ＳＤＣに転送データをラッチさせる。
続いて、時刻ｔ７の際、信号ＳＥＮ２を非選択（’Ｈ’レベル）としてトランジスタＰ２２をオフさせ、ProgData転送経路を形成し、ＳＤＣに転送データをラッチさせる。
ステップＳ２６−（８）
続いて、時刻ｔ８の際、信号ＬＡＴ２ｎを非選択（’Ｈ’レベル）としてトランジスタＰ２１をオフさせ、ラッチさせたデータをセットする。
続いて、時刻ｔ８の際、信号ＬＡＴ２ｎを非選択（’Ｈ’レベル）としてトランジスタＰ２１をオフさせ、ラッチさせたデータをセットする。
ステップＳ２６−（９）
続いて、時刻ｔ９の際、信号Ｐ２Ｓを非選択（’Ｌ’レベル）としてトランジスタＮ２２をオフさせ、形成したProgData転送経路を閉じる。
続いて、時刻ｔ９の際、信号Ｐ２Ｓを非選択（’Ｌ’レベル）としてトランジスタＮ２２をオフさせ、形成したProgData転送経路を閉じる。
＜作用効果＞
上記のように、第２の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）と同様の効果が得られる。
上記のように、第２の実施形態に係る半導体記憶装置によれば、少なくとも上記（１）と同様の効果が得られる。
さらに、第２の実施形態に係るセンスユニットＳＵは、上記センス部１１Ａに加え、ＰＭＯＳトランジスタＰ２１，Ｐ２２がＡＮＤ接続されるインバータ６８−２，６９−２を有するキャッシュ部１１Ｂを更に備える。
ＰＭＯＳトランジスタＰ２１のソースは内部電源電圧ＶＤＤに接続され、ドレインはインバータ６８−２の制御端子（インバータ６８−２を構成するＰＭＯＳトランジスタのソース）に接続され、ゲートにはカレント電位信号ＬＡＴ２ｎが与えられる。ＰＭＯＳトランジスタＰ２２のソースは内部電源電圧ＶＤＤに接続され、ドレインはインバータ６９−２の制御端子（インバータ６９−２を構成するＰＭＯＳトランジスタのソース）に接続され、ゲートにはカレント電位信号ＳＥＮ２ｎが与えられる。
そのため、別個独立にカレント電位信号ＳＥＮ２Ｎ，ＬＡＴ２ｎを制御することで、ＳＤＣを構成するトランジスタ（ＰＭＯＳ）のスイッチング電流ｉ(ＰＭＯＳ)を制限して、ＳＤＣの充電を鈍らせることができる。
より具体的には、図１９、図２０の上段示すように、例えば、データ読み出し動作において上記ステップＳ２１−（４）の際などに、ＳＤＣ中のカレント信号ＳＥＮ２Ｎを制御して、ＳＤＣ中の電流ｉ（ＰＭＯＳ）を制御する。
そのため、図１９、図２０の下段示すように、ＳＤＣを構成するトランジスタ（ＰＭＯＳ）のスイッチング電流ｉ(ＰＭＯＳ：Ｉ２）をより低減して制限（Ｉ２＜Ｉ１）することにより、ＳＤＣの充電を鈍らせることができる。
結果、よりピーク電流を低減でき、電源電圧ドロップを低減できる点で、有利である。
このように、必要に応じて、本例を適用することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…センスアンプ、ＳＵ…センスユニット、６…ＭＯＳトランジスタ群、ＰＤＣ，ＰＤＣｎ…プライマリデータキャッシュ、Ｐ１１、Ｐ１２…ＰＭＯＳトランジスタ、ＤＤＣ…ダイナミックデータキャッシュ、ＳＤＣ…データキャッシュ。
Claims (5)
- 複数のメモリセルが行および列に配置されるメモリセルアレイと、
偶数の前記列に配置される複数の偶数ビット線と、
前記偶数の前記列に隣接する奇数の前記列に配置される複数の奇数ビット線と、
各々が前記奇数ビット線および偶数ビット線に選択的に接続される複数のセンスアンプとを具備し、前記センスアンプのそれぞれは、
第１，第２ノードにデータを保持するようにラッチ接続される第１，第２インバータ回路と、
ゲートに電流制御信号が与えられ、電流経路の一端が第１電源電圧に接続され、電流経路の他端が前記第１，第２インバータ回路の制御端子にそれぞれ接続される第１，第２トランジスタとを有するセンス部を備える
半導体記憶装置。 - 前記センスアンプは、前記センス部と電気的に接続され、前記第１，第２インバータ回路が保持するデータをラッチするキャッシュ部を更に備える
請求項１に記載の半導体記憶装置。 - 前記キャッシュ部は、第１，第２ノードにデータを保持するようにラッチ接続される第３，第４インバータ回路と、
ゲートに電流制御信号が与えられ、電流経路の一端が第１電源電圧に接続され、電流経路の他端が前記第３，第４インバータ回路の制御端子にそれぞれ接続される第３，第４トランジスタとを有する
請求項２に記載の半導体記憶装置。 - 前記第１，第２ノードは、相補的な第１，第２データ線に電気的に接続され、
前記センス部は、前記第２データ線と第２電源電圧との間に電流経路が直列接続される第５，第６トランジスタを更に有し、前記第５トランジスタのゲートは前記第１データ線に接続され、前記第６トランジスタのゲート信号を選択することにより、前記第５トランジスタの電流経路の一端に接続される端子によりベリファイ結果が検出される
請求項１乃至３のいずれか１項に記載の半導体記憶装置。 - メモリセルアレイのデータ読み出し動作の際に、第１，第２トランジスタのゲートに与える電流制御信号を緩める電流制御を行う
請求項１乃至４のいずれか１項に記載の半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Citations (3)
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|---|---|---|---|---|
| JPH0982096A (ja) * | 1995-09-18 | 1997-03-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2005267821A (ja) * | 2004-03-22 | 2005-09-29 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2006172523A (ja) * | 2004-12-10 | 2006-06-29 | Toshiba Corp | 半導体記憶装置 |
-
2011
- 2011-02-14 JP JP2011029107A patent/JP2012169008A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982096A (ja) * | 1995-09-18 | 1997-03-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2005267821A (ja) * | 2004-03-22 | 2005-09-29 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2006172523A (ja) * | 2004-12-10 | 2006-06-29 | Toshiba Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116266459A (zh) * | 2021-12-17 | 2023-06-20 | 铠侠股份有限公司 | 半导体存储装置 |
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