JP2012198973A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】隣接セル間の干渉によるしきい値電圧変動の影響を抑制することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続されたメモリセルアレイと、ワード線に所定の書き込み電圧を複数回印加してメモリセルの電荷蓄積層の蓄積電荷量を制御してデータに応じたしきい値電圧を設定する書き込み動作を実行する制御回路とを備える。制御回路は、書き込み動作開始後の第１期間においては、書き込み電圧の印加を繰り返す際に、第１のステップアップ電圧ずつ書き込み電圧を上昇させ、第１期間の後の第２期間においては、書き込み電圧を第１のステップアップ電圧より小さい第２のステップアップ電圧ずつ上昇させるように書き込み電圧を制御する。
【選択図】図１０

Description

本明細書に記載の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリは、モバイル機器などにおいて画像や動画等の大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルに２ビット以上の情報を記憶することのできる多値記憶技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。

セルの微細化が進んだ高集積化フラッシュメモリでは、書き込み終了によってチャネルブーストされたメモリセルに隣接する書き込み未終了の選択メモリセルが、上記隣接するメモリセルのチャネルからの干渉を受ける。その結果、選択メモリセルのデータを表すしきい値電圧分布が影響を受ける。特に、多値記憶方式を採用した場合には、２値記憶方式と比べてしきい値電圧分布の幅と間隔を狭く設定することになるため、隣接セル間の干渉がデータの信頼性に大きく影響する。

特表２０１０−５０９７０１号公報

本発明は、隣接セル間の干渉によるしきい値電圧変動の影響を抑制することのできる不揮発性半導体記憶装置を提供することを目的とする。

一の実施の形態に係る不揮発性半導体記憶装置は、制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有し、複数のメモリセルの制御ゲートがそれぞれワード線に接続され、第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続されたメモリセルアレイと、ワード線に所定の書き込み電圧を複数回印加してメモリセルの電荷蓄積層の蓄積電荷量を制御してデータに応じたしきい値電圧を設定する書き込み動作を実行する制御回路とを備える。制御回路は、書き込み動作開始後の第１期間においては、書き込み電圧の印加を繰り返す際に、第１のステップアップ電圧ずつ書き込み電圧を上昇させ、第１期間の後の第２期間においては、書き込み電圧を第１のステップアップ電圧より小さい第２のステップアップ電圧ずつ上昇させるように書き込み電圧を制御する。

第１の実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。 図１に示すメモリセルアレイ１の構成を示す回路図である。 図２に示すセンスアンプＳＡの構成を示す回路図である。 ４値記憶のフラッシュメモリにおける書き込みデータの例を示す図である。 比較例に係るデータ書き込み手順を示すフローチャートである。 比較例に係る書き込み動作時の電圧を説明する図である。 比較例に係る書き込み動作時の電圧を説明する図である。 比較例における隣接セル干渉による影響を説明する図である。 比較例における隣接セル干渉による影響を説明する図である。 第１の実施の形態に係るデータ書き込み手順を示すフローチャートである。 第１の実施の形態に係る書き込み動作時の電圧を説明する図である。 第１の実施の形態に係るデータ書き込み動作の効果を説明するグラフである。 第１の実施の形態に係るデータ書き込み動作の効果を説明するグラフである。 第１の実施の形態に係るデータ書き込み動作の効果を説明するグラフである。 第２の実施の形態に係るデータ書き込み手順を示すフローチャートである。 第３の実施の形態に係るデータ書き込み手順を示すフローチャートである。

次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。

［第１の実施の形態］
［構成］
図１は、第１の実施の形態に係る不揮発性半導体記憶装置の構成を示している。この不揮発性半導体記憶装置は、４値記憶方式を採用したＮＡＮＤ型フラッシュメモリである。不揮発性半導体記憶装置は、データを記憶するメモリセルＭＣをマトリクス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、電荷を蓄積する電荷蓄積層としての浮遊ゲートと、ワード線ＷＬと接続される制御ゲートとを有するスタックゲート構造を有し、浮遊ゲートの充電又は放電により電気的にデータを書き換え可能に構成され、ビット線ＢＬとワード線ＷＬの交点にマトリクス状に配置されている。

メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、及びワード線ＷＬの電圧を制御するためのワード線制御回路６が接続されている。ここで、ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。また、ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣに制御電圧を印加してメモリセルＭＣに書き込みを行う。

ビット線制御回路２には、カラムデコーダ３及びデータ入出力バッファ４が接続されている。メモリセルアレイ１から読み出されたメモリセルＭＣのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介してビット線制御回路２に入力され、指定されたメモリセルＭＣへ書き込まれる。

また、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御回路７に接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６を制御するための制御信号を発生させる。

図２は、図１に示すメモリセルアレイ１の構成を示している。メモリセルアレイ１は、図２に示すように、複数のブロックＢにて構成されている。メモリセルアレイ１においては、このブロックＢ単位でデータが消去される（ブロック消去処理）。ブロックＢは、図２に示すように、複数のメモリユニットＭＵを含むように構成されている。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣからなるメモリストリングＭＳと、その両端に接続される第１、第２選択ゲートトランジスタＳ１、Ｓ２とにより構成されている。第１選択ゲートトランジスタＳ１の一端はビット線ＢＬに接続され、第２選択ゲートトランジスタＳ２の一端はソース線ＳＲＣに接続されている。Ｙ方向に一列に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続されている。また、Ｙ方向に一列に配置された第１選択ゲートトランジスタＳ１の制御ゲートは選択ゲート線ＳＧ１に共通接続され、Ｙ方向に一列に配置された第２選択ゲートトランジスタＳ２の制御ゲートは選択ゲート線ＳＧ２に共通接続されている。また１本のワード線ＷＬに接続された複数のメモリセルＭＣの集合Ｐは、１ページ又は複数ページを構成する。この集合Ｐ毎にデータが書き込まれ、読み出される。

データの書き込み及び読み出しは、ビット線制御回路２内に設けられたセンスアンプＳＡを用いて実行される。ビット線制御回路２は、ビット線ＢＬの各々に対して図３に示すセンスアンプＳＡを備えている。このように、本実施の形態は、データの読み出し単位である１ページを構成する全てのビット線ＢＬで同時に行うＡＢＬ（All Bit Line）方式のＮＡＮＤ型フラッシュメモリに適している。センスアンプＳＡは、データの読み出し時には、メモリセルＭＣからビット線ＢＬに読み出されたデータをセンスして増幅する。またデータの書き込み時には、ビット線ＢＬに書き込みデータに応じた電圧を印加する。

このセンスアンプＳＡの構成について、図３を用いて説明する。図３は、第１の実施の形態に係るセンスアンプＳＡを示す回路図であり、特に１本のビット線に対応する構成を示している。
図３に示すように、このセンスアンプＳＡは、４つのデータキャッシュ、すなわちテンポラリデータキャッシュ（ＴＤＣ）、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、及びダイナミックデータキャッシュ（ＤＤＣ）を有している。

キャッシュＴＤＣのノードＮＳＥＮは、ビット線ＢＬの電圧をセンスするためのセンスノードであると共に、データを一時記憶するデータ記憶ノードである。キャッシュＴＤＣは、センスノードＮＳＥＮにデータセンスに必要な電荷を蓄積するキャパシタＣを有する。キャッシュＴＤＣは、クランプ用トランジスタＱ１を介してビット線ＢＬに接続される。クランプ用トランジスタＱ１は、読み出し時にビット線ＢＬの電圧をクランプして、センスノードＮＳＥＮに転送する。センスノードＮＳＥＮには、ビット線ＢＬ及びノードＮＳＥＮをプリチャージするためのプリチャージ用トランジスタＱ２が接続されている。

センスノードＮＳＥＮは、転送用トランジスタＱ３、Ｑ４をそれぞれ介してキャッシュＰＤＣ及びキャッシュＳＤＣに接続されている。キャッシュＰＤＣは、読み出しデータ及び書き込みデータを保持するデータ記憶回路である。キャッシュＳＤＣは、キャッシュＰＤＣとデータ線ＩＯとの間に配置されて、書き込みデータや読み出しデータを一時保持するために用いられるデータキャッシュである。キャッシュＳＤＣのデータ線側のノードは、カラム選択信号ＣＳＬにより駆動される選択ゲートトランジスタＱ５を介してデータ線ＩＯに接続されている。

データ書き込みは、所定のしきい値分布を得るために、書き込み電圧印加と書き込みベリファイとの繰り返しにより行われる。書き込みベリファイはビット毎に行われ、このベリファイ結果によって次のサイクルの書き込みデータを決定する必要がある。キャッシュＤＤＣは、書き込み時にキャッシュＰＤＣが保持する書き込みデータを一時待避させて保持するためのデータキャッシュとなる。トランジスタＱ６により、センスノードＮＳＥＮのデータを、キャッシュＤＤＣの保持データに応じて設定することが可能になる。

キャッシュＰＤＣには、ベリファイチェック回路ＶＣが接続されている。ベリファイチェック回路ＶＣは、トランジスタＱ７、Ｑ８、Ｑ９、Ｑ１０を有する。トランジスタＱ７は、チェック用トランジスタであり、ゲートがキャッシュＰＤＣの出力ノードに接続され、ソースがチェック信号ＣＨＫ１により制御されるトランジスタＱ８を介して接地され、ドレインは併設された転送用トランジスタＱ９、Ｑ１０を介して１ページ分のセンスユニットに共通の共通信号線ＣＯＭに接続されている。トランジスタＱ９、Ｑ１０はそれぞれ、チェック信号ＣＨＫ２及びキャッシュＳＤＣの出力ノードによりゲートが制御される。

ベリファイ読み出しの結果、書き込みが不十分の場合には、キャッシュＰＤＣの出力ノードが“Ｈ”（＝“１”）となる。これが書き込み完了フラグＰＦとして保持される。これにより、チェック用トランジスタＱ７がオンになり、予め“Ｈ”に充電された共通信号線ＣＯＭの電荷をトランジスタＱ９、Ｑ１０→Ｑ７→Ｑ８の経路で放電させる。また、ベリファイ読み出しの結果、書き込みが終了した場合には、キャッシュＰＤＣが“Ｌ”（＝“０”）となって、チェック用トランジスタＱ７がオフになる。従って、１ページ分の書き込みが完了すると、キャッシュＰＤＣがオール“０”となって、共通信号線ＣＯＭが放電されることなく“Ｈ”を保ち、これが書き込み完了を示す情報となる。

［データ記憶方式］
次に、不揮発性半導体記憶装置のデータ記憶方式の概略を説明する。不揮発性半導体記憶装置は、メモリセルＭＣのしきい値電圧が、４通りの分布を持ち得るように構成されている。

図４は、不揮発性半導体記憶装置のメモリセルＭＣに記憶される２ビットの４値データ（データ“１１”、“０１”、“１０”、“００”）とメモリセルＭＣのしきい値電圧分布との関係を示している。なお、図４に示すように、１つのメモリセルＭＣの２ビットデータは、下位ページデータと上位ページデータからなり、データ“＊＠”と表記するとき、“＊”は上位ページデータを、“＠”は下位ページデータを表している。

図４において、電圧ＶＡ、ＶＢ、ＶＣは４つのデータを読み出す場合に選択したワード線ＷＬに印加される電圧である。電圧ＶＡＶ、ＶＢＶ、ＶＣＶは、各しきい値電圧分布Ａ、Ｂ、Ｃへの書き込みを行う場合において、書き込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。また、電圧Ｖｒｅａｄは、データの読み出しを行う場合に、メモリストリングＭＳ中の非選択のメモリセルＭＣに対し印加され、その保持データにかかわらず非選択のメモリセルＭＣを導通させる読み出し電圧を示している。さらに、電圧Ｖｅｖは、メモリセルＭＣのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルＭＣに印加される消去ベリファイ電圧である。上述の各電圧の大小関係は、Ｖｅｖ＜ＶＡ＜ＶＡＶ＜ＶＢ＜ＶＢＶ＜ＶＣ＜ＶＣＶ＜Ｖｒｅａｄである。

ブロック消去後のメモリセルＭＣのしきい値電圧分布Ｅは、その上限値も負の値であり、データ“１１”が割り当てられる。また、書き込み状態のデータ“０１”、“１０”、“００”を示すメモリセルＭＣは、それぞれ正のしきい値電圧分布Ａ、Ｂ、Ｃを有する（すなわち、分布Ａ、Ｂ、Ｃの下限値も正の値である）。データ“０１”のしきい値電圧分布Ａが最も電圧値が低く、データ“００”のしきい値電圧分布Ｃが最も電圧値が高く、データ“１０”のしきい値電圧分布Ｂは、データ“０１”とデータ“００”の中間の電圧値を有する。

［比較例の書き込み動作］
まず、第１の実施の形態を説明する前に、比較例に係る不揮発性半導体記憶装置の書き込み動作について説明する。データ書き込み動作は、メモリセルＭＣのトンネル酸化膜に高電界を印加して浮遊ゲート電極に電子を注入し、メモリセルＭＣのしきい値電圧Ｖｔｈを所定量だけ上昇させる。具体的には、書き込みを行う選択メモリセルＭＣについては、ビット線ＢＬを介して選択メモリセルＭＣのチャネルを電圧Ｖｓｓに設定する。書き込みを行わない選択メモリセルＭＣについては、ビット線ＢＬを介して選択メモリセルＭＣのチャネルを電圧Ｖｂｏｏｓｔに設定する。その後、選択ワード線ＷＬに書き込み電圧Ｖｐｇｍを印加する。これにより、チャネルを電圧Ｖｓｓに設定した選択メモリセルＭＣの浮遊ゲート電極にのみ電子が注入される。そして、電子注入動作とベリファイ動作を繰り返して、メモリセルＭＣのしきい値電圧Ｖｔｈが所定のベリファイ電圧（ＶＡＶ、ＶＢＶ、ＶＣＶ）となるまで電子の注入が繰り返される。その結果、メモリセルＭＣにデータが書き込まれる。

図５は、比較例の書き込み動作を説明するフローチャートである。書き込みは下位ページ、上位ページの順に行われる。まず、書き込み動作が開始されると、センスアンプＳＡ（図３）のキャッシュＳＤＣに下位ページのデータがロードされ、ロードされたデータがキャッシュＳＤＣからキャッシュＰＤＣに転送される（ステップＳ１）。ビット線クランプ用トランジスタＱ１のゲート電圧ＢＬＣＬＡＭＰをＶｄｄ＋Ｖｔｈとすると、キャッシュＰＤＣにデータ“Ｈ”（非書き込み）が記憶されているときビット線ＢＬの電位はＶｄｄとなりトランジスタＱ１はオフになる。一方、キャッシュＰＤＣにデータ“Ｌ”（書き込み）が記憶されているときビット線ＢＬの電位はＶｓｓとなる。そして、選択されたブロックＢの選択ゲート線ＳＧ１、ＳＧ２に電圧Ｖｄｄ、非選択ワード線ＷＬに電圧Ｖｐａｓｓ（例えば１０Ｖ）、選択ワード線ＷＬに書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）が印加される（ステップＳ２）。これにより、ビット線ＢＬが電圧Ｖｓｓである場合、選択メモリセルＭＣのチャネルが電圧Ｖｓｓ、ワード線ＷＬが電圧Ｖｐｇｍとなるため、書き込みが行われる。一方、ビット線ＢＬが電圧Ｖｄｄである場合、選択メモリセルＭＣのチャネルが浮遊ゲートとのカップリングにより電圧Ｖｐｇｍ／２にブーストされて書き込みが禁止される。

その後、選択メモリセルＭＣのしきい値電圧が所定のベリファイ電圧を超えているか否かを読み出すベリファイ動作が実行される（ステップＳ３）。すなわち、プリチャージ用トランジスタＱ２を介してセンスノードＮＳＥＮを電圧ＶＰＲＥ（＝Ｖｄｄ）にプリチャージし、ビット線クランプ用トランジスタＱ１をオンにしてビット線ＢＬをＶｄｄに充電する。そして、書き込みがなされた選択ワード線ＷＬに所定のベリファイ電圧を与えてビット線ＢＬが放電するかしないかにより、選択メモリセルＭＣのしきい値電圧が所定のベリファイ電圧を超えているかどうかを判定する。

ベリファイ動作において、選択メモリセルＭＣのしきい値電圧が所定のベリファイ電圧を超えており、選択メモリセルＭＣに所望のデータが書き込まれたと判断された場合、データ書き込み動作は終了する（ステップＳ４）。このとき、キャッシュＴＤＣは、“Ｈ”レベルを保持しているので、これがトランジスタＱ３を介してキャッシュＰＤＣに保持され、書き込み完了フラグＰＦは“Ｈ”になる。このとき、キャッシュＰＤＣに保持された“Ｈ”レベルがキャッシュＤＤＣを介してキャッシュＴＤＣを“Ｈ”に保持するので、以後の書き込みは行われない。

一方、ベリファイ動作において、選択メモリセルＭＣのしきい値電圧が所定のベリファイ電圧以下であり、選択メモリセルＭＣにデータが書き込まれていないと判断された場合、キャッシュＴＤＣには“Ｌ”レベルが保持されるので、ビット線ＢＬを介して選択メモリセルＭＣのチャネルはＶｓｓとなり、選択メモリセルＭＣには再度書き込み電圧Ｖｐｇｍが印加される（ステップＳ４、Ｓ２）。ここで、書き込み電圧Ｖｐｇｍを再度印加する際、書き込み電圧の値を大きくする（ステップアップさせる）ことができる。

図６は、比較例の書き込み動作時における書き込み電圧Ｖｐｇｍを説明する図である。図６に示すように、書き込み電圧印加動作が繰り返される毎に、書き込み電圧Ｖｐｇｍはステップアップ電圧ΔＶｐｇｍ（例えば０．３Ｖ）ずつ上昇している。
次に、上位ページの書き込み動作が実施されるが、上位ページの書き込みについても、上記とほぼ同様の動作となる。

図７は、上記の比較例の書き込み動作時におけるビット線電圧を説明する図である。上述のメモリセルＭＣへの書き込み動作は、図７に示した集合Ｐ単位で行われる。すなわち、１本のワード線ＷＬに接続される全てのメモリセルＭＣに一括してデータが書き込まれる。ここで、集合Ｐ内の複数のメモリセルＭＣのうち、しきい値電圧が所望の値まで上昇したメモリセルＭＣは、書き込み動作が終了したとして、浮遊ゲート電極への電子注入動作が停止される。その場合、選択ゲートトランジスタＳ１を介して接続されたビット線ＢＬの電圧が、電圧Ｖｓｓから電圧Ｖｂｏｏｓｔへと上昇する。この電圧ＶｂｏｏｓｔがメモリセルＭＣのチャネルへと転送される。また、選択ゲートトランジスタＳ１は、電圧Ｖｂｏｏｓｔをチャネルへ転送した後、オフ状態になる。その結果、書き込み電圧Ｖｐｇｍが印加されてもチャネルと浮遊ゲート電極との間に大きな電位差が生じず電子が注入されることがなくなる。

ここで、書き込みが終了したメモリセルＭＣにワード線ＷＬ方向に隣接するメモリセルＭＣは、データ書き込み済みのメモリセルＭＣの干渉により、データを表すしきい値電圧分布が影響を受ける。以下、この隣接セルの干渉の影響を説明する。図８は、隣接セル干渉による影響を説明する図である。図８は、図７に示すメモリセルアレイ１のＹ方向に沿った断面を示している。図８に示すように、選択ワード線ＷＬｎに接続されるメモリセルＭＣに書き込みを行う際、選択ワード線ＷＬｎに書き込み電圧Ｖｐｇｍを印加して浮遊ゲート電極に電子を注入する。

集合Ｐ単位で行われる書き込み動作では、隣接するメモリセルＭＣの書き込みが終了した影響により、メモリセルＭＣの浮遊ゲート電極の電圧が変動する。すなわち、ビット線ＢＬを介して書き込み済みのメモリセルＭＣのチャネルに印加された電圧Ｖｂｏｏｓｔにより、未書き込みのメモリセルＭＣに印加される書き込み電圧のステップ幅が変化する。以下、この現象を「隣接セルの干渉」と称する。この現象は、メモリセルＭＣ間の距離が短くなるほど顕著になる。

例えば、図８（ａ）に示すように、データを書き込もうとするメモリセルＭＣに隣接するメモリセルＭＣのデータ書き込みが終了していない場合、隣接するメモリセルＭＣも含めてメモリセルＭＣのチャネルには電圧Ｖｓｓが印加される。この場合、ワード線ＷＬへの書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）の印加により、メモリセルＭＣの浮遊ゲート電極の電圧は１０Ｖ程度まで上昇し、以後、ステップアップ電圧ΔＶｐｇｍに応じた０．１５Ｖ程度のステップアップ電圧で浮遊ゲート電極の電圧が上昇する。このチャネルと浮遊ゲート電極との間の電位差により、浮遊ゲート電極に電子が注入される。

一方、例えば、図８（ｂ）に示すように、データを書き込もうとするメモリセルＭＣに隣接するメモリセルＭＣの書き込みが終了した場合、データ書き込みが終了した隣接メモリセルＭＣのチャネルに電圧Ｖｂｏｏｓｔ（例えば６Ｖ）が印加される。この場合、ワード線ＷＬへの書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）の印加により、隣接メモリセルＭＣの浮遊ゲート電極は１３Ｖ程度まで上昇する。この結果、未書き込みのメモリセルＭＣの浮遊ゲート電極の電圧は、隣接するメモリセルＭＣの浮遊ゲートとのカップリングの影響を受け、ワード線ＷＬへの書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）と隣接する浮遊ゲート電極の電圧（例えば１３Ｖ）とにより１０．４Ｖ程度まで上昇する。このことは、隣接メモリセルＭＣの書き込み終了前後で、ステップアップ電圧ΔＶｐｇｍが０．１５Ｖから０．５５Ｖへと大きく変動することを意味している。この変動直後の書き込みが、データを書き込もうとしているメモリセルＭＣの書き込み終了につながらなければ、次の書き込み時にステップアップ電圧の変動分を調整することができる。しかし、変動直後の書き込みでメモリセルＭＣが書き込み終了になった場合には、メモリセルＭＣのしきい値電圧は、正方向に大きくシフトしている可能性がある。以下、この変動直後の書き込みにより書き込み動作が終了したメモリセルＭＣのことを、「最終変動メモリセルＭＣＥ」と称する。

このように、メモリセルＭＣのしきい値電圧は、隣接するメモリセルＭＣのチャネルに電圧Ｖｂｏｏｓｔが印加されるときは、大きく変動する。一方、隣接するメモリセルＭＣのチャネルが電圧Ｖｓｓに保持されるときは、メモリセルＭＣのしきい値電圧の変動量は小さい。そして、隣接するメモリセルＭＣのチャネルに電圧Ｖｂｏｏｓｔが印加された次の回の書き込み電圧Ｖｐｇｍ＋ｎ＊ΔＶｐｇｍの印加により書き込みが終了したメモリセルＭＣは、しきい値電圧が大きく変動して書き込みが終了することになる。その結果、しきい値電圧のシフト量が大きな書き込みタイミングでデータ書き込みが終了するメモリセルＭＣが発生することになる。

従って、図９に示すように、メモリセルＭＣのしきい値電圧分布Ａは、隣接メモリセルＭＣの干渉に基づきより大きな分布幅を持つしきい値電圧分布Ａｘとなる。ここで、しきい値電圧分布Ａｘの下限値は、元のしきい値電圧分布Ａの下限値と殆ど変わらない（図９中の矢印）。同様の理由から、しきい値電圧分布Ｂ、Ｃは、各々、より大きな分布幅を持つしきい値電圧分布Ｂｘ、Ｃｘとなる。なお、しきい値電圧分布Ｂ、Ｃの下限値は、元のしきい値電圧分布Ｂ、Ｃの下限値と殆ど変わらない。以上のようにして分布幅が広がったしきい値電圧分布Ａｘ、Ｂｘ、Ｃｘは、誤読み出し等の原因となる。

［第１の実施の形態の書き込み方式］
上記比較例に係る書き込み方式の問題に鑑み、第１の実施の形態は、図１０及び図１１に示す書き込み方式を採用している。以下に示す処理は、制御回路７によって実行される。

第１の実施の形態の書き込み方式は、書き込み電圧印加動作と、ベリファイ動作を繰り返して実行する点は比較例の書き込み方式と同様である。しかし、本実施の形態は、書き込み電圧を繰り返す際に段階的に上昇させるステップアップ電圧の値を、所定の条件に基づいて調整する点において比較例の書き込み方式と異なる。なお、ステップアップ電圧の値は、書き込み動作が終了したメモリセルＭＣの数、すなわち、ビット線ＢＬを介してチャネルに電圧Ｖｂｏｏｓｔが印加されるメモリセルＭＣの数に基づき設定される。

本実施の形態の書き込み動作について、図１０を参照して説明する。図１０は、本実施の形態の書き込み動作を説明するフローチャートである。書き込みは下位ページ、上位ページの順に行われる。まず、書き込み動作が開始されると、センスアンプＳＡ（図３）のキャッシュＳＤＣに下位ページのデータがロードされ、ロードされたデータがキャッシュＳＤＣからキャッシュＰＤＣに転送される（ステップＳ１１）。ビット線クランプ用トランジスタＱ１のゲート電圧ＢＬＣＬＡＭＰをＶｄｄ＋Ｖｔｈとすると、キャッシュＰＤＣにデータ“Ｈ”（非書き込み）が記憶されているときビット線ＢＬの電位はＶｄｄとなりトランジスタＱ１はオフになる。一方、キャッシュＰＤＣにデータ“Ｌ”（書き込み）が記憶されているときビット線ＢＬの電位はＶｓｓとなる。そして、選択されたブロックＢのセレクトゲート線ＳＧ１、ＳＧ２に電圧Ｖｄｄ、非選択ワード線ＷＬに電圧Ｖｐａｓｓ（例えば１０Ｖ）、選択ワード線ＷＬに書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）が印加される（ステップＳ１２）。これにより、ビット線ＢＬが電圧Ｖｓｓである場合、選択メモリセルＭＣのチャネルが電圧Ｖｓｓ、ワード線ＷＬが電圧Ｖｐｇｍとなるため、書き込みが行われる。一方、ビット線ＢＬが電圧Ｖｄｄである場合、選択メモリセルＭＣのチャネルが浮遊ゲートとのカップリングにより電圧Ｖｐｇｍ／２にブーストされて書き込みが禁止される。

その後、選択メモリセルＭＣのしきい値電圧が所定のベリファイ電圧を超えているか否かを読み出すベリファイ動作が実行される（ステップＳ１３）。すなわち、プリチャージ用トランジスタＱ２を介してセンスノードＮＳＥＮを電圧ＶＰＲＥ（＝Ｖｄｄ）にプリチャージし、ビット線クランプ用トランジスタＱ１をオンにしてビット線ＢＬを電圧Ｖｄｄに充電する。そして、書き込みがなされた選択ワード線ＷＬに所定のベリファイ電圧を与えてビット線ＢＬが放電するかしないかにより選択メモリセルＭＣのしきい値電圧が所定のベリファイ電圧を超えているかどうかを判定する。

ベリファイ動作において、選択メモリセルＭＣのしきい値電圧が所定のベリファイ電圧を超えており、選択メモリセルＭＣに所望のデータが書き込まれたと判断された場合、データ書き込み動作は終了する（ステップＳ１４のＹ）。このとき、キャッシュＴＤＣは、“Ｈ”レベルを保持しているので、これがトランジスタＱ３を介してキャッシュＰＤＣに保持され、書き込み完了フラグＰＦは“Ｈ”になる。このとき、キャッシュＰＤＣに保持された“Ｈ”レベルがキャッシュＤＤＣを介してキャッシュＴＤＣを“Ｈ”に保持するので、以後の書き込みは行われない。

一方、ベリファイ動作において、選択メモリセルＭＣのしきい値電圧が所定のベリファイ電圧以下であり、選択メモリセルＭＣにデータが書き込まれていないと判断された場合、書き込み動作が終了したメモリセルＭＣの数を計数する動作に移る（ステップＳ１４のＮ）。ここで、書き込み動作が終了したメモリセルＭＣの数は、“Ｈ”レベルになっている書き込み完了フラグＰＦの数（電圧Ｖｂｏｏｓｔが印加されたビット線ＢＬの数に相当）を計数することにより把握できる（ステップＳ１５）。電圧Ｖｂｏｏｓｔが印加されたビット線ＢＬの数が所定の数Ｎ以下であれば、ステップアップ電圧を電圧ΔＶｐｇｍ（例えば０．３Ｖ）のままとして書き込み電圧をステップアップさせた上で書き込み電圧をメモリセルＭＣに印加する（ステップＳ１７）。また、電圧Ｖｂｏｏｓｔが印加されたビット線ＢＬの数が所定の数Ｎを超えていれば、ステップアップ電圧を電圧ΔＶｐｇｍ＃（＜ΔＶｐｇｍ）に設定する（ステップＳ１６）。このステップアップ電圧の値だけ書き込み電圧Ｖｐｇｍを上昇させてメモリセルＭＣに再度書き込み電圧Ｖｐｇｍが印加される（ステップＳ１２）。

図１１は、本実施の形態の書き込み動作時における書き込み電圧Ｖｐｇｍを説明する図である。図１１に示すように、書き込み動作開始後の第１期間では、書き込み電圧印加動作が繰り返される毎に、書き込み電圧Ｖｐｇｍはステップアップ電圧ΔＶｐｇｍ（例えば０．３Ｖ）ずつ上昇している。ここで、書き込み動作が終了したメモリセルＭＣの数、すなわち、ビット線ＢＬを介してチャネルに電圧Ｖｂｏｏｓｔが印加されるメモリセルＭＣの数が所定数を超えた後の第２期間では、ステップアップ電圧の値は、電圧ΔＶｐｇｍ＃（＜ΔＶｐｇｍ）に設定される。

上述のように、書き込み動作時の選択メモリセルＭＣの浮遊ゲート電極の電圧は、ワード線ＷＬへの書き込み電圧Ｖｐｇｍと隣接する浮遊ゲート電極の電圧の影響により上昇する。ここで、ワード線ＷＬへの書き込み電圧Ｖｐｇｍのステップアップ値を電圧ΔＶｐｇｍ＃に抑えることにより、隣接メモリセルＭＣのチャネルに電圧Ｖｂｏｏｓｔが印加されていたとしても、選択メモリセルＭＣの浮遊ゲート電極の電圧の上昇を抑えることが可能となる。なお、隣接メモリセルＭＣのチャネルに電圧Ｖｂｏｏｓｔが印加されているメモリセルＭＣの数は、チャネルに電圧Ｖｂｏｏｓｔが印加されたメモリセルＭＣの数により判別することが可能である。特に、いわゆるランダマイズ処理がされている場合には、チャネルに電圧Ｖｂｏｏｓｔが印加されているメモリセルＭＣの数で、より正確に隣接チャネルに電圧Ｖｂｏｏｓｔが印加されたメモリセルＭＣの数を判断することができる。

［効果］
このような書き込み動作の効果を図１２乃至図１４を参照して説明する。図１２及び図１３は、Ｎ回目の書き込み電圧Ｖｐｇｍの印加動作後に隣接メモリセルＭＣのチャネルに電圧Ｖｂｏｏｓｔが印加され、Ｎ＋１回目の書き込み電圧Ｖｐｇｍの印加動作で選択メモリセルＭＣが書き込まれた場合の数を示すグラフである。図１２は、Ｎ回目の書き込み電圧Ｖｐｇｍの印加動作後に片側の隣接メモリセルＭＣが書き込まれ、Ｎ＋１回目の書き込み電圧Ｖｐｇｍの印加時には片側の隣接メモリセルＭＣのチャネルに電圧Ｖｂｏｏｓｔが印加された場合を示している。図１３は、Ｎ回目の書き込み電圧Ｖｐｇｍの印加動作後に両側の隣接メモリセルＭＣが書き込まれ、Ｎ＋１回目の書き込み電圧Ｖｐｇｍ印加時には両側の隣接メモリセルＭＣのチャネルに電圧Ｖｂｏｏｓｔが印加されている場合を示している。図１２及び図１３のグラフは、このＮ＋１回目の書き込み電圧Ｖｐｇｍ印加時に、最終変動メモリセルＭＣＥとなった選択メモリセルＭＣの数を表している。図１２及び図１３のグラフは、電圧ΔＶｐｇｍ＃の値をそれぞれ、０．３Ｖ（すなわちΔＶｐｇｍから変更しない場合）、０．２５Ｖ、０．２Ｖに設定した場合の状態を示している。

図１２及び図１３に示すように、電圧ΔＶｐｇｍ＃の値を０．３Ｖに設定した場合（すなわちΔＶｐｇｍから変更しなかった場合）、Ｎ＋１回目に最終変動メモリセルＭＣＥとなったメモリセルＭＣの数が最も多い。図８を参照して述べたように、メモリセルＭＣのしきい値電圧は、隣接するメモリセルＭＣのチャネルに電圧Ｖｂｏｏｓｔが印加されるときは、大きく変動する。そのため、Ｎ＋１回目に書き込まれたメモリセルＭＣは、所望のしきい値電圧よりも大きく変動し、しきい値電圧分布幅が広がる要因となる。一方、電圧ΔＶｐｇｍ＃の値をΔＶｐｇｍより小さい値（０．２５Ｖ、０．２Ｖ）に設定した場合、Ｎ＋１回目に最終変動メモリセルＭＣＥとなったメモリセルＭＣの数が減少する。すなわち、隣接するメモリセルＭＣのチャネルに電圧Ｖｂｏｏｓｔが印加されて、メモリセルＭＣのしきい値電圧が大きく変動するタイミングで書き込まれるメモリセルＭＣが減った結果、しきい値電圧分布幅の広がりを抑えることができる。

図１４は、ステップアップ電圧ΔＶｐｇｍ＃の値をそれぞれ、０．３Ｖ（すなわちΔＶｐｇｍから変更しない場合）、０．２５Ｖ、０．２Ｖに設定して書き込み動作が終了した際の、しきい値電圧分布間の幅を示すグラフである。図１４に示すように、ステップアップ電圧ΔＶｐｇｍ＃の値をΔＶｐｇｍより小さい値に設定した場合、書き込み後のしきい値電圧分布間の幅が広くなっている。このように分布間の幅が広まることにより、誤読み出しの可能性を低減することができる。

［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図１５を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。

第１の実施の形態では、電圧Ｖｂｏｏｓｔが印加されたビット線ＢＬの数が所定の数Ｎを超えた際に、ステップアップ電圧を電圧Ｖｐｇｍ＃（＜ΔＶｐｇｍ）に設定するように構成されていた。これに対し、本実施の形態の不揮発性半導体記憶装置は、書き込み電圧Ｖｐｇｍのステップアップ回数が所定の回数を超えた際に、ステップアップ電圧を電圧Ｖｐｇｍ＃（＜ΔＶｐｇｍ）に設定するように構成されている点において第１の実施の形態と異なる。

本実施の形態の書き込み動作について、図１５を参照して説明する。図１５は、本実施の形態の書き込み動作を説明するフローチャートである。書き込み動作が開始されてからベリファイ動作の結果が判断されるまでの動作（ステップＳ２１〜Ｓ２４）は、第１の実施の形態の対応する動作（図１０のステップＳ１１〜Ｓ１４）と同様である。

ベリファイ動作において、選択メモリセルＭＣのしきい値電圧が所定のベリファイ電圧以下であり、選択メモリセルＭＣにデータが書き込まれていないと判断された場合（ステップＳ２４のＮ）、書き込み電圧Ｖｐｇｍのステップアップ回数を計数する動作に移る（ステップＳ２５）。書き込み電圧Ｖｐｇｍのステップアップ回数が所定の数Ｍ以下であれば、ステップアップ電圧を電圧ΔＶｐｇｍ（例えば０．３Ｖ）に設定し、書き込み電圧Ｖｐｇｍのステップアップ回数が所定の数Ｍを超えていれば、ステップアップ電圧を電圧Ｖｐｇｍ＃（＜ΔＶｐｇｍ）に設定する（ステップＳ２６、Ｓ２７）。このステップアップ電圧の値だけ書き込み電圧Ｖｐｇｍを上昇させてメモリセルＭＣに再度書き込み電圧Ｖｐｇｍが印加される（ステップＳ２２）。

［効果］
本実施の形態でも、電圧ΔＶｐｇｍ＃の値をΔＶｐｇｍより小さい値に設定することにより、隣接するメモリセルＭＣのチャネルに電圧Ｖｂｏｏｓｔが印加されて、メモリセルＭＣのしきい値電圧が大きく変動するタイミングで書き込まれるメモリセルＭＣが減る。その結果、しきい値電圧分布幅の広がりを抑えることができる。すなわち、書き込み後のしきい値電圧分布間の幅を広くすることが可能となり、誤読み出しの可能性を低減することができる。

ここで、書き込み電圧Ｖｐｇｍのステップアップ回数は、半導体記憶装置の出荷前の検査により、書き込み電圧Ｖｐｇｍのステップアップ回数が何回目のときにベリファイをパスしたメモリセルＭＣの数が最も大きくなるかを調べることにより設定できる。メモリセルＭＣが最も多く書き込まれた回の次の回からステップアップ電圧を電圧Ｖｐｇｍ＃とすることにより、未書き込みのメモリセルＭＣのしきい値電圧が大きく変動する事を防ぐことができる。

［第３の実施の形態］
次に、第３の実施の形態の不揮発性半導体記憶装置を、図１６を参照して説明する。本実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１及び第２の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。

第１の実施の形態では、電圧Ｖｂｏｏｓｔが印加されたビット線ＢＬの数でステップアップ電圧（電圧ΔＶｐｇｍ）を変化させていた。一方、第３の実施の形態では、ステップアップ電圧を加えた書き込み電圧印加後に、新たに電圧Ｖｂｏｏｓｔが印加されるビット線ＢＬの数により電圧ΔＶｐｇｍを変化させる点において第１の実施の形態と異なる。

本実施の形態の書き込み動作について、図１６を参照して説明する。図１６は、本実施の形態の書き込み動作を説明するフローチャートである。書き込み動作が開始されてからベリファイ動作の結果が判断されるまでの動作（ステップＳ３１〜Ｓ３４）は、第１の実施の形態の対応する動作（図１０のステップＳ１１〜Ｓ１４）と同様である。

ベリファイ動作において、選択メモリセルＭＣのしきい値電圧が所定のベリファイ電圧以下であり、選択メモリセルＭＣにデータが書き込まれていないと判断された場合（ステップＳ３４のＮ）、新たに電圧Ｖｂｏｏｓｔが印加されるビット線ＢＬの数を計数する動作に移る（ステップＳ３５）。ここで、新たに書き込み動作が終了したメモリセルＭＣの数は、“Ｌ”レベルから“Ｈ”レベルへと変化した書き込み完了フラグＰＦの数（電圧Ｖｂｏｏｓｔが印加されたビット線ＢＬの数に相当）を計数することにより把握できる。

新たに電圧Ｖｂｏｏｓｔが印加されるビット線ＢＬの数が所定の数Ｌ以下であれば、ステップアップ電圧を電圧ΔＶｐｇｍ（例えば０．３Ｖ）のままとして書き込み電圧をステップアップさせた上で書き込み電圧をメモリセルＭＣに印加する（ステップＳ３７）。また、新たに電圧Ｖｂｏｏｓｔが印加されるビット線ＢＬの数が所定の数Ｌを超えていれば、ステップアップ電圧を電圧ΔＶｐｇｍ＃（＜ΔＶｐｇｍ）に設定する（ステップＳ３６）。このステップアップ電圧の値だけ書き込み電圧Ｖｐｇｍを上昇させてメモリセルＭＣに再度書き込み電圧Ｖｐｇｍが印加される（ステップＳ３２）。

本実施の形態に係る書き込み動作においては、ステップアップ電圧ΔＶｐｇｍが印加される期間（第１期間）と、ステップアップ電圧ΔＶｐｇｍ＃が印加される期間（第２期間）とが切り替わるタイミングが複数回生じることもあり得る。

［効果］
本実施の形態でも、電圧ΔＶｐｇｍ＃の値をΔＶｐｇｍより小さい値に設定することにより、隣接するメモリセルＭＣのチャネルに電圧Ｖｂｏｏｓｔが印加されて、メモリセルＭＣのしきい値電圧が大きく変動するタイミングで書き込まれるメモリセルＭＣが減る。その結果、しきい値電圧分布幅の広がりを抑えることができる。すなわち、書き込み後のしきい値電圧分布間の幅を広くすることが可能となり、誤読み出しの可能性を低減することができる。

さらに、新たに書き込み動作が終了したメモリセルＭＣの数によってステップアップ電圧を制御することにより、しきい値電圧分布幅の広がりを正確に抑えることができる。一般的なしきい値分布は図４に示すような分布である。そのため、新たに書き込み動作が終了したメモリセルＭＣの数は、あるループ回数で最大値を有することが多い。そのため、第１の実施形態のように書き込み動作が終了したメモリセルＭＣによってステップアップ電圧を制御してもしきい値電圧分布幅の広がりを抑えることは可能である。

しかし、実際にしきい値分布は図４に示すような正規分布にならない場合もある。例えば、しきい値分布のピーク値が複数ある場合などである。このような場合、新たに書き込み動作が終了したメモリセルＭＣの数も複数のピーク値を有することになる。すなわち、新たに書き込み動作が終了したメモリセルＭＣの数によってステップアップ電圧を制御することにより、しきい値分布が正規分布にならない場合であっても、精度良くしきい値分布の広がりを抑えることができる。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、４値記憶方式（２ビット／セル）の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。また、電荷蓄積層が浮遊ゲート電極ではなく、絶縁膜に電荷をトラップさせる、いわゆるＭＯＮＯＳ型のメモリセルにも対応することが可能である。

１・・・メモリセルアレイ、 ２・・・ビット線制御回路、 ３・・・カラムデコーダ、 ４・・・データ入出力バッファ、 ５・・・データ入出力端子、 ６・・・ワード線制御回路、 ７・・・制御回路、 ８・・・制御信号入力端子。

Claims (5)

1. 制御ゲート及び電荷蓄積層を有する複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有し、複数の前記メモリセルの前記制御ゲートがそれぞれワード線に接続され、前記第１及び第２の選択ゲートトランジスタのゲートがそれぞれ第１及び第２の選択ゲート線に接続されたメモリセルアレイと、
   前記ワード線に所定の書き込み電圧を複数回印加して前記メモリセルの前記電荷蓄積層の蓄積電荷量を制御してデータに応じたしきい値電圧を設定する書き込み動作を実行する制御回路と
   を備え、
   前記制御回路は、前記書き込み動作開始後の第１期間においては、前記書き込み電圧の印加を繰り返す際に、第１のステップアップ電圧ずつ前記書き込み電圧を上昇させ、前記第１期間の後の第２期間においては、前記書き込み電圧を前記第１のステップアップ電圧より小さい第２のステップアップ電圧ずつ上昇させるように前記書き込み電圧を制御する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記書き込み動作時に前記ビット線を介してチャネルに所定電圧が印加されている前記メモリセルの数が所定数を超えた際に、前記第１期間から前記第２期間へと移る
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御回路は、前記書き込み動作時に前記書き込み電圧を前記ワード線に所定回数印加した際に、前記第１期間から前記第２期間へと移る
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記制御回路は、前記書き込み電圧の印加動作後に新たに書き込みが禁止される前記メモリセルの数が所定数を超えた際に、前記第１期間から前記第２期間へと移る
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記制御回路は、１本の前記ワード線に接続された全ての前記メモリセルに対し前記書き込み動作を実行する
   ことを特徴とする請求項１乃至４のいずれか１項記載の不揮発性半導体記憶装置。

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