JP2012069182A - 半導体記憶装置 - Google Patents

Abstract

【課題】面積縮小が可能なセンスアンプを備えた半導体記憶装置を提供すること。
【解決手段】本実施形態に係る半導体記憶装置は、データ（“０”または“１”）を保持するメモリセルが配置されたメモリセルアレイと、偶数ビット線と、奇数ビット線と、複数のセンスアンプとを備え、前記センスアンプは、前記メモリセルから読み出された前記データを保持するラッチ回路（ＰＤＣ）と、配線（８３）にゲートが接続され、前記データの読み出し時、前記配線の電位に応じて前記ラッチ回路に読み出し前記データを供給する第１トランジスタ（７９）と、前記データの演算時、前記ラッチ回路に保持された前記データを前記配線に転送する第２トランジスタ（７３）と、前記データの書き込み時、前記ラッチ回路に保持された前記データを前記配線に転送する第３トランジスタ（７２）とを具備する。
【選択図】図５

Description

実施形態は、例えばＮＡＮＤ型フラッシュメモリに係り、データを保持するメモリセルとデータのやり取り可能なセンスアンプを備えた半導体記憶装置に関する。

メモリセルに多値データを保持可能なメモリが開発されている。このメモリはセンスアンプの機能も多値化に対応する必要がある。

多値データを扱うセンスアンプは、メモリセルからデータを読み出し、ホストから取り込んだデータをメモリセルに書き込む機能を有する他、メモリセルから読み出したデータと書き込みデータとの演算処理を行うため、多くのデータキャッシュを必要としていた。

例えば多値化に対応した機能を備えるセンスアンプを、２値データを保持するメモリセルに適用すると、必要以上のデータキャッシュを含むこととなる。

特許第３９３５１３９号公報

面積縮小が可能なセンスアンプを備えた半導体記憶装置を提供する。

実施形態によれば半導体記憶装置は、データを保持する複数のメモリセルが行及び列に配置されたメモリセルアレイと、偶数の前記列にそれぞれ接続された複数のメモリセルに接続される偶数ビット線と、前記偶数の前記列に隣接する奇数の前記列にそれぞれ接続された複数のメモリセルに接続される奇数ビット線と、各々が前記奇数ビット線及び偶数ビット線に選択的に接続される複数のセンスアンプとを備え、前記センスアンプのそれぞれは、第１ノード及び第２ノードを有し、前記第１ノードに供給された前記データを保持するラッチ回路と、前記偶数、奇数ビット線に選択的に接続される配線にゲートが接続され、電流経路の一端が前記ラッチ回路の第１ノードに接続され、前記データの読み出し時、前記配線の電位に応じて前記ラッチ回路に読み出し前記データを供給する第１トランジスタと、電流経路が前記ラッチ回路の前記第１ノードと前記配線との間に接続され、前記データの演算時、前記ラッチ回路に保持された前記データを前記配線に転送する第２トランジスタと、電流経路が前記ラッチ回路の前記第２ノードと前記配線との間に接続され、前記データの書き込み時、前記ラッチ回路に保持された前記データを前記配線に転送する第３トランジスタとを具備する。

第１の実施形態に係るＮＡＮＤ型フラッシュメモリの構成例。 第１の実施形態に係るメモリセルの閾値分布。 第１の実施形態に係る電圧発生回路のブロック図。 第１の実施形態に係るセンスアンプの構成例。 第１の実施形態に係るセンスユニットのブロック図。 第１の実施形態に係るセンスユニットの読み出し動作を示した概念図。 第１の実施形態に係るセンスユニットの読み出し動作を示した概念図。 第１の実施形態に係るセンスユニットの読み出し動作を示した概念図。 第１の実施形態に係るセンスユニットの読み出し動作を示した概念図。 第１の実施形態に係るセンスユニットの書き込み動作を示した概念図。 第１の実施形態に係るセンスユニットの書き込み動作を示した概念図。 第１の実施形態に係るセンスユニットの書き込み動作を示した概念図。 第１の実施形態に係るセンスユニットの書き込み動作を示した概念図。 第１の実施形態に係るセンスユニットの書き込みベリファイ動作を示した概念図。 第１の実施形態に係るセンスユニットの書き込みベリファイ動作を示した概念図。 第１の実施形態に係るセンスユニットの書き込みベリファイ動作を示した概念図。 第１の実施形態に係るセンスユニットの書き込みベリファイ動作を示した概念図。 第１の実施形態に係るセンスユニットの一括検知動作を示した概念図。 第１の実施形態に係るセンスユニットの再書き込み動作を示した概念図。 第１の実施形態に係る消去動作を示した概念図。 第１の実施形態に係る偶数ビット線ＢＬの消去ベリファイ動作を示したセンスユニットの概念図。 第１の実施形態に係る偶数ビット線ＢＬの消去ベリファイ動作を示したセンスユニットの概念図。 第１の実施形態に係る偶数ビット線ＢＬの消去ベリファイ動作を示したセンスユニットの概念図。 第１の実施形態に係る奇数ビット線ＢＬの消去ベリファイ動作を示したセンスユニットの概念図。 第１の実施形態に係る偶数ビット線ＢＬの消去ベリファイ動作を示したセンスユニットの概念図。 第１の実施形態に係る偶数ビット線ＢＬの消去ベリファイ動作を示したセンスユニットの概念図。 第１の実施形態に係るセンスユニットの演算動作を示した概念図。 第１の実施形態に係るセンスユニットの演算動作を示した概念図。 第１の実施形態に係るセンスユニットの演算動作を示した概念図。 第１の実施形態の第１変型例に係るセンスユニットの概念図。 第１の実施形態の第２変型例に係るセンスユニットの概念図。 第１の実施形態の第２変型例に係るセンスユニットの検知動作を示す概念図。 第２の実施形態に係る信号ＳＥＮのタイムチャート。 第３の実施形態に係るセンスユニットの概念図。 第３の実施形態に係るセンスユニットの消去ベリファイ動作を示した概念図。 第３の実施形態に係るセンスユニットの消去ベリファイ動作を示した概念図。 第３の実施形態に係るセンスユニットの消去ベリファイ動作を示した概念図。 第４の実施形態に係るセンスユニットの概念図。 第４の実施形態の変形例に係るセンスユニットの概念図。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

[第１の実施形態]
本実施形態に係る半導体記憶装置は、２値データを保持するメモリセルトランジスタＭＴとデータの読み出し、書き込みが可能なセンスアンプにおいて、動作上必要のないトランジスタを省略することで面積縮小を図っている。

図１を用いて本実施形態に係る半導体記憶装置の全体構成例について説明する。

１．全体構成例について
図１に示すように本実施形態に係る半導体記憶装置は、メモリセルアレイ１、ロウデコーダ２、ドライバ回路３、電圧発生回路４、ビット線クランプドライバ５（以下、ＢＬＣドライバ５）、ｎチャネル型ＭＯＳトランジスタ６、データ入出力回路７、制御部８、ソース線ＳＬドライバ９、ウェルドライバ１０、及びセンスアンプ１１を備える。

１−２．メモリセルアレイ１の構成例について
メモリセルアレイ１は、メモリセルアレイ１は複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１５を備えている。ＮＡＮＤストリング１５の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。

メモリセルトランジスタＭＴは、２値以上のデータを保持可能とする。このメモリセルトランジスタＭＴの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの構造は、ＦＧ型であってもよい。ＦＧ型とは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。

メモリセルトランジスタＭＴの制御ゲートはワード線に電気的に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルトランジスタＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルトランジスタＭＴはブロックＢＬＫ単位で一括してデータが消去される。

１−３．メモリセルトランジスタＭＴの閾値分布について
図２を用いて上記メモリセルトランジスタＭＴの閾値分布について説明する。図２は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの数を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘１’、及び‘０’の２種のデータを保持できる。

メモリセルトランジスタＭＴにおけるデータ‘１’の閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。データ‘０’の閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じてデータ‘０’、及びデータ‘１’の１ビットデータを保持可能とされている。メモリセルトランジスタＭＴは、消去状態において、データ‘１’（例えば負電圧）に設定され、データを書き込み、電荷蓄積層に電荷を注入することによって正の閾値電圧に設定される。

１−４．ロウデコーダ２について
図１に戻ってロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ２０、及びｎチャネル型ＭＯＳトランジスタ２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部８から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。すなわち、選択されたメモリセルトランジスタＭＴが含まれるブロックＢＬＫに対応するＭＯＳトランジスタ２１乃至２３が接続される制御線ＴＧを選択して、該ＭＯＳトランジスタ２１乃至２３をオン状態とする。このとき、ブロックデコーダ２０からは、ブロック選択信号が出力される。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ２が複数あるメモリブロックＢＬＫ０乃至ＢＬＫｓのうちいずれかを選択する信号である。またこれにより、ロウデコーダ２は、選択されたブロックＢＬＫに対応するメモリセルアレイ１のロウ方向を選択する。つまり、ブロックデコーダ２０から与えられる選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ印加する。

１−５．ドライバ回路３について
ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備える。本実施形態では、ブロックＢＬＫ０に対応したワード線ドライバ３３、セレクトゲート線ドライバ３１、３２のみを図示する。しかし実際では、これらワード線ドライバ３３、セレクトゲート線ドライバ３１、及び３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられた、例えば６４本のワード線ＷＬ及びセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。

制御部８から与えられるページアドレスのデコード結果に応じて、ブロックＢＬＫが選択される。ワード線ドライバ３３は選択されたワード線ＷＬを介してドライバ回路３から与えられた必要とされる電圧を、この選択ブロックＢＬＫ内に設けられたメモリセルトランジスタＭＴの制御ゲートへと転送する。またセレクトゲート線ドライバ３１は、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＤ１を介し、必要とする電圧を選択トランジスタＳＴ１のゲートへと転送する。この時、セレクトゲート線ドライバ３１は選択トランジスタＳＴ１のゲートに信号ｓｇｄを転送する。具体的には、セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が‘Ｌ’レベルであった場合、０[Ｖ]とされ、‘Ｈ’レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。

また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。この時、セレクトゲート線ドライバ３２は選択トランジスタＳＴ２のゲートに信号ｓｇｓを転送する。信号ｓｇｓは、その信号が‘Ｌ’レベルであった場合０[Ｖ]とされ、‘Ｈ’レベルであった場合電圧ＶＤＤとする。

１−６．電圧発生回路４について
電圧発生回路４は第１電圧発生回路４１、第２電圧発生回路４２、第３電圧発生回路４３、及び第４電圧発生回路４４、及び第５電圧発生回路４５を備える。第１電圧発生回路４１乃至第５電圧発生回路４５について図３を用いて説明する。

図３に示すように、第１電圧発生回路４１乃至第５電圧発生回路４５はリミッタ回路５０及びチャージポンプ回路５１を備える。チャージポンプ５１は、制御部８により例えばデータの書き込み動作、消去動作、及び読み出し動作に必要な電圧を発生する。上記各々の電圧は、ノードＮ１から出力され、ドライバ回路３を介してＮＡＮＤ型フラッシュメモリ内の例えば、ロウデコーダ２に供給される。リミッタ回路５０はノードＮ１の電位を監視しつつ、このノードＮ１の電位に応じてチャージポンプ回路５１を制御する。すなわち、リミット回路５０はノードＮ１の電位が所定の値よりも高ければ、チャージポンプ回路５１のポンピングを停止し、該ノードＮ１の電位を降圧させる。

一方、ノードＮ１の電位が所定の値よりも低ければ、チャージポンプ回路５１にポンピングさせ、このノードＮ１の電位を昇圧させる。

次に上記第１電圧発生回路４１乃至第５電圧発生回路４５が発生する電圧について説明する。第１電圧発生回路４１はデータの書き込み時に電圧ＶＰＧＭを発生させ、選択ワード線ＷＬに該電圧ＶＰＧＭを転送する。電圧ＶＰＧＭとは、メモリセルトランジスタＭＴの直下に形成されたチャネルの電荷が電荷蓄積層に注入され、このメモリセルトランジスタＭＴの閾値が別レベルに遷移する程度の大きさの電圧である。

第２電圧発生回路４２は、電圧ＶＰＡＳＳを発生させ、非選択ワード線ＷＬに該電圧ＶＰＡＳＳを転送する。電圧ＶＰＡＳＳとはメモリセルトランジスタＭＴがオン状態とされる電圧である。

第３電圧発生回路４３は電圧ＶＥＲＡを発生させ、ウェルドライバ７に転送する。電圧ＶＥＲＡは、例えば２０[Ｖ]である。すなわち、データの消去時に、第３電圧発生回路４３が発生した例えば２０[Ｖ]の電圧がメモリセルトランジスタＭＴが形成されるウェル領域に印加される。

また、第４電圧発生回路４４は、電圧ＶＣＧＲを発生させ、選択ワード線ＷＬにこの電圧ＶＣＧＲを転送する。電圧ＶＣＧＲは、メモリセルトランジスタＭＴから読み出しそうとするデータに応じた電圧である。

また、第５電圧発生回路４５は、電圧ＶＲＥＡＤを発生させ、データの読み出し時において非選択ワード線ＷＬにこの電圧ＶＲＥＡＤを転送する。電圧ＶＲＥＡＤは、メモリセルトランジスタＭＴが保持するデータに依存せず、このメモリセルトランジスタＭＴをオン状態とする電圧である。

１−７．データ入出力回路７について
データ入出力回路７は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部８へ出力する。またデータ入出力回路７は、書き込みデータを、データ線Ｄ_ｌｉｎｅを介してセンスアンプ１１へと出力する。また、データをホストへ出力する際は、制御部８の制御に基づき、センスアンプ１１が増幅したデータを、データ線Ｄ_ｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。

１−８．制御部８について
制御部８は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路７を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部８はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。

制御部８は、前述したブロック選択信号をロウデコーダ３に出力する。また、制御部８はカラム選択信号をセンスアンプ１１に出力する。カラム選択信号とは、センスアンプ１１のカラム方向を選択する信号である。

また、制御部８には、図示せぬメモリコントローラから供給された制御信号が与えられる。制御部８は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路７へと供給された信号がアドレスであるのか、データであるのかを区別する。

１−９．ソース線ＳＬドライバ９について
次にソース線ＳＬドライバ９は、ＭＯＳトランジスタ１２、１３を備える。ＭＯＳトランジスタ１２の電流経路の一端はソース線ＳＬに接続され、他端は接地され、ゲートには信号Ｃｌａｍｐ＿Ｓ１が与えられる。またＭＯＳトランジスタ１３の電流経路の一端はＭＯＳトランジスタ１２の電流経路の一端に共通接続され、他端は電圧ＶＤＤが供給され、ゲートには信号Ｃｌａｍｐ＿Ｓ２が与えられる。

ＭＯＳトランジスタ１２がオン状態とされると、ソース線ＳＬの電位は０[Ｖ]とされ、ＭＯＳトランジスタ１３がオン状態とされると、ソース線ＳＬの電位は電圧ＶＤＤとされる。なお、ＭＯＳトランジスタ１２、１３のゲートに与えられる信号Ｃｌａｍｐ＿Ｓ１、Ｓ２は制御部８により制御される。なお、ＭＯＳトランジスタ１３がオン状態とされるのは、消去ベリファイを行う場合である。つまり、消去ベリファイの際ＭＯＳトランジスタ１３をオン状態とすることで、ソース線ＳＬ側からビット線ＢＬへと電圧ＶＤＤが転送される。

１−１０．センスアンプ１１について
図４を用いて本実施形態に係るセンスアンプ１１の構成例について説明する。図示するようにセンスアンプ１１は、例えばセンスブロックＳＢ_１〜ＳＢ_１６を備える。これらセンスブロックＳＢ_１〜ＳＢ_１６は、例えば２ｋｂｙｔｅ分のデータを保持可能とする。つまり、センスアンプ１１はビット線ＢＬを介して、１ページ当たり２ｋｂｙｔｅのデータをメモリセルアレイ１とやり取り（読み出し、書き込み）可能とする。なお、センスブロックＳＢ_１〜センスブロックＳＢ_１６までを区別しない場合には、単にセンスブロックＳＢと呼ぶ。なお、センスアンプ１１の分割数については１６個に限られず、いくつでも良い。

各々のセンスブロックＳＢはセンスユニットＳＵ_１-１〜ＳＵ_１-Ｍ、ＳＵ_２-１〜ＳＵ_２-Ｍ、…、ＳＵ_１６-１〜ＳＵ_１６-Ｍを備える。これらセンスユニットＳＵ_１-１〜ＳＵ_１-Ｍ、ＳＵ_２-１〜ＳＵ_２-Ｍ、…、ＳＵ_１６-１〜ＳＵ_１６-Ｍは、それぞれ対応するメモリセルトランジスタＭＴのデータを保持する。なお、センスユニットＳＵ_１-１〜ＳＵ_１-Ｍ、ＳＵ_２-１〜ＳＵ_２-Ｍ、…、ＳＵ_１６-１〜ＳＵ_１６-Ｍを区別しない場合は、単にセンスユニットＳＵと呼ぶ。

センスユニットＳＵは１ビットのデータを保持可能な構成を有する。また、１つのセンスユニットＳＵに対し、２本のビット線ＢＬが接続される。つまり、データの読み出し及び書き込みは、隣接する２本のビット線ＢＬ、すなわち偶数ビット線ＢＬｉと奇数ビット線ＢＬとのうちの１本ずつ行われる。この構成についてセンスブロックＳＢの拡大図を用いて説明する。

図示するように、センスユニットＳＵ１−１乃至ＳＵ８−１において、隣接する２本のビット線ＢＬの組は、それぞれビット線ＢＬ０、ＢＬ１の組、ビット線ＢＬ２、ビット線ＢＬ３の組、ビット線ＢＬ４、ビット線ＢＬ５の組であり、以下同様である。すなわち、ｎ本のビット線ＢＬのうち、ｎ／２本のビット線ＢＬに対して、一括して読み出し及び書き込みが行われる。以下では、ビット線ＢＬの１組のうち、読み出しまたは書き込み対象となるビット線ＢＬを選択ビット線ＢＬと呼び、非対象となるビット線ＢＬを非選択ビット線ＢＬと呼ぶ。

これらセンスユニットＳＵは、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。より具体的には、センスユニットＳＵは電圧ＶＤＤをビット線ＢＬにプリチャージし、ビット線ＢＬの電圧（または電流）をセンスする。

また、センスユニットＳＵ_１−１乃至ＳＵ_８−１は共通の信号線ＣＯＭに接続される。センスユニットＳＵ_１−１乃至ＳＵ_８−１が保持したデータはＦａｉｌ ｂｉｔ検知回路１１−１で検知される。その後、このＦａｉｌ ｂｉｔ検知回路１１−１で検知された結果が制御部８に転送される。

１−１０−１．センスユニットＳＵの構成例について
図５を用いてセンスユニットＳＵの構成例について説明する。本実施形態に係るセンスユニットＳＵは、２値データに特化したセンスユニットＳＵである。

図示するように、センスユニットＳＵはプライマリデータキャッシュ（ＰＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）、及びＭＯＳトランジスタ６を有している。

カラム選択ＭＯＳトランジスタ６５の電流経路の一端はノードＮ１ｂに接続され、他端は入出力データ線Ｄ_ｌｉｎｅ（信号線Ｉ／Ｏ）に接続される。入出力データ線Ｄ_ｌｉｎｅからこのＭＯＳトランジスタ６５を介して、‘Ｌ’または‘Ｈ’レベルの信号がＰＤＣに入出力される。

また、カラム選択トランジスタ６６の電流経路の一端はノードＮ１ａに接続され、他端は入出力データ線Ｄ_ｌｉｎｅ（信号線Ｉ／Ｏｎ）に接続される。入出力データ線Ｄ_ｌｉｎｅからこのＭＯＳトランジスタ６６を介して、‘Ｌ’または‘Ｈ’レベルの信号がＰＤＣに入出力される。なお、信号線Ｉ／Ｏと信号線Ｉ／Ｏｎには互いに対称の信号が入出力される。

これらＭＯＳトランジスタ６５及び６６のゲートにはカラム選択信号ＣＳＬが供給されている。すなわち、信号ＣＳＬによりＭＯＳトランジスタ６５及び６６がオン状態とされることで、センスユニットＳＵは入出力データ線Ｄ_ｌｉｎｅを介してデータ入出力回路８とデータの入出力がされる。

ＰＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、メモリセルトランジスタＭＴの例えば２値データ（‘０’または‘１’）を記憶する際に内部データの操作に使用される。ＰＤＣは、ラッチ回路ＬＡＴ１を備える。ラッチ回路ＬＡＴ１はインバータ回路６８、６９を組み合わせ、これによって構成される。またインバータ回路６８、６９は、ｎチャネルＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタにより構成される。

ノードＮ１ｂにおいてインバータ回路６８の出力端及びインバータ回路６９の入力端が接続され、ノードＮ１ａにおいてインバータ回路６９の出力端とインバータ回路６８の入力端とが接続される。

ノードＮ１ａはＭＯＳトランジスタ７１を介して接地可能とされ、ＭＯＳトランジスタ７１のゲートには信号ＰＲＳＴが供給されている。

また、ＭＯＳトランジスタ７２の電流経路の一端はノードＮ１ａに接続され、他端はノードＮ１２に接続され、ゲートには信号ＢＬＣ１が供給さる。また、ＭＯＳトランジスタ７３の電流経路の一端はノードＮ１２に接続され、他端はＰＤＣのノードＮ１ｂに接続され、ゲートには信号ＢＬＴ１が供給される。このノードＮ１２は、センスユニットＳＵ内の配線８３（ＴＤＣ）に接続される。この配線８３は、データの読み出し時、ベリファイ時にビット線ＢＬのデータを保持する。

更にＭＯＳトランジスタ７９の電流経路の一端にノードＮ１ｂが接続され、ゲートはノードＮ１２が接続される。ＭＯＳトランジスタ８０の電流経路の一端は、ＭＯＳトランジスタ７９の電流経路の他端と接続され、他端は接地可能とされ、ゲートには信号ＳＥＮ１が供給される。信号ＳＥＮ１の値に応じてＭＯＳトランジスタ８０がオン状態とされ、次いでＢＬ線から配線に転送される電圧の大きさに応じてオン状態またはオフ状態とされることで、ノードＮ１ｂの値が変化する。これを強制反転方式と呼ぶ。

次に、ＤＤＣについて説明する。ＤＤＣは消去ベリファイ時に使用される。ＤＤＣはｎチャネル型ＭＯＳトランジスタ７５を備える。ＭＯＳトランジスタ７５の電流経路は接地可能とされ、ゲートはノードＮ１ｂに接続される。ＭＯＳトランジスタ７５のゲートはノードＮ１ｂが接続される。つまり、ゲートにはＭＯＳトランジスタ７９、７３の電流経路の一端がそれぞれ接続される。

ＭＯＳトランジスタ７４の電流経路の一端は、ＭＯＳトランジスタ７５の電流経路の他端と接続され、他端はノードＮ１２に接続される。また、ＭＯＳトランジスタ７４のゲートには信号ＲＥＧが供給される。

更に、ＭＯＳトランジスタ８２の電流経路の一端は入出力データ線Ｄ_ｌｉｎｅ（信号線ＣＯＭ）に接続され、電流経路の他端は、ＭＯＳトランジスタ７８の電流経路の一端に接続され、ゲートはノードＮ１２に接続される。また、ＭＯＳトランジスタ７８の電流経路の他端は接地可能とされ、ゲートには信号ＣＨＫ１が供給される。

信号線ＣＯＭはカラム方向に沿って、例えばセンスブロックＳＢ_１〜ＳＢ_８間で共通接続される。同様に、センスブロックＳＢ_９〜ＳＢ_１６間においても別の信号線ＣＯＭで共通接続される。

この信号線ＣＯＭには、センスユニットＳＵにおいて書き込みベリファイ、消去ベリファイなどが完了したか否かの信号が出力される。つまり、ＭＯＳトランジスタ７８がオンとされた状態で、配線に転送された電圧に応じてＭＯＳトランジスタ８２がオン状態とされたか否かで、‘Ｌ’または‘Ｈ’レベルの信号が信号線ＣＯＭに出力される。

ＭＯＳトランジスタ７６の電流経路の一端はノードＮ１２に接続され、他端には電圧ＶＤＤが供給され、ゲートには信号ＢＬＰＲＥが供給される。さらに、配線８３（ＴＤＣ）にはＭＯＳトランジスタ８１の電流経路の一端が接続されている。このＭＯＳトランジスタ８１のゲートには信号ＢＬＣＬＡＭＰが供給され、電流経路の他端はＭＯＳトランジスタ６の電流経路の一端が接続される。例えば、データの読み出し時、書き込み時、書き込みベリファイ時において、ＭＯＳトランジスタ７６、ノードＮ１２、ＭＯＳトランジスタ８１、及びＭＯＳトランジスタ６を介してビット線ＢＬへと電圧ＶＤＤが供給される。

次にＭＯＳトランジスタ６について説明する。ＭＯＳトランジスタ６はノードＮ１２と奇数または偶数ビット線ＢＬのいずれかと接続可能とするビット線選択回路として機能する。このＭＯＳトランジスタ６は、ＭＯＳトランジスタ６ａ〜６ｄを備える。

ＭＯＳトランジスタ６ａの電流経路の一端は、ＭＯＳトランジスタ８１の他端と接続され、電流経路の他端は、ＭＯＳトランジスタ６ｂの電流経路の一端及びビット線ＢＬ（ｉ＋１）にそれぞれ共通接続され、ゲートには信号ＢＬＳ（ｉ＋１）が与えられる。

ＭＯＳトランジスタ６ｂの電流経路の他端には、（非選択回路として機能する）ｐチャネルＭＯＳトランジスタ８４の電流経路の一端が接続され、電流経路の他端はＭＯＳトランジスタ６ａの電流経路の他端及びビット線ＢＬ（ｉ＋１）に接続され、ゲートには信号ＢｌＡＳ（ｉ＋１）が与えられる。

また、ＭＯＳトランジスタ６ｃの電流経路の一端は、ＭＯＳトランジスタ８１の電流経路の他端と接続され、電流経路の他端はＭＯＳトランジスタ６ｄの電流経路の一端とビット線ＢＬｉとにそれぞれ接続され、ゲートには信号ＢＬＳｉが与えられる。

ＭＯＳトランジスタ６ｄのゲートには信号ＢｌＡＳｉが与えられ、電流経路の一端はＭＯＳトランジスタ８４の他端と接続され、電流経路の他端は、ＭＯＳトランジスタ６ｂの電流経路の他端及びビット線ＢＬｉと接続されている。

ＭＯＳトランジスタ６ｂ及び６ｄは、信号ＢｌＡＳ（ｉ＋１）及び信号ＢｌＡＳｉに応じてＭＯＳトランジスタ６ａ及び６ｃと相補的にオンとされ、非選択ビット線ＢＬに電圧ＶＤＤを供給する。なお、以下では、偶数ビット線ＢＬを偶数ビット線ＢＬｉ（ｉは偶数であり、ｉ＝０、２、４、…、ｎ）、奇数ビット線ＢＬを奇数ビット線ＢＬ（ｉ＋１）と呼ぶ。

以上から、ＭＯＳトランジスタ６ｂ、６ｃ、及びＭＯＳトランジスタ８４がオン状態とされると、センスユニットＳＵは偶数ビット線ＢＬｉ（選択ビット線ＢＬ）と電気的に接続され、奇数ビット線ＢＬ（ｉ＋１）は非選択ビット線ＢＬとされる。

これに対し、ＭＯＳトランジスタ６ａ、６ｄ、及びＭＯＳトランジスタ８４がオン状態とされると、センスユニットＳＵは奇数ビット線ＢＬ（ｉ＋１）（選択ビット線ＢＬ）と接続され、偶数ビット線ＢＬｉが非選択ビット線ＢＬとされる。このとき非選択ビット線ＢＬとされた偶数または奇数ビット線ＢＬの電位は、例えば電圧ＶＤＤで固定される。すなわち、ＭＯＳトランジスタ８４はビット線ＢＬを非選択電位に充電する非選択回路として機能する。

なお、ＭＯＳトランジスタ６ａ〜６ｄのゲートに、信号ＢＬＳｉ、信号ＢＬＳ（ｉ＋１）、信号ＢＩＡＳｉ、及び信号ＢＩＡＳ（ｉ＋１）として‘Ｈ’レベルに相当する電圧（ＶＤＤ＋Ｖｔｈ）がゲートに供給されると、これらＭＯＳトランジスタ６ａ〜６ｄはオン状態とされる。ここで電圧Ｖｔｈは、ＭＯＳトランジスタ６ａ〜６ｄの閾値電圧である。

一方、信号ＢＬＳｉ、信号ＢＬＳ（ｉ＋１）、信号ＢＩＡＳｉ、及び信号ＢＩＡＳ（ｉ＋１）として‘Ｌ’レベルに相当する電圧、例えばゼロ電位がＭＯＳトランジスタ６のゲートに転送されるとＭＯＳトランジスタ６ａ〜６ｄがオフ状態とされる。

＜読み出し動作＞
次に、図６〜図９を用いて上記構成におけるデータの読み出し動作について説明する。なお、奇数ビット線ＢＬ（ｉ＋１）と偶数偶数ビット線ＢＬｉとに行うプリチャージ動作は同一であることから、ここでは偶数ビット線ＢＬｉが選択ビット線ＢＬとされた場合についてのみ説明する。すなわち、以下読み出し動作時において奇数ビット線ＢＬ（ｉ＋１）の電圧は非選択電圧（電圧ＶＤＤ）まで充電される。

＜プリチャージ＆ＰＤＣリセット＞
図６に示すように、信号ＢＬＰＲＥ、信号ＢＬＣＣＬＡＭＰ、及び信号ＢＬＳｉをそれぞれ‘Ｈ’レベルとし、ＭＯＳトランジスタ７６、８１、及び６ｃをオン状態とする。これにより、電圧ＶＤＤがＭＯＳトランジスタ７６、８１、及び６ｃを介して偶数ビット線ＢＬｉに供給される。

また、ＰＤＣが保持するデータを一度リセットする。つまり、信号ＰＲＳＴを‘Ｈ’レベルとし、ＭＯＳトランジスタ７１をオン状態とする。これにより、ノードＮ１ａを‘Ｌ’レベル（ゼロ電位）に設定する。従って、ＰＤＣは‘Ｈ’レベルを保持する（ノードＮ１ｂの電位レベル）。

＜ディスチャージ＞
次に、図７に示すように信号ＢＬＣＣＬＡＭＰ、信号ＢＬＳｉをそれぞれ‘Ｌ’レベルとする。これにより、偶数ビット線ＢＬｉへのプリチャージが停止される。ここで、第４電圧発生回路４４から選択ワード線ＷＬに読出しレベルとしての電圧ＶＣＧＲが供給され、第５電圧発生回路４５から非選択ワード線ＷＬに電圧ＶＲＥＡＤが供給される。選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴの閾値電圧が、電圧ＶＣＧＲより低い場合（非書込み状態である場合）、このメモリセルトランジスタＭＴはオン状態とされる。非選択メモリセルトランジスタＭＴは電圧ＶＲＥＡＤによりオン状態とされているため、ＮＡＮＤストリング１５の全てのメモリセルトランジスタＭＴがオン状態となる。これによって、ビット線ＢＬの電位（電荷）がソース線ＳＬに放電される。

一方、選択されたメモリセルトランジスタＭＴの閾値電圧が電圧ＶＣＧＲより高い場合（書込み状態である場合）、このメモリセルトランジスタＭＴはオフ状態となる。このため、ビット線ＢＬの電位（電荷）は保持され、電圧ＶＤＤに維持される。

なお、この時、信号ＢＬＰＲＥが‘Ｈ’レベルであることから、ノードＮ１２の電位は電圧ＶＤＤを維持している。

＜チャージトランスファ＞
図８に示すように、信号ＢＬＣＬＡＭＰ及び信号ＢＬＳｉをそれぞれ‘Ｈ’レベルに設定し、偶数ビット線ＢＬｉとノードＮ１２とを電気的に接続する。これにより、チャージトランスファが生じる。すなわち、ＮＡＮＤストリング１５が導通状態である場合、偶数ビット線ＢＬｉの電荷がソース線ＳＬに向かって放電される。この結果、ノードＮ１２は電圧ＶＤＤから例えばゼロ電位へと遷移する。つまり、ノードＮ１２における電荷が、偶数ビット線ＢＬｉに移動する。これは、ノードＮ１２の配線容量よりも、偶数ビット線ＢＬｉ容量の方が大きいからである。

一方、ＮＡＮＤストリング１５が非導通状態である場合、偶数ビット線ＢＬｉの電位は電圧ＶＤＤを維持していることから、チャージトランスファは生じない。つまりノードＮ１２の電位は電圧ＶＤＤを維持する。

＜センス＞
図９を用いてセンスについて説明する。センス動作は信号ＳＥＮ１を‘Ｈ’レベルとしてビット線ＢＬ（配線８３）の電位をＰＤＣに取り込む動作である。ＮＡＮＤストリング１５が導通した結果、ノードＮ１２の電位が例えばゼロ電位まで遷移するとＭＯＳトランジスタ７９はオフ状態とされる。このため、信号ＳＥＮ１が‘Ｈ’レベルとされＭＯＳトランジスタ８０がオン状態とされた場合であっても、ＰＤＣのノードＮ１ｂ（以下、ＰＤＣ（ノードＮ１ｂ）と表記する）は‘Ｈ’レベルを保持する。

一方、ＮＡＮＤストリング１５が非導通とされ、ノードＮ１２の電位が電圧ＶＤＤを維持した場合、ＭＯＳトランジスタ７９はオン状態とされる。この状態において信号ＳＥＮ１が‘Ｈ’レベルとされ、ＭＯＳトランジスタ８０がオン状態とされると、ノードＮ１ｂは接地電位（例えば‘Ｌ’レベル＝ゼロ電位）とされる（図９中、矢印）。このため、ＰＤＣ（ノードＮ１ｂ）は‘Ｌ’レベルを保持する。

このようにしてＰＤＣは、偶数ビット線ＢＬｉの電位に応じた‘Ｌ’または‘Ｈ’レベルいずれかのデータを保持する。この後信号ＣＳＬが‘Ｈ’レベルとされるとＭＯＳトランジスタ６５、６６を介してＰＤＣの保持データが信号線Ｉ／Ｏ及び信号線Ｉ／Ｏｎに出力される。

＜書き込み動作＞
次に、図１０〜図１３を用いて上記構成におけるデータの書き込み動作について説明する。なお、奇数ビット線ＢＬ（ｉ＋１）と偶数ビット線ＢＬｉとに行うデータ書き込み動作は同一であることから、ここでは偶数ビット線ＢＬｉについてのみ説明する。なお、奇数ビット線ＢＬ（ｉ＋１）は非選択ビット線ＢＬとされる。このため、ＭＯＳトランジスタ８４、ＭＯＳトランジスタ６ｂを介して、奇数ビット線ＢＬ（ｉ＋１）は非選択電圧（電圧ＶＤＤ）まで充電される。

＜データ取り込み＞
図１０を用いてデータの取り込みについて説明する。図１０に示すように、ホストからコマンド（ＣＭＤ８５ｈ）が制御部９に出力されると、信号線Ｉ／Ｏ、Ｉ／Ｏｎから転送された書き込みデータ（‘Ｈ’または‘Ｌ’レベルの信号）がＭＯＳトランジスタ６５及び６６を介してＰＤＣに格納される。

＜ＮＯＴ演算＞
次に、ＰＤＣの保持データ（ノードＮ１ｂ）が反転される。つまり、ＰＤＣのデータに対してＮＯＴ演算が行われる。図１１、図１２を用いてＮＯＴ演算について説明する。

まず、信号ＢＬＴ１を‘Ｈ’レベルとし、ＭＯＳトランジスタ７３をオン状態とする。これにより、図１１中の矢印に示すようにＰＤＣに格納された‘Ｈ’または‘Ｌ’レベルいずれかデータが配線８３に転送される。その後、信号ＢＬＴ１を‘Ｌ’レベルとし、ＭＯＳトランジスタ７３をオフ状態とする。

次いで、ＰＤＣリセット動作を行う。つまり、信号ＰＲＳＴを‘Ｈ’レベルとし、ＭＯＳトランジスタ７１をオン状態とする。これによって、ノードＮ１ａを接地電位、すなわち‘Ｌ’レベルとする。

また、ノードＮ１２に転送されたデータに応じてＭＯＳトランジスタ７９がオンまたはオフ状態となる。つまり、ノードＮ１２が‘Ｈ’レベルであると、ＭＯＳトランジスタ７９はオン状態とされる。次いで信号ＳＥＮ１を‘Ｈ’レベルとし、ＭＯＳトランジスタ８０をオン状態とするとノードＮ１ｂの電位は‘Ｈ’レベルから‘Ｌ’レベルへと遷移する（図１２中、矢印参照）。

一方、ノードＮ１ｂからノードＮ１２に転送された信号が‘Ｌ’レベルであれば、ＭＯＳトランジスタ７９はオフ状態であるため、ＰＤＣはＰＤＣリセット後の‘Ｈ’レベルを維持する。

＜データ書き込み＞
図１３を用いて、上記ＮＯＴ演算の結果、ＰＤＣに格納された反転データの書き込みについて説明する。

メモリセルトランジスタＭＴへデータを書き込む際、信号ＢＬＣ１を‘Ｈ’レベルとし、ＭＯＳトランジスタ７２をオン状態とする。更に信号ＢＬＣＣＬＡＭＰ及び信号ＢＬＳｉをそれぞれ‘Ｈ’レベルとし、ＭＯＳトランジスタ８１及びＭＯＳトランジスタ６ｃをそれぞれオン状態とする。これによって、ＰＤＣが保持するデータが偶数ビット線ＢＬｉに転送される。

つまり、ＰＤＣｎのノードＮ１ａ（以下、ＰＤＣ（ノードＮ１ａ）と表記）が‘Ｌ’レベルのデータを保持していると、偶数ビット線ＢＬｉは‘Ｌ’レベル、すなわちゼロ電位とされる。

一方、ＰＤＣ（ノードＮ１ａ）が‘Ｈ’レベルのデータを保持していると、偶数ビット線ＢＬｉは‘Ｈ’レベル、すなわち電圧ＶＤＤとされる。すなわち偶数ビット線ＢＬｉの電位は非選択電位とされる。

この後、選択ワード線ＷＬには電圧ＶＰＧＭが転送され、非選択ワード線ＷＬには電圧ＶＰＡＳＳが供給される。その結果、ビット線ＢＬが‘Ｌ’レベルの場合、書き込み対象とされるメモリセルトランジスタＭＴには‘０’データが書き込まれる。また、ビット線ＢＬが‘Ｈ’レベルの場合、選択ワード線ＷＬに電圧ＶＰＧＭが転送された場合であっても、書き込み対象とされるメモリセルトランジスタＭＴの制御ゲートとチャネルとの間に生じる電位差が、‘０’データ書き込み時よりも小さいため、レベルが遷移するほどの閾値変動が生じない。この結果、メモリセルトランジスタＭＴは消去状態（‘１’データ）を維持する。

次に、図１４〜図１９を用いて上記構成における書き込みベリファイ動作について説明する。また、書き込みベリファイ動作は上記読み出し動作と同様の動作であり、読出し電圧ＶＣＧＲに代えてベリファイ電圧が用いられる。このベリファイ電圧は電圧ＶＣＧＲより若干高い電圧である。具体的に説明すると、ベリファイ電圧とは、‘０’データを保持する閾値分布において低電位側の電位に相当する（図２参照）。

書き込みベリファイ動作では、ＰＤＣの保持データに応じて書き込み完了か否かを判断する。具体的には、ＰＤＣの保持データが‘Ｌ’レベルとされると、上記書き込みが完了と判断し、‘Ｈ’レベルである場合、データの書き込み動作が完了と判断されるまで上記データの書き込み動作及び書き込みベリファイ動作が繰り返される。

なお、奇数ビット線ＢＬ（ｉ＋１）と偶数ビット線ＢＬｉとに行うベリファイ動作は同一であることから、ここでは偶数ビット線ＢＬｉについてのみ着目する。また、偶数ビット線ＢＬｉを選択ビット線ＢＬとした時、奇数ビット線ＢＬ（ｉ＋１）は非選択ビット線ＢＬとされる。

つまり、ＭＯＳトランジスタ６ａ、６ｄがオフ状態、ＭＯＳトランジスタ７６、８１、８４、６ｂ、及び６ｃがオン状態とされる。よって偶数ビット線ＢＬｉの電位は電圧ＶＤＤとされ、奇数ビット線ＢＬ（ｉ＋１）の電位は非選択電位とされる。

まず図１４乃至図１６に示すように、上記読み出し動作と同様にプリチャージ、ディスチャージ、及びセンスを行う。センスの結果、配線８３（ノードＮ１２）の電位に応じて、ＰＤＣの保持データが変化する。以下、センスの結果、ＰＤＣが保持するデータ（‘Ｌ’、または‘Ｈ’レベル）によって説明を分ける。

＜Ｌレベル（書き込み完了）である場合＞
センスの結果、ＰＤＣ（ノードＮ１ｂ）が‘Ｌ’レベルを保持する場合として、以下２つの場合がある。
第１に、ＰＤＣ（ノードＮ１ｂ）が保持するデータ、すなわちメモリセルトランジスタＭＴへの書き込みデータが‘１’（消去状態）、すなわち‘Ｌ’レベルを保持していた場合であってセンス後もＰＤＣ（ノードＮ１ｂ）が‘Ｌ’レベルを保持する場合、つまり、非書き込みの場合である。

第２に、ＰＤＣ（ノードＮ１ｂ）が保持するデータ、すなわちメモリセルトランジスタＭＴへの書き込みデータが‘０’、すなわち‘Ｈ’レベルを保持していた場合であって、センス後ＰＤＣ（ノードＮ１ｂ）が‘Ｌ’レベルを保持する場合、つまり、書き込み完了の場合である。

まず、第１におけるＰＤＣ（ノードＮ１ｂ）が保持するデータ、すなわちメモリセルトランジスタＭＴへの書き込みデータが‘１’（消去状態）、すなわち‘Ｌ’レベルを保持していた場合について説明する。この場合、メモリセルトランジスタＭＴに書き込みが行われないため、書き込みベリファイによりビット線ＢＬは接地電位とされる。従って書き込みベリファイにおけるセンス動作の結果、ノードＮ１２の電位が‘Ｌ’レベルとなり、ＭＯＳトランジスタ７９はオフ状態とされる。このため、ＰＤＣ（ノードＮ１ｂ）は‘Ｌ’レベルを保持した状態とされる。

つまり、上記書き込み動作により、メモリセルトランジスタＭＴの閾値が消去状態（‘１’データを保持）であった場合、このメモリセルトランジスタＭＴにベリファイ電圧を転送すると、オン状態とされ、ＮＡＮＤストリング１５は導通する。これにより、偶数ビット線ＢＬｉは、‘Ｌ’レベルとされる。

次に、ＰＤＣ（ノードＮ１ｂ）がメモリセルトランジスタＭＴへの書き込みデータとして‘０’、すなわち‘Ｈ’レベルを保持していた場合について説明する。上記書き込み動作により、メモリセルトランジスタＭＴの閾値分布が上昇し（図２参照）‘０’データを保持した場合、このメモリセルトランジスタＭＴにベリファイ電圧（図２、電圧Ｖ０１）を転送すると、メモリセルトランジスタＭＴはオフ状態とされ、ＮＡＮＤストリング１５は非導通となる。つまり、書き込みベリファイにおけるセンス動作の結果、ノードＮ１２の電位が‘Ｈ’レベルとされ、ＭＯＳトランジスタ７９はオン状態とされる。ここで、ＭＯＳトランジスタ８０がオン状態とされることで、ＰＤＣ（ノードＮ１ｂ）の保持データは‘Ｈ’から‘Ｌ’レベルへと遷移する（図１７参照）。

＜Ｈレベル（再書き込み）である場合＞
上記データ書き込み完了に対し、書き込み未完了、すなわち再書き込みを行う場合について説明する。書き込みベリファイ動作におけるセンスの結果、ＰＤＣが‘Ｈ’レベルを保持する場合として、以下の場合がある。
ＰＤＣ（ノードＮ１ｂ）が‘Ｈ’レベルを保持していた場合であって、すなわちメモリセルトランジスタＭＴへの書き込みデータが‘０’であり、書き込み未完了の場合、メモリセルトランジスタＭＴにベリファイ電圧を転送すると、オン状態となり、ＮＡＮＤストリング１５は導通する。これにより、偶数ビット線ＢＬｉは、‘Ｌ’レベルとされる。

この書き込みベリファイにおけるセンス動作の結果、ノードＮ１２の電位が‘Ｌ’レベルであると、ＭＯＳトランジスタ７９はオフ状態とされる。このことから、ＰＤＣ（ノードＮ１ｂ）は‘Ｈ’レベルを保持する。これは、前述したとおり、一度ＰＤＣをリセットしているからである。このため、書き込みデータが保持される。

＜一括検知動作＞
図１８を用いて、一括検知について説明する。上記センス後、センスユニットＳＵは一括検知動作を行う。具体的には、信号ＢＬＴ１を‘Ｈ’レベルとし、ＭＯＳトランジスタ７３をオン状態とする。つまり、ＰＤＣの保持データ（ノードＮ１ｂの電圧値）がＭＯＳトランジスタ７３及び配線８３を介してＭＯＳトランジスタ８２のゲートに転送される。

ここで、信号ＣＨＫ１を‘Ｈ’レベルとすることで、ＭＯＳトランジスタ７８をオン状態とする。つまり、‘０’データの書き込み未完了で、ＰＤＣの保持データが‘Ｈ’レベルであると、ＭＯＳトランジスタ８２がオン状態とされ、信号線ＣＯＭが接地電位とされる。つまり、‘Ｌ’レベルが信号線ＣＯＭを伝って制御部８に転送される。

これに対し、データの書き込みが完了し、ＰＤＣの保持データが‘Ｌ’レベルであると、ＭＯＳトランジスタ８２はオフ状態とされ、信号線ＣＯＭは接地電位とはならない。つまり、接地電位ではない値、例えば‘Ｈ’レベルの電圧が制御部８に転送される。この‘Ｌ’レベルまたは‘Ｈ’レベルいずれかの値が信号線ＣＯＭに転送される。

＜再書き込み動作＞
次に、図１９を用いて再書き込み動作について説明する。この再書き込み動作とは、上記一括検知動作において、信号線ＣＯＭの電位が‘Ｌ’レベルとされ、書き込み未完了であると判断された場合にのみ実行されるものである。

また上述したように、この信号線ＣＯＭは複数のセンスユニットＳＵで共通接続されていることから、１つでもデータの書き込み未完了のセンスユニットＳＵがあると、以下再書き込み動作を行う。つまり、すべてのセンスユニットＳＵにおいてデータの書き込みが完了するまで、この再書き込み動作が実行される。

図１９に示すように、信号ＢＬＣ１を‘Ｈ’レベルとし、ＭＯＳトランジスタ７２をオン状態とする。これにより、ＰＤＣ（ノードＮ１ａ）の保持データが配線８３、ＭＯＳトランジスタ８１、及びＭＯＳトランジスタ６ｃを介して偶数ビット線ＢＬｉに転送され、再度‘０’データの書き込み動作が実行される。

＜消去動作＞
次に、図２０を用いて上記構成における消去動作について説明する。
データの消去は前述したようにブロック単位で行われる。具体的には、ワード線ＷＬに０Ｖを転送し、メモリセルトランジスタＭＴが形成された活性領域（ウェル領域）に、２０Ｖの正電圧を印加する。これにより、電荷蓄積層内の電荷をウェル領域に引き抜く。このときウェル領域に印加した２０Ｖの高電圧が、メモリセルトランジスタＭＴの不純物拡散層及びこれに電気的に接続されたコンタクトプラグＣＰを介してビット線ＢＬに転送される。

この２０Ｖの高電圧がセンスユニットＳＵ内に伝わらないよう、ＭＯＳトランジスタ６ａ、６ｃのカットオフ特性を向上させる。この様子を図２０に示す。信号ＢＬＰＲＥ、及び信号ＢＬＣＣＬＡＭＰを‘Ｈ’レベルとし、ＭＯＳトランジスタ７６、８１をそれぞれオン状態とし、ＭＯＳトランジスタ８１のソース端の電位を電圧ＶＤＤに設定する。ここで、信号ＢＬＳｉ及び信号ＢＬＳ（ｉ＋１）の電位＜電圧ＶＤＤとすれば、ＭＯＳトランジスタ６ａ、６ｃのカットオフ特性が向上する。

更に、ＰＤＣのリセット動作を行う。つまり、ノードＮ１ｂが‘Ｈ’レベル、ＰＤＣｎが‘Ｌ’レベルとされる。なお、ＰＤＣのリセットについては、上記読み出し動作において説明をしたので、ここでは説明を省略する。

＜消去ベリファイ動作＞
次に図２１〜２９を用いて上記構成における消去ベリファイ動作について説明する。なお、消去ベリファイ動作は、偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）とで交互に行い、これら偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）両方についてメモリセルトランジスタＭＴの書き込みデータを消去できたことを確認した時点で、消去ベリファイ動作が完了する。具体的には、消去ベリファイ後ＰＤＣの保持データが‘Ｌ’レベルである場合、Ｆａｉｌ Ｂｉｔ検知回路１１−１からの情報に基づき制御部８は消去ベリファイが完了したと判断する。

図２１〜図２３を用いて偶数ビット線ＢＬｉの消去ベリファイ動作について説明する。また、図２４〜図２６を用いて奇数ビット線ＢＬ（ｉ＋１）の消去ベリファイ動作について説明する。更に図２７〜図２８を用いて偶数ビット線ＢＬｉ、奇数ビット線ＢＬ（ｉ＋１）についてデータの演算動作について説明し、図２９を用いて信号線ＣＯＭを用いた一括検知について説明する。

＜偶数ビット線ＢＬｉについて＞
図２１に示すように、まず信号ＢＬＰＲＥを‘Ｈ’レベルとし、ＭＯＳトランジスタ７６をオン状態とすることで、配線８３（ノードＮ１２）の電位を電圧ＶＤＤとする。

次いで、信号Ｃｌａｍｐ＿Ｓ２を‘Ｈ’レベルとし、ソース線ＳＬドライバにおけるＭＯＳトランジスタ１３をオン状態とする。つまり、ＭＯＳトランジスタ１３を介して偶数ビット線ＢＬｉを電圧ＶＤＤに充電する。仮にすべてのメモリセルトランジスタＭＴの閾値電圧が消去状態であれば、全ワード線ＷＬに電圧ＶＣＧＲを転送した際、このメモリセルトランジスタＭＴはオン状態とされ、ビット線ＢＬの電位は‘Ｈ’レベル（例えば電圧ＶＤＤ）とされる。

これに対し、仮に１つでも閾値電圧が消去状態とされないメモリセルトランジスタＭＴがあると、電圧ＶＣＧＲをメモリセルトランジスタＭＴに転送しても、閾値電圧が消去状態ではないメモリセルトランジスタＭＴはオフ状態とされ、ビット線ＢＬの電位はこのメモリセルトランジスタＭＴのドレイン側で‘Ｌ’レベル（例えばゼロ電位）とされる。

次に、図２２を用いてビット線ＢＬの電位をノードＮ１２に転送する様子について説明する。図２２に示すように、信号ＢＬＳｉ及び信号ＢＬＣＣＬＡＭＰをそれぞれ‘Ｈ’レベルとし、偶数ビット線ＢＬｉとノードＮ１２とを電気的に接続する。もし、この偶数ビット線ＢＬｉに接続されたメモリセルトランジスタＭＴがすべて消去状態であれば、チャージシェア後であっても偶数ビット線ＢＬｉの電位は‘Ｈ’レベルに相当する電圧ＶＤＤとされる。

すると、図２３に示すようにＭＯＳトランジスタ７９がオン状態とされ、また信号ＳＥＮ１を‘Ｈ’レベルとすることで、ノードＮ１ｂが接地電位とされる（図中、矢印で表記）。つまり、ＰＤＣの保持データは‘Ｈ’レベルから‘Ｌ’レベルへと遷移する。

これに対し、１つでも閾値が消去状態でないメモリセルトランジスタＭＴがあれば、ビット線ＢＬの電位は‘Ｌ’レベルに相当するゼロ電位とされる。このため、チャージシェア後ノードＮ１２の電位は‘Ｌ’レベルとされ、ＭＯＳトランジスタ７９はオフ状態とされる。従って、たとえ信号ＳＥＮ１を‘Ｈ’レベルとしても、ノードＮ１ｂは‘Ｈ’レベルを維持する。つまり、ＰＤＣの保持データは‘Ｈ’レベルのままとなる。

＜奇数ビット線ＢＬ（ｉ＋１）について＞
図２４に示すように、信号ＢＬＰＲＥを‘Ｈ’レベルとし、ＭＯＳトランジスタ７６をオン状態とし、ノードＮ１２の電位を電圧ＶＤＤとする。

次いで図２５に示すようにＭＯＳトランジスタ６ａをオン状態とし、ノードＮ１２と奇数ビット線ＢＬ（ｉ＋１）とを電気的に接続する。もし、この奇数ビット線ＢＬ（ｉ＋１）に接続されたメモリセルトランジスタＭＴがすべて消去状態であれば、奇数ビット線ＢＬ（ｉ＋１）の電位は‘Ｈ’レベルに相当する電圧ＶＤＤとされる。すると、チャージシェア後であってもノードＮ１２の電位は‘Ｈ’レベルとされる。

これに対し、１つでも閾値が消去状態でないメモリセルトランジスタＭＴがあれば、ビット線ＢＬの電位は‘Ｌ’レベルに相当するゼロ電位とされる。すると、チャージシェア後ノードＮ１２の電位は‘Ｌ’レベルに遷移する。

このとき、ＰＤＣ（ノードＮ１ｂ）は偶数ビット線ＢＬｉのデータを保持する。ここで、図２６に示すように信号ＲＥＧを‘Ｈ’レベルとする。ＰＤＣ（ノードＮ１ｂ）のデータが‘Ｈ’レベルであると、すなわち偶数ビット線ＢＬｉにおいて消去が未完了であると、ＭＯＳトランジスタ７５がオン状態とされる。従って、奇数ビット線ＢＬ（ｉ＋１）の値に関わらず、ノードＮ１２は接地電位、すなわち‘Ｌ’レベルとされる。

一方、ＰＤＣ（ノードＮ１ｂ）のデータが‘Ｌ’レベルであると、すなわち偶数ビット線ＢＬｉにおいて消去が完了であると、ＭＯＳトランジスタ７５がオフ状態とされる。従って、奇数ビット線ＢＬ（ｉ＋１）の値がノードＮ１２に保持される。

次に、図２７に示すように、ＰＤＣのリセットを行う。これによりＰＤＣ（ノードＮ１ｂ）は‘Ｈ’レベルを維持する。

次に、図２８に示すように、奇数ビット線ＢＬ（ｉ＋１）に対してセンスを行う。つまりノードＮ１２の電位をＰＤＣに転送する。ここで、ノードＮ１２の電位が‘Ｈ’レベルであると、ＭＯＳトランジスタ７９がオン状態とされ、次いで信号ＳＥＮ１を‘Ｈ’レベルとすることで、ノードＮ１ｂが接地電位とされる（図中、矢印で表記）。つまり、ＰＤＣの保持データは‘Ｌ’レベルとされる。この結果、偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）共にメモリセルトランジスタＭＴが消去状態であると判断される。

これに対し、ノードＮ１２の電位が‘Ｌ’レベルであると、ＭＯＳトランジスタ７９はオフ状態とされ、ＰＤＣは‘Ｈ’レベルを保持する。つまり、奇数及び偶数ビット線ＢＬｉのいずれかに消去状態でないメモリセルトランジスタＭＴがあると判断し、消去ベリファイが未完了と判断する。

上記判断を行う検知動作について図２９を用いて説明する。図２９は偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）共に接続されたメモリセルトランジスタＭＴが消去状態か否かを判断する一括検知動作を示す図である。図示するように、信号ＢＬＴ１を‘Ｈ’レベルとしＭＯＳトランジスタ７３をオン状態とすることで、このＰＤＣ（ノードＮ１ｂ）のデータがＭＯＳトランジスタ８２のゲートに転送される。

メモリセルトランジスタＭＴが消去状態でないことを示す、‘Ｈ’レベルをＰＤＣ（ノードＮ１ｂ）が保持すると、このＭＯＳトランジスタ８２はオン状態とされ、信号ＣＨＫ１を‘Ｈ’レベル、すなわちＭＯＳトランジスタ７８をオン状態とすることで信号線ＣＯＭは接地電位とされ、制御部９は消去ベリファイが未完了と判断する。

これに対し、ＰＤＣ（ノードＮ１ｂ）が‘Ｌ’レベルを保持すると、ＭＯＳトランジスタ８２はオン状態とされず、信号線ＣＯＭも接地電位とされず、制御部９は消去ベリファイが完了したと判断する。

＜第１の実施形態に係る効果＞
本実施形態に係る半導体記憶装置によれば、センスアンプ１１の回路規模を縮小することが出来る。具体的に説明すると、本実施形態のセンスアンプ１１は、２値データを保持するメモリセルトランジスタＭＴに対応したセンスアンプである。このため、例えば４値などの多値メモリセルトランジスタＭＴで必要とされる入出力データをラッチするための専用のデータキャッシュを必要とせず、ＰＤＣが入出力データのラッチ及びＮＯＴ演算時などの内部データ操作時のデータを保持している。従って、データキャッシュの数を削減でき、回路規模を縮小できる。

また本実施形態に係るセンスユニットＳＵはダイナミックデータキャッシュ（ＤＤＣ）を構成する部材を一部省略した構成をとる。また、２値データに特化したセンスユニットＳＵであることから、セコンダリデータキャッシュ（ＳＤＣ）も省いた構成である。

更に、本実施形態に係るセンスアンプＳＵは、ＭＯＳトランジスタ７５のゲートとノードＮ１ｂとの電流経路を電気的に接続するＭＯＳトランジスタを省略している。このためＤＤＣはＭＯＳトランジスタ７５のみで形成される。

また、センスアンプＳＵは配線８３の電位に基づきＰＤＣ（ノードＮ１ｂ）の保持データを強制的に反転させる。すなわち、強制反転型を採用している。つまり、インバータ方式を採用したセンスアンプに設けられたキャパシタ素子を省略している。インバータ方式を採用したセンスアンプとは、ノードＮ１２に電極の一端が接続したキャパシタ素子を採用した構成をとる。このキャパシタが蓄積する電荷量に応じてＰＤＣ（ノードＮ１ｂ）の保持データを設定するものである。

これに対し本実施形態では、配線容量の他、ゲートが配線に接続されたＭＯＳトランジスタ８２を設け、このＭＯＳトランジスタ８２のゲート容量を、従来のキャパシタ素子の代替としている。

従ってセンスアンプ１１の機能を確保しつつ、キャパシタ素子をセンスアンプ１１から省くことでセンスアンプ１１の面積縮小を実現することが出来る。

更に本実施形態に係る半導体記憶装置であると、強制反転方式を採用したセンスアンプ１１であることから、例えばプリチャージなどに係る時間の短縮が図れる。

つまり、従来のインバータ方式であると、キャパシタ素子がノードＮ１２に接続され、チャージトランスファ時にこのキャパシタ素子の電圧値に応じてメモリセルトランジスタＭＴが保持するデータが‘０’または‘１’を判断していた。つまり、このキャパシタ素子に電圧を充電するまでに時間を要すること、更には、チャージトランスファに時間を要することなど処理速度の遅延を招いていた。

これに対し、本実施形態に係るセンスアンプ１１は強制反転方式を採用していることから、配線の電圧でオンまたはオフするＭＯＳトランジスタ７９を設け、このＭＯＳトランジスタ７９によってノードＮ１ｂの値を強制的に反転する方式である。つまり、キャパシタ素子を充電する時間などが不要であるため、処理速度の向上を図ることが出来る。

＜第１変形例＞
次に、第１の実施形態の変形例に係る半導体記憶装置について説明する。本実施形態の第１変形例に係る半導体記憶装置は、上記第１の実施形態の構成において、メモリセルトランジスタＭＴに流れるセル電流Ｉを測定可能な構成を更に備えたものである。

＜センスユニットＳＵの構成例について＞
図３０を用いて、上記第１の実施形態と異なる構成についてのみ説明する。図３０に示すように、変形例に係るセンスユニットＳＵは更にＭＯＳトランジスタ７７を備えた構成とされる。

ＭＯＳトランジスタ７７の電流経路の一端はノードＮ１１で入出力データ線Ｄ_ｌｉｎｅ（信号線ＣＯＭ）に接続され、電流経路の他端はノードＮ１２に接続され、ゲートには信号Ｉｃｅｌｌｍｏｎが供給される。

ＭＯＳトランジスタ８２の電流経路の一端は、ＭＯＳトランジスタ７７の電流経路の一端と共通接続され、ゲートはノードＮ１２に接続される。このＭＯＳトランジスタ７７を設け、ドレイン端を信号線ＣＯＭに接続することで、測定対象とするメモリセルトランジスタＭＴのチャネルに流れるセル電流Ｉを測定することが出来る。つまり、この信号線ＣＯＭを用いて外部機器（測定機器）が、メモリセルトランジスタＭＴに流れるセル電流Ｉを測定する。

＜セル電流の測定方法＞
次に、上記構成においてセル電流Ｉの測定方法について説明する。まず、測定対象とするメモリセルトランジスタＭＴのカラム方向及びロウ方向を選択する。つまり、カラム方向を選択する場合にはセンスユニットＳＵと入出力データ線Ｄ_ｌｉｎｅ（信号線ＣＯＭ）との間に設けられた（図示せぬ）ＭＯＳトランジスタのゲートに‘Ｈ’レベルのカラムアドレスＣＡを供給する。

次いで、ロウ方向を選択する場合には、例えば選択ブロックＢＬＫ０内に設けられた選択ワード線ＷＬに対応するメモリセルトランジスタＭＴに電圧ＶＣＧＲを、非選択ワード線ＷＬに電圧ＶＲＥＡＤを転送する。これにより、測定対象とするメモリセルトランジスタＭＴを選択することが出来る。

次いで、センスユニットＳＵの動作について説明する。信号Ｉｃｅｌｌｍｏｎを‘Ｈ’レベルとし、ＭＯＳトランジスタ７７をオン状態とする。これによりＭＯＳトランジスタ７７を介して入出力データ線Ｄ_ｌｉｎｅ（信号線ＣＯＭ）と配線８３を電気的に接続する。従って、図３０に示すように信号線ＣＯＭからビット線ＢＬに電流Ｉｃｅｌｌを流すことが可能となる。この電流の値はメモリセルトランジスタＭＴの特性で異なる。

ここで、メモリセルトランジスタＭＴの閾値分布が消去状態とされ、電圧ＶＣＧＲを転送した結果、オン状態とされたメモリセルトランジスタＭＴのチャネルに流れるセル電流Ｉ_ＯＮとする。

これに対しメモリセルトランジスタＭＴの閾値分布が‘０’データを保持する状態であり、電圧ＶＣＧＲを転送した結果、オフ状態とされたメモリセルトランジスタＭＴのチャネルに流れるセル電流Ｉ_ＯＦＦとする。

上述したようにメモリセルトランジスタＭＴは個々のセル特性を持つことから、上記セル電流Ｉ_ＯＮ及びＩ_ＯＦＦの値は各々のメモリセルトランジスタＭＴによって値が異なる。ここでＩ_ＯＮ／Ｉ_ＯＦＦをメモリセルトランジスタＭＴのオンオフ比として定義する。

電流Ｉ_ＯＦＦの値が小さい程、またＩ_ＯＮの値が大きい程、オンオフ比の値は大きくなる。つまりメモリセルトランジスタＭＴのセル特性が良好であることが分かる。

これに対し、電流Ｉ_ＯＦＦの値が大きい程、またＩ_ＯＮの値が小さい程、オンオフ比の値は上記場合に比して小さくなる。つまりメモリセルトランジスタＭＴのセル特性が良好でないことが分かる。このようにして、各々のメモリセルトランジスタＭＴのチャネルに流れるセル電流Ｉを測定することが出来、またオンオフ比からそのメモリセルトランジスタＭＴの特性について調べることが出来る。

＜第２変型例＞
次に、上記第１の実施形態の第２変型例について説明する。第２変型例に係る半導体記憶装置は、例えば読み出し動作、書き込み動作、書き込みベリファイ動作、消去動作、または消去ベリファイ動作のうちいずれか動作をしつつ、第１の実施形態で説明した検知動作を行うものである。つまり、ある時刻ｔにおいて、上記検知動作と、例えば書き込み動作などが重なるものである。

＜センスユニットＳＵの構成例について＞
図３１を用いて第２変型例に係るセンスユニットＳＵの構成例について説明する。ここでは、上記第１の実施形態に係るセンスユニットＳＵと異なる構成についてのみ説明する。

図３１に示すように、ＭＯＳトランジスタ７８を廃し、更にＭＯＳトランジスタ８２のゲートに接続されていた配線８２に代えてノードＮ１ｂを接続する。

＜検知動作について＞
次に図３２を用いて第２変型例に係るセンスユニットＳＵの動作について説明する。ここでは、一例として書き込み動作を行いつつ、検知動作を実行する場合を挙げる。

図３２に示すように、ステップＳ１（時刻ｔ１）で書き込み動作を行う。書き込み動作については上記第１の実施形態にて説明したためここでは動作の説明を省略する。

次いで、ステップＳ１でメモリセルトランジスタＭＴにデータが書き込めたか否かを調べるべく、ステップＳ２（ｔ２）で書き込みベリファイ動作を行う。

その後、センスユニットＳＵは検知動作の結果を待たず、時刻ｔ３に行う再書き込み動作のための準備に入る。実際に再書き込みが行われる時刻をｔ３としこれをステップＳ５とする。

第２変型例では上記ステップＳ２（時刻ｔ２）とステップＳ３（時刻ｔ３）との間に検知動作を実行する。

図３２に示すように、上記ステップＳ２の書き込みベリファイ後、ステップＳ３の検知動作が実行される。ＰＤＣ（ノードＮ１ｂ）の値が‘Ｌ’レベルとするとＭＯＳトランジスタ８２がオフ状態とされ、この結果入出力データ線Ｄ_ｌｉｎｅ（信号線ＣＯＭ）が‘Ｈ’レベルとされる。したがって、Ｆａｉｌ Ｂｉｔ検知回路１１−１からの検知動作の結果、制御部８は書き込み完了であると判断し、ステップＳ４（時刻ｔ２″）において制御部８は上記ステップＳ５の再書き込み動作を停止させる。

仮に、図３２に示すように、上記ステップＳ２のベリファイ動作後、ＰＤＣ（ノードＮ１ｂ）の値が、‘Ｈ’レベルだった場合を想定する。この場合、ＭＯＳトランジスタ８２がオン状態とされる。つまり、入出力データ線Ｄ_ｌｉｎｅ（信号線ＣＯＭ）が‘Ｌ’レベルとされる。この結果、書き込み未完了であると制御部８は判断し、時刻ｔ３においてステップＳ５の再書き込み動作が実行される。

このように、検知動作の結果に応じて再書き込み動作の準備に入る場合に対し、第２変型例のように、検知動作の結果如何に問わず再書き込み動作の準備を行い、この検知動作の結果次第で、再書き込み動作を停止するのか、またはそのまま再書き込みを続行するのか動作させることで、時間の短縮を図ることが出来る。

なお、書き込み動作を例に挙げたが、消去動作であっても上記動作を適用できる。

［第２の実施形態］
次に第２の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、チャージトランスファの際に上述したセンスブロックＳＢ_１〜ＳＢ_１６内に流れる電流を分散させるものである。具体的には、信号ＳＥＮを‘Ｈ’にするタイミングをセンスブロックＳＢ_１〜ＳＢ_１６毎に分け、チャージトランスファの際ＭＯＳトランジスタ７９及び８０に流れる電流のタイミングを分散させるものである。なお、構成は上記第１の実施形態と同一であるため説明を省略する。

＜スイッチング動作について＞
図３３を用いて、図４に示すセンスアンプ１１に供給される信号ＳＥＮのタイミングチャートについて説明する。本実施形態では、センスブロックＳＢ_１〜ＳＢ_１６毎に異なるタイミングの信号ＳＥＮを供給する。ここでセンスブロックＳＢ_１〜ＳＢ_１６にそれぞれ供給される信号ＳＥＮを、信号ＳＥＮ_１〜信号ＳＥＮ_１６とする。つまり、信号ＳＥＮ_１が同時にセンスユニットＳＵ_１-１〜ＳＵ_１-ＭのＭＯＳトランジスタ８０のゲートに供給される。また、信号ＳＥＮ_２が同時にセンスユニットＳＵ_２-１〜ＳＵ_２-ＭのＭＯＳトランジスタ８０のゲートに供給される。以下同様に、信号ＳＥＮ_１６が同時にセンスユニットＳＵ_１６-１〜ＳＵ_１６-ＭのＭＯＳトランジスタ８０のゲートに供給される。横軸に時間を、縦軸に信号ＳＥＮ_１〜ＳＢ_１６、及び信号ＢＬＣＣＬＡＭＰを取る。

図３３に示すように、まず、時刻ｔ０においてセンスブロックＳＢ_１〜ＳＢ_１６が備えるＭＯＳトランジスタ８１に‘Ｈ’レベル（電圧ＶＳＥＮ）の信号ＢＬＣＣＬＡＭＰを供給する。これにより、ビット線ＢＬとそれに対応するセンスユニットＳＵとが電気的に接続される。つまり、ビット線ＢＬの電位が配線８３に転送される。なお、上述したように選択ビット線が偶数ビット線ＢＬｉであれば、ＭＯＳトランジスタ６ｃ及び６ｂがオン状態とされ、これに対し選択ビット線ＢＬが奇数ビット線ＢＬ（ｉ＋１）であれば、ＭＯＳトランジスタ６ａ及び６ｄがオン状態とされている。その後、時刻ｔ１において信号ＢＬＣＣＬＡＭＰを‘Ｌ’レベルとし、ＭＯＳトランジスタをオフ状態、すなわちビット線ＢＬと配線８３とを電気的に分離する。

次に、時刻ｔ２において信号ＳＥＮ_１を‘Ｈ’レベルとする。この結果、ＰＤＣ（ノードＮ１ｂ）が接地されるものとする。つまり、配線８３の電位が‘Ｈ’レベルであったとする。またＰＤＣ（ノードＮ１ｂ）が‘Ｈ’レベルのデータを保持していた場合を想定する。

この場合、ＭＯＳトランジスタ７９及び８０がそれぞれオン状態とされることから、ＰＤＣ（ノードＮ１ｂ）は接地され、ＰＤＣを構成するｐチャネル型のＭＯＳトランジスタから電流がＭＯＳトランジスタ７９を介してＭＯＳトランジスタ８０のソース端に流れ出る。これをスイッチング電流と呼ぶ。その後、時刻ｔ３において信号ＳＥＮ_１を‘Ｌ’レベルとする。この時刻ｔ２〜ｔ３までの時間が５０ｎｓとされる。以下、時刻ｔ４〜ｔ５、時刻ｔ６〜ｔ７、時刻ｔ８〜ｔ９、及び時刻ｔ１０〜ｔ１１の間隔も同様にそれぞれ５０ｎｓとされる。

次いで、時刻ｔ４において、信号ＳＥＮ_２を‘Ｈ’レベルとし、センスブロックＳＢ２に対しても上記動作を行われることで、スイッチング電流が流れるものとする。以下、センスブロックＳＢ_１６まで同様であるため説明を省略する。

このように、２ｋｂｙｔｅ分のデータを保持可能なセンスアンプ１１を、例えば１６個に分割し、分割した数だけ生成した信号ＳＥＮ_１〜信号ＳＥＮ_１６を図３３に示すようなタイミングでＭＯＳトランジスタ８０に供給する。

なお、ここでは、‘Ｈ’レベルの信号ＳＥＮを供給するタイミングについて説明したが、信号ＰＲＳＴについても同様である。つまり、信号ＰＲＳＴについても、センスブロックＳＢ毎に生成された信号ＰＲＳＴ_１〜ＰＲＳＴ_１６を、タイミングをずらしてＰＤＣから流れる電流を分散させてもよい。具体的なタイミングは、図３３の信号ＳＥＮ_１〜ＳＥＮ_１６を信号ＰＲＳＴ_１〜ＰＲＳＴ_１６に代えたものである。

＜本実施形態に係る効果＞
本実施形態に係る半導体記憶装置であると、上記第１の実施形態で得られる効果に加え、処理速度の向上が得られる。従来と比較するため、インバータ方式を一例に挙げて説明する。

インバータ方式であると、センスユニットＳＵはＴＤＣとして大容量のキャパシタを備える。このキャパシタはチャージシェアを行うために設けられる。しかしキャパシタは大容量であるため、ビット線ＢＬの電位（電荷）とキャパシタの電荷の移動に時間を要する。つまり、電荷の移動が終わるまで、ＭＯＳトランジスタ８１をオン状態としなければならない。また、ＴＤＣの電荷をＰＤＣに転送する場合であってもキャパシタが大容量であることから、ＰＤＣからＴＤＣへと電流が流れる時間が長くなる。また、センスアンプ１１内に設けられた全てのセンスユニットＳＵにおいて、同時にＰＤＣからＴＤＣに電流が流れるため内部電流が大量に流れる。

これに対し、本実施形態であると、反転強制型を採用していることから、図５にも示すように上記ＴＤＣとしてキャパシタを用いない。

つまり、反転強制型のセンスアンプ１１であると、ビット線ＢＬは配線８３とチャージシェアを行うことから、ＭＯＳトランジスタ８１をオン状態とする時間が上記インバータ方式より短くて済む。これは配線８３の配線容量がキャパシタよりも小さいため電荷の移動は少なくて済むからである。

また、配線８３の容量が小さいことからＰＤＣから配線８３に流れる電流の時間もインバータ方式より短くなる。つまり、本実施形態であると信号ＳＥＮをセンスブロックＳＢに供給するタイミングを分割しているが、時刻ｔ２〜ｔ１１までの所要時間は、インバータ方式においてＰＤＣからＴＤＣへと電流を流す時間よりも短くすることが出来る。

以上より、処理速度を向上することが出来る。

［第３の実施形態］
次に、図３４を用いて第３の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、上記第１の実施形態におけるセンスユニットＳＵにおいてＮＯＴ演算を行うための構成をカラム方向に沿った複数のセンスユニットＳＵで共通接続したものである。具体的には、ＤＤＣ及びＭＯＳトランジスタ７４を廃し、カラム方向に沿った複数のセンスユニットＳＵ間で共通接続される信号線ＣＯＭに共通回路を設けた構成をとる。

＜センスユニットＳＵの構成例について＞
図３４を用いて本実施形態に係るセンスユニットＳＵの構成について説明する。共通回路１００は、論理回路１００−１、インバータ１００−２、ｎチャネル型ＭＯＳトランジスタ１００−３、１００−４、及び１００−５を備える。論理回路１００−１は、例えばＮＯＲ回路である。このＮＯＲ回路１００−１にはノードＮ１１の値と信号ＦＵＳＥＤＡＴＡが入力される。つまり、これらのいずれか一方の信号が‘Ｈ’レベルであると、ＮＯＲ回路１００−１は‘Ｌ’レベルの信号をノードＮ１３に出力する。

インバータ１００−２の入力端はノードＮ１３に接続され、出力端はＭＯＳトランジスタ７７の電流経路の一端（ノードＮ１１）と接続されている。インバータ１００−２はノードＮ１３の電位を反転し、この反転したデータをノードＮ１１に転送する。

ＭＯＳトランジスタ１００−３の電流経路の一端はノードＮ１３に接続され、他端は接地とされ、ゲートには信号ＲＳＴが供給される。

ＭＯＳトランジスタ１００−４のゲートはノードＮ１３に接続され、電流経路の一端は、データ線Ｄ_ｌｉｎｅ（信号線ＣＯＭ）に接続される。

ＭＯＳトランジスタ１００−５の電流経路の一端は、上記ＭＯＳトランジスタ１００−４の電流経路の他端に接続され、他端は接地とされ、ゲートには信号ＧＣＯＭＭＯＮが供給される。

なお、信号ＦＵＳＥＳＤＡＴＡは、着目するブロックＢＬＫが欠陥を含むバッドブロックＢＬＫか否かを示す信号である。バッドブロックＢＬＫであると信号ＦＵＳＥＤＡＴＡは‘Ｈ’レベルとされる。つまり、信号ＦＵＳＥＤＡＴＡが‘Ｈ’レベルであると、インバータ１００−２はＭＯＳトランジスタ７７を介して配線８３に‘Ｈ’レベルを出力する。すなわち、ビット線ＢＬは常に‘Ｈ’レベル（非選択電位）とされる。

上記共通回路１００は、上記第１の実施形態において、消去ベリファイ動作をする際に適用可能な構成である。上記共通回路１００は、各々のセンスユニットＳＵにおいて奇数及び偶数ビット線ＢＬｉが転送された配線８３の電位を反転する。消去ベリファイ動作によって奇数ビット線ＢＬ（ｉ＋１）及び偶数ビット線ＢＬｉの電位が共に‘Ｈ’レベルとされ、次いで上記共通回路１００の反転動作の後ＰＤＣの保持データが‘Ｈ’レベルとされた場合のみ、消去ベリファイが完了したと判断する。以下、共通回路１００の具体的動作について説明する。

＜共通回路１００の動作について＞
図３５〜図３７を用いて共通回路１００のＮＯＴ動作について説明する。なお、ここでは、偶数ビット線ＢＬｉ及び奇数ビット線ＢＬ（ｉ＋１）に行う消去ベリファイは同一であることから、ここでは、偶数ビット線ＢＬｉについてのみ説明する。また、事前に図２１、または図２４の動作が行われているものとし、ノードＮ１２の電位は‘Ｈ’レベルとする。

図３５に示すように、ＭＯＳトランジスタ６ｃ、ＭＯＳトランジスタ８１をオン状態とすることで、偶数ビット線ＢＬｉとノードＮ１２とを電気的に接続する。上述したように、チャージシェア後ノードＮ１２の電位は、偶数ビット線ＢＬｉにおける消去ベリファイが完了している場合には、‘Ｈ’レベルを維持し、完了していない場合には、‘Ｌ’レベルに遷移する。なお、ここで、ＰＤＣをリセットしておく。つまり、信号ＰＲＳＴを‘Ｈ’レベルとし、ＰＤＣ（ノードＮ１ｂ）を‘Ｈ’レベルとする。

次いで、共通回路１００において、ノードＮ１３を‘Ｌ’レベルにリセットする。つまり、ＭＯＳトランジスタ１００−３をオン状態とすることで、ノードＮ１３を接地電位とする。

次に図３６に示すように信号ＣＨＫ１を‘Ｈ’レベルとする。消去ベリファイの結果ノードＮ１２の電位が仮に‘Ｈ’レベルとすると、ＭＯＳトランジスタ８２はオン状態とされ、ノードＮ１１は接地電位とされる（図中、矢印で表記）。つまり、ノードＮ１１は‘Ｌ’レベルとされる。この‘Ｌ’レベルの値と信号ＦＵＳＥＤＡＴＡとの演算をＮＯＲ回路１００−１が行う。ここで、着目しているブロックＢＬＫはバッドブロックＢＬＫでないとする。すると信号ＦＵＳＥＤＡＴＡは‘Ｌ’レベルであることから、ＮＯＲ回路１００−１はノードＮ１３に‘Ｈ’レベルを出力する。

一方、消去ベリファイの結果、ノードＮ１２の電位が‘Ｌ’レベルであった場合、ＮＯＲ回路１００−１はノードＮ１３に‘Ｌ’レベルを出力する。

次に図３７を用いて共通回路１００からノードＮ１２に演算データを転送する様子について説明する。ノードＮ１１の電位が‘Ｌ’レベルであった場合、インバータ１００−２はＮＯＲ回路１００−１から出力される‘Ｈ’レベルを反転した‘Ｌ’レベルをノードＮ１１に出力する。次いで、ＭＯＳトランジスタ７７をオン状態とする。これにより、配線（ノードＮ１２）は‘Ｈ’レベルから‘Ｌ’レベルへと遷移する。

一方、ノードＮ１１の電位が‘Ｈ’レベルであった場合、インバータ１００−２はノードＮ１３における‘Ｌ’レベルを反転し、‘Ｈ’レベルをノードＮ１１に出力する。次いで、ＭＯＳトランジスタ７７をオン状態とする。これにより、配線（ノードＮ１２）は‘Ｌ’レベルから‘Ｈ’レベルへと遷移する。

このように、チャージシェア後ノードＮ１２の電位が‘Ｈ’レベルであった場合、共通回路１００によってノードＮ１２が‘Ｌ’レベルに反転する。このことから、ＰＤＣ（ノードＮ１ｂ）はリセット後の電位、すなわち‘Ｈ’レベルを保持することとなる。

これに対し、チャージシェア後ノードＮ１２の電位が‘Ｌ’レベルであった場合、共通回路１００によってノードＮ１２が‘Ｈ’レベルに反転する。このことから、ＭＯＳトランジスタ８０をオン状態とすることでＰＤＣ（ノードＮ１ｂ）はリセット後の電位、すなわち‘Ｈ’レベルから接地電位とされる。

奇数ビット線ＢＬ（ｉ＋１）においても上記記載の動作を行い、その結果、ＰＤＣ（ノードＮ１ｂ）の保持データが‘Ｈ’レベルであれば、消去ベリファイが完了したと判断し、‘Ｌ’レベルであれば、未完了と判断する。これを検知する動作について説明する。

＜一括検知動作について＞
上記したように、偶数ビット線ＢＬｉと奇数ビット線ＢＬ（ｉ＋１）共に消去ベリファイが完了していると、各センスユニットＳＵのＰＤＣ（ノードＮ１ｂ）は‘Ｈ’レベルを保持する。このＰＤＣ（ノードＮ１ｂ）のデータはＭＯＳトランジスタ７２をオン状態とすることで、配線８３に転送される。消去ベリファイが完了していると、配線８３は‘Ｌ’レベルとされる。このため、ＭＯＳトランジスタ８２はオフ状態とされ、ノードＮ１１の電位は‘Ｈ’レベルとされる。このため、ＮＯＲ回路１００−１‘Ｌ’レベルをノードＮ１３に出力する。これにより、ＭＯＳトランジスタ１００−４はオフ状態とされる。よって信号ＧＣＯＭＭＯＮが‘Ｈ’レベルとされても、データ線Ｄ_ｌｉｎｅ（信号線ＣＯＭ）は接地電位とされず、‘Ｈ’レベルを維持する。この情報をＦａｉｌ Ｂｉｔ検知回路１１−１から受けた制御部８は、消去ベリファイが完了したと判断する。

一方、消去ベリファイ動作が完了していない場合、センスユニットＳＵのＰＤＣ（ノードＮ１ｂ）は‘Ｌ’レベルを保持する。この場合、ＮＯＲ回路１００−１は‘Ｈ’レベルをノードＮ１３に出力する。これにより、ＭＯＳトランジスタ１００−４はオン状態とされ、信号ＧＣＯＭＭＯＮが‘Ｈ’レベルとされることで信号線ＣＯＭが接地電位とされる。この場合、制御部８は消去ベリファイが完了していると判断し、再度消去動作を実行する。

＜第３の実施形態に係る効果＞
本実施形態の半導体記憶装置であると、上記（１）の効果に加え、更にセンスユニットＳＵの面積縮小が可能となる。
本実施形態に係るセンスユニットＳＵによれば、第１の実施形態のＤＤＣを廃し、複数のセンスユニットＳＵで共通接続される共通回路１００を設けている。このため、ＮＡＮＤフラッシュメモリにおいて設けられるセンスユニットＳＵの数が増加するに従い、共通回路１００を設けたことによる面積縮小の効果が顕著となる。

［第４の実施形態］
次に、第４の実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、上記第１〜第３の実施形態における２値のセンスアンプ１１を多値に対応させた構成を備える。つまり、ＰＤＣの他セカンダリデータキャッシュ（以下、ＳＤＣ）を備える。

＜センスユニットＳＵの構成例＞
図３８に本実施形態に係るセンスユニットＳＵの構成を示す。なお、上記第１〜第３の実施形態におけるセンスユニットＳＵと同一の構成については説明を省略する。図３８に示すように、カラム選択ＭＯＳトランジスタ１１０の電流経路の一端はノードＮ２ｂに接続され、他端は入出力データ線Ｄ_ｌｉｎｅ（信号線Ｉ／Ｏ）に接続される。

また、カラム選択トランジスタ１１１の電流経路の一端はノードＮ２ａに接続され、他端は入出力データ線Ｄ_ｌｉｎｅ（信号線Ｉ／Ｏｎ）に接続される。入出力データ線Ｄ_ｌｉｎｅからこのＭＯＳトランジスタ１１０、１１１を介して、‘Ｌ’または‘Ｈ’レベルの信号がＳＤＣ及びＰＤＣに入出力される。なお、信号線Ｉ／Ｏと信号線Ｉ／Ｏｎには互いに対称の信号が入出力される。

これらＭＯＳトランジスタ１１０及び１１１ゲートにはカラム選択信号ＣＳＬが供給されている。すなわち、信号ＣＳＬによりＭＯＳトランジスタ１１０及び１１１がオン状態とされることで、センスユニットＳＵは入出力データ線Ｄ_ｌｉｎｅを介してデータ入出力回路８とデータの入出力がされる。

ＳＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、メモリセルトランジスタＭＴの多値データ（例えば、‘００’、‘１０’、‘０１’、及び‘１１’）の、例えば上位ビットを記憶する際に内部データの操作に使用される。この際、ＰＤＣは、多値データの、例えば下位ビットを記憶する際に内部データの操作に使用される。

ＳＤＣは、ラッチ回路ＬＡＴ２を備える。ラッチ回路ＬＡＴ２はインバータ回路１２０、１２１を組み合わせ、これによって構成される。またインバータ回路１２０、１２１は、ｎチャネルＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタにより構成される。

ノードＮ２ｂにおいてインバータ回路１２０の出力端とインバータ回路１２１の入力端とが接続され、ノードＮ２ａにおいてインバータ回路１２１の出力端とインバータ回路１２０の入力端とが接続される。

ＭＯＳトランジスタ１３０の電流経路の一端は、ノードＮ２ｂに接続され、他端はＭＯＳトランジスタ１３０接地可能とされ、ゲートには信号ＰＲＳＴが供給されている。

また、ＭＯＳトランジスタ１３１の電流経路の一端はノードＮ２ｂに接続され、他端はノードＮ１２（配線８３）に接続され、ゲートには信号ＢＬＣ２が供給さる。つまり、一度ＳＤＣが保持した下位ビットはノードＮ１ｂからＭＯＳと１３１、配線８３を介してＰＤＣに転送される。

また、ＭＯＳトランジスタ１３２の電流経路の一端はノードＮ２ａに接続され、他端はＭＯＳトランジスタ１３３の電流経路の一端に接続され、ゲートはノードＮ１２（配線８３）が接続される。ＭＯＳトランジスタ１３３の電流経路の他端は接地可能とされ、ゲートには信号ＳＥＮ２が供給される。

ＭＯＳトランジスタ１３４の電流経路の一端及びゲートはそれぞれノードＮ１２に接続される。ＭＯＳトランジスタ１３５の電流経路の一端はノードＮ１２でＭＯＳトランジスタ１３４の電流経路の一端と共通接続され、他端はＭＯＳトランジスタ１３４の電流経路の他端と共通接続され、ゲートには信号ＣＨＫ２が供給される。ＭＯＳトランジスタ１３６の電流経路の一端は、ＭＯＳトランジスタ１３４及び１３５の電流経路の他端に接続され、ゲートはノードＮ１ｂが接続される。ＭＯＳトランジスタ１３７の電流経路の一端は、ＭＯＳトランジスタ１３６の電流経路の他端に接続され、ゲートには信号ＣＨＫ１が供給され、電流経路の他端は接地している。

更に、ＤＤＣは、ＭＯＳトランジスタ７５に加え、ＭＯＳトランジスタ１４０を備える。このＭＯＳトランジスタ１４０はノードＮ１ｂとＭＯＳトランジスタイ７５のゲートとの間に接続される。具体的には、ＭＯＳトランジスタ１４０の電流経路の一端は、ＭＯＳトランジスタ７５のゲートに接続され、他端はノードＮ１ｂに接続され、ゲートには信号ＤＴＧが供給される。本実施形態において、ＤＤＣはＰＤＣのデータを一時的に保持する機能を備える。

上記構成において、ＳＤＣは、例えば上位ビットについてデータの読み出し、書き込み、書き込みベリファイ等を行う。動作については、上記説明したＰＤＣと同様であることから説明を省略する。

＜本実施形態に係る効果＞
本実施形態に係る半導体記憶装置であっても、上記第１〜第３の実施形態と同様の効果を得ることが出来る。つまり、本実施形態のセンスアンプ１１においても強制反転型を採用している。このため、インバータ方式で設けられるキャパシタ素子を省くことでセンスアンプ１１の面積縮小を実現することが出来る。

更に例えばビット線ＢＬとノードＮ１２との間における電荷のチャージシェアに掛かる時間の短縮が図れる。つまり、キャパシタ素子を充電する時間などが不要であるため、処理速度の向上を図ることが出来る。

＜第３変型例＞
次に上記第４の実施形態の変型例に係る半導体記憶装置について説明する。本変型例では、図３８に示すセンスユニットＳＵにおいてＮＯＴ演算を行うための構成をカラム方向に沿った複数のセンスユニットＳＵで共通接続したものである。具体的には、ＤＤＣを廃し、カラム方向に沿った複数のセンスユニットＳＵ間で共通接続される信号線ＣＯＭに共通回路を設けた構成をとる。

＜センスユニットＳＵの構成例＞
図３９を用いて、変型例に係るセンスユニットＳＵの構成例について説明する。なお、図３８と同一の構成については説明を省略する。図示するように、変型例に係るセンスユニットＳＵは、ＤＤＣ及びＭＯＳトランジスタ７４を廃し、カラム方向に沿った複数のセンスユニットＳＵ間で共通接続される信号線ＣＯＭに共通回路２００を設けた構成をとる。共通回路２００は、論理回路１００−１、インバータ１００−２、ＭＯＳトランジスタ１００−３、１００−４、及び１００−５をそれぞれ、論理回路２００−１、インバータ２００−２、ＭＯＳトランジスタ２００−３、２００−４、及び２００−５に代えた構成である。

更にＭＯＳトランジスタ１５０の電流経路の一端はノードＮ１２に接続され、他端はノードＮ１１に接続され、ゲートには信号ＣＷＢが供給される。

＜変型例に係る効果＞
変型例に係る半導体記憶装置であっても、上記第３の実施形態に係る効果と同様の効果を得ることが出来る。つまり、センスユニットＳＵの面積を縮小することが出来る。変形例に係るセンスユニットＳＵによれば、第４の実施形態のＤＤＣを廃し、複数のセンスユニットＳＵで共通接続される共通回路２００を設けている。このため、ＮＡＮＤフラッシュメモリにおいて設けられるセンスユニットＳＵの数が増加するに従い、共通回路２００を設けたことによる面積縮小の効果が顕著となる。

なお、多値データに対応するセンスユニットＳＵであっても、メモリセルトランジスタＭＴのチャネルに流れるセル電流Ｉを測定することが可能である。この場合、電流経路の一端をＭＯＳトランジスタ１３４のゲートに接続され、他端が入出力データ線Ｄ_ｌｉｎｅ（信号線ＣＯＭ）に接続可能なＭＯＳトランジスタを設ければよい。つまり、図３９に示すようにＭＯＳトランジスタ１５０を設ければよい。この際、このＭＯＳトランジスタのゲートには信号Ｉｃｅｌｌｍｏｎが供給される。なお、セル電流Ｉの測定方法については上述したため説明を省略する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリセルアレイ、２…ロウデコーダ、３…ドライバ回路、４…電圧発生回路、１２、１３、２２、２３…ｎチャネル型ＭＯＳトランジスタ、７…データ入出力回路、８…制御部、９…ソース線ＳＬドライバ、１０…ウェルドライバ、１５…ＮＡＮＤストリング、３２…ＳＧＳドライバ、３１…ＳＧＤドライバ、３３…ＷＬドライバ

Claims (5)

1. データを保持する複数のメモリセルが行及び列に配置されたメモリセルアレイと、
   偶数の前記列にそれぞれ接続された複数のメモリセルに接続される偶数ビット線と、
   前記偶数の前記列に隣接する奇数の前記列にそれぞれ接続された複数のメモリセルに接続される奇数ビット線と、
   各々が前記奇数ビット線及び偶数ビット線に選択的に接続される複数のセンスアンプと
   を備え、
   前記センスアンプのそれぞれは、
   第１ノード及び第２ノードを有し、前記第１ノードに供給された前記データを保持するラッチ回路と、
   前記偶数、奇数ビット線に選択的に接続される配線にゲートが接続され、電流経路の一端が前記ラッチ回路の第１ノードに接続され、前記データの読み出し時、前記配線の電位に応じて前記ラッチ回路に読み出し前記データを供給する第１トランジスタと、
   電流経路が前記ラッチ回路の前記第１ノードと前記配線との間に接続され、前記データの演算時、前記ラッチ回路に保持された前記データを前記配線に転送する第２トランジスタと、
   電流経路が前記ラッチ回路の前記第２ノードと前記配線との間に接続され、前記データの書き込み時、前記ラッチ回路に保持された前記データを前記配線に転送する第３トランジスタと
   を具備することを特徴とする半導体記憶装置。
2. 前記ラッチ回路に保持され、複数の前記メモリセルに格納される前記データが消去されたか否かを示す情報に応じて、前記配線を接地電位とする第４トランジスタを更に備え、
   前記情報が前記偶数ビット線に接続された複数のメモリセルが格納する前記データの消去が未完了を示す場合、
   奇数ビット線に接続された複数のメモリセルが格納する前記データが消去されたか否かに関わらず、前記第４ＭＯＳトランジスタは前記配線を前記接地電位とする
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記配線の電位に応じて、複数の前記センスアンプに共通接続された信号線を接地可能とする第４ＭＯＳトランジスタと、
   前記信号線が接地電位とされたか否かに応じて、複数の前記センスアンプに対応するメモリセルに前記データが書き込まれたか否か、または前記メモリセルが格納する前記データが消去されたか否かを示す信号を検知する検知回路と
   を更に具備することを特徴とする請求項１記載の半導体記憶装置。
4. 前記配線に出力された前記ラッチ回路が保持する前記データを反転可能とし、複数の前記センスアンプで共通接続された反転回路を更に備え、
   前記反転回路は、前記ビット線に接続された前記メモリセルが保持する前記データが消去されたか否かを前記配線に出力された前記データを反転演算することで得られる結果で判断する
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 前記反転回路は、演算部及びその演算部で演算した結果を反転する反転素子を備え、
   前記メモリセルに対し前記データの書き込みが完了すると、前記演算部にこのデータ書き込みが完了したことを示す信号が入力される
   ことを特徴とする請求項４記載の半導体記憶装置。

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