JPH0982096A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力が小さく、また書き込みや消去等の
データ書替え動作が高速な、そしてチップ面積の小さい
ＥＥＰＲＯＭを提供すること。 【解決手段】 メモリセルを複数個接続したメモリセル
ユニットがアレイ状に配列されたメモリセルアレイと、
メモリセルアレイのビット線方向の一端に設けられ、セ
ンス動作と書替えデータのラッチ動作を行うデータラッ
チ兼センスアンプとを備えたＥＥＰＲＯＭにおいて、選
択されたメモリセルに書き込み電圧を印加するデータ書
き込み動作の後に、ビット線を０Ｖ又はＶccに一括設定
することなく、電圧印加されたメモリセルの書き込み状
態を検査するベリファイ読み出し動作を行うこと。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特にＮＡＮＤセル，ＮＯＲセル，ＡＮＤセル，
ＤＩＮＯＲセル型ＥＥＰＲＯＭ等の不揮発性半導体記憶
装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置の一つとして、電
気的書き替えを可能としたＥＥＰＲＯＭが知られてい
る。なかでも、メモリセルを複数個直列接続してＮＡＮ
Ｄセル・ブロックを構成するＮＡＮＤセル型ＥＥＰＲＯ
Ｍは、高集積化ができるものとして注目されている。

【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモ
リセルは、半導体基板上に絶縁膜を介して浮遊ゲート
（電荷蓄積層）と制御ゲートが積層されたＦＥＴ−ＭＯ
Ｓ構造を有する。そして、複数個のメモリセルが隣接す
るもの同士でソース・ドレインを共用する形で直列接続
されてＮＡＮＤセルを構成し、これを一単位としてビッ
ト線に接続するものである。このようなＮＡＮＤセルが
マトリックス配列されてメモリセルアレイが構成され
る。メモリセルアレイは、ｐ型基板又はｐ型ウェル内に
集積形成される。

【０００４】メモリセルアレイの列方向に並ぶＮＡＮＤ
セルの一端側のドレインは、それぞれ選択ゲートトラン
ジスタを介してビット線に共通接続され、他端側ソース
はやはり選択ゲートトランジスタを介して共通ソース線
に接続されている。メモリトランジスタの制御ゲート及
び選択ゲートトランジスタのゲート電極は、メモリセル
アレイの行方向にそれぞれ制御ゲート線（ワード線）、
選択ゲート線として共通接続される。

【０００５】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みの動作は、ビット
線コンタクトから最も離れた位置のメモリセルから順に
行う。選択されたメモリセルの制御ゲートには高電圧Ｖ
pp（＝２０Ｖ程度）を印加し、それよりビット線コンタ
クト側にあるメモリセルの制御ゲート及び選択ゲートに
は中間電位ＶMWL （＝１０Ｖ程度）を印加し、ビット線
にはデータに応じて０Ｖ又は中間電位ＶMBL （＝８Ｖ）
を与える。ビット線に０Ｖが与えられた時、その電位は
選択メモリセルのドレインまで伝達されて、ドレインか
ら浮遊ゲートに電子注入が生じる。これにより、その選
択されたメモリセルのしきい値は正方向にシフトする。
この状態を例えば“１”とする。ビット線に中間電位が
与えられた時は電子注入が起こらず、従ってしきい値は
変化せず、負に止まる。この状態は“０”である。

【０００６】データ消去は、選択されたＮＡＮＤセルブ
ロック内の全てのメモリセルに対して同時に行われる。
即ち、選択されたＮＡＮＤセルブロック内の全ての制御
ゲートを０Ｖとし、ビット線，ソース線，ｐ型ウェル
（若しくはｐ型基板），非選択ＮＡＮＤセルブロック中
の制御ゲート及び全ての選択ゲートに高電圧２０Ｖ程度
の電圧を印加する。これにより、選択ＮＡＮＤセルブロ
ック中の全てのメモリセルで浮遊ゲートの電子がｐ型ウ
ェル（若しくはｐ型基板）に放出され、しきい値電圧は
負方向にシフトする。

【０００７】データ読み出し動作は、選択されたメモリ
セルの制御ゲートを０Ｖとし、それ以外のメモリセルの
制御ゲート及び選択ゲートを電源電圧Ｖcc若しくは電源
電圧より高い電圧ＶH として、選択メモリセルで電流が
流れるか否かを検出することにより行われる。

【０００８】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、書き込み及び読み出し動
作時には非選択メモリセルは転送ゲートとして作用す
る。この観点から、書き込みがなされたメモリセルのし
きい値電圧には制限が加わる。例えば、“１”書き込み
されたメモリセルのしきい値の好ましい範囲は、Ｖcc＝
３Ｖの場合、０．５〜２．０Ｖ程度となる。データ書き
込み後の経時変化、メモリセルの製造パラメータのばら
つきや電源電位のばらつきを考慮すると、データ書き込
み後のしきい値分布はこれより小さい範囲であることが
要求される。

【０００９】しかしながら、従来のような、書き込み電
位及び書き込み時間を固定して全メモリセルを同一条件
でデータ書き込みする方式では、“１”書き込み後のし
きい値範囲を許容範囲に収めることが難しい。例えばメ
モリセルは製造プロセスのばらつきからその特性にもば
らつきが生じる。従って書き込み特性を見ると、書き込
まれやすいメモリセルと書き込まれにくいメモリセルが
ある。これに対して、各々のメモリセルのしきい値が所
望の範囲に収まるよう書き込まれるように、書き込み時
間を調節してベリファイを行いながら書き込むという方
法が提案されている（特開平５−１４４２７７号公
報）。

【００１０】図５にビット線制御回路の構成例を示し、
図２４に書き込みパルス印加／書き込みベリファイ時の
動作の従来例を示している。書き込みデータが入出力線
ＩＯ，／ＩＯからＣＭＯＳフリップフロップＦＦにラッ
チされた後、プリチャージ信号φP が“Ｈ”となって、
ビット線ＢＬi が（Ｖcc−Ｖthn ）にプリチャージされ
る。また、電圧ＶMBはＶccから中間電位ＶMBL （〜８
Ｖ）となる。その後、信号φF がＶMWL （〜１０Ｖ）と
なり、ラッチしたデータによってビット線ＢＬiは０Ｖ
かＶMBL （〜８Ｖ）となる。“１”書き込みの場合は０
Ｖ、“０”書き込みの場合は８Ｖである。このとき、選
択ゲートＳＧ1 は１０Ｖ、ＳＧ2 は０Ｖ、制御ゲートは
ＣＧ2 が選択されている場合、ＣＧ1 が１０Ｖ、ＣＧ2
が高電圧Ｖpp（〜２０Ｖ）で、ＣＧ3 〜ＣＧ8 は１０Ｖ
である。

【００１１】選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 が０Ｖにリセットされた時、信号φF が
“Ｌ”、リセット信号φR が“Ｈ”となって、ビット線
ＢＬiは０Ｖにリセットされる。続いてベリファイ読み
出し動作となる。

【００１２】ベリファイ読み出し動作は通常の読み出し
動作と同様、まずプリチャージ信号φP が“Ｈ”となっ
て、ビット線ＢＬi が（Ｖcc−Ｖthn ）にプリチャージ
される。この後、ロウデコーダ５により選択ゲート、制
御ゲートが駆動される。選択ゲートＳＧ1 ，ＳＧ2 、制
御ゲートＣＧ1 〜ＣＧ8 がリセットされた後、ベリファ
イ信号φV が“Ｈ”となり、“０”書き込みをしたビッ
ト線ＢＬi にのみ（Ｖcc−Ｖthn ）が出力される。

【００１３】この後、φSP，φRPが“Ｈ”、φSN，φRN
が“Ｌ”となり、φF が“Ｈ”となる。信号φSPが
“Ｌ”、φSNが“Ｈ”となってビット線電位がセンスさ
れた後、信号φRPが“Ｌ”、φRNが“Ｈ”となって、再
書き込みデータがラッチされる。このとき書き込みデー
タとメモリセルのデータと再書き込みデータの関係は、
下記の（表１）の通りである。

【００１４】

【表１】

【００１５】この従来方式の特徴は、書き込みパルス印
加動作の終りに全てのビット線を０Ｖに設定する動作
（図２４（ア）に相当）を含んでいることである。書き
込みベリファイ読み出し動作時には、メモリセルのデー
タをビット線に読み出す前にビット線を予め“Ｈ”レベ
ルに設定しておく必要があるため、ビット線電位を書き
込みベリファイ読み出し動作の始めに全てのビット線を
（Ｖcc−Ｖthn ）電位まで充電する動作が必要となる。
図２４の動作方式を用いると、書き込みパルス印加動作
／書き込みベリファイ読み出し動作のサイクルの中で全
ての“０”書き込みビット線を８Ｖと０Ｖの間を往復さ
せねばならない。

【００１６】従って、書き込みパルス印加動作中に８Ｖ
まで充電したビット線を全て一度０Ｖまで放電した後、
次の書き込みパルス印加動作中にまた全ての“０”書き
込みビット線を８Ｖまで充電させねばならない。つま
り、書き込みパルス印加動作／書き込みベリファイ読み
出し動作中に０Ｖと８Ｖの間の充放電を行うビット線の
本数が多くなるため、消費電力が大変大きくなると共
に、ビット線の充放電動作０Ｖ→（Ｖcc−Ｖthn ），
（Ｖcc−Ｖthn ）→８Ｖ，８Ｖ→０Ｖの各動作の所要時
間が長くなる。従って、書き込みパルス印加動作や書き
込みシーケンス所要時間が長くなる、という問題が従来
あった。

【００１７】以上述べたように、従来の書き込みパルス
印加動作／書き込みベリファイ読み出し動作の方式を用
いると、動作中に０Ｖと８Ｖの間の充放電を行うビット
線の本数が多くなるため、消費電力が大変大きくなると
共に、ビット線の充放電動作の所要時間が長くなり、従
って書き込みパルス印加動作や書き込みシーケンス所要
時間が長くなる、という問題があった。

【００１８】一方、電気的書き替えを可能としたＥＥＰ
ＲＯＭの他の例として、ＮＯＲセル型ＥＥＰＲＯＭもあ
る。

【００１９】ＮＯＲセル型ＥＥＰＲＯＭの１つのメモリ
セルは、ＮＡＮＤセル型のものと同様に、半導体基板上
に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲー
トが積層されたＦＥＴ−ＭＯＳ構造を有し、このＮＯＲ
セルがマトリックス配列されてメモリセルアレイが構成
される。メモリセルアレイは、ｐ型基板又はｐ型ウェル
内に集積形成される。ＮＯＲセル型ＥＥＰＲＯＭのメモ
リセルアレイの等価回路は図１６に示されている。

【００２０】このＮＯＲセル型ＥＥＰＲＯＭの動作は、
次の通りである。データ書き込み動作時には、選択され
たメモリセルのゲート（ワード線）には高電圧１２Ｖを
印加し、ビット線にはデータに応じて６Ｖ又は０Ｖを与
える。ビット線に６Ｖが与えられた時、メモリセルのド
レイン近傍を流れる電子が加速され、高エネルギーを得
るため、この高エネルギー電子が浮遊ゲートに注入され
る。これにより、その選択されたメモリセルのしきい値
は電源電圧Ｖccより高い領域にシフトする。この状態を
例えば“１”とする。ビット線に０Ｖが与えられた時は
電子注入は起こらず、従ってしきい値電圧は変化せず、
０ＶとＶccの間に止まる。この状態は“０”である。

【００２１】データ消去動作時には、選択されたワード
線には−１２Ｖを印加し、ビット線にはデータに応じて
Ｖcc又は０Ｖを与える。ビット線にＶccが与えられた
時、浮遊ゲートの電子がビット線に放出され、しきい値
電圧は低下し、０ＶとＶccの間の値となる（“０”消
去）。ビット線に０Ｖが与えられた時は電子放出は起こ
らず、従ってしきい値電圧は変化せず、Ｖccより高い値
にある（“１”消去）。

【００２２】データ読み出し動作は、選択されたワード
線をＶccとし、選択メモリセルで電流が流れるか否かを
検出することにより行われる。

【００２３】以上の動作説明から明らかなように、ＮＯ
Ｒセル型ＥＥＰＲＯＭでは、消去がなされたメモリセル
のしきい値電圧には制限が加わる。例えば、“０”消去
されたメモリセルのしきい値の好ましい範囲は、Ｖcc＝
３Ｖの場合、０．５〜２．０Ｖ程度となる。データ消去
後の経時変化、メモリセルの製造パラメータのばらつき
や電源電位のばらつきを考慮すると、データ消去後のし
きい値分布はこれより小さい範囲であることが要求され
る。

【００２４】しかしながら、従来のような、消去電位及
び消去時間を固定して全メモリセルを同一条件でデータ
消去する方式では、“０”消去後のしきい値範囲を許容
範囲に収めることが難しい。例えば、メモリセルは製造
プロセスのばらつきからその特性にもばらつきが生じ
る。従って書き込み特性を見ると、消去されやすいメモ
リセルと消去されにくいメモリセルがある。これに対し
て、各々のメモリセルのしきい値が所望の範囲に収まる
よう消去されるように、消去時間を調節してベリファイ
を行いながら消去するという方法が提案されている。

【００２５】次に、ＮＯＲセル型ＥＥＰＲＯＭにおける
従来例に係わるビット線制御回路の回路構成を図２５
に、従来方式を用いた場合の消去パルス印加／消去ベリ
ファイ読み出しの動作タイミングを図２６に示す（詳細
は特開平５−１４４２７７号公報を参照）。図２５の回
路構成において、図１８の回路構成と異なるのは、トラ
ンジスタＱn21,Ｑn22 が存在する部分である。従来方式
では、消去パルス印加動作に続いて消去ベリファイ読み
出し動作が始まると、全てのビット線をＶcc電位まで充
電するというビット線一括充電動作を行った後、メモリ
セルデータのベリファイを行っていた。この方式では、
消去ベリファイ読み出し動作の度に、全ての“１”デー
タ消去ビット線を０ＶからＶcc電位まで充電した後、ま
た０Ｖまで放電することになる。

【００２６】従って従来方式を用いると、消去パルス印
加動作／消去ベリファイ読み出し動作中に０ＶとＶccの
間の充放電を行うビット線の数が多くなるため、消費電
力が大変大きくなると共に、ビット線の０Ｖ→Ｖcc→０
Ｖの各動作の所要時間が長くなる。従って、消去シーケ
ンス所要時間が長くなる、という問題があった。

【００２７】さらに、従来方式における回路構成では、
ビット線制御回路中に“１”データ消去のビット線を消
去ベリファイ読み出し動作中に放電するために、この放
電用の素子（図２５中のトランジスタＱn21,Ｑn22 に相
当）が必要となるため、ビット線制御回路中の素子数が
多くなる。また、この放電動作や消去ベリファイ動作の
初めのビット線のＶcc電位への一括充電動作が必要なた
め動作所要時間が長くなる、という問題があった。

【００２８】以上述べたように、従来の消去パルス印加
動作／消去ベリファイ読み出し動作の方式を用いると、
動作中に０ＶとＶccの間の充放電を行うビット線の本数
が多くなるため、消費電力が大変大きくなると共に、ビ
ット線の充放電動作の所要時間が長くなり、従って消去
パルス印加動作や消去シーケンス所要時間が長くなる、
という問題があった。また、従来のビット線制御回路は
素子数が多いため、チップサイズが大きくなるという問
題もあった。

【００２９】

【発明が解決しようとする課題】このように、従来の書
き込みパルス印加動作／書き込みベリファイ読み出し動
作の方式や、従来の消去パルス印加動作／消去ベリファ
イ読み出し動作の方式を用いると、消費電力が大きくな
ったり、動作所要時間が長くなる、チップ面積が大きく
なる、という問題があった。

【００３０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、消費電力が小さく、ま
た書き込みや消去等のデータ書替え動作が高速な、そし
てチップ面積の小さい不揮発性半導体記憶装置を提供す
ることにある。

【００３１】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。

【００３２】即ち本発明は、メモリセル又はメモリセル
を複数個接続したメモリセルユニットがアレイ状に配列
されたメモリセルアレイと、前記メモリセルアレイのビ
ット線を選択する列選択手段と、前記メモリセルアレイ
のビット線方向の一端に設けられた、センス動作と書替
えデータのラッチ動作を行うデータラッチ兼センスアン
プと、選択されたメモリセルにデータ書替えを行うため
の電圧を印加する第１の動作と、前記電圧を印加された
メモリセルのデータ書替え状態を検査する第２の動作
と、前記第１の動作と前記第２の動作を交互に繰り返し
てメモリセルのデータ書替えを行う動作シーケンスと、
前記検査の結果に応じて、次に続く前記第１の動作にお
ける書替えデータをビット毎に自動設定する手段とを備
えた不揮発性半導体記憶装置において、前記データラッ
チ兼センスアンプはＣＭＯＳフリップフロップであっ
て、その一方のノードがトランスファゲートを介してビ
ット線に接続され、第１の動作の後に、ビット線を０Ｖ
又はＶccに一括設定することなく、ビット線を選択して
第２の動作を行うことを特徴とする。

【００３３】（作用）本発明においては、書き込みパル
ス印加動作／書き込みベリファイ読み出し動作におい
て、全ビット線の電位の０ＶやＶcc電位への一括設定動
作を行わない。この時には、“０”書き込みビット線の
うち対応するメモリセルのしきい値電圧が正であるビッ
ト線では、書き込みパルス印加動作中に一度“Ｈ”レベ
ル電位まで充電された後は、書き込みパルス印加動作／
書き込みベリファイ読み出し動作中のいずれにおいても
“Ｈ”レベル電位から低下することがない。このため、
選択した全メモリセルへのデータ書き込みが完了するま
では上記“Ｈ”レベル電位に固定されたままである。

【００３４】従って、書き込みパルス印加動作時に上記
“Ｈ”レベル電位まで充電する必要のあるビット線は、
全ての“０”書き込みビット線のうち上記“Ｈ”レベル
より低い電位にあるビット線だけでよく、従来例に比べ
て、０Ｖと上記“Ｈ”レベル電位の間を充放電するビッ
ト線の本数を大幅に減らすことができる。このため、消
費電力を大幅に小さくできると共に、ビット線の充放電
動作所要時間を大幅に短縮できる。

【００３５】また、本発明においては、消去パルス印加
動作／消去ベリファイ読み出し動作において、全ビット
線の電位の０ＶやＶcc電位への一括設定動作を行わな
い。この時には、“１”データ消去ビット線では、消去
パルス印加動作中若しくは消去ベリファイ読み出し動作
中に一度“Ｌ”レベル電位となった後は、消去パルス印
加動作・消去ベリファイ読み出し動作中のいずれにおい
ても“Ｌ”レベル電位から上昇することがない。このた
め、選択した全メモリセルのデータ消去が完了するまで
は上記“Ｌ”電位に固定されたままである。

【００３６】従って、消去パルス印加動作時に上記
“Ｌ”レベル電位まで放電する必要のあるビット線は、
１回目の消去パルス印加動作時以外には存在しないた
め、従来例に比べて、充放電するビット線の本数を大幅
に減らすことができる。このため、消費電力を大幅に小
さくできると共に、ビット線の充放電動作所要時間を大
幅に短縮でき、従って動作の高速化を実現できる。

【００３７】また、ビット線制御回路中の素子数を従来
より減少させることができるため、チップ面積を従来よ
り小さくできる。このようにして本発明によれば、従来
より消費電力が小さく、データ書替え動作が高速で安価
なチップを提供できる。

【００３８】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。

【００３９】図１は、本発明の第１の実施形態に係わる
ＮＡＮＤセル型ＥＥＰＲＯＭの構成を示している。メモ
リセルアレイ１に対して、データ書き込み，読み出し，
再書き込み及びベリファイ読み出しを行うために、ビッ
ト線制御回路２が設けられている。このビット線制御回
路２はデータ入出力バッファ６につながり、アドレスバ
ッファ４からのアドレス信号を受けるカラムデコーダ３
の出力を入力として受ける。また、メモリセルアレイ１
に対して制御ゲート及び選択ゲートを制御するためにロ
ウデコーダ５が設けられ、メモリセルアレイ１が形成さ
れるｐ基板（又はｐ型ウェル）の電位を制御するための
基板電位制御回路７が設けられている。

【００４０】ビット線制御回路２は主にＣＭＯＳフリッ
プフロップから成り、書き込むためのデータのラッチや
ビット線の電位を読むためのセンス動作、また書き込み
後のベリファイ読み出しのためのセンス動作、さらに再
書き込みデータのラッチを行う。

【００４１】図２（ａ）（ｂ）はメモリセルアレイの一
つのＮＡＮＤセル部分の平面図と等価回路図であり、図
３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及びＢ
−Ｂ′断面図である。素子分離酸化膜１２で囲まれたｐ
型シリコン基板（又はｐ型ウェル）１１に複数のＮＡＮ
Ｄセルからなるメモリセルアレイが形成されている。一
つのＮＡＮＤセルに着目して説明するとこの実施形態で
は、８個のメモリセルＭ1 〜Ｍ8 が直列接続されて一つ
のＮＡＮＤセルを構成している。メモリセルはそれぞ
れ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１
４（１４₁ ，１４₂ ，…，１４₈ ）が形成され、この上
に層間絶縁膜１５を介して制御ゲート１６（１６₁ ，１
６₂ ，…，１６₈ ）が形成されて、構成されている。こ
れらのメモリセルのソース，ドレインであるｎ型拡散層
１９は、隣接するもの同士共用する形となり、メモリセ
ルが直列接続されている。

【００４２】ＮＡＮＤセルのドレイン側，ソース側には
それぞれ、メモリセルの浮遊ゲート，制御ゲートと同時
に形成された選択ゲート１４₉ ，１６₉ 及び１４₁₀，１
６₁₀が設けられている。素子形成された基板上はＣＶＤ
酸化膜１７により覆われ、この上にビット線１８が配設
されている。ビット線１８はＮＡＮＤセルの一端のドレ
イン側拡散層１９にはコンタクトさせている。行方向に
並ぶＮＡＮＤセルの制御ゲート１４は共通に、制御ゲー
ト線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 として配設されてい
る。これら制御ゲート線はワード線となる。選択ゲート
１４₉ ，１６₉ 及び１４₁₀，１６₁₀もそれぞれ行方向に
連続的に、選択ゲート線ＳＧ1 ，ＳＧ2 として配設され
ている。

【００４３】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。

【００４４】図５は、図１中のビット線制御回路２の具
体的な構成を示す。この実施形態でのセンスアンプ兼デ
ータラッチ回路を構成するＣＭＯＳフリップフロップＦ
Ｆは、Ｅタイプ，ｐチャネルＭＯＳトランジスタＱp1，
Ｑp2とＥタイプ，ｎチャネルＭＯＳトランジスタＱn3，
Ｑn4により構成された信号同期式ＣＭＯＳインバータ
と、Ｅタイプ，ｐチャネルＭＯＳトランジスタＱp3，Ｑ
p4とＥタイプ，ｎチャネルＭＯＳトランジスタＱn5、Ｑ
n6により構成された信号同期式ＣＭＯＳインバータと、
により構成されている。

【００４５】このＣＭＯＳフリップフロップＦＦの出力
ノードＮ１とビット線ＢＬi との間は、信号φF により
制御されるＥタイプ，ｎチャネルＭＯＳトランジスタＱ
n7を介して接続されている。

【００４６】ビット線ＢＬi と電源Ｖccの間には、フリ
ップフロップＦＦの出力ノードＮ１により制御されるＥ
タイプ，ｎチャネルＭＯＳトランジスタＱn8と、信号φ
V により制御されるＥタイプ，ｎチャネルＭＯＳトラン
ジスタＱn9とが直列接続されている。そして、これらの
トランジスタにより、書き込みベリファイ読み出し時に
ＣＭＯＳフリップフロップＦＦのデータに応じてビット
線ＢＬi が（Ｖcc−Ｖth）に充電される。但し、（Ｖcc
−Ｖth）電位より低い電位にあるビット線のみがＱn8，
Ｑn9を介して充電される。

【００４７】Ｅタイプ，ｎチャネルＭＯＳトランジスタ
Ｑn11 は、ビット線ＢＬi を（Ｖcc−Ｖth）にプリチャ
ージする回路である。Ｅタイプ，ｎチャネルＭＯＳトラ
ンジスタＱn10 は、ビット線ＢＬi を０Ｖにリセットす
るためのリセットトランジスタである。

【００４８】ＣＭＯＳフリップフロップＦＦの２つのノ
ードは、カラム選択信号ＣＳＬi により制御されるトラ
ンスファゲートであるＥタイプ，ｎチャネルＭＯＳトラ
ンジスタＱn1とＱn2を介してそれぞれ入出力線ＩＯ，／
ＩＯに接続されている。

【００４９】この実施形態のビット線制御回路の動作
を、次に説明する。

【００５０】図６は、読み出し時の動作タイミングを示
している。信号φF が“Ｌ”となりビット線ＢＬi とＣ
ＭＯＳフリップフロップＦＦは切り離される。プリチャ
ージ信号φP が“Ｈ”となることで、ビット線ＢＬi が
（Ｖcc−Ｖthn ）にプリチャージされる。但し、Ｖthn
はトランジスタＱn11 のしきい値電圧である。この後、
選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8
にロウデコーダ５から電圧が出力される。例えば、ＣＧ
2 が選択された場合、ＳＧ1 ，ＳＧ2 ，ＣＧ1，ＣＧ3
〜ＣＧ8 がＶcc、ＣＧ2 が０Ｖとなる。メモリセルのデ
ータが“０”の場合はビット線ＢＬi は“Ｌ”レベルと
なり、データが“１”の場合は“Ｈ”レベルのままであ
る。

【００５１】選択ゲート，制御ゲートが０Ｖにリセット
された後、信号φSP，φRPが“Ｈ”、φSN，φRNが
“Ｌ”となって、ＣＭＯＳフリップフロップＦＦが非活
性状態となった後、信号φF が“Ｈ”となり、ビット線
ＢＬi の電位がＣＭＯＳフリップフロップＦＦの出力線
に伝えられる。そして、φSPが“Ｌ”、φSNが“Ｈ”と
なってビット線ＢＬi の電位がセンスされ、φRPが
“Ｌ”、φRNが“Ｈ”となってセンスしたデータがラッ
チされる。ラッチされた読み出しデータはカラム選択信
号ＣＳＬi が“Ｈ”となって、入出力線ＩＯ，／ＩＯに
出力される。

【００５２】図７は、書き込みパルス印加／書き込みベ
リファイ時の動作を示している。書き込みデータが入出
力線ＩＯ，／ＩＯからＣＭＯＳフリップフロップＦＦに
ラッチされた後、電圧ＶMBはＶccから中間電位ＶMBL
（〜８Ｖ）となる。その後、信号φF がＶMWL （〜１０
Ｖ）となり、ラッチしたデータによってビット線ＢＬi
は０ＶかＶMBL となる。“１”書き込みの場合は０Ｖ、
“０”書き込みの場合はＶMBL である。このとき、選択
ゲートＳＧ1 はＶMWL 、ＳＧ2 は０Ｖ、制御ゲートはＣ
Ｇ2 が選択されている場合、ＣＧ1 がＶMWL 、ＣＧ2 が
高電圧Ｖpp（〜２０Ｖ）で、ＣＧ3 〜ＣＧ8 はＶMWL で
ある。

【００５３】選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 が０Ｖにリセットされた時、信号φF が
“Ｌ”となって、続いてベリファイ読み出し動作とな
る。

【００５４】ベリファイ読み出し動作は通常の読み出し
動作と同様、まずプリチャージ信号φP が“Ｈ”となっ
て、“１”書き込みに対応するビット線ＢＬi だけが
（Ｖcc−Ｖthn ）にプリチャージされる。この場合に
は、“０”書き込みに対応するビット線ＢＬi は８Ｖ程
度の電圧にあるため、“０”書き込みビット線に接続さ
れたトランジスタＱn11 はゲート電圧Ｖcc、ソース電圧
Ｖcc、ドレイン電圧８Ｖ（通常、Ｖcc＜８Ｖ）であり、
またＱn11 のしきい値電圧Ｖthn ＞０Ｖの場合にはＱn1
1 はオフ状態にあるため、対応するビット線は８Ｖに保
たれる。

【００５５】この後、ロウデコーダ５により選択ゲー
ト，制御ゲートが駆動される。ここで、選択ゲート，制
御ゲートが下記の（表２）中の書き込みベリファイ時の
電圧にバイアスされる。この時には、選択メモリセルの
しきい値電圧が０．５Ｖ以下であるＮＡＮＤセルに接続
されたビット線の電圧は０Ｖ電位まで放電される（８Ｖ
電位にあるビット線も対応する選択メモリセルのしきい
値電圧が０．５Ｖ以下の場合には０Ｖまで放電され
る）。

【００５６】

【表２】

【００５７】選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 がリセットされた後、ベリファイ信号φV
が“Ｈ”となり、（Ｖcc−Ｖthn ）より低い電圧にあ
り、なおかつ“０”書き込みをしたビット線ＢＬi にの
み（Ｖcc−Ｖth）が出力される。何故なら、“０”書き
込みの場合のみノードＮ１が“Ｈ”であるためである。
この後、φSP，φRPが“Ｈ”、φSN，φRNが“Ｌ”とな
り、φF が“Ｈ”となる。信号φSPが“Ｌ”、φSNが
“Ｈ”となってビット線電位がセンスされた後、信号φ
RPが“Ｌ”、φRNが“Ｈ”となって、再書き込みデータ
がラッチされる。このとき、書き込みデータとメモリセ
ルのデータと再書き込みデータの関係は、前記（表１）
の通りである。

【００５８】全ての“１”書き込みメモリセルへのデー
タ書き込みが終了した後、つまり全てのフリップ・フロ
ップＦＦ内のラッチデータが“１”（ノードＮ１が
“Ｈ”レベルに対応）となったとき、データ書き込み完
了となり、続いてビット線リセットを行った後、終了す
る。

【００５９】書き込み動作は、前述のベリファイ読み出
し／再書き込み（２回目以降の書き込みパルス印加動
作）がある回数繰り返され終了する。例えば１００回で
ある。このベリファイ読み出し／再書き込みによれば、
“１”書き込みとした後にメモリセルのデータが“０”
であれば“１”が再書き込みされる。つまり、メモリセ
ルのしきい値が０．５Ｖ以上でない場合には、再度しき
い値を高くするために“１”書き込みが行われるのであ
る。“１”書き込みをした後にメモリセルのデータが
“１”であれば、“０”が再書き込みがされる。つま
り、メモリセルのしきい値が０．５Ｖ以上になっている
と、再書き込み時にはそれ以上メモリセルのしきい値が
高くならないよう、“０”書き込み動作が行われる。
“０”書き込みの後の再書き込みは、必ず“０”再書き
込みが行われる。

【００６０】このようにして“１”書き込みされるメモ
リセルのしきい値が０．５Ｖに達してない時のみ、再度
“１”書き込みが行われ、“１”書き込みされるメモリ
セルの不必要なしきい値の上昇を抑えることができる。

【００６１】消去、書き込みパルス印加、書き込みベリ
ファイ読み出し、読み出し時の制御ゲートＣＧ1 〜ＣＧ
8 及び選択ゲートＳＧ1 ，ＳＧ2 の電位は前記（表２）
に示される通りである。（表２）では電源電圧Ｖcc＝３
Ｖ、制御ゲートＣＧ2 が選択された場合の電位関係を示
している。

【００６２】なお以上の実施形態では、ベリファイ動作
でのしきい値評価基準を０．５Ｖとしたが、これは許容
しきい値分布との関係で、他の適当な値に設定すること
ができる。１回の書き込み時間についても同様であり、
例えば最終的なしきい値分布をより小さいものとするた
めには、１回の書き込み時間をより短くして小刻みに書
き込み／ベリファイ動作を繰り返すようにすればよい。
また実施形態では、トンネル注入を利用したＮＡＮＤセ
ル型ＥＥＰＲＯＭについて説明したが、ホットエレクト
ロン注入等他の方式を利用するものであっても、ＮＡＮ
Ｄセル型のＥＥＰＲＯＭであれば本発明は有効である。

【００６３】図７の動作方式では、“０”書き込みビッ
ト線のうち対応する選択メモリセルのしきい値電圧が
０．５Ｖより高いビット線では、書き込みパルス印加動
作中に一度８Ｖまで充電された後は、書き込みパルス印
加動作・書き込みベリファイ読み出し動作中のいずれに
も８Ｖ電位から低下することがないため、ビット線リセ
ット動作（図８のアルゴリズムを参照）の前までは８Ｖ
電位に固定されたままである。

【００６４】これは、書き込みベリファイ読み出し動作
では“０”書き込みビット線が対応する選択メモリセル
データにかかわらず常に“Ｈ”と読まれることが必要不
可欠であり、“０”書き込みビット線電位が予め８Ｖに
あっても（Ｖcc−Ｖthn ）電位にあっても書き込みベリ
ファイ読み出し結果（再書き込みデータ）を“０”とす
ることが可能である。また、書き込みパルス印加動作時
に８Ｖ電位となるのは“０”書き込みビット線だけであ
るため、あえて書き込みベリファイ前には“０”書き込
みビット線電位を８Ｖから低下させる必要がないため、
図７のような動作方式が可能となる。

【００６５】図８に、図７の動作タイミングを用いた場
合のメモリセルへのデータ書き込みを行うときのアルゴ
リズムを表すフローチャートを示す。図７の方法では、
“０”書き込みを行うメモリセルのうち、メモリセルの
しきい値電圧が０．５Ｖより高いメモリセルに接続され
たビット線の電圧は、一度書き込みパルス印加動作を行
った後は、８Ｖ程度の電圧にある。

【００６６】この状態を保ったまま書き込みシーケンス
を終了すると、書き込みシーケンス終了後にデータ読み
出し動作（図６の動作に相当）が続く場合には、データ
読み出し動作中のビット線プリチャージ動作時（φＰが
“Ｈ”にある動作時）にもビット線は８Ｖ電位から低下
しないため、ビット線が８Ｖ程度の電圧に保たれたまま
の状態でメモリセルのデータ判定が行われることにな
り、誤読み出しの原因となる可能性がある。つまり、メ
モリセルのデータ判定をする際のビット線電位が通常時
の（Ｖcc−Ｖthn ）電位よりも高い８Ｖ程度にあるた
め、誤読み出しが起こる危険が高くなる。

【００６７】この状態を防ぐためには、書き込みシーケ
ンスが終了する前にビット線を通常読み出し動作時のビ
ット線プリチャージ電圧（Ｖcc−Ｖthn ）電位以下の電
圧に設定する必要がある。これを実現するために、図７
中のビット線電位リセット動作の項目があり、この動作
項目は図８（Ｓ７）に相当する。但し、図７中では、ビ
ット線電位リセット動作中に全てのビット線電位を０Ｖ
に設定する場合を示したが、本発明はこの動作方式に限
定されるものではなく、例えば、ビット線リセット動作
時に全てのビット線電位を（Ｖcc−Ｖthn ）電位に設定
する場合や、データ書き込み完了時（図８（Ｓ６）にて
“ＹＥＳ”の時）に（Ｖcc−Ｖthn ）電位より高い電圧
にあるビット線のみを０Ｖ電位や（Ｖcc−Ｖthn ）電位
まで低下させる場合など種々変更可能である。

【００６８】図９に、図５に示したビット線制御回路の
変更例を示す。図９において、図５の回路と異なる部分
はデータ読み出し動作時にビット線をプリチャージする
部分、つまり図５中のトランジスタＱn11 の部分が図９
中ではトランジスタＱd1、Ｑp5に置き換えられていると
ころである。従って、図９ではデータ読み出し動作時に
はビット線電位はＶccまでプリチャージされる。この図
９を用いた場合のデータ読み出し動作時における動作タ
イミング図を図１０に、また書き込みパルス印加／書き
込みベリファイ時の動作を図１１に示す。

【００６９】また、図９、図１０、図１１を用いた各動
作時の制御ゲート，選択ゲート，ビット線，及びｐウェ
ル（又は基板）の電位を下記の（表３）に示す。（表
３）では、電源電圧Ｖccが３Ｖであり、制御ゲートＣＧ
２が選択された場合の電位関係を示している。

【００７０】

【表３】

【００７１】図１０のデータ読み出し動作タイミング
は、図６に示した動作タイミングと比べて、ビット線プ
リチャージ電位レベルがＶcc電位となった部分、及びビ
ット線プリチャージ用トランジスタＱd1，Ｑp5を駆動す
る信号φＰ，／φＰの部分だけが異なり、他は同じ動作
であるため、図６の動作と同様に理解できる。

【００７２】図１１の動作タイミングは、基本的には図
７の動作タイミングと同じである。図１１の動作タイミ
ングにおいて、図７の動作タイミングと異なる部分は、
書き込みパルス印加動作時に“０”書き込みのビット線
への印加電圧がＶccである点、書き込みベリファイ読み
出し時のビット線プリチャージ電圧がＶcc電位である
点、信号φＦの書き込みパルス印加動作時の“Ｈ”レベ
ル電位がＶH1電位である点、信号ＶMBがＶcc電位に固定
されている点、ビット線リセット動作が無い点などであ
る。但し、ＶＨ１電位は（Ｖcc＋Ｖthn ）電位より高い
電位であり、従ってノードＮ１がＶcc電位にある場合に
トランジスタＱn7を介してビット線をＶcc電位に充電す
ることが可能である。図１１のように、書き込みパルス
印加動作時の“０”書き込みビット線への印加電圧がＶ
ccである場合にも本発明は有効である。

【００７３】図１０、図１１の動作タイミングではビッ
ト線の“Ｈ”レベルが共にＶcc電位であるため、図７や
図８に示したビット線リセット動作によるビット線
“Ｈ”レベル電位の低下を行う必要はなく、従ってデー
タ書き込みを行う際のアルゴリズムは、図１２のように
ビット線リセット動作を省くことができ、従って図１１
中にもビット線リセット動作は示されていない。

【００７４】以下に、図１０、図１１の動作タイミング
の説明を行う。

【００７５】図１０は、読み出し時の動作タイミングを
示している。信号φF が“Ｌ”となりビット線ＢＬi と
ＣＭＯＳフリップフロップＦＦは切り離される。プリチ
ャージ信号φP ，／φP がそれぞれ“Ｈ”，“Ｌ”とな
ることで、ビット線ＢＬi がＶccにプリチャージされ
る。この後、選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 にロウデコーダ５から電圧が出力される。
例えば、ＣＧ2 が選択された場合、ＳＧ1 ，ＳＧ2 ，Ｃ
Ｇ1 ，ＣＧ3 〜ＣＧ8 がＶcc、ＣＧ2 が０Ｖとなる。メ
モリセルのデータが“０”の場合はビット線ＢＬi は
“Ｌ”レベルとなり、データが“１”の場合は“Ｈ”レ
ベルのままである。

【００７６】選択ゲート，制御ゲートが０Ｖにリセット
された後、信号φSP，φRPが“Ｈ”、φSN，φRNが
“Ｌ”となって、ＣＭＯＳフリップフロップＦＦが非活
性状態となった後、信号φF が“Ｈ”となり、ビット線
ＢＬi の電位がＣＭＯＳフリップフロップＦＦの出力線
に伝えられる。そして、φSPが“Ｌ”、φSNが“Ｈ”と
なってビット線ＢＬi の電位がセンスされ、φRPが
“Ｌ”、φRNが“Ｈ”となってセンスしたデータがラッ
チされる。ラッチされた読み出しデータはカラム選択信
号ＣＳＬi が“Ｈ”となって、入出力線ＩＯ，／ＩＯに
出力される。

【００７７】図１１は、書き込みパルス印加／書き込み
ベリファイ時の動作を示している。書き込みデータが入
出力線ＩＯ，／ＩＯからＣＭＯＳフリップフロップＦＦ
にラッチされた後、信号φF がＶH1となり、ラッチした
データによってビット線ＢＬi は０ＶかＶccとなる。
“１”書き込みの場合は０Ｖ、“０”書き込みの場合は
Ｖccである。このとき、選択ゲートＳＧ1 はＶMWL 、Ｓ
Ｇ2 は０Ｖ、制御ゲートはＣＧ2 が選択されている場
合、ＣＧ1 がＶMWL 、ＣＧ2 が高電圧Ｖpp（〜２０Ｖ）
で、ＣＧ3 〜ＣＧ8 はＶMWL である。

【００７８】選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 が０Ｖにリセットされた後、信号φF が
“Ｌ”となって、続いてベリファイ読み出し動作とな
る。

【００７９】ベリファイ読み出し動作は通常の読み出し
動作と同様、まずプリチャージ信号φP が“Ｈ”、／φ
P が“Ｌ”となって、“１”データ書き込みに対応する
ビット線ＢＬi がＶccにプリチャージされる。このと
き、“１”データ書き込みに対応するビット線は既にＶ
cc電位にあるため、Ｖcc電位のまま保持される。この
後、ロウデコーダ５により選択ゲート，制御ゲートが駆
動される。選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ
1 〜ＣＧ8 がリセットされた後、ベリファイ信号φV が
“Ｈ”となり、“０”書き込みをしたビット線ＢＬi に
のみＶcc−Ｖthn が出力される。

【００８０】この後、φSP，φRPが“Ｈ”、φSN，φRN
が“Ｌ”となり、φF が“Ｈ”となる。信号φSPが
“Ｌ”、φSNが“Ｈ”となってビット線電位がセンスさ
れた後、信号φRPが“Ｌ”、φRNが“Ｈ”となって、再
書き込みデータがラッチされる。このとき書き込みデー
タとメモリセルのデータと再書き込みデータの関係は、
先の実施形態で説明した（表１）の通りである。

【００８１】書き込みパルス印加／書き込みベリファイ
動作は例えば１００回程繰り返され終了する。この実施
形態での消去、書き込み、読み出し、ベリファイ読み出
し時のビット線ＢＬi 、選択ゲートＳＧ1 ，ＳＧ2 、制
御ゲートＣＧ1 〜ＣＧ8 の電位を、（表３）に示す。こ
こでは、ＣＧ2 が選択された場合を示している。

【００８２】ここで、上記実施形態を用いた場合の効
果、つまり従来方式を用いた場合に比べて優れている点
を述べる。図５の回路を用いた場合の、従来方式におけ
る動作タイミング図は前記図２４に示した通りである。
図７と図２４の動作タイミングの違いは、信号φＰ，信
号φＲ，及びビット線ＢＬi の電位だけである。

【００８３】この従来方式の特徴は書き込みパルス印加
動作の終りに全てのビット線を０Ｖに設定する動作（図
２４（ア）に相当）を含んでいることである。書き込み
ベリファイ読み出し動作時にはメモリセルのデータをビ
ット線に読み出す前にビット線を予め“Ｈ”レベルに設
定しておく必要があるため、ビット線電位を書き込みベ
リファイ読み出し動作の始めに全てのビット線を（Ｖcc
−Ｖthn ）電位まで充電する動作が必要となる。図２４
の動作方式を用いると、書き込みパルス印加動作／書き
込みベリファイ読み出し動作のサイクルの中で全ての
“０”書き込みビット線を８Ｖと０Ｖの間を往復させね
ばならない。

【００８４】従って、書き込みパルス印加動作中に８Ｖ
まで充電したビット線を全て一度０Ｖまで放電した後、
次の書き込みパルス印加動作中にまた全ての“０”書き
込みビット線を８Ｖまで充電させねばならない。つま
り、書き込みパルス印加動作／書き込みベリファイ読み
出し動作中に０Ｖと８Ｖの間の充放電を行うビット線の
本数が多くなるため、消費電力が大変大きくなると共
に、ビット線の充放電動作０Ｖ→（Ｖcc−Ｖthn ），
（Ｖcc−Ｖthn ）→８Ｖ，８Ｖ→０Ｖの各動作の所要時
間が長くなる。従って、書き込みパルス印加動作や書き
込みシーケンス所要時間が長くなる、という問題が従来
あった。

【００８５】一方、図７の動作方式では、“０”書き込
みビット線のうち対応する選択メモリセルのしきい値電
圧が０．５Ｖより高いビット線では、書き込みパルス印
加動作中に一度８Ｖまで充電された後は、書き込みパル
ス印加動作・書き込みベリファイ読み出し動作中のいず
れにも８Ｖ電位から低下することがないため、ビット線
リセット動作（図８のアルゴリズムを参照）の前までは
８Ｖ電位に固定されたままである。

【００８６】これは、書き込みベリファイ読み出し動作
では“０”書き込みビット線が“Ｈ”レベルにあると判
定されることが特徴であり、“０”書き込みビット線電
位が予め８Ｖにあっても（Ｖcc−Ｖthn ）電位にあって
も“Ｈ”レベルと判定されるなら書き込みベリファイ読
み出し結果（再書き込みデータ）に影響がないからであ
る。また、書き込みパルス印加動作時に８Ｖ電位にある
ビット線は全て“０”書き込みビット線であるため、あ
えて書き込みベリファイ前には“０”書き込みビット線
電位を８Ｖから低下させる必要がないため、図７のよう
な動作方式が可能となる。

【００８７】従って、図７の動作方式では、図２４
（ア）のような全ビット線を０Ｖまで放電する動作がな
いため、書き込みパルス印加動作時に８Ｖまで充電する
必要があるビット線は、全ての“０”書き込みビット線
のうち８Ｖより低い電圧にあるビット線だけでよい。つ
まり、全“０”書き込みビット線を書き込みパルス印加
動作の度に８Ｖまで充電する図１３の方式に比べて、０
Ｖと８Ｖの間を充放電するビット線の本数を大幅に減ら
すことができるため、消費電力を大幅に小さくできる。
また、充放電ビット線の本数が少ないため、０Ｖ→（Ｖ
cc−Ｖthn ）、（Ｖcc−Ｖthn ）→８Ｖ，８Ｖ→０Ｖの
充放電動作所要時間を大幅に短縮できるため、書き込み
パルス印加動作や書き込みシーケンス動作の所要時間を
大幅に短縮できる。

【００８８】また、図１１の動作タイミングを用いる場
合にも、本発明は有効である。図１１の動作方式におい
ても、図７の動作方式の場合と同様に、書き込みパルス
印加動作中や書き込みベリファイ読み出し動作中に全ビ
ット線を同時に放電する動作などが存在しない。従っ
て、“０”書き込みビット線のうち対応する選択メモリ
セルのしきい値電圧が正であるビット線では１回目の書
き込みパルス印加動作中にＶcc電位となった後は、書き
込みシーケンス終了まで（図２４（ア）を参照）Ｖcc電
位に固定されたままである。

【００８９】従って、図１１の動作方式では、不必要な
ビット線電位の放電は行わない。つまり、放電されるビ
ット線は、“１”書き込みビット線（書き込みパルス印
加動作時）、及び選択メモリセルのしきい値電圧が０．
５Ｖ以下であるビット線（書き込みベリファイ読み出し
動作時）だけとなる。この場合にも、図７の動作時と同
様に、書き込みパルス印加動作／書き込みベリファイ読
み出し動作において充放電を行うビット線の本数を減ら
すことができ、従って消費電力を大幅に小さくできる。
また、０Ｖ→Ｖcc，Ｖcc→０Ｖの充放電動作所要時間を
大幅に短縮できるため、書き込みパルス印加動作や書き
込みシーケンス動作の所要時間を大幅に短縮することが
できる。

【００９０】以上述べた効果以外に、上記実施形態を用
いると図２４（ア）の動作をなくすことができるため、
図２４（ア）の動作所要時間分だけ書き込みベリファイ
読み出し動作所要時間を短縮でき、従って図７や図１１
の動作方式ではこの要因による動作高速化を実現でき
る。

【００９１】図１３は、ビット線制御回路２の他の構成
例を示す図である。データラッチ兼センスアンプとし
て、ＥタイプｐチャネルＭＯＳトランジスタＱp7，Ｑp
8，Ｑp9，Ｑp10 と、ＥタイプｎチャネルＭＯＳトラン
ジスタＱn17 ，Ｑn18 により構成されるＣＭＯＳフリッ
プフロップＦＦ２を有する。このフリップフロップＦＦ
２は、１本のビット線に対し１つの割合で設けられてい
る。

【００９２】ＣＭＯＳフリップフロップＦＦ２のビット
線側のノードＮ１は、ＥタイプｎチャネルＭＯＳトラン
ジスタＱn20 ，ＤタイプｎチャネルＭＯＳトランジスタ
Ｑd2の直列回路を介してビット線ＢＬに接続される。ｎ
チャネルＭＯＳトランジスタＱn20,Ｑd2は、それぞれ制
御信号ＢＬＣＤ，ＢＬＴＲによって制御されて、ＣＭＯ
ＳフリップフロップＦＦ２とビット線の間を接続したり
切り離したりする。信号ＢＬＴＲ，ＢＬＣＤは、書き込
み時に一時的にＶＭＷＬノードと接続状態になり、この
ときにはＶMWL ＝１０Ｖであるため、ＢＬＴＲ，ＢＬＣ
Ｄも１０Ｖとなり、ビット線ＢＬをノードＮ１と同電位
に設定する。

【００９３】また、信号ＢＬＴＲ，ＢＬＣＤは、それぞ
れ読み出し時にはＶcc，０Ｖとなって、ビット線電位を
ノードＮ３まで転送すると共に、ノードＮ３とノードＮ
１の間を非導通とする。

【００９４】ビット線ＢＬには、プリチャージ信号ＢＬ
ＣＵにより制御されるビット線プリチャージ用のＥタイ
プｎチャネルＭＯＳトランジスタＱn12 が設けられてい
る。このトランジスタＱn12 を介して、プリチャージ動
作時にはビット線ＢＬは設定される。

【００９５】フリップフロップＦＦ２のノードＮ２は、
接地電位０Ｖとの間にＥタイプｎチャネルＭＯＳトラン
ジスタＱn15,Ｑn16 の直列回路が設けられている。これ
らのうち、ＭＯＳトランジスタＱn15 のゲートにはビッ
ト線電位センス時に“Ｈ”となるビット線電位センス信
号ＢＬＳＥＮが入力され、残りのＭＯＳトランジスタＱ
n16 のゲートは前記トランジスタＱn20 とＱd2の間のノ
ードＮ３により制御される。

【００９６】これらのＭＯＳトランジスタにより、読み
出し動作中にはビット線電位に応じてフリップフロップ
ＦＦ２のラッチデータが設定される。具体的には、ビッ
ト線が“Ｈ”にあればノードＮ１，Ｎ２はそれぞれ
“Ｈ”，“Ｌ”に、またビット線が“Ｌ”にあればノー
ドＮ１，Ｎ２はそれぞれ“Ｌ”，“Ｈ”に設定される。

【００９７】また、フリップフロップＦＦ２のノードＮ
１と接地電位０Ｖとの間にＥタイプｎチャネルＭＯＳト
ランジスタＱn19 が設けられている。このトランジスタ
Ｑn19 ではフリップフロップＦＦ２のリセット動作時に
“Ｈ”となるフリップフロップのリセット信号ＬＲＳＴ
がゲートに入力されており、ノードＮ１，Ｎ２がそれぞ
れ“Ｌ”，“Ｈ”となるようにリセットを行う動作を実
現する。

【００９８】また、フリップフロップＦＦ２を構成する
ＭＯＳトランジスタＱp9，Ｑp7のゲートにはそれぞれ信
号ＳＡＰ，０Ｖが入力されている。信号ＳＡＰは前記フ
リップフロップのリセット動作時に“Ｈ”となりＱP9を
オフ状態とし、前記リセット動作時にＱp9，Ｑp10 ，Ｑ
n19 のパスで流れる貫通電流を防ぐ役割を果たしてい
る。前記リセット動作時以外には信号ＳＡＰは“Ｌ”状
態に保たれ、フリップフロップＦＦ２のデータ保持状態
を実現している。

【００９９】また、ＶＭＢはフリップフロップＦＦ２の
ｐチャネルＭＯＳトランジスタＱp7〜10が形成されるｎ
型ウェル、及びｐチャネルＭＯＳトランジスタＱp7, Ｑ
p9の共通ソースノードに与えられる電位で、通常Ｖccで
あり、書き込み動作時には一時的にＶＭＢＬノードと接
続される。このときには、ＶＭＢＬノードは８Ｖとなる
ため、ＶＭＢノードも８Ｖとなる。また、プリチャージ
電位ＢＬＣＲＬは通常Ｖcc電位にあり、ビット線のリセ
ット時に０Ｖとなる。

【０１００】引き続き、読み出し動作の説明を図１４の
タイミング図を用いて説明する。読み出し動作開始時は
ビット線電位は０Ｖ以上で（Ｖcc−Ｖthn ）以下の電位
にある。読み出し動作では、まずプリチャージ信号ＢＬ
ＣＵが０ＶからＶccとなってビット線が（Ｖcc−Ｖthn
）にプリチャージされた後、ＢＬＣＵが０Ｖとなって
プリチャージ動作が終了する。また、信号ＳＡＰが０Ｖ
からＶccとなり、続いて信号ＬＲＳＴが０ＶからＶccと
なることにより、フリップフロップＦＦ中のノードＮ１
が“Ｌ”レベル、つまり０Ｖに設定され、従ってノード
Ｎ２（図１４中では省略）が“Ｈ”レベル、つまりＶcc
となる。

【０１０１】この場合には、信号ＬＲＳＴがＶccとなる
より早く信号ＳＡＰがＶccとなるため、図１３中の回路
のフリップフロップＦＦ２中でのＭＯＳトランジスタＱ
p9，Ｑp10,Ｑn19 の経路での貫通電流を防ぐことがで
き、消費電流を小さく抑えることができる。前記ノード
Ｎ１が全て０Ｖとなった後、信号ＳＡＰ，ＬＲＳＴが共
に０Ｖとなり、フリップフロップＦＦ２のラッチデータ
のセットが終わる。

【０１０２】また、選択メモリセルを含むＮＡＮＤセル
中の制御ゲートＣＧのうち選択メモリセルのゲート電極
に対応する制御ゲート以外がＶccに充電される、例えば
ＣＧ２が選択された場合にはＣＧ１，ＣＧ３〜８がＶcc
に充電される（以下、選択メモリセルが制御ゲートＣＧ
２をゲート電極とする場合について説明するが、ＣＧ２
以外の制御ゲートが選択された場合も同様の動作を実現
できる。）。また、ソース線側の選択ゲートＳＧ２、ビ
ット線コンタクト側の選択ゲートＳＧ１がＶccに充電さ
れる。

【０１０３】一定時間（〜１０μｓｅｃ）の後に、選択
メモリセルを含むＮＡＮＤセル中の全ての制御ゲートＣ
Ｇ１〜８、及び両方の選択ゲートＳＧ１，ＳＧ２が０Ｖ
に設定される。この一定時間とはビット線をＶccから
“Ｌ”レベルに相当する電圧までＮＡＮＤセル（＝
“０”データの選択メモリセルを含むＮＡＮＤセル）を
介して放電する所要時間に基づいた値であり、通常
“０”データの選択メモリセルを含むＮＡＮＤセルの中
で最も放電時間が遅いＮＡＮＤセルのビット線放電所要
時間以上に設定される。この時点で、“１”データの選
択メモリセルに対応するビット線電位は“Ｈ”，“０”
データの選択メモリセルに対応するビット線電位は
“Ｌ”となっている。

【０１０４】また、ビット線電位センス信号ＢＬＳＥＮ
が０ＶからＶccとなり、ビット線電位がセンスされる。
この時、“Ｈ”にあるビット線に対応するフリップフロ
ップＦＦ２では、Ｎ３，ＢＬＳＥＮ共に“Ｈ”にあるた
め、Ｑn15,Ｑn16 共にオン状態となり、従ってノードＮ
２が“Ｌ”となる（Ｑp7，Ｑp8直列回路よりもＱn15,Ｑ
n16 直列回路の方が電流駆動能力が大きくなるように設
定してある。従って、Ｑn15,Ｑn16 共にオン状態となる
とノードＮ２は“Ｌ”となる。）ため、ノードＮ１は
“Ｈ”となる。一方、“Ｌ”にあるビット線に対応する
フリップフロップＦＦ２では、Ｎ３が“Ｌ”にあるため
Ｑn16 がオフ状態にあり、従ってフリップフロップＦＦ
２のノードＮ２は“Ｈ”のままであり、ノードＮ１は
“Ｌ”のままである。

【０１０５】このようにして、ビット線のレベルに応じ
てフリップフロップＦＦのデータ状態が変化又は保持さ
れ、メモリセルデータのフリップフロップＦＦへの読み
出しが実行されると共に、読み出しデータがそのままラ
ッチされる。この後、信号ＢＬＳＥＮが０Ｖとなり、続
いて前記ＩＯ，／ＩＯに読み出しデータが出力されて、
データ出力バッファ６に伝えられ、外部に取り出され
る。これで読み出し動作が終了する。

【０１０６】図１５は、書き込み／書き込み確認時の動
作を示している。書き込みデータが入出力線ＩＯ，／Ｉ
ＯからＣＭＯＳフリップフロップＦＦにラッチされた
後、プリチャージ信号ＢＬＣＵが“Ｈ”となって、ビッ
ト線ＢＬi が（Ｖcc−Ｖthn ）にプリチャージされる。

【０１０７】続いて、信号ＢＬＣＤがＶccとなり、ラッ
チしたデータによってビット線が（Ｖcc−Ｖthn ）のま
ま保たれるか若しくは０Ｖとなる。“１”書き込みの場
合は０Ｖ、“０”書き込みの場合は（Ｖcc−Ｖthn ）で
ある。続いて、ＶMBが８Ｖとなり、また信号ＢＬＴＲ及
び信号ＢＬＣＤは１０Ｖとなる。このとき、“０”書き
込みビット線電位は（Ｖcc−Ｖthn ）→８Ｖとなる。続
いて、選択ゲートＳＧ1 は１０Ｖ、ＳＧ2 は０Ｖ、制御
ゲートはＣＧ2 が選択されている場合、ＣＧ1が１０
Ｖ、ＣＧ2 が高電圧Ｖpp（〜２０Ｖ）で、ＣＧ3 〜ＣＧ
8 は１０Ｖの状態となり、しばらくこの状態が保たれ
る。

【０１０８】選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣ
Ｇ1 〜ＣＧ8 が０Ｖにリセットされた後、信号ＢＬＣＤ
が“Ｌ”となる。続いて、書き込み確認動作となる。

【０１０９】書き込み確認動作は、まずプリチャージ信
号ＢＬＣＵが“Ｈ”となり、“１”書き込みに対応する
ビット線ＢＬi のみが（Ｖcc−Ｖthn ）にプリチャージ
される。この場合に、“０”書き込みに対応するビット
線に接続されたトランジスタＱn12 はオフ状態にあるた
め、“０”書き込みに対応するビット線電位は８Ｖに保
たれる（図７の場合と同じ）。この後、ロウデコーダ５
により選択ゲート、制御ゲートが駆動される。選択ゲー
トＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8がリセッ
トされた後、ビット線電位検知信号ＢＬＳＥＮが“Ｈ”
となる。この時には、ラッチのノードＮ１が書き込み確
認動作前から“Ｈ”となっているフリップフロップＦＦ
２ではビット線の電圧によらずラッチデータは不変であ
り、ノードＮ１が“Ｈ”のままである。

【０１１０】また、ラッチのノードＮ１が書き込み確認
動作前から“Ｌ”となっているフリップフロップＦＦ２
では、ビット線の電圧がトランジスタＱn16 のしきい値
電圧より低い場合にはノードＮ１が“Ｌ”のまま保た
れ、またビット線の電圧がトランジスタＱn16 のしきい
値電圧より高い場合にはトランジスタＱn16 がオン状態
となり、ノードＮ１は“Ｌ”→“Ｈ”（ノードＮ２が
“Ｈ”→“Ｌ”となるため）となる。

【０１１１】このようにして、再書き込みのデータがフ
リップフロップＦＦ２に読み出されラッチされる。この
とき、書き込みデータとメモリセルのデータと再書き込
みデータの関係は、前記の（表１）の通りである。

【０１１２】全ての“１”書き込みメモリセルへのデー
タ書き込みが終了した後、つまり全てのフリップフロッ
プＦＦ２内のラッチデータが“１”（ノードＮ１が
“Ｈ”レベルに対応）となった時“データ書き込み完
了”となり、続いてビット線リセット動作を行った後、
終了する。

【０１１３】消去、書き込みパルス印加、書き込みベリ
ファイ読み出し、データ読み出し時の制御ゲート、等の
電位は前記（表２）に示される通りである。但し、（表
２）では電源電圧Ｖccが３Ｖ、制御ゲートＣＧ２が選択
された場合の電位関係を示している。

【０１１４】また、図１５の方式を用いる場合は、書き
込みシーケンス中には“０”書き込みビット線が８Ｖに
設定され、またデータ読み出し動作時のビット線プリチ
ャージ電圧（Ｖcc−Ｖthn ）よりも８Ｖは高い電圧であ
るため、図７の場合と同様に書き込みシーゲンスの終了
前にビット線リセット動作が必要となり、従って図１５
の方式を用いた場合の書き込み時のアルゴリズムは前記
図８となる。

【０１１５】図１５の動作方式では、図７の動作方式を
用いた場合と同じ効果がある。つまり、“０”書き込み
ビット線のうち対応する選択メモリセルのしきい値電圧
が正であるビット線では、書き込みパルス印加動作・書
き込みベリファイ読み出し動作中のいずれにも８Ｖ電位
から低下することがないため、１回目の書き込みパルス
印加動作で８Ｖまで充電された後は、ビット線リセット
動作（図８のアルゴリズムを参照）の前までは８Ｖ電位
に固定されたままである。

【０１１６】これは、書き込みベリファイ読み出し動作
では“０”書き込みデータを持つフリップフロップＦＦ
２はノードＮ２が“Ｌ”レベルにあるため、ビット線の
電圧に依らずフリップフロップＦＦ２の書き込みベリフ
ァイ後のラッチデータは“０”書き込みデータを持つ状
態となるからである。従って、“０”書き込みビット線
電位が予め８Ｖにあっても（Ｖcc−Ｖthn ）電位にあっ
ても書き込みベリファイ読み出し結果（再書き込みデー
タ）に影響がない。また、書き込みパルス印加動作時に
８Ｖ電位となるのは“０”書き込みビット線だけである
ため、あえて書き込みベリファイ前には“０”書き込み
ビット線電位を８Ｖから低下させる必要がないため、図
１５のような動作方式が可能となる。

【０１１７】従って、図１５に示す動作方式を用いる場
合にも、図２４（ア）のような全ビット線を０Ｖまで放
電する動作がないため、書き込みパルス印加動作時に８
Ｖまで充電する必要があるビット線は、全ての“０”書
き込みビット線のうち８Ｖより低い電圧にあるビット線
だけでよい、従って、全“０”書き込みビット線を書き
込みパルス印加動作のたびに８Ｖまで充電する図２４の
方式に比べて、０Ｖと８Ｖの間を充放電するビット線の
本数を大幅に減らすことができるため、消費電力を大幅
に小さくできる。また、充放電ビット線の本数が少ない
ため、０Ｖ→（Ｖcc−Ｖthn ），（Ｖcc−Ｖthn ）→８
Ｖ，８Ｖ→０Ｖの充放電動作所要時間を大幅に短縮でき
るため、書き込みパルス印加動作や書き込みシーケンス
動作の所要時間を大幅に短縮できる。

【０１１８】以上述べた効果以外に、上記実施形態を用
いると図２４（ア）の動作をなくすことができるため、
図２４（ア）の動作所要時間分だけ書き込みベリファイ
読み出し動作所要時間を短縮することができ、従って動
作高速化を実現できる、という長所がある。

【０１１９】以上の実施形態ではＮＡＮＤセル型ＥＥＰ
ＲＯＭへのデータ書き込みシーケンスに本発明を適用し
た場合を例にとって本発明の説明を行ってきたが、本発
明は上記実施形態に限定されるものではなく、種々変更
可能である。例えば、図１６に示したようなＮＯＲセル
型ＥＥＰＲＯＭのデータ消去シーケンスに本発明を適用
することも可能である。以下に、このＮＯＲセル型ＥＥ
ＰＲＯＭのデータ消去シーケンスに本発明を適用した場
合の実施形態を示す。

【０１２０】図１７に、ＮＯＲセル型ＥＥＰＲＯＭにお
いてデータ消去を行う際のアルゴリズムを表すフローチ
ャートを示す。また、図１８に、ＮＯＲセル型ＥＥＰＲ
ＯＭのデータ消去シーケンスに本発明を適用した場合に
使用するビット線制御回路を示す。図１８の回路は図９
に示した回路からトランジスタＱn8，Ｑn9を取り除いた
回路構成であり、図５や図９のビット線制御回路より素
子数の少ない回路であるが、この回路を用いることによ
り、消去パルス印加動作の度に、消去パルスを印加する
か否かをビット線毎に、つまり個々の選択メモリセルに
対して制御できる。つまり、ビット毎ベリファイ消去動
作を実現できる。

【０１２１】図１８の回路を用いた場合のデータ読み出
し動作タイミングを図１９に、消去パルス印加／消去ベ
リファイ読み出し動作タイミングを図２０に示す。

【０１２２】図１９は、読み出し時の動作タイミングを
示している。信号φF が“Ｌ”となりビット線ＢＬI と
ＣＭＯＳフリップフロップＦＦは切り離される。プリチ
ャージ信号φP ，／φP がそれぞれ“Ｈ”，“Ｌ”とな
ることで、ビット線ＢＬi がＶccにプリチャージされ
る。この後、ワード線にロウデコーダー５から電圧が出
力され、ワード線はＶccとなる。メモリセルのデータが
“０”の場合はビット線ＢＬi は“Ｌ”レベルとなり、
データが“１”の場合は“Ｈ”レベルのままである。

【０１２３】ワード線が０Ｖにリセットされた後、信号
φSP，φRPが“Ｈ”、φSN，φRNが“Ｌ”となって、Ｃ
ＭＯＳフリップフロップＦＦが非活性状態となった後、
信号φF が“Ｈ”となり、ビット線ＢＬi の電位がＣＭ
ＯＳフリップフロップＦＦの出力線に伝えられる。そし
てφSPが“Ｌ”、φSNが“Ｈ”となってビット線ＢＬi
の電位がセンスされ、φRPが“Ｌ”、φRNが“Ｈ”とな
ってセンスしたデータがラッチされる。ラッチされた読
み出しデータはカラム選択信号ＣＳＬi が“Ｈ”となっ
て、入出力線ＩＯ，／ＩＯに出力される。

【０１２４】図２０は、消去パルス印加／消去ベリファ
イ時の動作を示している。消去データが入出力線ＩＯ，
／ＩＯからＣＭＯＳフリップフロップＦＦにラッチされ
た後、信号φF がＶH1となり、ラッチしたデータによっ
てビット線ＢＬi は０ＶかＶccとなる。“１”消去の場
合は０Ｖ、“０”消去の場合はＶccである。この時、ワ
ード線は−１２Ｖにある。

【０１２５】ワード線ＷＬが０Ｖにリセットされた時、
信号φF が“Ｌ”となって、続いて消去ベリファイ読出
し動作となる。このときには、“０”消去ビット線はＶ
cc電位に、“１”消去ビット線は０Ｖにある。従って、
消去ベリファイ読出し動作では“０”消去メモリセルの
データのみが読出される。この後、ロウデコーダー５に
よりワード線ＷＬが駆動される。

【０１２６】この後、φSP，φRPが“Ｈ”、φSN，φRN
が“Ｌ”となり、φF が“Ｈ”となる。信号φSPが
“Ｌ”、φSNが“Ｈ”となってビット線電位がセンスさ
れた後、信号φRPが“Ｌ”、φRNが“Ｈ”となって、再
消去データがラッチされる。このとき消去データとメモ
リセルのデータと再消去データの関係は、（表４）の通
りである。

【０１２７】

【表４】

【０１２８】消去パルス印加／消去ベリファイ動作は、
例えば１００回程繰り返され終了する。この実施形態で
の消去、書き込み、読み出し、ベリファイ読み出し時の
ビット線ＢＬi 、ワード線ＷＬの電位を、下記の（表
５）に示す。ここではＶcc＝３Ｖの場合を示している。

【０１２９】

【表５】

【０１３０】ここで、ＮＯＲセル型ＥＥＰＲＯＭにおけ
る従来例に係わるビット線制御回路の回路構成を図２５
に、従来方式を用いた場合の消去パルス印加／消去ベリ
ファイ読み出しの動作タイミングを図２６に示す。

【０１３１】図２５の回路構成において、図１８の回路
構成と異なるのは、トランジスタＱn21,Ｑｎ22が存在す
る部分である。従来方式では、消去パルス印加動作に続
いて消去ベリファイ読み出し動作が始まると、全てのビ
ット線をＶcc電位まで充電するというビット線一括充電
動作を行った後、メモリセルデータのベリファイを行っ
ていた。この方式では、消去ベリファイ読み出し動作の
度に、全ての“１”データ消去ビット線を０ＶからＶcc
電位まで充電した後また０Ｖまで放電することになる。

【０１３２】これに比べて、図２０に示した実施形態に
おいては、消去パルス印加動作が終わる時の状態、つま
り“０”データ消去に対応するビット線の電圧はＶcc電
位、“１”データ消去に対応するビット線の電圧は０Ｖ
にある状態を消去ベリファイ読み出し動作開始後もワー
ド線ＷＬが“Ｈ”レベル電位となるまで保つ。そして、
“０”データ消去を行っているメモリセルのデータが
“０”となったメモリセル、つまりデータ消去が完了し
たメモリセルに対応するビット線のみが“Ｈ”レベル電
位（Ｖcc）から“Ｌ”レベル電位（０Ｖ電位）まで低下
することになる。また、消去パルス印加動作時や消去ベ
リファイ読み出し動作時に一度“Ｌ”レベル電位まで低
下したビット線は、以後消去シーケンス動作が終了する
まで“Ｌ”レベル電位に保たれる。

【０１３３】従って、従来方式を用いる場合に比べて、
図２０の動作を用いる場合には、０ＶとＶcc電位の間の
充放電を行うビット線の本数がずっと少なくなるため、
消費電力を大幅に低下させられると共に、充放電を行う
ビット線の本数が少ないため、ビット線充放電の動作所
要時間を短縮でき、従って高速なデータ消去を実現でき
る。

【０１３４】また、以上に述べた長所以外に、本発明に
は以下に述べるような長所がある。データ消去のビット
毎ベリファイ動作には、従来図２５の回路を用いてお
り、この回路の特徴はトランジスタＱn21,Ｑn22 の部分
である。このトランジスタＱn21,Ｑn22 により、消去ベ
リファイ読み出し動作中の信号φＶが“Ｈ”レベルにあ
る時に“１”データ消去に対応する全てのビット線の電
位を０Ｖとする動作を行うことにより、“１”データ消
去に対応するフリップフロップＦＦ中のデータを“１”
に固定し、データ消去動作のビット毎ベリファイ動作を
実現している（表４を参照）。

【０１３５】つまり、消去ベリファイ読み出し中にメモ
リセルデータをフリップフロップに転送するメモリセ
ル、つまりデータ読み出しを行うメモリセルを、“０”
データ消去のメモリセルに限定している。この動作を実
現するために、図２５中のトランジスタＱn21,Ｑn22 が
必要であり、また、図２６中の信号φＶが“Ｈ”レベル
にある時に“１”データ消去のビット線を０Ｖに設定す
る動作が必要となる。

【０１３６】一方、図２０に示した動作方式では、消去
パルス印加動作中のビット線電位、つまり“０”消去に
対応するビット線ではＶcc電位、“１”消去に対応する
ビット線では０Ｖ電位にある電圧が消去ベリファイ読み
出し動作中のワード線が“Ｈ”となる状態（図２０中の
“０”消去に対し“０”読みのビット線の電圧がＶccか
ら低下し始める状態に相当）まで保たれる。従って、
“１”データ消去に対応するビット線電位は、ワード線
電位が“Ｈ”となる前から０Ｖ電位にあるため、メモリ
セルデータに拘らず、“１”データ消去に対応するビッ
ト線電位は“Ｌ”レベルとセンスされ、“１”データ消
去に対応するメモリセルは消去非選択状態、つまり
“１”データ消去の状態が保たれる。このようにして、
図１８の回路や図２０の動作により、データ消去のビッ
ト毎ベリファイ動作が実現される。

【０１３７】図１８、図２０に示した方式を用いると、
図２５、図２６に示した方式に比べ、ビット線制御回路
を構成する素子数を減少させることができ（トランジス
タＱn21,Ｑn22 をなくすことができる）、従ってビット
線制御回路のパターン面積を小さくでき、従来よりチッ
プ面積の小さい安価なチップを実現できる。また、さら
に、図１８、図２０に示した方式を用いると、図２５、
図２６に示した方式に比べ、動作を減らすことができ
る。つまり、図２６中の全てのビット線を一括してＶcc
電位に設定する動作（信号φＰ，／φＰがそれぞれＶc
c，０Ｖにある時の動作）や“１”データ消去ビット線
放電動作（信号φＶがＶcc電位にある時の動作）を省略
でき、従って従来方式を用いた場合よりも高速な消去シ
ーケンスを実現できる。

【０１３８】以上本発明を実施形態を用いて説明したが
本発明は前記実施形態に限定されるものではなく、種々
変更可能である。例えば、図２０中では、消去パルス印
加動作や消去ベリファイ読出し動作中に“０”データ消
去ビット線がＶcc電位にある場合にを示したが、“０”
データ消去ビット線が（Ｖcc−Ｖthn ）電位（Ｖccにあ
るＶＭＢノードよりトランスファゲートＱn7のしきい値
電圧だけ低い電圧である場合に相当）やＶccより高い電
圧にある場合などにおいても本発明は有効である。この
Ｖccより高い電圧にある場合にはＶＭＢノード（フリッ
プフロップＦＦの“Ｈ”レベル電圧ノード）を同様にＶ
ccより高い電圧に設定することにより容易に実現でき
る。

【０１３９】また、ＮＡＮＤセル型ＥＥＰＲＯＭに関す
る上記実施形態中では１個のＮＡＮＤセル中で直列接続
されたメモリセルの数が８個の場合について説明した
が、直列接続するメモリセルの数が８個ではなく、例え
ば２，４，１６，３２，６４個等の場合においても同様
に本発明は適用可能である。

【０１４０】また、これまでは、本発明をＮＡＮＤセル
型ＥＥＰＲＯＭやＮＯＲセル型ＥＥＰＲＯＭに適用した
場合の実施形態を示してきたが本発明は他のデバイスに
おいても有効である。例えば、ＤＩＮＯＲセル型ＥＥＰ
ＲＯＭやＡＮＤセル型ＥＥＰＲＯＭ、選択トランジスタ
付きＮＯＲセル型ＥＥＰＲＯＭ、等においても本発明を
適用することができる。

【０１４１】図２１にＤＩＮＯＲセル型ＥＥＰＲＯＭに
おけるメモリセルアレイの等価回路図を示す。ＤＩＮＯ
Ｒセル型ＥＥＰＲＯＭの詳細に関しては“H.Onoda et a
l.,IEDM Tech. Digest,1992,pp.599-602 ”を参照。ま
た、図２２にＡＮＤセル型ＥＥＰＲＯＭにおけるメモリ
セルアレイの等価回路図を示す。ＡＮＤセル型ＥＥＰＲ
ＯＭの詳細に関しては“H.Kume et al.,IEDM Tech.Dige
st,1992,pp.991-993“を参照。また、選択トランジスタ
付きＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセル等価
回路図を図２３に示す。

【０１４２】以上、実施形態を用いて本発明の説明を行
ったが、本発明はその要旨を逸脱しない範囲で、種々変
形して実施することが可能である。

【０１４３】

【発明の効果】以上説明したように本発明によれば、デ
ータ書替え（データ書き込み・データ消去の両方を含
む）パルス印加動作と書き替えベリファイ読み出し動作
の繰り返し動作時において、書き替えパルス印加動作時
に“Ｈ”レベルにあるビット線の電圧をメモリセルを介
した経路以外での経路で放電することがないため、充放
電を行うビット線の本数を従来より減少させることがで
き、また全ビット線一括放電動作、等の動作を省略する
ことができる。従って、低消費電力かつ高速動作が可能
なチップを実現できる。

【０１４４】また、データ消去のビット毎ベリファイ動
作を実現する回路の素子数を減少させることができるた
め、従来よりチップ面積の小さい、つまり安価なチップ
を実現できる。

【図面の簡単な説明】

【図１】第１，２，３の実施形態に係わるＮＡＮＤセル
型ＥＥＰＲＯＭの概略構成を示すブロック図。

【図２】実施形態のＮＡＮＤセル構成を示す平面図と等
価回路図。

【図３】図２（ａ）のＡ−Ａ´及びＢ−Ｂ´断面図。

【図４】同じくメモリセルアレイの等価回路図。

【図５】第１の実施形態におけるビット線制御回路の構
成を示す図。

【図６】第１の実施形態におけるデータ読み出し動作タ
イミング図。

【図７】第１実施形態における書き込みパルス印加動作
／書き込みベリファイ読み出し動作タイミング図。

【図８】第１，３の実施形態におけるデータ書き込み時
のアルゴリズムを表すフローチャートを示す図。

【図９】第２の実施形態に係わるビット線制御回路の構
成を示す図。

【図１０】第２の実施形態におけるデータ読み出し動作
タイミング図。

【図１１】第２実施形態における書き込みパルス印加動
作／書き込みベリファイ読み出し動作タイミング図。

【図１２】第２の実施形態におけるデータ書き込み時の
アルゴリズムを表すフローチャートを示す図。

【図１３】第３の実施形態に係わるビット線制御回路の
構成を示す図。

【図１４】第３の実施形態におけるデータ読み出し動作
タイミング図。

【図１５】第３の実施形態における書き込みパルス印加
動作／書き込みベリファイ読み出し動作タイミング図。

【図１６】ＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセ
ルアレイの等価回路図。

【図１７】第４の実施形態におけるデータ消去時のアル
ゴリズムを表すフローチャートを示す図。

【図１８】第４の実施形態に係わるビット線制御回路の
構成を示す図。

【図１９】第４の実施形態におけるデータ読み出し動作
タイミング図。

【図２０】第４実施形態における消去パルス印加動作／
消去ベリファイ読み出し動作タイミング図。

【図２１】ＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモ
リセルアレイの等価回路図。

【図２２】ＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセ
ルアレイの等価回路図。

【図２３】選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯ
Ｍにおけるメモリセルアレイの等価回路図。

【図２４】第１の従来例における書き込みパルス印加動
作／書き込みベリファイ読み出し動作タイミング図。

【図２５】第２の従来例に係わるビット線制御回路の構
成を示す図。

【図２６】第２の従来例における消去パルス印加動作／
消去ベリファイ読み出し動作タイミング図。

【符号の説明】

１…メモリセルアレイ ２…ビット線制御回路 ３…カラムデコーダ ４…アドレスバッファ ５…ロウデコーダ ６…データ入出力バッファ ７…基板バイアス回路 ８…高電圧発生回路 ９…中間電圧発生回路 ＦＦ，ＦＦ２…フリップフロップ

Claims (4)

【特許請求の範囲】
1. 【請求項１】メモリセル又はメモリセルを複数個接続し
   たメモリセルユニットがアレイ状に配列されたメモリセ
   ルアレイと、前記メモリセルアレイのビット線を選択す
   る列選択手段と、前記メモリセルアレイのビット線方向
   の一端に設けられた、センス動作と書替えデータのラッ
   チ動作を行うデータラッチ兼センスアンプと、 選択されたメモリセルにデータ書替えを行うための電圧
   を印加する第１の動作と、前記電圧を印加されたメモリ
   セルのデータ書替え状態を検査する第２の動作 と、 前記第１の動作と前記第２の動作を交互に繰り返してメ
   モリセルのデータ書替えを行う動作シーケンスと、前記
   検査の結果に応じて、次に続く前記第１の動作における
   書替えデータをビット毎に自動設定する手段と、を備
   え、 前記データラッチ兼センスアンプはＣＭＯＳフリップフ
   ロップであって、その一方のノードがトランスファゲー
   トを介してビット線に接続され、第１の動作の後に、全
   ビット線を第１の電圧に一括設定することなく、ビット
   線を選択して第２の動作を行うことを特徴とする不揮発
   性半導体記憶装置。
2. 【請求項２】第１の電圧が０ＶとＶccの間の電圧である
   ことを特徴とする請求項１記載の不揮発性半導体記憶装
   置。
3. 【請求項３】第１の電圧が０Ｖ若しくはＶccの電圧であ
   ることを特徴とする請求項１記載の不揮発性半導体記憶
   装置。
4. 【請求項４】前記メモリセルユニットが、メモリセルを
   複数個直列接続してなるＮＡＮＤセル、又はメモリセル
   を複数個並列接続してなるＡＮＤセル若しくはＤＩＮＯ
   Ｒセルであることを特徴とする請求項１，２又は３記載
   の不揮発性半導体記憶装置。