TWI553643B - The method of reading the information stored in the semiconductor memory device and its memory cell - Google Patents

Description

半導體記憶裝置及其記憶胞所儲存之資料的讀取方法

[相關申請]

本申請案享有以日本專利申請案2013-168181號(申請日：2013年8月13日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

實施形態係關於一種半導體記憶裝置。

已知有NAND(Not AND，與非)型快閃記憶體。

本發明之實施形態欲提供一種可進行正常動作之半導體記憶裝置。

一實施形態之半導體記憶裝置之特徵在於包括：位元線，其與記憶胞連接；第1節點，其具有對應於上述位元線上之電位之感測結果的電位；及第2節點，其傳送上述第1節點上之電位，且與鎖存器電路連接；且於開始將上述第1節點上之電位傳送至上述第2節點之時間點時，上述第1節點之電位較上述感測結束時間點時提高。

1‧‧‧記憶胞陣列

2‧‧‧列解碼器

3‧‧‧資料電路．頁面緩衝器

3a‧‧‧感測放大器

3b‧‧‧資料快取記憶區

4‧‧‧行解碼器

5‧‧‧控制電路

6‧‧‧輸入輸出電路

7‧‧‧位址．命令暫存器

8‧‧‧電壓產生電路

9‧‧‧磁心驅動器

10‧‧‧記憶體

11‧‧‧SACLK驅動器

51‧‧‧溫度感測器

52‧‧‧SACLK高度決定部

53‧‧‧轉換表

54‧‧‧ROM保險絲區域

430‧‧‧第一．資料快取記憶區(PDC)

431‧‧‧第二．資料快取記憶區(SDC)

433(433-1~433-3)‧‧‧動態．資料．快取記憶區(DDC)

434‧‧‧臨時．資料快取記憶區(TDC)

ABL‧‧‧全位元線

BIASe、BLSe、BIASo、BLSo、BLC、BLPRE、BLQ、BLS、BLX、DSW、HLL、INV_S、LLI、LLL、LPCn、LSL、LTI、LTL、SACLK、SLI、SLL、SRCGND、STB、STI、STL、UDL、ULI、ULL、UTI、UTL、XXL‧‧‧信號

BL、BLe、BLo‧‧‧位元線

BLCLAMP、BLCRL、INV_L、INV_S、INV_U、SABL、SCOM、SEN、SSRC、LAT_L、LAT_S、LAT_U、LBUS、TDC、VPRE‧‧‧節點

Csen‧‧‧電容器

DBUS‧‧‧資料匯流排

Er、A、B、C‧‧‧位準

HN1e、HN2e、HN1o、HN2o、NMOS10、NMOS11、NMOS12、NMOS13、NMOS19、NMOS20、NMOS21、MOSFET12(12-1~12-3)、QN1、QN2、QN4、QN5、QN7、QN8、QN11、QN13、QN14、QN16、QN17、QN19、QN21、QN22、QN23、QN24、QN31、QN32、QN33、QN32、QN41、QN42、QN43、QN44‧‧‧n型MOSFET

IOn、IO‧‧‧信號線

I_offleak‧‧‧寄生漏電流

MB‧‧‧物理區塊

MTr、MTr0~MTr15、MTrX‧‧‧記憶胞電晶體

QP1、QP3、QP21、QP22、QP23、QP24、QP31、QP32、 QP33、QP34、QP41、QP42、QP43、QP44‧‧‧p型MOSFET

SDL、LDL、UDL‧‧‧鎖存器

SDTr‧‧‧汲極側選擇閘極電晶體

SGDL、SGDL0~SGDLi‧‧‧源極側選擇閘極線

SGSL、SGSL0~SGSLi‧‧‧汲極側選擇閘極線

SL‧‧‧源極線

SSTr‧‧‧源極側選擇閘極電晶體

STR‧‧‧字串

STRG、STRG0~STRGi‧‧‧字串群

STRN‧‧‧非選擇字串

T‧‧‧溫度資訊

t1、t2、t3、t4、t5、t6、t7、t10、t11、t12、t13、t14、t16、t17、t18、t19、t20‧‧‧時刻

t_sen‧‧‧感測時間

Vclamp、VDD、Vss、Vsg‧‧‧電壓

VDD‧‧‧電源

VSACLK‧‧‧電壓資訊

Vsen‧‧‧感測用電壓

VSS‧‧‧接地電位

Vt、Vt1‧‧‧閥值電壓

WL、WL0、WLX‧‧‧字元線

△V1、△V2、△SACLK‧‧‧電位上升量

△VSEN‧‧‧電位下降量

圖1係第1實施形態之記憶體之方塊圖。

圖2係第1實施形態之記憶胞陣列之局部電路圖。

圖3係第1實施形態之半導體記憶裝置之局部電路圖。

圖4係第1實施形態之記憶體之一部分節點之電位的時序圖。

圖5係第1實施形態之記憶體之一部分節點之電位之另一例的時序圖。

圖6係第1實施形態之半導體記憶裝置之另一例之局部電路圖。

圖7係第1實施形態之記憶體之一部分節點之電位之另一例的時序圖。

圖8係第2實施形態之半導體記憶裝置之局部電路圖。

以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有大致相同功能及構成之構成元件標註相同符號，僅於需要之情形時進行重複說明。圖式係模式性之圖式。各實施形態係例示用以使該實施形態之技術思想具體化之裝置或方法者，且實施形態之技術思想並非將構成零件之材質、形狀、構造、配置等特定為下述者。

各功能區塊可作為硬體、電腦軟體中之任一者或將兩者組合而成者實現。因此，為了明確各功能區塊為該等中之任一者之情況，以下，大致就該等之功能之觀點進行說明。雖然業者可針對具體之每個實施態樣利用各種方法實現該等功能，但任一實現方法均包含於實施形態之範疇中。又，各功能區塊無需如以下之例般加以區分。例如，亦可藉由與例示之功能區塊不同之功能區塊執行一部分功能。進而，例示之功能區塊亦可分割為更詳細之功能子區塊。並非根據由哪個功能區塊特定而限定實施形態。

(第1實施形態)

圖1係第1實施形態之記憶體(半導體記憶裝置)10之方塊圖。如圖1所示，記憶體10包含記憶胞陣列1、列解碼器2、資料電路．頁面緩衝器3、行解碼器4、控制電路5、輸入輸出電路6、位址．命令暫存器7、電壓產生電路8、磁心驅動器9等元件。

記憶體10包含複數個記憶胞陣列(例示2個記憶胞陣列)1。記憶胞 陣列1存在被稱為平面之情形。記憶胞陣列1包含複數個物理區塊。各物理區塊包含複數個記憶胞、字元線WL、位元線BL、源極線SL等。

於每個記憶胞陣列1設置有列解碼器2、資料電路．頁面緩衝器3、及行解碼器4之組。列解碼器2自位址．命令暫存器7接收區塊位址信號等，又，自磁心驅動器9接收字元線控制信號或選擇閘極線控制信號。列解碼器2基於所接收之區塊位址信號、字元線控制信號、及選擇閘極線控制信號而選擇物理區塊、字元線等。

資料電路．頁面緩衝器3暫時保持自記憶胞陣列1讀出之資料，又，自記憶體10之外部接收寫入資料，並將接收到之資料寫入至所選擇之記憶胞。資料電路．頁面緩衝器3包含感測放大器3a。感測放大器3a包含分別與複數根位元線BL連接之複數個感測放大器單元，經由位元線讀出記憶胞陣列1內之記憶胞之資料，且經由位元線檢測記憶胞之狀態。記憶體10可於1個記憶胞中保持2位元以上之資料。為此，資料電路．頁面緩衝器3包含例如3個資料快取記憶區(data cache)3b。第1資料快取記憶區3b保持下位(lower)頁面資料及上位(upper)頁面資料中之一者，第2資料快取記憶區3b保持下位頁面資料及上位頁面資料中之另一者。下位頁面資料包含相關之複數個記憶胞之各2位元資料中的下位位元之組。上位頁面資料包含相關之複數個記憶胞之各2位元資料中的上位位元之組。第3資料快取記憶區3b例如保持基於驗證讀出之結果而重新寫入至記憶胞之臨時資料。

行解碼器4自位址．命令暫存器7接收行位址信號，並將所接收之行位址信號解碼。行解碼器4基於經解碼之位址信號，控制資料電路．頁面緩衝器3之資料之輸入輸出。

控制電路5自位址．命令暫存器7接收指示讀出、寫入、刪除等之命令。控制電路5按照基於命令之特定序列控制電壓產生電路8及磁心驅動器9。電壓產生電路8按照控制電路5之指示產生各種電壓。磁心 驅動器9為了控制字元線WL及位元線BL而按照控制電路5之指示控制列解碼器2及資料電路．頁面緩衝器3。輸入輸出電路6控制命令、位址、資料自記憶體10外部之輸入或向記憶體10外部之輸出。

記憶胞陣列1具有圖2所示之元件及連接。圖2係第1實施形態之記憶胞陣列之局部(2個物理區塊MB)電路圖。如圖2所示，記憶胞陣列1包含複數根位元線BL、源極(胞源極)線SL、及複數個物理區塊MB。於各物理區塊MB中，於1根位元線BL連接有i+1個字串STR。

1個字串STR包含串聯連接之n+1個(n例如為15)記憶胞電晶體MTr0~MTr15、源極側選擇閘極電晶體SSTr、及汲極側選擇閘極電晶體SDTr。於無需相互區分在末尾附有數字之參照符號(例如胞電晶體MTr)之情形時，使用省略末尾數字之記載，該記載係指全部附有數字之參照符號。

於各字串STR中，電晶體SSTr之汲極連接於胞電晶體MTr0之源極。電晶體SDTr之源極連接於胞電晶體MTr15之汲極。電晶體SSTr之源極連接於源極線SL。電晶體SDTr之汲極連接於對應之1根位元線BL。

沿字元線WL之延伸方向排列之複數個字串構成字串群STRG。例如，沿字元線WL之延伸方向排列且分別連接於所有位元線BL之所有複數個字串STR構成1個字串群STRG。於各字串群STRG中，其複數個字串STR各自之胞電晶體MTr0各自之閘極共通地連接於字元線WL0。同樣地，於各字串群STRG中，其複數個字串STR各自之胞電晶體MTrX各自之閘極共通地連接於字元線WLX。

於各字串群STRG中，其複數個字串STR各自之電晶體SDTr各自之閘極共通連接於汲極側選擇閘極線SGDL。分別設置有選擇閘極線SGDL0~SGDLi用於字串群STRG0~字串群STRGi。

於各字串群STRG中，其複數個字串STR各自之電晶體SSTr各自 之閘極共通連接於源極側選擇閘極線SGSL。分別設置有源極側選擇閘極線SGSL0~SGSLi用於字串群STRG0~字串群STRGi。

關於記憶胞陣列1之構造，例如，記載於以“三維積層非揮發性半導體記憶體”為標題之於2009年3月19日申請的美國專利申請案12/407,403號說明書。又，記載於以“三維積層非揮發性半導體記憶體”為標題之於2009年3月18日申請之美國專利申請案12/406,524號說明書、以“非揮發性半導體記憶裝置及其製造方法”為標題之於2010年3月25日申請之美國專利申請案12/679,991號說明書、以“半導體記憶體及其製造方法”為標題之於2009年3月23日申請之美國專利申請案12/532,030號說明書。藉由參照將該等專利申請案之整體引用於本案說明書中。

1字串群STRG中之複數個字串STR之連接於同一根字元線WL的複數個胞電晶體MTr構成物理單元。1個物理單元之記憶空間構成1或複數個頁面。1頁面亦可包含物理單元中之一部分胞電晶體MTr之記憶空間。資料係以頁面單位讀出。寫入既可以頁面為單位，亦可以物理單元為單位。

於各物理區塊MB中，不同字串STR中之相同編號之字元線WL相互連接。即，例如，1物理區塊MB中之所有字串之字元線WL0相互連接，字元線WLX相互連接。

為了對胞電晶體MTr進行存取，而選擇1個物理區塊MB，且選擇1個字串群STRG。為了選擇物理區塊MB，僅對由物理區塊位址信號特定之物理區塊MB供給用以選擇物理區塊MB之信號。根據該物理區塊選擇信號，於選擇物理區塊MB中，將字元線WL、選擇閘極線SGSL、SGDL與驅動器連接。

進而，為了選擇1個字串群STRG，而僅於選擇字串群STRG中，選擇電晶體SSTr、SDTr接收選擇用之電壓。於非選擇字串群STRG 中，選擇電晶體SSTr、SDTr接收非選擇用之電壓。選擇用電壓依存於讀出、寫入等動作。同樣地，非選擇用電壓亦依存於讀出、寫入等動作。

圖3係第1實施形態之半導體記憶裝置的局部電路圖。更具體而言，圖3係圖1之磁心驅動器9、資料電路．頁面緩衝器3之各者之局部電路圖，且表示與1根位元線BL相關之感測放大器單元、鎖存器、及相關之元件。如上所述，於位元線BL連接有複數個字串STR。而且，於讀出期間，在每根位元線BL，連接於該位元線BL之複數個字串STR中之1個作為選擇字串STR進行動作，剩餘之字串STR作為非選擇字串STR進行動作。

如圖3所示，位元線BL係經由串聯連接之n型MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)QN1、QN2而與節點SCOM連接。電晶體QN1、QN2於閘極中自磁心驅動器9分別接收信號BLS、BLC。信號BLS、BLC為了將位元線BL與感測放大器3a連接而設為高位準。

節點SCOM經由n型MOSFET QN4而與節點SRCGND連接。電晶體QN4於閘極中自磁心驅動器9接收信號INV_S。節點SRCGND具有接地(共用)電位VSS。信號INV_S控制下述資料鎖存器(資料快取記憶區3b之一部分)，且接通或斷開以控制寫入至胞電晶體MTr之資料。

又，節點SCOM經由串聯連接之n型MOSFET QN5、p型MOSFET QP1而與電源節點(電源VDD之節點)連接。電晶體QN5、QP1於閘極中自磁心驅動器9分別接收信號BLX、INV_S。信號BLX於讀出期間被設為高位準。

又，節點SCOM經由n型MOSFET QN7而與節點SEN連接。感測位元線BL上之電位所得的結果顯現於節點SEN上。電晶體QN7於閘極中自磁心驅動器9接收信號XXL。信號XXL於自位元線BL開始預充電 至開始選通期間，由於為了對位元線BL預充電而將節點SCOM與節點SEN連接，故而設為高位準。選通係指將感測之結果(節點SEN上之電位)取入至鎖存器(快取記憶區3b)之動作。

節點SEN經由n型MOSFET QN8而與節點SSRC連接。節點SSRC連接於電晶體QN5、QP1之間。電晶體QN8於閘極中自磁心驅動器9接收信號HLL。信號HLL於自位元線BL開始預充電至開始感測期間，由於為了對位元線BL預充電而將節點SSRC與節點SEN連接，故而設為高位準。

又，節點SEN經由電容器Csen接收信號SACLK。信號SACLK係自SACLK驅動器11供給。SACLK驅動器11包含於磁心驅動器9。節點SEN進而經由n型MOSFET QN11而與節點LBUS連接。電晶體QN11於閘極中自磁心驅動器9接收信號BLQ。信號BLQ於讀出(感測動作)期間被設為低位準，將節點SEN與節點LBUS分離。

節點SEN進而經由串聯連接之n型MOSFET QN13、QN14而接地。電晶體QN13於閘極中自磁心驅動器9接收信號LSL。信號LSL用於控制下述複數個資料鎖存器中之對於資料相互之邏輯運算。電晶體QN14於閘極中與節點LBUS連接。

又，節點LBUS經由串聯連接之n型MOSFET QN16、QN17而接地。電晶體QN16於閘極中自磁心驅動器9接收信號STB。信號STB係為了觸發選通而設為高位準。電晶體QN17於閘極中與節點SEN連接。

又，節點LBUS經由p型MOSFET QP3而與電源節點連接。電晶體QP3於閘極中自磁心驅動器9接收信號LPCn。電晶體QP3係為了對節點LBUS預充電而使用，伴隨著讀出(感測)之開始而接通。節點LBUS進而經由n型MOSFET QN19而與資料匯流排DBUS連接。資料匯流排DBUS對應於圖1之資料電路．頁面緩衝器3與輸入輸出電路6之間的元 件。電晶體QN19於閘極中自磁心驅動器9接收信號DSW。信號DSW於讀出後將節點LBUS上之資料傳送至資料匯流排DBUS時設為高位準。

電晶體QN1、QN2、QN4、QN5、QN7、QN8、QN11、QN13、QN14、QN16、QN17、QN19、QP1、QP3、及電容器Csen包含於圖1之感測放大器3a。

節點LBUS與鎖存器SDL、LDL、UDL連接。鎖存器SDL、LDL、UDL構成資料快取記憶區3b之一部分。鎖存器SDL包含串聯連接於電源節點與接地節點(接地電位之節點)之間之p型MOSFET QP21、QP22、及n型MOSFET QN21。又，鎖存器SDL包含串聯連接於電源節點與接地節點之間之p型MOSFET QP23、QP24、及n型MOSFET QN22。電晶體QP21、QP23於閘極中自磁心驅動器9分別接收信號SLL、SLI。電晶體QP24、QN22之各閘極相互連接而構成節點LAT_S，且經由n型MOSFET QN23而與節點LBUS連接。電晶體QN23於閘極中自磁心驅動器9接收信號STL。電晶體QP22、QN21之各閘極相互連接而構成節點INV_S，且經由n型MOSFET QN24而與節點LBUS連接。電晶體QN24於閘極中自磁心驅動器9接收信號STI。信號SLL、SLI、STL、STI係為了以將節點LBUS上之資料取入至鎖存器SDL、或將鎖存器SDL中之資料傳送至節點LBUS之方式使鎖存器SDL進行動作而設為高或低位準。

鎖存器LDL包含串聯連接於電源節點與接地節點之間之p型MOSFET QP31、QP32、及n型MOSFET QN31。又，鎖存器LDL包含串聯連接於電源節點與接地節點之間之p型MOSFET QP33、QP34、及n型MOSFET QN32。電晶體QP31、QP33於閘極中自磁心驅動器9分別接收信號LLL、LLI。電晶體QP34、QN32之各閘極相互連接而構成節點LAT_L，且經由n型MOSFET QN33而與節點LBUS連接。電晶體 QN33於閘極中自磁心驅動器9接收信號LTL。電晶體QP32、QN31之各閘極相互連接而構成節點INV_L，且經由n型MOSFET QN34而與節點LBUS連接。電晶體QN34於閘極中自磁心驅動器9接收信號LTI。信號LLL、LLI、LTL、LTI為了以將節點LBUS上之資料取入至鎖存器LDL、或將鎖存器LDL中之資料傳送至節點LBUS之方式使鎖存器LDL進行動作而設為高或低位準。

鎖存器UDL包含串聯連接於電源節點與接地節點之間之p型MOSFET QP41、QP42、及n型MOSFET QN41。又，鎖存器UDL包含串聯連接於電源節點與接地節點之間之p型MOSFET QP43、QP44、及n型MOSFET QN42。電晶體QP41、QP43於閘極中自磁心驅動器9分別接收信號ULL、ULI。電晶體QP44、QN42之各閘極相互連接而構成節點LAT_U，且經由n型MOSFET QN43而與節點LBUS連接。電晶體QN43於閘極中自磁心驅動器9接收信號UTL。電晶體QP42、QN41之各閘極相互連接而構成節點INV_U，且經由n型MOSFET QN44而與節點LBUS連接。電晶體QN44於閘極中自磁心驅動器9接收信號UTI。信號ULL、ULI、UTL、UTI係為了以將節點LBUS上之資料取入至鎖存器UDL、或將鎖存器UDL中之資料傳送至節點LBUS之方式使鎖存器UDL進行動作而設為高或低位準。

如上所述般於1根位元線BL與共用源極線SL之間連接有複數個字串STR。一般而言，為了包括記憶體10在內增加記憶體之容量，而增加1個字串中之胞電晶體的數量。增加胞電晶體之數量之結果為於讀出對象之胞電晶體中流通之接通電流減少。又，漏電流自位元線經由寄生元件流動。該寄生漏電流係累加至讀出對象之胞電晶體之斷開電流。接通電流之減少與斷開電流之增加關係到接通電流與斷開電流之比之減少。

例如，於胞電晶體中流通之接通電流之最差值為21nA，斷開電 流之最差值為7nA。此對應於如下情況：於例如於2位元/胞之記憶中將2位元之各值之各組合稱為Er、A、B、C位準之情形時，於使用B位準判定用之閥值讀取下位頁面時A位準之胞所流通之最少電流(處於閥值分佈之上端之胞所流通之電流)為21nA，處於B位準之胞所流通之最大電流(處於閥值分佈之下端之胞所流通之電流)為7nA。若自感測放大器來看，則接通斷開電流比為21nA：7nA=3：1。若自感測放大器來看，則由於非選擇字串STRN之寄生漏電流不論於選擇字串STR中流通接通電流之情形抑或流通斷開電流之情形時皆流動，故而若例如寄生漏電流為7nA，則自感測放大器來看之接通斷開電流比為(21nA+7nA)：(7nA+7nA)=2：1。即，寄生漏電流導致接通斷開電流比由3：1惡化為2：1，感測範圍減小。例如於通常之NAND型快閃記憶體(並非下述三維記憶體，而係NAND型快閃記憶體)中，由電路上之性能之偏差(時序之偏差、檢測電路之閥值偏差)決定之現狀之感測放大器中所需之接通斷開電流比為2：1左右。因此，下降後之接通斷開電流比2：1與誤感測相關之可能性較高。在此之前，斷開電流所造成之影響較小，即便不採取對策亦不會產生讀出時間大幅增加或無法讀出之程度之重大問題。

然而，於如美國專利申請案12/407,403號、12/406,524號、12/679,991號、12/532,030號說明書所記載之具有三維構造之記憶體(稱為三維記憶體)中，胞電晶體之接通電流較非三維構造之NAND型快閃記憶體(稱為平面記憶體)中者小。又，於包括記憶體10在內之在1根位元線BL與源極線SL之間連接有複數個字串STR之記憶體中，於讀出時選擇1個字串，非選擇字串有助於增大自位元線流出之寄生漏電流。因此，於此種記憶體中，讀出對象之胞電晶體之斷開電流較平面記憶體大。根據以上所述，於在1根位元線連接有複數個字串之記憶體中，接通/斷開電流比較平面記憶體小，更難讀出。有時會無法 讀出。即，接通/斷開電流比之下降所造成之影響變得顯著或明顯化。

圖3表示選擇字串STR，並且代表性地表示1個非選擇字串STRN。於選擇字串STR中，自位元線BL流通接通電流或斷開電流。又，於非選擇字串STRN中，如上所述般自位元線BL流通漏電流(寄生斷開電流)。圖3亦表示有該等電流。

對於如上所述之選擇字串STR中之接通斷開電流比之下降，記憶體10如以下般構成。參照圖3、圖4進行說明。圖4係第1實施形態之記憶體之讀出時之一部分節點之電位的時序圖，且係關於圖3之電路之時序圖。以下說明中之各電位之具體值僅為示例，無需限定為該等值。

如圖4所示，於時刻t1，位元線BL及節點SEN開始預充電。為此，信號(節點)BLS、BLC、BLX、XXL、HLL設為以下之電位。信號BLS設為例如7V。信號BLC設為例如0.5V與電晶體QN2之閥值電壓(Vt)之和。信號BLX設為例如0.75V與電晶體QN5之閥值電壓(Vt)之和。信號XXL設為例如1.0V與電晶體QN7之閥值電壓(Vt)之和。信號HLL設為例如4V。信號SRCGND、BLQ於讀出期間維持為低位準(接地電位VSS)。藉由以上電位，於時刻t1時，位元線BL、節點SEN被預充電至特定之電位(分別為例如0.5V、2.5V)。又，信號STB維持低位準至下述時刻t5為止。因此，節點LBUS之電位係在信號STB向高位準轉變之前預充電為與節點SEN相同之電位。信號SACLK於時刻t1之時間點時亦維持為電位VSS。

於時刻t2，使信號HLL為低位準而使電晶體QN8斷開，藉此結束節點SEN之預充電。其結果，節點SEN之電位以對應於在與位元線BL連接之胞電晶體中流通之電流之大小的斜率減少。即，若與位元線BL連接之胞電晶體保持有“0”資料，則與胞電晶體中流通之電流較 少，因此節點SEN之電位緩慢減少，若與位元線BL連接之胞保持有“1”資料，則於胞電晶體中流通之電流較大，因此節點SEN之電位快速減少。於圖4中，節點SEN之電位係利用實線描繪“0”讀出資料之情形，利用虛線描繪“1”讀出資料之情形。

又，於時刻t2時信號SACLK之電位提高△V1，且維持上升狀態至時刻T3為止。伴隨著信號SACLK之上升，於時刻t2時，節點SEN之電位亦上升。該節點SEN之上升係為了限制節點SEN之電位下降至特定值而進行。即，尤其是“1”資料保持之情形時之節點SEN之電位無法充分地減少而固定為特定之值，該狀況使“0”資料保持之情形與“1”資料保持之情形時之感測範圍減小。為了避免該情況，而提昇節點SEN之電位。

節點SEN之電位之減少、即感測持續至時刻t3。又，藉由在時刻t3時將信號SACLK設為電位VSS，節點SEN之電位失去由信號SACLK提昇之量而減少。進而，於時刻t3時，將信號XXL設為低位準而斷開電晶體QN7，藉此切斷節點SEN與位元線BL。

於時刻t4，信號SACLK之電位提高△SACLK。信號SACLK之電位之上升至少於下述信號STB上升之前進行。該信號SACLK之電位上升基於如下情況，即，將寄生漏電流加入至於讀出對象之胞電晶體MTr接通之情形時於其中流通之接通電流，亦加入至於斷開之情形時於其中流通之斷開電流。即，藉由寄生漏電流使感測中之節點SEN之電位下降，因此該下降藉由信號SACLK之提昇而補償。藉由該修正，接通/斷開電流比可達成無寄生漏電流之情形時之值、即上述例中之3：1。上升量△SACLK係以於感測之結束時間點(t3)時之信號SACLK之電位作為基準而決定。

上升量△SACLK例如與寄生漏電流所致之節點SEN之電位之下降量相等。以下表示具體例。寄生漏電流I_offleak使節點SEN之電位下 降。下降量為△VSEN=I_offleak×t_sen/Csen。t_sen為感測時間，等於時刻t3-時刻t2。Csen為電容器Csen之電容。因此，節點SEN自時刻t4起上升相當於下降量△VSEN之量。即，將寄生斷開電流之量轉換為電壓值，根據轉換後之電壓值修正節點SEN之電位。例如，若設為I_offleak=7nA、t_sen=2μs、Csen=20fF，則△VSEN=△SACLK=0.7V。藉由該△SACLK之上升，節點SEN亦上升△SACLK(=寄生斷開電流之電壓轉換值)。即，節點SEN亦自感測之結束時間點(t3)時之電位上升△SACLK。

繼而，於時刻t5，信號STB於一定期間設為高位準。於該時間點時節點SACLK之電位維持為上升狀態。藉由信號STB向高位準轉變，節點LBUS之電位對應於節點SEN之電位而自預充電狀態之電位下降。例如，於讀出對象之胞電晶體MTr保持有“1”資料之情形時，節點LBUS如以虛線所示般大致維持高位準。另一方面，於讀出對象之胞電晶體MTr保持有“0”資料之情形時，節點LBUS如以實線所示般下降至電位VSS。如此，對節點LBUS傳送與由讀出對象之胞電晶體MTr保持之資料對應之電位，最終作為資料取入至鎖存器(鎖存器SDL、LDL、UDL等)。

繼而，於時刻t6，信號XXL、HLL回到高位準。藉由向該高位準轉變，節點SEN恢復為預充電狀態。

信號SACLK係如上所述般至少於(藉由信號STB向高位準轉變而觸發)選通之前提昇。其後，是否維持上升狀態皆可。於圖4中，作為例，上升狀態自時刻t6繼續維持至t7。

△SACLK之上升亦可於時刻t2時進行。圖5表示此種例，且係第1實施形態之記憶體之讀出時之一部分節點之電位之另一例的時序圖。如圖5所示，於時刻t2，信號SACLK之電位上升△V2，且維持上升狀態至時刻T3為止。△V2至少具有△V1加上△SACLK所得之大小。伴隨 著信號SACLK之上升，於時刻t2時節點SEN之電位亦上升，其後，對應於保持在胞中之資料下降至基於儲存在位元線BL之電位之大小。於時刻t3，信號SACLK之電位下降至VSS，且該狀態至少維持至信號STB向高位準轉變為止。於圖5中，信號SACLK之電位維持至時刻t7。該節點SEN下降後之各殼體之電位較信號SACLK未上升△SACLK之情形時之各殼體之電位大△SACLK。而且，該狀態因對信號SACLK附加△SACLK而至少持續至開始選通。由此，與圖4之例同樣地，於開始選通之時間點，節點SEN之電位較未對信號SACLK附加△SACLK之情形時之電位大△SACLK。

以上之說明係關於所謂ABL(all bit line，全位元線)感測方式。於ABL方式中，在每根位元線設置如圖3之感測放大器(感測放大器單元)。本實施形態並不限於ABL方式，亦可應用於例如每兩根位元線設置1個感測放大器單元之方式。於此種方式中，位元線被分組為第偶數根者與第奇數根者，鄰接之1對位元線共用1個感測放大器單元。為了讀出第偶數個位元線群之資料，而將第偶數個位元線群連接於感測放大器單元，將第奇數個位元線群連接於接地電位。另一方面，為了讀出第奇數個位元線群之資料，而將第奇數個位元線群連接於感測放大器單元，將第偶數個位元線群連接於接地電位。圖6表示此種每2根位元線設置1個感測放大器之方式之例，且表示第1實施形態之半導體記憶裝置之另一例的局部電路圖，表示有1對位元線、及由該等位元線共有之感測放大器單元、鎖存器、及相關元件。

如圖6所示，第奇數根位元線BLe經由n型MOSFET HN1e而連接於節點BLCRL，又，經由n型MOSFET HN2e而連接於節點SABL。又，第偶數根位元線BLo經由n型MOSFET HN1o而連接於節點BLCRL，又，經由n型MOSFET HN2o而連接於節點SABL。電晶體HN1e、HN2e、HN1o、HN2o分別於閘極中自磁心驅動器9接收信號 BIASe、BLSe、BIASo、BLSo。於讀出位元線BLe之資料之情形時，將電晶體HN2e、HN1o維持為接通，將電晶體HN1e、HN2o維持為斷開。節點BLCRL係設為電位VSS。其結果，位元線BLe連接於節點SABL，位元線BLo固定為電位VSS。另一方面，於讀出位元線BLo之資料之情形時，位元線BLo連接於節點SABL，位元線BLe固定為電位VSS。

節點SABL經由n型MOSFET NMOS10而與臨時．資料快取記憶區(TDC)434(節點TDC)連接。電晶體NMOS10於閘極中自磁心驅動器9接收信號BLCLAMP。又，節點TDC經由n型MOSFET NMOS11而與節點VPRE連接。電晶體NMOS11於閘極中自磁心驅動器9接收信號BLPRE。又，節點TDC分別經由n型MOSFET12(12-1~12-3)而與動態．資料．快取記憶區(DDC)433(433-1~433-3)連接。節點TDC進而分別經由n型MOSFET NMOS13、NMOS19而與第一．資料快取記憶區(PDC)430、第二．資料快取記憶區(SDC)431連接。第二．資料快取記憶區431分別經由n型MOSFET NMOS20、NMOS21而與信號線IOn、IO連接。電晶體NMOS12、NMOS13、NMOS19為了控制資料向對應之快取記憶區之輸入及資料自快取記憶區之輸出，而基於來自磁心驅動器9之信號接通或斷開。

圖7係第1實施形態之記憶體之讀出時之一部分節點之電位之另一例的時序圖，且係關於圖6之電路之時序圖。圖7表示自位元線BLe讀出之例。又，雖然於圖7中被省略，但與圖7之電位變動同時進行為了自位元線BLe讀出而所需之控制。該控制包含例如電晶體HN2e、HN1o、HN1e、HN2o之控制、節點BLCRL向電位VSS之固定、及與由讀出對象之胞保持之資料對應之電位向位元線BLe之傳送等。

如圖7所示，於時刻t10~t11，感測放大器(單元)3a對位元線BLe預充電。具體而言，將節點VPRE設為電位VDD，並且使電晶體 NMOS11接通而將節點TDC預充電至電壓VDD。

於時刻t12，對節點BLCLAMP施加位元線預充電用電壓Vclamp。電壓Vclamp為例如0.5V+Vt1。電壓Vt1為電晶體NMOS10之閥值電壓。或者，電壓Vclamp之第1項值(附加至電壓Vt1之值)為0.3~0.4V。於該階段中，如上所述，位元線BLe電性連接於電晶體NMOS10，藉由施加電壓Vclamp，而自時刻t13起對位元線BLe預充電。

於時刻t14，將信號BLCLAMP之電壓設為0V，且將位元線BLe設為電性浮動狀態。其後，通過控制選擇閘極線SGSL等，而根據讀出對象之胞之保持資料維持位元線BLe之電位自時刻t16起是否下降之狀態。

於時刻t17~t18，於信號VPRE變為Vss之狀態下，將信號BLPRE設為Vsg，藉此將節點TDC預充電至VDD。

於時刻t19~t20，對節點BLCLAMP施加感測用電壓Vsen。電壓Vsen較電壓Vclamp低。進而，電壓Vsen與Vclamp之差根據實施形態而更大。即，即便不基於實施形態，於每2根位元線設置1個感測放大器之方式中，電壓Vsen亦較電壓Vclamp低，例如為較電壓Vclamp中之第1項值(例如於上述例中為0.5V)低之值(例如0.3V)與閥值電壓Vt1之和。於實施形態之感測放大器3a中，電壓Vsen之第1項值較不根據實施形態之例中之值(例如0.3V)低，例如為0.2V。即，實施形態之感測放大器3a中之Vsen為例如0.2V+Vt1。Vsen之第1項值為例如未達Vclamp之第1項值之一半，例如為0.15~0.2V。電壓Vclamp之第1項值與電壓Vsen之第1項值之差△V係以減少或消除寄生漏電流I_offleak對節點TDC造成之影響之方式決定。

施加電壓Vsen之結果為，若選擇位元線BLe之電壓高於Vsen-Vt1，則電晶體NMOS10保持切斷，於節點TDC保持VDD。另一方 面，若選擇位元線BLe之電位低於Vsen-Vt1，則電晶體NMOS10接通，節點TDC放電而變得與位元線BLe之電位大致相等。

其後，將經感測之資料即節點TDC上之電位取入至第二．資料快取記憶區SDC。

信號SACLK之上升亦可藉由記憶體控制器進行。即，記憶體10例如由外部之記憶體控制器控制。而且，例如記憶體控制器對SACLK驅動器11供給表示上升量△SACLK之信號。SACLK驅動器11輸出信號SACLK，該信號SACLK之大小為信號SACLK之大小之初期值加上所指示之上升量△SACLK所得之大小。

如以上所說明般，根據第1實施形態之半導體記憶裝置，於選通之時間點時，節點SEN之電壓通過信號SACLK之電位上升而提昇，以補償寄生漏電流所致之節點SEN之電位下降。因此，可避免選通時節點SEN之電壓並非預期地下降，且可抑制接通斷開電流比之下降。該結果使感測範圍提昇，從而可實現能夠執行更準確之感測之半導體記憶裝置。尤其，實施形態若應用於寄生漏電流之影響較大之三維記憶體，則可較大程度上有助於讀出制度之提昇。

(第2實施形態)

寄生斷開電流通常具有溫度依存性。因此，第2實施形態中，基於溫度資訊調整信號SACLK之上升量△SACLK。

圖8係第2實施形態之半導體記憶裝置之局部電路圖。具體而言，圖8係圖1之磁心驅動器9、資料電路．頁面緩衝器3、控制電路5之各者之局部電路圖，更具體而言係圖2之節點SEN及其周邊以及與信號SACLK之生成相關之元件之電路圖。關於節點SEN、及與節點SEN連接之元件係與圖3(第1實施形態)相同，又，關於其他元件係與圖3相同。

如圖8所示，控制電路5包含溫度感測器51、及SACLK高度決定 部52。溫度感測器51檢測其周圍之溫度，並將與所檢測出之溫度之值相關之溫度資訊T供給至SACLK高度決定部52。SACLK高度決定部52將溫度資訊T映射至電壓資訊VSACLK。電壓資訊VSACLK表示根據由溫度感測器51檢測出之溫度而決定之信號SACLK之上升量△SACLK。即，首先，預先取得根據由溫度感測器51檢測出之溫度且基於寄生斷開電流之節點SEN之下降量△VSEN之各種值。繼而，例如藉由實驗或模擬而算出與各值△VSEN對應之緩和或消除減少之大小之上升量△SACLK。決定特定出△SACLK之大小之電壓資訊VSACLK。繼而，基於溫度資訊T與對應之電壓資訊VSACLK之組之集合，藉由SACLK高度決定部52算出基於所接收之溫度資訊T之電壓資訊VSACLK。藉由該SACLK高度決定部52之轉換係例如基於預先準備之轉換表53而進行。作為用於此之1個示例，將轉換表儲存於ROM(Read Only Memory，唯讀記憶體)保險絲區域54。ROM保險絲區域54係作為記憶體10之一部分而準備。SACLK高度決定部52若於例如記憶體10起動時自ROM保險絲區域54讀出轉換表53，且接收溫度資訊T，則參照轉換表將溫度資訊T轉換為電壓資訊VSACLK。

SACLK高度決定部52將電壓資訊VSACLK供給至SACLK驅動器11。SACLK驅動器11輸出包含根據電壓資訊而指定之大小之△SACLK之信號SACLK。

第2實施形態亦可應用於第1實施形態之圖5、圖6、圖7之例中。

如以上所說明般，根據第2實施形態，與第1實施形態相同，於選通之時間點時節點SEN之電壓通過信號SACLK之電位上升而提昇，以補償寄生漏電流所致之節點SEN之電位下降。因此，可獲得與第1實施形態相同之優點。又，根據第2實施形態，上升量△SACLK具有溫度依存性。由於節點SEN之電位具有溫度依存性，故而使寄生斷開電流所致之節點SEN之電位下降亦具有溫度依存性，從而能以更高精 度補償節點SEN之電位下降。由此，可實現能以更高精度執行感測之半導體記憶裝置。

此外，各實施形態並不限定於上述者，於實施階段可於不脫離其主旨之範圍內進行各種變形。進而，上述實施形態中包含各種階段，可藉由所揭示之複數個構成要件中之組合而提取各種實施形態。例如，即便自上述各實施形態所示之全部構成要件中刪除若干個構成要件，刪除該構成要件後之構成亦可作為實施形態而提取。

3a‧‧‧感測放大器

11‧‧‧SACLK驅動器

BL‧‧‧位元線

BLC、BLQ、BLS、BLX、DSW、HLL、INV_S、LLI、LLL、LPCn、LSL、LTI、LTL、SACLK、SLI、SLL、SRCGND、STB、STI、STL、UDL、ULI、ULL、UTI、UTL、XXL‧‧‧信號

Csen‧‧‧電容器

DBUS‧‧‧資料匯流排

INV_L、INV_S、INV_U、SCOM、SEN、SSRC、LAT_L、LAT_S、LAT_U、LBUS‧‧‧節點

QN1、QN2、QN4、QN5、QN7、QN8、QN11、QN13、QN14、QN16、QN17、QN19、QN21、QN22、QN23、QN24、QN31、QN32、QN33、QN32、QN41、QN42、QN43、QN44‧‧‧n型MOSFET

QP1、QP3、QP21、QP22、QP23、QP24、QP31、QP32、QP33、QP34、QP41、QP42、QP43、QP44‧‧‧p型MOSFET

SDL、LDL、UDL‧‧‧鎖存器

STR‧‧‧字串

STRN‧‧‧非選擇字串

Claims (17)

1. 一種半導體記憶裝置，其特徵在於包括：記憶胞，感測放大器，其與上述記憶胞電性連接，上述感測放大器包含節點，其用於在感測操作期間感測電壓，及資料鎖存器，其電性連接至上述節點且經構成為在選通操作(strobe operation)期間選通信號被發行時保持與上述節點之電壓對應的第一電壓；控制器，其經構成為在上述選通操作期間且上述選通信號被發行之前提升上述節點之上述電壓；其中上述控制器經構成為在上述感測操作開始時對上述節點之上述電壓提升第一量，並在上述選通操作期間且上述選通信號被發行前提升第二量。
2. 如請求項1之半導體記憶裝置，其中上述第二量小於上述第一量。
3. 如請求項2之半導體記憶裝置，其中上述記憶胞係記憶體陣列之複數個記憶胞中的一個，上述記憶體陣列中，字元線係跨及不同之記憶體串群(memory string group)地各別連接至複數個記憶胞；且上述第二量係與由漏電流所致之上述節點之上述電壓之減少量實質相同。
4. 如請求項2之半導體記憶裝置，其進而包括：溫度感測器，其中上述控制器經構成為基於該溫度感測器所偵測的溫度來決定上述第一量及第二量。
5. 如請求項1之半導體記憶裝置，其中上述控制器包含感測節點驅動器，其經由電容而電性連接至上述節點。
6. 如請求項5之半導體記憶裝置，其中上述感測節點驅動器之輸出電壓係：在上述感測操作之開始時自初始位準增加至第一位準，然後在上述感測操作結束時回到上述初始位準。
7. 如請求項6之半導體記憶裝置，其中上述感測節點驅動器之上述輸出電壓係在上述選通操作期間且上述選通信號被發行前自初始位準增加至低於上述第一位準之第二位準，且維持在上述第二位準直到上述選通操作結束。
8. 如請求項7之半導體記憶裝置，其中上述記憶胞係記憶體陣列之複數個記憶胞中的一個，上述記憶體陣列中，字元線係跨及不同之記憶體串群地各別連接至複數個記憶胞；且上述第二量係與由漏電流所致之上述節點之上述電壓之減少量實質相同。
9. 如請求項7之半導體記憶裝置，其進而包括：溫度感測器，其中上述控制器經構成為基於該溫度感測器所偵測的溫度來決定上述第一位準及第二位準。
10. 一種半導體記憶裝置，其特徵在於包括：記憶胞陣列，其包含複數個記憶體串群，該等記憶體串群之各者包含連接至不同之位元線及共用源極線的複數個記憶胞；字線，其跨及不同之記憶體串群地分別連接至複數個記憶胞；感測放大器，其電性連接至經選擇之記憶胞，上述感測放大器包含：節點，其用於在感測操作期間感測電壓，及資料鎖存器，其電性連接至上述節點且構成為在選通操作期間選通信號被發行時保持與上述節點之電壓對應的第一電壓；控制器，其經構成為對上述節點之上述電壓提升一量，該量係 足以補償由漏電流所致之上述節點之上述電壓之減少量，該漏電流係通過與上述經選擇之記憶胞共同連接至字元線的非選擇記憶胞者；其中上述控制器經構成為在上述感測操作期間對上述節點之上述電壓提升第一量，在上述選通操作期間且上述選通信號被發行前提升第二量。
11. 如請求項10之半導體記憶裝置，其中上述控制器經構成為在上述感測操作期間提升上述節點之上述電壓且在上述選通期間不影響上述節點之上述電壓。
12. 如請求項11之半導體記憶裝置，其進而包括：溫度感測器，其中上述控制器經構成為基於該溫度感測器所偵測的溫度來決定上述電壓增加的量。
13. 如請求項10之半導體記憶裝置，其中上述第二量小於上述第一量。
14. 如請求項13之半導體記憶裝置，其進而包括：溫度感測器，其中上述控制器經構成為基於該溫度感測器所偵測的溫度來決定上述第一量及第二量。
15. 一種讀取於半導體記憶裝置之記憶胞所儲存的資料之方法，該半導體記憶裝置包括：感測放大器，其與上述記憶胞電性連接，且包含：節點，其用於在感測操作期間感測電壓、及資料鎖存器，其電性連接至上述節點且經構成為在選通操作期間選通信號被發行時保持與上述節點之電壓對應的第一電壓；且上述方法包含：執行感測操作；在上述感操作結束後，初始(initiate)選通操作； 在上述選通操作期間，增加上述節點之上述電壓，然後發行上述選通信號；其中在上述感測操作期間，亦增加上述節點之上述電壓，且在上述感測操作期間之電壓增加的量係大於在上述選通操作期間且上述選通信號被發行前之電壓增加的量。
16. 如請求項15之方法，其進而包含：藉由溫度感測器感測上述半導體記憶裝置中之溫度；基於上述溫度感測器所偵測的溫度來決定上述電壓增加的量。
17. 如請求項15之方法，其中上述記憶胞係記憶體陣列之複數個記憶胞中的一個，上述記憶體陣列中，字元線係跨及不同之記憶體串群地各別連接至複數個記憶胞；且上述電壓增加的量係與由漏電流所致之上述節點之上述電壓之減少量實質相同。