JP2011151370A - 電界効果型トランジスタ、半導体メモリ、表示素子、画像表示装置及びシステム - Google Patents

Abstract

【課題】比誘電率が高くリーク電流の少ない絶縁膜を提供する。
【解決手段】基板と、前記基板上に形成されたソース電極、ドレイン電極、及びゲート電極と、前記ゲート電極に所定の電圧を印加することによりソース電極とドレイン電極との間にチャネルが形成される半導体層を有し、前記ゲート電極と前記半導体層の間にゲート絶縁層と、を備え、前記ゲート絶縁層は、アルカリ土類金属の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含むアモルファス複合金属酸化物絶縁膜により形成されていることを特徴とする電界効果型トランジスタを提供することにより上記課題を解決する。
【選択図】 図１

Description

本発明は、電界効果型トランジスタ、半導体メモリ、表示素子、画像表示装置及びシステムに関するものであって、特に、誘電体酸化物からなる絶縁膜を有する電界効果型トランジスタ、この電界効果型トランジスタを有する半導体メモリ、表示素子、画像表示装置及びシステムに関するものである。

半導体素子の一種である電界効果型トランジスタ（Field Effect Transistor;ＦＥＴ）は、ゲート電極に電圧をかけ、チャネルの電界により電子または正孔の流れに関門（ゲート）を設ける原理で、ソース電極とドレイン電極間の電流を制御するトランジスタである。

ＦＥＴはその特性から、スイッチング素子や増幅素子として利用されている。そして、ＦＥＴは、ゲート電流が低いことに加え、構造が平面的であるため、バイポーラトランジスタと比較して作製や集積化が容易である。そのため、現在の電子機器で使用される集積回路では必要不可欠な素子となっている。

ＭＩＳ（Metal Insulator Semiconductor）構造を基本とするＦＥＴを利用した電子デバイス、例えばスイッチング素子、メモリ、論理回路、或いはまたこれらを集積したＬＳＩ（Large Scale Integrated Circuit）、ＡＭ−ＴＦＴ（Active Matrix Thin Film Transistor）等では、ゲート及びキャパシタ絶縁膜として、長らくシリコン酸化物、酸窒化物、窒化物が使用されてきた。これらシリコン系の絶縁膜は、絶縁膜として優秀なだけでなくＭＩＳプロセスとの高い親和性がある。

しかしながら、近年、これら電子デバイスの更なる高集積化、低消費電力化の要求が高まり、絶縁膜としてＳｉＯ_２より格段に高い比誘電率を有する所謂Ｈｉｇｈ−ｋ絶縁膜を用いる技術が提案されている。

例えば、ゲート長が０．１μｍ以下の微細なＭＯＳ（Metal Oxide Semiconductor）デバイスでは、スケーリング則からＦＥＴのゲート絶縁層をＳｉＯ_２とした場合、膜厚を２ｎｍ以下にする必要がある。しかしながら、この場合トンネル電流によるゲートリーク電流が大きな問題となってくる。この対策として、ゲート絶縁層にＨｉｇｈ−ｋ絶縁膜を用いて、ゲート絶縁層を厚くすることにより、ゲートリーク電流を低減することが検討されている。

電界効果型トランジスタを利用する半導体デバイスとして、揮発性・不揮発性半導体メモリが挙げられる。

揮発性メモリでは、電界効果型トランジスタのドレイン電極とキャパシタが直列に接続されており、キャパシタの誘電層にＨｉｇｈ−ｋ絶縁膜を用いることで、低消費電力化・高集積化が可能となる。現在、キャパシタの誘電層はＳｉＯ_２/ＳｉＮｘ/ＳｉＯ_２の積層体が主流となっており、より高い比誘電率を有する絶縁膜が望まれている。

また、不揮発性半導体メモリでは、半導体層-フローティングゲート電極間の絶縁膜を第一ゲート絶縁層、フローティングゲート電極-ゲート電極間の絶縁膜を第二ゲート絶縁層とすると、第二ゲート絶縁層にＨｉｇｈ−ｋ絶縁膜を用いることによりカップリング比を大きくすることで、書き込み/消去電圧を小さくすることが可能となる。現在、第二ゲート絶縁層はＳｉＯ_２/ＳｉＮｘ/ＳｉＯ_２の積層体が主流となっており、より高い比誘電率を有する絶縁膜が望まれている。

また、ディスプレイ等に利用されるＡＭ−ＴＦＴでは、ゲート絶縁層にＨｉｇｈ−ｋ絶縁膜を用いることにより、高い飽和電流を得るとともに、より低いゲート電圧によりＯＮ／ＯＦＦの制御を行うことができ、低消費電力化が可能となる。

一般的には、Ｈｉｇｈ−ｋ絶縁膜材料としては、Ｈｆ、Ｚｒ、Ａｌ、Ｙ、Ｔａ等の金属酸化物、すなわちＨｆＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｔａ_２Ｏ_５や、これらのシリケート（ＨｆＳｉＯ、ＺｒＳｉＯ）、これらのアルミネート（ＨｆＡｌＯ、ＺｒＡｌＯ）、これらの酸窒化物（ＨｆＯＮ、ＺｒＯＮ、ＨｆＳｉＯＮ、ＺｒＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＡｌＯＮ）等について検討がなされている。

一方、強誘電体メモリ材料との関連でペロブスカイト構造とその関連物質が検討されている。ペロブスカイト構造はＡＢＯ_３で表され、２価の金属イオン（Ａサイト）と４価の金属イオンとの組合せ、或いはＡサイトＢサイトとも３価の金属イオン同士の組合せが典型的である。例えば、ＳｒＴｉＯ_３、ＢａＺｒＯ_３、ＣａＳｎＯ_３、ＬａＡｌＯ_３などである。また、ＳｒＢｉ_０．５Ｔａ_０．５Ｏ_３やＢａＳｃ_０．５Ｎｂ_０．５Ｏ_３のようにＢサイトを２種類のイオンで構成した多数の結晶が存在する。

更にまた、層状ペロブスカイト構造と呼ばれる一連の結晶が存在する。これは（ＡＯ）_ｍ（ＢＯ_２）_ｎで表され、ｍ枚のＡＯ層とｎ枚のＢＯ_２層が積層された構造をとる。例えば、基本構造であるＳｒＴｉＯ_３（ｍ＝ｎ＝１）に対し、Ｓｒ_２ＴｉＯ_４、Ｓｒ_３Ｔｉ_２Ｏ_７、Ｓｒ_４Ｔｉ_３Ｏ_１０などである。これらの結晶構造の存在により、ＡイオンとＢイオンの組成比は様々なバリエーションが可能になり、前述のＢサイトイオンの固溶体と合わせて、非常に多様な結晶群が出現する。尚、本願において「ペロブスカイト構造関連結晶」とは、ペロブスカイト構造及び層状ペロブスカイト構造を有する結晶を意味するものである。

ところで、ゲート絶縁層として多結晶性材料を用いた場合、結晶粒界の界面において大きなリーク電流が流れてしまい、ゲート絶縁層としての機能を低下させ、また、結晶系に異方性がある場合は誘電率異方性によりトランジスタ特性にばらつきを生じさせてしまうといった問題点を有している。

このため、特許文献１、２では、高誘電率シリケートより成るアモルファス絶縁膜をゲート絶縁層として用いることにより、ゲート絶縁層におけるリーク電流を抑える方法が開示されている。

また、特許文献３では、パイロクロア構造を有するＡ_２Ｂ_２Ｏ_７を主成分とするアモルファス絶縁膜をゲート絶縁層として用い、ゲート絶縁層におけるリーク電流を抑える方法が開示されている。

また、特許文献４、５、６では、高誘電率膜を含む積層膜をゲート絶縁層とすることにより、ゲート絶縁層のリーク電流を抑制する方法が開示されており、特許文献７では、エピタキシャル成長により基板上に高誘電率膜を形成後、熱処理を行うことにより基板の元素とゲート絶縁層中の金属酸化物元素とをミキシングさせることによりゲート絶縁層のリーク電流を抑制する方法が開示されている。

更に、特許文献８では、ＴＦＴデバイスにおいて、ゲート絶縁層に高誘電率の無機酸化膜と有機高分子膜との積層膜を用いた構成のものが開示されている。

しかしながら、特許文献１、２に開示されている絶縁膜では、ＳｉＯ_２の成分が多いため、比誘電率を十分に高くすることができないという問題を有している。

また、特許文献３に開示されている材料では、ゲート絶縁層が結晶相を含んで形成されることがあり、アモルファス相が形成されるプロセスマージンが極めて狭く、製造上の問題を有している。

また、特許文献４〜８に開示されている方法では、製造プロセスが複雑なものとなり、製造コストが高くなるといった問題点を有している。

本発明は、上記に鑑みてなされたものであり、簡便に低コストで比誘電率が高くリーク電流の少ない絶縁膜を用いた電界効果型トランジスタ、半導体メモリ、表示素子、画像表示装置及びシステムを提供することを目的とするものである。

本発明は、
基板と、
前記基板上に形成されたソース電極、ドレイン電極、及びゲート電極と、
前記ゲート電極に所定の電圧を印加することによりソース電極とドレイン電極との間にチャネルが形成される半導体層を有し、
前記ゲート電極と前記半導体層の間にゲート絶縁層と、
を備え、
前記ゲート絶縁層は、アルカリ土類金属の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含むアモルファス複合金属酸化物絶縁膜により形成されていることを特徴とする電界効果型トランジスタである。

また、本発明は、
前記半導体層は酸化物半導体であることを特徴する電界効果型トランジスタである。

また、本発明は、
前記基板は絶縁性基板であることを特徴とする電界効果型トランジスタである。

また、本発明は、
前記基板は半導体基板であることを特徴とする電界効果型トランジスタである。

また、本発明は、
前記電界効果型トランジスタと、
前記ドレイン電極と接続された第一のキャパシタ電極と、
第二のキャパシタ電極と、
前記第一のキャパシタ電極と前記第二のキャパシタ電極間に設けられたキャパシタ誘電層と、
を備える揮発性半導体メモリである。

また、本発明は、
前記キャパシタ誘電層が、
アルカリ土類金属の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含むアモルファス複合金属酸化物絶縁膜により形成されていることを特徴とする前記揮発性半導体メモリである。

また、本発明は、
前記電界効果型トランジスタにおいて、
前記半導体層と、前記ゲート絶縁層との間に、第二のゲート絶縁層及びフローティングゲート電極をさらに備えることを特徴とする不揮発性半導体メモリである。

また、本発明は、
駆動信号に応じて光出力が制御される光制御素子と、
前記光制御素子を駆動する、請求項１〜３のいずれか一項に記載の電界効果型トランジスタを含む駆動回路と、
を備えることを特徴とする表示素子である。

また、本発明は、
前記光制御素子は、有機エレクトロルミネッセンス素子を含むものであることを特徴とする表示素子である。

また、本発明は、
前記光制御素子は、液晶素子を含むものであることを特徴とする表示素子である。

また、本発明は、
前記光制御素子は、エレクトロクロミック素子を含むものであることを特徴とする表示素子である。

また、本発明は、
前記光制御素子は、電気泳動素子を含むものであることを特徴とする。表示素子である
また、本発明は、
前記光制御素子は、エレクトロウェッティング素子を含むものであることを特徴とする。表示素子である
また、本発明は、
画像データに応じた画像を表示する画像表示装置であって、
マトリックス状に配置された複数の前記表示素子と、
前記複数の表示素子における各電界効果型トランジスタにゲート電圧を個別に印加するための複数の配線と、
前記画像データに応じて、前記各電界効果型トランジスタのゲート電圧を前記複数の配線を介して個別に制御する表示制御装置と、
を備えることを特徴とする画像表示装置である。

また、本発明は、
前記記載の画像表示装置と、表示する画像情報に基づいて画像データを作成し、前記画像データを前記画像表示装置に出力する画像データ作成装置と、を備えることを特徴とするシステムである。

本発明によれば、簡便に比誘電率が高くリーク電流の少ない絶縁膜を得ることができるため、低電圧駆動、高集積化が可能な電界効果型トランジスタ、半導体メモリ、表示素子、画像表示装置及びシステムを低コストで提供することができる。

第１の実施の形態における電界効果型トランジスタの構造図 第１の実施の形態における他の構成の電界効果型トランジスタの構造図（１） 第１の実施の形態における他の構成の電界効果型トランジスタの構造図（２） 第１の実施の形態における他の構成の電界効果型トランジスタの構造図（３） 第２の実施の形態における電界効果型トランジスタの構造図 第３の実施の形態における揮発性メモリの構造図 第３の実施の形態における他の構成の揮発性メモリの構造図（１） 第３の実施の形態における他の構成の揮発性メモリの構造図（２） 第３の実施の形態における他の構成の揮発性メモリの構造図（３） 第４の実施の形態における揮発性メモリの構造図 第５の実施の形態における不揮発性半導体メモリの構造図 第５の実施の形態における他の構成の不揮発性半導体メモリの構造図（１） 第５の実施の形態における他の構成の不揮発性半導体メモリの構造図（２） 第５の実施の形態における他の構成の不揮発性半導体メモリの構造図（３） 第６の実施の形態における不揮発性半導体メモリの構造図 第７の実施の形態における有機エレクトロルミネッセンス表示素子の構造図 第７の実施の形態における他の構成の有機エレクトロルミネッセンス表示素子の構造図 第７の実施の形態における表示素子に用いられる液晶素子の構造図 第７の実施の形態における表示素子に用いられるエレクトロクロミック素子の構造図 第７の実施の形態における表示素子に用いられる電気泳動素子の構造図 第７の実施の形態における表示素子に用いられるエレクトロウェッティング素子の構造図（１） 第７の実施の形態における表示素子に用いられるエレクトロウェッティング素子の構造図（２） 第８の実施の形態におけるテレビジョン装置の構成を示すブロック図 第８の実施の形態におけるテレビジョン装置の説明図（１） 第８の実施の形態におけるテレビジョン装置の説明図（２） 第８の実施の形態におけるテレビジョン装置の説明図（３） 第８の実施の形態における表示素子の説明図 第８の実施の形態における有機ＥＬの説明図 第８の実施の形態におけるテレビジョン装置の説明図（４） 第８の実施の形態における他の表示素子の説明図（１） 第８の実施の形態における他の表示素子の説明図（２） 実施例１及び比較例１における電界効果型トランジスタの特性図 実施例３における揮発性メモリの構造図 実施例７における有機ＥＬ表示素子の製造方法のフローチャート

本発明を実施するための形態について、以下に説明する。

本発明は、発明者らの鋭意検討により、単層膜であって、誘電率が高く、かつ、リーク電流が低い酸化物からなる絶縁体材料を見出し、この絶縁体材料を用いた電子デバイスを作製することができたことに基づくものである。

即ち、アルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ）の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ及びＣｅを除くランタノイド（Ｌａ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた１または２種類以上の元素を含む複合金属酸化物膜は、安定的にアモルファス相を示すものであることを見出したことに基づくものである。

アルカリ土類酸化物は大気中の水分や二酸化炭素と反応しやすく、容易に水酸化物や炭酸塩に変化してしまい、単独では電子デバイスへの応用は適さない。また、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイド等の単純酸化物は結晶化しやすく、前述のようにリーク電流が問題となる。しかし発明者等は、アルカリ土類金属と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドとの複合酸化物系は大気中において安定で且つ広範な組成領域でアモルファス膜を形成できることを見出した。Ｃｅはランタノイドの中で特異的に４価になりアルカリ土類金属との間でペロブスカイト構造の結晶を形成するため、アモルファス相を得るためには、Ｃｅを除くランタノイドであることが好ましい。

アルカリ土類金属とＧａ酸化物の間にはスピネル構造などの結晶相が存在するが、これらの結晶はペロブスカイト構造結晶と比較して、非常に高温でないと析出しない（一般には１０００℃以上）。また、アルカリ土類金属酸化物とＳｃ、Ｙ、及びＣｅを除くランタノイドからなる酸化物との間には安定な結晶相の存在が報告されておらず、高温の後工程を経てもアモルファス相からの結晶析出は希である。更に、アルカリ土類金属と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドとの複合酸化物を３種類以上の金属元素で構成すると、アモルファス相は更に安定する。

高誘電率膜を作製するという観点からすると、好ましくはＢａ、Ｓｒ、Ｌｕ、Ｌａ等の元素の組成比を高めることが好ましい。

本発明の複合金属酸化物膜は、広範な組成範囲でアモルファス膜を形成することが出来るので、物性も広範に制御することが出来る。例えば、比誘電率は概ね６〜２０程度とＳｉＯ_２に比較して充分高いが、組成を選択することによって用途に合わせて適切な値に調整することが出来る。

更に熱膨張係数は、１０^−６〜１０^−５である一般的な配線材料や半導体材料と同等で、熱膨張係数が１０^−７台であるＳｉＯ_２と比較して加熱工程を繰り返しても膜の剥離等のトラブルが少ない。特に、ａ−ＩＧＺＯ等の酸化物半導体とは良好な界面を形成する。

従って、ＦＥＴ等の絶縁膜に用いることにより、高性能な半導体デバイスを得ることができる。

尚、上述の複合金属酸化物膜は、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、スパッタ法等の真空成膜プロセス等により成膜可能であり、いずれの成膜法においてもアモルファス膜として形成することが可能である。
〔第１の実施の形態〕
図１に基づき、本実施の形態における電界効果型トランジスタ（第一の態様）について説明する。
本実施の形態における電界効果型トランジスタ（第一の態様）は、絶縁性基板１１、ゲート電極１２、ゲート絶縁層１３、ソース電極１４、ドレイン電極１５、半導体層１６を有している。

まず、絶縁性基板１１を準備する。材料としては例えば、既にフラットパネルディスプレイに広く利用されている無アルカリガラスやシリカガラスの他にも、ポリカーボネート（ＰＣ）、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）等のプラスチック基板も適宜利用できる。なお、表面の清浄化や密着性向上のために酸素プラズマ、ＵＶオゾン、ＵＶ照射洗浄等の前処理を行うことが好ましい。

次に、基板１１上にゲート電極１２を形成する。様々な材料、プロセスが利用可能である。材料としては、例えばＭｏ、Ａｌ、Ｃｕ等の金属や合金、ＩＴＯ、ＡＴＯ等の透明導電性酸化物、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などが利用できる。プロセスとしては、例えばスパッタ法やスピンコート・ディップコート等による成膜後、フォトリソグラフィ法によってパターニングしたり、インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜することも可能である。

次に、ゲート絶縁膜１３を形成する。本実施の形態では、ゲート絶縁層１３は、アルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ）の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含む複合金属酸化物絶縁膜により形成されている。

尚、前記複合金属酸化物絶縁膜に含まれるそれぞれの元素の含有量は特に制限される物ではないが、より好ましくは安定なアモルファス状態を取り得る組成となるように、各々の元素群から選ばれた金属元素が含まれていることが好ましい。

プロセスは特に限定されず、例えばＣＶＤ法、ＡＬＤ法、スパッタ法等の真空成膜法による成膜後、フォトリソグラフィ法等の方法により、所望のパターンを形成することができる。いずれの成膜法においてもアモルファス膜として形成することが可能である。

次にソース・ドレイン電極１４、１５を形成する。ここでも様々な材料、プロセスが利用可能である。材料としては、例えばＭｏ、Ａｌ、Ａｇ等の金属や合金、ＩＴＯ、ＡＴＯ等の透明導電性酸化物、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などが利用できる。
プロセスとしては、例えばスパッタ法やスピンコート・ディップコート等による成膜後フォトリソグラフィ法によってパターニングしたり、インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜することも可能である。

次にソース電極１４及びドレイン電極１５との間でチャネルを形成するための半導体層１６を形成する。材料については特に限定されず、例えば多結晶シリコン（ｐ−Ｓｉ）、アモルファスシリコン（ａ−Ｓｉ）、Ｉｎ−Ｇａ−Ｚｎ−Ｏなどの酸化物半導体、及びペンタセンなどの有機半導体等が適宜利用できる。中でも、ゲート絶縁層１３−半導体層１６界面の安定性の点から、酸化物半導体であることが好ましい。

プロセスについては特に限定されず、例えばスパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、ＣＶＤ法、ＡＬＤ法等の真空プロセスやスピンコート・ディップコート等の溶液プロセスによって成膜後、フォトリソグラフィ法によってパターンニングしたり、或いはインクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜することも可能である。

これらの工程により、電界効果型トランジスタが形成される。

本実施の形態における電界効果型トランジスタでは、ゲート絶縁層１３を形成する複合金属酸化物絶縁膜がアモルファスであり、比誘電率が６以上とＳｉＯ_２よりも高い値を示すため、リーク電流を低く抑えることができ、電界効果型トランジスタの低電圧駆動が可能となる。

尚、図１で示される電界効果型トランジスタは所謂ボトムゲート・ボトムコンタクト型であるが、本実施の形態における電界効果型トランジスタはこれに限定されず、例えば図２に示すボトムゲート・トップコンタクト型、図３に示すトップゲート・ボトムコンタクト型、図４に示すトップゲート・トップコンタクト型でもよい。

具体的には、図２に示すボトムゲート・トップコンタクト型では、絶縁性基板２１上に、金属材料等により構成されるゲート電極２２を形成し、さらに、このゲート電極２２を覆うようにゲート絶縁層２３を形成し、ゲート絶縁層２３上に、半導体層２４を形成し、半導体層２４においてチャネルが形成されるように、ソース電極２５及びドレイン電極２６を形成した構造のものである。

また、図３に示すトップゲート・ボトムコンタクト型では、絶縁性基板３１上に、ソース電極３２及びドレイン電極３３を形成し、ソース電極３２及びドレイン電極３３との間でチャネルを形成するための半導体層３４を形成し、ソース電極３２、ドレイン電極３３及び半導体層３４を覆うように、ゲート絶縁層３５を形成し、ゲート絶縁層３５上にゲート電極３６を形成した構成のものである。

また、図４に示すトップゲート・トップコンタクト型では、絶縁性基板４１上に、半導体層４２を形成し、半導体層４２においてチャネルが形成されるように、ソース電極４３及びドレイン電極４４を形成し、ソース電極４３、ドレイン電極４４及び半導体層４２を覆うように、ゲート絶縁層４５を形成し、ゲート絶縁層４５上にゲート電極４６を形成した構成のものである。

尚、本実施の形態における電界効果型トランジスタは、半導体メモリや、ＴＦＴ、ディスプレイ（表示素子）等における駆動回路等に用いることができる。
〔第２の実施の形態〕
図５に基づき、第二の実施の形態における電界効果型トランジスタ（第二の態様）について説明する。

本実施の形態における電界効果型トランジスタ（第二の態様）は、半導体基板５１、ゲート絶縁層５２、ゲート電極５３、ゲート側壁絶縁膜５４、ソース領域５５、ドレイン領域５６、層間絶縁膜５７、ソース電極５８、ドレイン電極５９を有している。

まず、半導体基板５１を準備する。材料としては半導体材料であれば特に限定されず、所望の不純物が添加されたＳｉ（シリコン）、Ｇｅ（ゲルマニウム）等の材料が適宜利用できる。

次に、半導体基板５１上にゲート絶縁層５２を形成する。本実施の形態では、ゲート絶縁層５２は、アルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ）の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含む複合金属酸化物絶縁膜により形成される。

尚、前記複合金属酸化物絶縁膜に含まれるそれぞれの元素の含有量は特に制限される物ではないが、より好ましくは安定なアモルファス状態を取り得る組成となるように、各々の元素群から選ばれた金属元素が含まれていることが好ましい。

プロセスは特に限定されず、例えばＣＶＤ法、ＡＬＤ法、スパッタ法等の真空成膜法による成膜後、フォトリソグラフィ法等の方法により、所望のパターンを形成することができる。いずれの成膜法においてもアモルファス膜として形成することが可能である。

次に、ゲート電極５３を形成する。材料、プロセスについて特に限定はなく、材料としては、例えばポリシリコンや、Ａｌ等の金属材料、また、それらとＴｉＮ、ＴａＮ等のバリアメタルとの積層体が利用可能で、プロセスについては例えばＣＶＤ法、スパッタ法等の真空成膜法が利用できる。また、不図示であるが、低抵抗化のために、ゲート電極５３の表面に例えばＮｉやＣｏ、Ｔｉ等のシリサイド層が形成されていてもよい。

前述したゲート絶縁層５２、ゲート電極５３のパターンニング方法についても特に限定されないが、例えばフォトレジストを用いてマスクを形成し、ドライエッチング法によってマスクによって被覆されていない領域のゲート絶縁層５２またはゲート電極５３を除去するフォトリソグラフィ法が利用できる。

次に、ゲート絶縁層５２及びゲート電極５３の側面にゲート側壁絶縁膜５４を形成する。材料、プロセスについて特に限定はなく、材料としては、例えばＳｉＯＮやＳｉＯ_２等の絶縁体が利用可能で、プロセスについてはＣＶＤ法、スパッタ法等の真空成膜法が利用できる。パターンニング方法についても特に限定されないが、例えばゲート側壁絶縁膜５４の材料を基板全面に成膜後、全面をドライエッチング法によりエッチバッグすることで形成する方法等が利用できる。

次に、半導体基板５１に選択的にイオン注入することにより、ソース領域５５及びドレイン領域５６を形成する。不図示であるが、低抵抗化のために、ソース領域５５及びドレイン領域５６の表面に例えばＮｉやＣｏ、Ｔｉ等のシリサイド層が形成されていてもよい。

次に、層間絶縁膜５７を形成する。材料、プロセスについて特に限定はなく、材料としては、例えばＳｉＯＮやＳｉＯ_２等の絶縁体が利用可能で、プロセスについてはＣＶＤ法、スパッタ法等の真空成膜法が利用できる。パターンニング方法についても特に限定されなく、フォトリソグラフィ法等によって所望のパターンを得ることができ、例えば図５に示すようなスルーホールを形成することが可能である。

次にソース電極５８、ドレイン電極５９を形成する。ソース電極５８、ドレイン電極５９は、層間絶縁膜５７に形成されたスルーホールを埋め込み、ソース領域５５及びドレイン領域５６と接続するように形成される。

材料、プロセスについて特に限定はなく、材料としては、例えばＡｌやＣｕ等の金属材料が利用可能である。プロセスについては、例えばスパッタ法等の真空成膜法によってスルーホールを埋め込んだ後にフォトリソグラフィ法によってパターンニングする方法や、ＣＶＤ法、メッキ法によってスルーホールを埋め込んだ後にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化する方法等が利用できる。また、適宜ＴｉＮ、ＴａＮ等のバリアメタル層との積層体としても良い。また、ＣＶＤ法を用い、スルーホールをＷによって埋め込むＷプラグを利用しても良い。

以上の工程により、電界効果型トランジスタが形成される。 本実施の形態における電界効果型トランジスタでは、ゲート絶縁層５２を形成する複合金属酸化物絶縁膜がアモルファスであり、比誘電率が６以上とＳｉＯ_２よりも高い値を示すため、リーク電流を低く抑えることができ、電界効果型トランジスタの低電圧駆動・高集積化が可能となる。

なお、図５に示した第二の態様の電界効果型トランジスタについては、ソース領域５５及びドレイン領域５６との間にチャネルを形成する半導体層は、半導体基板５１に当たる。

また、不図示ではあるが、Ｓｉからなる半導体基板５１とゲート絶縁層５２の間にＳｉＧｅ等の半導体層を形成してもよい。また、図５はトップゲート構造であるが、所謂ダブルゲート構造やフィン型ＦＥＴにおいても上述したゲート絶縁層５２を用いることができる。

尚、本実施の形態における電界効果型トランジスタは、半導体メモリ等に用いることができる。
〔第３の実施の形態〕
次に、図６に基づき第３の実施の形態における揮発性半導体メモリ素子（第一の態様）について説明する。

本実施の形態における揮発性半導体メモリ素子（第一の態様）は、絶縁性基板６１、ゲート電極６２、ゲート絶縁層６３、ソース電極６４、ドレイン電極６５、半導体層６６、第一のキャパシタ電極６７、キャパシタ誘電層６８、第二のキャパシタ電極６９を有している。

まず、絶縁性基板６１を準備する。材料については、第一の実施の形態における基板１１と同様である。

次に、基板６１上にゲート電極６２を形成する。材料、プロセスについては、第一の実施の形態におけるゲート電極１２と同様である。

次に、第二のキャパシタ電極６９を形成する。第二のキャパシタ電極６９については、様々な材料、プロセスが利用可能である。材料としては、例えばＭｏ、Ａｌ、Ｃｕ、Ｒｕ等の金属や合金、ＩＴＯ、ＡＴＯ等の透明導電性酸化物、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などが利用できる。プロセスとしては、例えばスパッタ法やスピンコート・ディップコート等による成膜後、フォトリソグラフィ法によってパターニングしたり、インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜することも可能である。

なお、ゲート電極６２及び第二のキャパシタ電極６９の材料、プロセスが同じであれば、同時に形成しても良い。

次に、ゲート絶縁層６３を形成する。本実施の形態では、ゲート絶縁層６３は、アルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ）の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含む複合金属酸化物絶縁膜により形成されている。

尚、前記複合金属酸化物絶縁膜に含まれるそれぞれの元素の含有量は特に制限される物ではないが、より好ましくは安定なアモルファス状態を取り得る組成となるように、各々の元素群から選ばれた金属元素が含まれていることが好ましい。

プロセスは特に限定されず、例えばＣＶＤ法、ＡＬＤ法、スパッタ法等の真空成膜法による成膜後、フォトリソグラフィ法等の方法により、所望のパターンを形成することができる。いずれの成膜法においてもアモルファス膜として形成することが可能である。

次に第２のキャパシタ電極６９の上に、キャパシタ誘電層６８を形成する。キャパシタ誘電層６８の材料については特に限定されなく、例えばＨｆ酸化物、Ｔａ酸化物、Ｌａ酸化物等を含んだ高誘電率酸化物材料や、チタン酸ジルコン酸鉛(ＰＺＴ)、タンタル酸ストロンチウムビスマス（ＳＢＴ）に代表される強誘電体材料等を利用することができる。中でも、本発明に係わる絶縁膜、すなわち、アルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ）の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含む複合金属酸化物絶縁膜により形成されていることが好ましい。

尚、前記複合金属酸化物絶縁膜に含まれるそれぞれの元素の含有量は特に制限される物ではないが、より好ましくは安定なアモルファス状態を取り得る組成となるように、各々の元素群から選ばれた金属元素が含まれていることが好ましい。

プロセスは特に限定されず、例えばＣＶＤ法、ＡＬＤ法、スパッタ法等の真空成膜法による成膜後、フォトリソグラフィ法等の方法により、所望のパターンを形成することができる。いずれの成膜法においてもアモルファス膜として形成することが可能である。

なお、ゲート絶縁層６８及びキャパシタ誘電層６８の材料、プロセスが同じであれば、同時に形成しても良い。

次に、ソース電極６４及びドレイン電極６５を形成する。材料、プロセスについては第一の実施の形態におけるソース電極１４、ドレイン電極１５と同様である。

次に、第１のキャパシタ電極６７を形成する。第１のキャパシタ電極６７については、様々な材料、プロセスが利用可能である。材料としては、例えばＭｏ、Ａｌ、Ｃｕ、Ｒｕ等の金属や合金、ＩＴＯ、ＡＴＯ等の透明導電性酸化物、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などが利用できる。プロセスとしては、例えばスパッタ法やスピンコート・ディップコート等による成膜後、フォトリソグラフィ法によってパターニングしたり、インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜することも可能である。

また、ソース電極６４及びドレイン電極６５と、第１のキャパシタ電極６７の材料、プロセスが同じであれば、同時に形成しても良い。

次に半導体層６６を形成する。材料については特に限定されず、例えば多結晶シリコン（ｐ−Ｓｉ）、アモルファスシリコン（ａ−Ｓｉ）、Ｉｎ−Ｇａ−Ｚｎ−Ｏなどの酸化物半導体、及びペンタセンなどの有機半導体等が適宜利用できる。中でも、ゲート絶縁層６３−半導体層６６界面の安定性の点から、酸化物半導体であることが好ましい。プロセスについては特に限定されず、例えばスパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、ＣＶＤ法、ＡＬＤ法等の真空プロセスやスピンコート・ディップコート等の溶液プロセスによって成膜後、フォトリソグラフィ法によってパターンニングしたり、或いはインクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜することも可能である。

以上の工程により、揮発性メモリが作製される。

第１の観点からすると、本実施の形態における揮発性メモリでは、ゲート絶縁層６３を形成する複合金属酸化物絶縁膜がアモルファスであり、比誘電率が６以上とＳｉＯ_２よりも高い値を示すため、リーク電流を低く抑えることができ、揮発性メモリの低電圧駆動が可能となる。

第２の観点からすると、本実施の形態における揮発性メモリでは、ゲート絶縁層６３、及びキャパシタ誘電層６８を形成する複合金属酸化物絶縁膜がアモルファスであり、比誘電率が６以上とＳｉＯ_２よりも高い値を示すため、リーク電流を低く抑えることができ、揮発性メモリの低電圧駆動が可能となる。

尚、図６で示される揮発性メモリ（第一の態様）におけるゲート電極６２、ゲート絶縁層６３、ソース電極６４、ドレイン電極６５、半導体層６６の位置関係は所謂ボトムゲート・ボトムコンタクト型であるが、本実施の形態における揮発性メモリはこれに限定されず、例えば図７に示すボトムゲート・トップコンタクト型、図８に示すトップゲート・ボトムコンタクト型、図９に示すトップゲート・トップコンタクト型でもよい。

また、図６で示される揮発性メモリ（第一の態様）における第一のキャパシタ電極６７、キャパシタ誘電層６８、第二のキャパシタ電極６９は、平面構造となっているが、例えば三次元構造とする等の方法により、キャパシタの容量を増加させても良い。
〔第４の実施の形態〕
次に、図１０に基づき第４の実施の形態における揮発性半導体メモリ素子（第二の態様）について説明する。

本実施の形態における揮発性半導体メモリ素子（第二の態様）は、半導体基板７１、ゲート絶縁層７２、ゲート電極７３、ゲート側壁絶縁膜７４、ソース領域７５、ドレイン領域７６、第１の層間絶縁膜７７、ビット線電極７８、第２の層間絶縁膜７９、第１のキャパシタ電極８０、キャパシタ誘電層８１、第２のキャパシタ電極８２を有している。

半導体基板７１、ゲート絶縁層７２、ゲート電極７３、ゲート側壁絶縁膜７４、ソース領域７５、ドレイン領域７６、第１の層間絶縁膜７７については、第２の実施の形態における、半導体基板５１、ゲート絶縁層５２、ゲート電極５３、ゲート側壁絶縁膜５４、ソース領域５５、ドレイン領域５６、層間絶縁膜５７と同様の材料・プロセスにて形成することができる。

本実施の形態では、ゲート絶縁層７２は、アルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ）の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含む複合金属酸化物絶縁膜により形成される。

尚、前記複合金属酸化物絶縁膜に含まれるそれぞれの元素の含有量は特に制限される物ではないが、より好ましくは安定なアモルファス状態を取り得る組成となるように、各々の元素群から選ばれた金属元素が含まれていることが好ましい。

プロセスは特に限定されず、例えばＣＶＤ法、ＡＬＤ法、スパッタ法等の真空成膜法による成膜後、フォトリソグラフィ法等の方法により、所望のパターンを形成することができる。いずれの成膜法においてもアモルファス膜として形成することが可能である。

上記のように、半導体基板７１上に、ゲート絶縁層７２、ゲート電極７３、ゲート側壁絶縁膜７４、ソース領域７５、ドレイン領域７６、第１の層間絶縁膜７７を形成した後、ビット線電極７８を形成する。材料、プロセスについて特に限定はなく、材料としては、例えばＡｌやＣｕ等が利用可能である。プロセスについては、例えばスパッタ法やＣＶＤ法等の真空成膜法によってスルーホールを埋め込んだ後にフォトリソグラフィ法によってパターンニングする方法や、やＣＶＤ法、メッキ法によってスルーホールを埋め込んだ後にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化する方法等が利用できる。また、適宜ＴｉＮ、ＴａＮ等のバリアメタル層との積層体としても良い。また、ＣＶＤ法を用い、スルーホールをＷによって埋め込むＷプラグを利用しても良い。

次に第２の層間絶縁膜７９を形成する。材料、プロセスについては、第二の実施の形態における層間絶縁膜５７と同様である。

次に第１のキャパシタ電極８０を形成する。材料、プロセスについて特に限定はなく、材料としては、例えばＡｌやＣｕ、Ｒｕ等の金属材料や、ポリシリコンが利用可能である。プロセスについては、例えばスパッタ法やＣＶＤ法等の真空成膜法によってスルーホールを埋め込んだ後にフォトリソグラフィ法によってパターンニングする方法や、ＣＶＤ法、メッキ法によってスルーホールを埋め込んだ後にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化する方法等が利用できる。また、適宜ＴｉＮ、ＴａＮ等のバリアメタル層との積層体としても良い。また、ＣＶＤ法を用い、スルーホールをＷによって埋め込むＷプラグを利用しても良い。

次にキャパシタ誘電層８１を形成する。キャパシタ誘電層８１の材料については特に限定されず、例えばＨｆ酸化物、Ｔａ酸化物、Ｌａ酸化物等を含んだ高誘電率酸化物材料や、チタン酸ジルコン酸鉛(ＰＺＴ)、タンタル酸ストロンチウムビスマス（ＳＢＴ）に代表される強誘電体材料等を利用することができる。中でも、本発明に係わる絶縁膜、すなわち、アルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ）の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含む複合金属酸化物絶縁膜により形成されていることが好ましい。

尚、前記複合金属酸化物絶縁膜に含まれるそれぞれの元素の含有量は特に制限される物ではないが、より好ましくは安定なアモルファス状態を取り得る組成となるように、各々の元素群から選ばれた金属元素が含まれていることが好ましい。

プロセスは特に限定されず、例えばＣＶＤ法、ＡＬＤ法、スパッタ法等の真空成膜法による成膜後、フォトリソグラフィ法等の方法により、所望のパターンを形成することができる。いずれの成膜法においてもアモルファス膜として形成することが可能である。

次に第２のキャパシタ電極８２を形成する。材料、プロセスについて特に限定はなく、材料としては、例えばＡｌ、Ｃｕ、Ｒｕ等の金属材料や、ポリシリコンが利用可能である。プロセスについては、例えばＣＶＤ法、スパッタ法等の真空成膜法によって成膜後、フォトリソグラフィ法によってパターンニングする方法等が利用できる。また、適宜ＴｉＮ、ＴａＮ等のバリアメタル層との積層体としても良い。

以上の工程により、揮発性メモリが作製される。

第１の観点からすると、本実施の形態における揮発性メモリでは、ゲート絶縁層７２を形成する複合金属酸化物絶縁膜がアモルファスであり、比誘電率が６以上とＳｉＯ_２よりも高い値を示すため、リーク電流を低く抑えることができ、揮発性メモリの高集積化・低電圧駆動が可能となる。

第２の観点からすると、本実施の形態における揮発性メモリでは、ゲート絶縁層７２、及びキャパシタ誘電層８１を形成する複合金属酸化物絶縁膜がアモルファスであり、比誘電率が６以上とＳｉＯ_２よりも高い値を示すため、リーク電流を低く抑えることができ、揮発性メモリの高集積化・低電圧駆動が可能となる。

なお、本実施の形態において、電界効果型トランジスタの上方にキャパシタが配置されたスタック型構造の揮発性メモリについて説明したが、これに限定されるものではない。例えば、不図示であるが半導体基板に溝を掘って、電界効果型トランジスタの下方にキャパシタが配置されたトレンチ型構造の揮発性メモリとしても良い。

また、図１０で示される揮発性メモリにおける第一のキャパシタ電極８０、キャパシタ誘電層８１、第二のキャパシタ電極８２は、平面構造となっているが、三次元構造とする等の方法により、キャパシタの容量を増加させても良い。
〔第５の実施の形態〕
図１１に基づき、第５の実施の形態における不揮発性半導体メモリ（第一の態様）について説明する。

本実施の形態における不揮発性半導体メモリ（第一の態様）は、絶縁性基板９１、ゲート電極９２、第１のゲート絶縁層９３、フローティングゲート電極９４、第２のゲート絶縁層９５、ソース電極９６、ドレイン電極９７、半導体層９８を有している。

第１のゲート絶縁層９３は所謂ゲート電極間絶縁層、第２のゲート絶縁層９５は所謂トンネル絶縁層、ゲート電極９２は所謂コントロールゲート電極と呼ばれる。ソース電極９６、ドレイン電極９７、ゲート電極９２への電圧印加条件によって、トンネル効果によりトンネル絶縁層である第２のゲート絶縁膜を介してフローティングゲート電極９４内への電子の出し入れが可能となり、メモリとして機能する。

本実施の形態における不揮発性半導体メモリの作製方法について説明する。

まず、絶縁性基板９１を準備する。材料については、第一の実施の形態における基板１１と同様である。

次に、基板９１上にゲート電極９２を形成する。材料、プロセスについては、第１の実施の形態におけるゲート電極１２と同様である。

次に第１のゲート絶縁層９３を、ゲート電極９２を被覆するように形成する。本実施の形態では、第一のゲート絶縁層９３は、アルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ）の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含む複合金属酸化物絶縁膜により形成されている。

尚、前記複合金属酸化物絶縁膜に含まれるそれぞれの元素の含有量は特に制限される物ではないが、より好ましくは安定なアモルファス状態を取り得る組成となるように、各々の元素群から選ばれた金属元素が含まれていることが好ましい。プロセスは特に限定されず、例えばＣＶＤ法、ＡＬＤ法、スパッタ法等の真空成膜法による成膜後、フォトリソグラフィ法等の方法により、所望のパターンを形成することができる。いずれの成膜法においてもアモルファス膜として形成することが可能である。

次に、第１のゲート絶縁層９３上に、フローティングゲート電極９４を形成する。様々な材料、プロセスが利用可能である。材料としては、例えばＭｏ、Ａｌ、Ｃｕ等の金属や合金、ＩＴＯ、ＡＴＯ等の透明導電性酸化物、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリアニリン（ＰＡＮＩ）等の有機導電体などが利用できる。プロセスとしては、例えばスパッタ法やスピンコート・ディップコート等による成膜後、フォトリソグラフィ法によってパターニングしたり、インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜することも可能である。

次に、フローティングゲート電極９４を被覆するように第２のゲート絶縁層９５を形成する。材料について特に制限はないく、最適な材料を適宜選択することができる。中でも、カップリング比向上のため、例えばＳｉＯ_２やフッ素系ポリマー等の低誘電率絶縁性材料が好ましい。プロセスは特に限定されず、例えばスパッタ法、ＣＶＤ法、ＡＬＤ法等の真空成膜法や、金属アルコキシド・金属錯体等を含有したと塗布液や、ポリマーを含有した塗布液を用いたスピンコート、ダイコート、ノズルコート、インクジェット等の溶液プロセスも適宜利用でき、フォトリソグラフィ法を利用したり、印刷法によって直接描画ことにより、所望のパターンを形成することができる。

次に、第２のゲート絶縁層上に、ソース電極９６、ドレイン電極９７を形成する。材料、プロセスについては第一の実施の形態におけるソース電極１４、ドレイン電極１５と同様である。

次に、半導体層９８を形成する。材料については特に限定されず、例えば多結晶シリコン（ｐ−Ｓｉ）、アモルファスシリコン（ａ−Ｓｉ）、Ｉｎ−Ｇａ−Ｚｎ−Ｏなどの酸化物半導体、及びペンタセンなどの有機半導体等が適宜利用できる。中でも、酸化物半導体であることが好ましい。プロセスについては特に限定されず、例えばスパッタ法、パルスレーザーデポジッション（ＰＬＤ）法、ＣＶＤ法、ＡＬＤ法等の真空プロセスやスピンコート・ディップコート等の溶液プロセスによって成膜後、フォトリソグラフィ法によってパターンニングしたり、或いはインクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜することも可能である。

以上の工程より、不揮発性メモリ（第一の態様）が作製される。

本実施の形態における不揮発性半導体メモリでは、第１のゲート絶縁層９３を形成する複合金属酸化物絶縁膜がアモルファスであり、比誘電率が６以上とＳｉＯ_２よりも高い値を示すため、リーク電流を低く抑えることができ、書き込み/消去電圧を小さくすることが可能となる。

尚、図１１で示される不揮発性メモリ（第一の態様）において、ゲート電極９２、ソース電極９６、ドレイン電極９７、半導体層９８の位置関係は所謂ボトムゲート・ボトムコンタクト型であるが、本実施の形態における不揮発性メモリはこれに限定されず、例えば図１２に示すボトムゲート・トップコンタクト型、図１３に示すトップゲート・ボトムコンタクト型、図１４に示すトップゲート・トップコンタクト型でもよい。

また、図１１〜１４において、ゲート電極９２、第一のゲート絶縁層９３、フローティングゲート電極９４は、平面構造となっているが、例えば三次元構造とする方法などにより、キャパシタの容量を増加させても良い。
〔第６の実施の形態〕
次に、図１５に基づき第６の実施の形態における不揮発性半導体メモリ素子（第二の態様）について説明する。

本実施の形態における不揮発性半導体メモリ素子（第二の態様）は、半導体基板１０１、第１のゲート絶縁層１０２、ゲート電極１０３、第２のゲート絶縁膜１０４、フローティングゲート電極１０５、ゲート側壁絶縁膜１０６、ソース領域１０７、ドレイン領域１０８を有している。

第１のゲート絶縁層１０２は所謂ゲート電極間絶縁層、第２のゲート絶縁層１０４は所謂トンネル絶縁層、ゲート電極１０３は所謂コントロールゲート電極と呼ばれる。ソース領域１０７、ドレイン領域１０８、ゲート電極１０３への電圧印加条件によって、トンネル効果によりトンネル絶縁層である第２のゲート絶縁層１０４を介してフローティングゲート電極１０５内への電子の出し入れが可能となり、メモリとして機能する。

作製方法について説明する。

まず、半導体基板１０１を準備する。材料については、第１の実施の形態での半導体基板１１と同様である。

次に、第２のゲート絶縁膜１０４を形成する。材料については特に限定されないが、例えばＳｉＯ_２等の低誘電率絶縁材料であることが好ましい。プロセスについては特に限定されず、例えば熱酸化法や、スパッタ法、化学ＣＶＤ法、ＡＬＤ法等の真空成膜法が利用できる。

次に、フローティングゲート電極１０５を形成する。材料、プロセスについて特に限定はなく、材料としては、例えばポリシリコンや、ＡＬ等の金属材料、また、それらとＴｉＮ、ＴａＮ等のバリアメタルとの積層体が利用可能で、プロセスについてはＣＶＤ法、スパッタ法等の真空成膜法が利用できる。

次に第１のゲート絶縁膜１０２を形成する。本実施の形態では、第１のゲート絶縁膜１０２は、アルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ）の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含む複合金属酸化物絶縁膜により形成される。

尚、前記複合金属酸化物絶縁膜に含まれるそれぞれの元素の含有量は特に制限される物ではないが、より好ましくは安定なアモルファス状態を取り得る組成となるように、各々の元素群から選ばれた金属元素が含まれていることが好ましい。プロセスは特に限定されず、例えばＣＶＤ法、ＡＬＤ法、スパッタ法等の真空成膜法による成膜後、フォトリソグラフィ法等の方法により、所望のパターンを形成することができる。いずれの成膜法においてもアモルファス膜として形成することが可能である。

次に、ゲート電極１０３を形成する。材料、プロセスについては、第２の実施の形態におけるゲート絶縁層５３と同様である。

前述した第１のゲート絶縁層１０２、ゲート電極１０３、第二のゲート絶縁膜１０４、フローティングゲート電極１０５のパターンニングについては、特に限定されないが、例えばフォトリソグラフィ法によって所望のパターンを得ることができる。

次にゲート側壁絶縁膜１０６を形成する。材料、プロセスについては、第１の実施の形態でのゲート側壁絶縁膜５４と同様である。次に、半導体基板１０１に選択的にイオン注入することにより、ソース領域１０７及びドレイン領域１０８を形成する。不図示であるが、低抵抗化のために、ソース領域１０７及びドレイン領域１０８の表面に例えばＮｉやＣｏ、Ｔｉ等のシリサイド層が形成されていてもよい。

以上の工程より、不揮発性メモリ（第二の態様）が形成される。本実施の形態における不揮発性半導体メモリでは、第１のゲート絶縁層１０２を形成する複合金属酸化物絶縁膜がアモルファスであり、比誘電率が６以上とＳｉＯ_２よりも高い値を示すため、リーク電流を低く抑えることができ、書き込み/消去電圧を小さくすることが可能となる。

なお、図１５において、第一のゲート絶縁層１０２、ゲート電極１０３、フローティングゲート電極１０５は、平面構造となっているが、例えば三次元構造とする方法などにより、キャパシタの容量を増加させても良い。
〔第７の実施の形態〕
次に、図１６〜２２に基づき、第７の実施の形態における表示素子について説明する。本実施の形態に係る表示素子は、有機エレクトロルミネッセンス（有機ＥＬ：Organic Electro Luminescence）表示素子である。

図１６に基づき、本実施の形態における有機ＥＬ表示素子について説明する。本実施の形態における有機ＥＬ表示素子は、絶縁性基板２０１、第１のゲート電極２０２、第２のゲート電極２０３、ゲート絶縁層２０４、第１のソース電極２０５、第１のドレイン電極２０６、第２のソース電極２０７、第２のドレイン電極２０８、第１の半導体層２０９、第２の半導体層２１０、第１の保護層２１１、第２の保護層２１２、隔壁２１３、有機ＥＬ層２１４、上部電極２１５、封止層２１６、接着層２１７、対向絶縁性基板２１８を有する。

本実施の形態における有機ＥＬ表示素子は、光制御素子として有機ＥＬ素子２５０と、第１の電界効果型トランジスタ２６０、第２の電界効果型トランジスタ２７０を有する駆動回路２８０とを有しており、第１の電界効果型トランジスタ２６０は第１のゲート電極２０２、ゲート絶縁層２０４、第１のソース電極２０５、第１のドレイン電極２０６、第１の半導体層２０９、第１の保護層２１１より成っており、第２の電界効果型トランジスタ２７０は第２のゲート電極２０３、ゲート絶縁層２０４、第２のソース電極２０７、第２のドレイン電極２０８、第２の半導体層２１０、第２の保護層２１２より成っている。

駆動回路２８０は、２トランジスタ１キャパシタの構造になっており、第１のドレイン電極２０６と、第２のゲート電極２０３とが接続された状態になっている。図１６において、便宜上第２のソース電極２０７及び第２のゲート電極２０３間にてキャパシタが形成されているが、実際にはキャパシタ形成箇所は限定されず、適宜必要な容量のキャパシタを必要な箇所に設計・形成することができる。

次に、本実施形態における有機ＥＬ表示素子の作製方法について説明する。

第１の電界効果型トランジスタ２６０及び第２の電界効果型トランジスタ２７０は、第１の実施の形態における電界効果型トランジスタと同様の材料・プロセスによって作製できる。

本実施の形態では、ゲート絶縁層２０４は、アルカリ土類金属（Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ）の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含む複合金属酸化物絶縁膜により形成されている。

尚、前記複合金属酸化物絶縁膜に含まれるそれぞれの元素の含有量は特に制限される物ではないが、より好ましくは安定なアモルファス状態を取り得る組成となるように、各々の元素群から選ばれた金属元素が含まれていることが好ましい。

プロセスは特に限定されず、例えばＣＶＤ法、ＡＬＤ法、スパッタ法等の真空成膜法による成膜後、フォトリソグラフィ法等の方法により、所望のパターンを形成することができる。いずれの成膜法においてもアモルファス膜として形成することが可能である。

第１の保護層２１１、第２の保護層２１２については、様々な材料、プロセスが利用可能である。材料としては、例えばＳｉＯ_２やＳｉＯＮ、ＳｉＮｘ等の無機酸化物やフッ素系ポリマー等の絶縁性材料などが利用できる。プロセスについても、例えばスパッタ法やスピンコーティング法等による成膜後、フォトリソグラフィ法によってパターニングしたり、インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜することも可能である。

隔壁２１３についても、様々な材料、プロセスが利用可能である。材料としては、例えばＳｉＯ_２やＳｉＯＮ、ＳｉＮｘ等の無機酸化物やアクリル、ポリイミド等の絶縁性材料などが利用できる。プロセスについても、例えばスパッタ法やスピンコーティング法等による成膜後、フォトリソグラフィ法によってパターニングしたり、インクジェット、ナノインプリント、グラビア等の印刷プロセスによって、所望の形状を直接成膜することも可能である。

次に、有機ＥＬ素子２５０について説明する。本実施の形態における有機ＥＬ素子では、有機ＥＬ層２１４と、上部電極２１５と、第２のドレイン電極（下部電極）２０８とを有している。

第２のドレイン電極２０８には、例えばＩＴＯが用いられている。なお、Ｉｎ_２Ｏ_３、ＳｎＯ_２、ＺｎＯなどの導電性を有する酸化物、銀（Ａｇ）−ネオジウム（Ｎｄ）合金などを用いてもよい。

有機ＥＬ層２１４は、電子輸送層と発光層と正孔輸送層とを有している。そして、電子輸送層に上部電極２１５が接続され、正孔輸送層に第２のドレイン電極２０８が接続されている。第２のドレイン電極２０８と上部電極２１５との間に所定の電圧を印加すると、第２のドレイン電極２０８及び上部電極２１５から注入された正孔及び電子が、有機ＥＬ層２１４において再結合し、励起されたエネルギーにより発光層が発光する。

上部電極２１５には例えば、アルミニウム（Ａｌ）が用いられている。なお、マグネシウム（Ｍｇ）−銀（Ａｇ）合金、アルミニウム（Ａｌ）−リチウム（Ｌｉ）合金、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などを用いてもよい。

なお、有機ＥＬ素子の作製方法については特に限定されず、既存の技術を用いることが可能で、例えば真空蒸着法やスパッタ法等の真空製膜法や、インクジェット、ノズルコート等の溶液プロセスも適宜利用することができる。

駆動装置２８０、有機ＥＬ素子２５０を形成した後、封止層２１６を形成する。封止層２１６については様々な材料、プロセスが利用可能である。材料としては、例えばＳｉＯ_２やＳｉＯＮ、ＳｉＮｘ等の無機酸化物が利用できる。プロセスについても、例えばＣＶＤ法やスパッタ法等の真空成膜法が利用できる。

最後に、例えばエポキシ樹脂、アクリル樹脂等の材料によって成る接着層２１７を介して対向絶縁性基板２１８と貼り合わせを行い、有機ＥＬ表示素子が完成する。

本実施の形態における有機ＥＬ表示素子では、上述の第１・第２の電界効果型トランジスタがＯＮ状態になると、有機ＥＬ層２１４において発光し、矢印Ａに示す絶縁性基板２０１側より画像を表示することができるものである。この場合、絶縁性２０１、第２のドレイン電極２０８及びゲート絶縁層２０４は透明性を有した材料（ＩＴＯ、ＳｉＯ_２等）であることが必要である。

また、本実施の形態では、基板側から発光を取り出すいわゆる「ボトムエミッション」の場合について説明したが、これに限定されるものではない。例えば、第２のドレイン電極２０８に例えば銀（Ａｇ）−ネオジウム（Ｎｄ）合金などの高反射率電極、上部電極２１５にマグネシウム（Ｍｇ）−銀（Ａｇ）合金などの半透明電極を用い、矢印Ａとは反対側の対向絶縁性基板側から発光を取り出すいわゆる「トップエミッション」とすることも可能である。

また、本実施の形態において、駆動回路２８０の横に有機ＥＬ素子２５０が配置される場合について説明したが、これに限定されるものではない。例えば、図１７に示されるように、駆動回路２８０の上方に有機ＥＬ素子２５０が配置されても良い。

図１７における有機ＥＬ表示素子は、絶縁性基板２２１上に、第１のゲート電極２２２、ゲート絶縁層２２４、第１のソース電極２２５、第１のドレイン電極２２６、第１の半導体層２２９、第１の保護層２３１より成る第１の電界効果型トランジスタ２６０、第２のゲート電極２２３、ゲート絶縁層２２４、第２のソース電極２２７、第２のドレイン電極２２８、第２の半導体層２３０、第２の保護層２３２より成る第２の電界効果型トランジスタ２７０を被覆するように、層間絶縁膜２３３が形成されており、層間絶縁膜２３３上に隔壁２３４が形成されている。一方、第１の電界効果型トランジスタ２６０及び第２の電界効果型トランジスタ２７０よりなる駆動回路２８０の上方に形成される有機ＥＬ素子は、下部電極２３５、有機ＥＬ層２３６、上部電極２３７によって成り、第２のドレイン電極２２８と、下部電極２３５が、層間絶縁膜２３３に形成されたスルーホールによって接続された構成になっている。封止層２３８、接着層２３９、対向絶縁性基板２４０については、図１６における封止層２１６、接着層２１７、対向絶縁性基板２１８と同様である。

尚、本実施の形態では、有機ＥＬ層が、電子輸送層と発光層と正孔輸送層とからなる場合について説明したが、これに限定されるものではない。例えば、電子輸送層と発光層が１つの層であっても良い。また、電子輸送層と上部電極２１５との間に電子注入層が設けられても良い。さらに、正孔輸送層と第２のドレイン電極との間に正孔注入層が設けられてもよい。

本実施の形態における有機ＥＬ表示素子では、ゲート絶縁層２０４を形成する複合金属酸化物絶縁膜がアモルファスであり、比誘電率が６以上とＳｉＯ_２よりも高い値を示すため、リーク電流を低く抑えることができ、有機ＥＬ表示素子の低消費電力化が可能となる。

尚、上記においては、表示素子を駆動する駆動回路を２トランジスタ１キャパシタの構造としたが、それに限定されず、例えば１トランジスタ１キャパシタ、５トランジスタ２キャパシタ等、適宜最適な構造を使用することができる。

また、上記において、光制御素子として有機ＥＬ素子を用いた有機ＥＬ表示素子について説明したが、光制御素子として、液晶素子を用いることで、液晶表示装置とすることも可能である。液晶素子は、一例として図１８に示されるように、偏光板３０２、ガラス基板３０３、透明電極３０４、配向膜３０５と、配向膜３０７、透明電極３０８、カラーフィルター３０９、ガラス基板３１０、偏光板３１１との間に液晶材料が充填された液晶層３０６から成る素子に、バックライトシステム３０１が備えられた構成となっている。電源３１２等により透明電極３０４と透明電極３０８との間に印加する電圧によって液晶材料の配向性を制御し、バックライトシステム３０１から入射する光の透過率を制御することで表示素子となる。

また、本実施の形態では、光制御素子（表示素子）として、エレクトロクロミック素子・電気泳動素子・エレクトロウェッティング素子を用いることで、反射型の表示装置とすることも可能である。

例えば、エレクトロクロミック素子は、一例として図１９に示されるように、ガラス基板３２１、下部電極３２２、白色反射層３２３、電解質溶液または固体電解質３２４、エレクトロクロミック層３２５、上部透明電極３２６、ガラス基板３２７により構成される。電源３２８等により下部電極３２２と上部透明電極３２６との間に所定の電圧を印加すると、エレクトロクロミック材料が可逆的に酸化又は還元を起こし、発色又は消色させることで表示素子となる。

また、例えば、電気泳動素子は、一例として図２０に示されるように、ガラス基板３３１、下部電極３３２、表示層３３３、上部透明電極３３４、ガラス基板３３５より構成される。表示層３３３は帯電した白色粒子と黒色粒子が溶媒に分散されている層であり、電源３３６等により下部電極３３２と上部透明電極３３４との間に所定の電圧を印加すると、帯電した粒子が電場によって移動することで表示素子となる。

また、例えば、エレクトロウェッティング素子は、一例として図２１に示されるように、白色基板３４１、下部透明電極３４２、疎水性絶縁層３４３、オイル層３４４、水溶液層３４５、上部透明電極３４６、ガラス基板３４７により構成される。ここでオイル層３４４は着色されており、水溶液層３４５は透明な状態とする。オフ状態では、水溶液層３４５は透光層であるため、オイルの着色が表示される。この後、図２２に示されるように、電源３４８等により下部透明電極３４２と上部透明電極３４６との間に所定の電圧を印加すると、疎水性絶縁層３４３の表面に電荷が生成され、親水性表面へと変化する。即ち、疎水性絶縁層３４３はオイル層３４４との親和性が低下し、水溶液層３４５との親和性が大きくなるため、全体のエネルギーを下げるためにオイル層３４４は疎水性絶縁層３４３との接触面積を最小化させる方向に移動する。すると、白色基板３４１の色が表示される。このような原理により、エレクトロウェッティング素子は表示素子として機能する。

尚、前記エレクトロクロミック素子、電気泳動素子、エレクトロウェッティング素子は、適宜カラーフィルターと組み合わせて反射型カラーディスプレイとしてもよい。
〔第８の実施の形態〕
次に、図２３〜３１に基づき、第８の実施の形態における画像表示装置及びシステムについて説明する。図２３には、本発明の一実施形態に係るシステムとしてのテレビジョン装置５００の概略構成が示されている。なお、図２３における接続線は、代表的な信号や情報の流れを示すものであり、各ブロックの接続関係の全てを表すものではない。

本実施の形態におけるテレビジョン装置５００は、主制御装置５０１、チューナ５０３、ＡＤコンバータ（ＡＤＣ）５０４、復調回路５０５、ＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）デコーダ５０６、音声デコーダ５１１、ＤＡコンバータ（ＤＡＣ）５１２、音声出力回路５１３、スピーカ５１４、映像デコーダ５２１、映像・ＯＳＤ合成回路５２２、映像出力回路５２３、画像表示装置５２４、ＯＳＤ描画回路５２５、メモリ５３１、操作装置５３２、ドライブインターフェース（ドライブＩＦ）５４１、ハードディスク装置５４２、光ディスク装置５４３、ＩＲ受光器５５１、及び通信制御装置５５２などを備えている。

主制御装置５０１は、テレビジョン装置５００の全体を制御し、ＣＰＵ、フラッシュＲＯＭ、及びＲＡＭなどから構成されている。フラッシュＲＯＭには、ＣＰＵにて解読可能なコードで記述されたプログラム、及びＣＰＵでの処理に用いられる各種データなどが格納されている。また、ＲＡＭは、作業用のメモリである。

チューナ５０３は、アンテナ６１０で受信された放送波の中から、予め設定されているチャンネルの放送を選局する。

ＡＤＣ５０４は、チューナ５０３の出力信号（アナログ情報）をデジタル情報に変換する。

復調回路５０５は、ＡＤＣ５０４からのデジタル情報を復調する。

ＴＳデコーダ５０６は、復調回路５０５の出力信号をＴＳデコードし、音声情報及び映像情報を分離する。

音声デコーダ５１１は、ＴＳデコーダ５０６からの音声情報をデコードする。

ＤＡコンバータ（ＤＡＣ）５１２は、音声デコーダ５１１の出力信号をアナログ信号に変換する。

音声出力回路５１３は、ＤＡコンバータ（ＤＡＣ）５１２の出力信号をスピーカ５１４に出力する。

映像デコーダ５２１は、ＴＳデコーダ５０６からの映像情報をデコードする。

映像・ＯＳＤ合成回路５２２は、映像デコーダ５２１の出力信号とＯＳＤ描画回路５２５の出力信号を合成する。

映像出力回路５２３は、映像・ＯＳＤ合成回路５２２の出力信号を画像表示装置５２４に出力する。

ＯＳＤ描画回路５２５は、画像表示装置５２４の画面に文字や図形を表示するためのキャラクタ・ジェネレータを備えており、操作装置５３２やＩＲ受光器５５１からの指示に応じて表示情報が含まれる信号を生成する。

メモリ５３１には、ＡＶ（Ａｕｄｉｏ−Ｖｉｓｕａｌ）データ等が一時的に蓄積される。

操作装置５３２は、例えばコントロールパネルなどの入力媒体（図示省略）を備え、ユーザから入力された各種情報を主制御装置５０１に通知する。

ドライブＩＦ５４１は、双方向の通信インターフェースであり、一例としてＡＴＡＰＩ（ＡＴ Ａｔｔａｃｈｍｅｎｔ Ｐａｃｋｅｔ Ｉｎｔｅｒｆａｃｅ）に準拠している。

ハードディスク装置５４２は、ハードディスクと、このハードディスクを駆動するための駆動装置などから構成されている。駆動装置は、ハードディスクにデータを記録するとともに、ハードディスクに記録されているデータを再生する。

光ディスク装置５４３は、光ディスク（例えば、ＤＶＤ）にデータを記録するとともに、光ディスクに記録されているデータを再生する。

ＩＲ受光器５５１は、リモコン送信機６２０からの光信号を受信し、主制御装置５０１に通知する。

通信制御装置５５２は、インターネットとの通信を制御する。インターネットを介して各種情報を取得することができる。

画像表示装置５２４は、一例として図２４に示されるように、表示器７００、及び表示制御装置７８０を有している。

表示器７００は、一例として図２５に示されるように、複数（ここでは、ｎ×ｍ個）の表示素子７０２がマトリックス状に配置されたディスプレイ７１０を有している。

また、ディスプレイ７１０は、一例として図２６に示されるように、Ｘ軸方向に沿って等間隔に配置されているｎ本の走査線（Ｘ０、Ｘ１、Ｘ２、Ｘ３、・・・・・、Ｘｎ−２、Ｘｎ−１）、Ｙ軸方向に沿って等間隔に配置されているｍ本のデータ線（Ｙ０、Ｙ１、Ｙ２、Ｙ３、・・・・・、Ｙｍ−１）、Ｙ軸方向に沿って等間隔に配置されているｍ本の電流供給線（Ｙ０ｉ、Ｙ１ｉ、Ｙ２ｉ、Ｙ３ｉ、・・・・・、Ｙｍ−１ｉ）を有している。そして、走査線とデータ線とによって、表示素子７０２を特定することができる。

各表示素子７０２は、一例として図２７に示されるように、有機ＥＬ（エレクトロルミネッセンス）素子７５０と、この有機ＥＬ素子７５０を発光させるためのドライブ回路７２０とを有している。すなわち、ディスプレイ７１０は、いわゆるアクティブマトリックス方式の有機ＥＬディスプレイである。また、ディスプレイ７１０は、カラー対応の３２インチ型のディスプレイである。なお、大きさは、これに限定されるものではない。

有機ＥＬ素子７５０は、一例として図２８に示されるように、有機ＥＬ薄膜層７４０と、陰極７１２と、陽極７１４とを有している。

陰極７１２には、アルミニウム（Ａｌ）が用いられている。なお、マグネシウム（Ｍｇ）−銀（Ａｇ）合金、アルミニウム（Ａｌ）−リチウム（Ｌｉ）合金、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などを用いても良い。

陽極７１４には、ＩＴＯが用いられている。なお、Ｉｎ_２Ｏ_３、ＳｎＯ_２、ＺｎＯなどの導電性を有する酸化物、銀（Ａｇ）−ネオジウム（Ｎｄ）合金などを用いても良い。

有機ＥＬ薄膜層７４０は、電子輸送層７４２と発光層７４４と正孔輸送層７４６とを有している。そして、電子輸送層７４２に陰極７１２が接続され、正孔輸送層７４６に陽極７１４が接続されている。陽極７１４と陰極７１２との間に所定の電圧を印加すると発光層７４４が発光する。

また、図２７に示すように、ドライブ回路７２０は、２つの電界効果型トランジスタ８１０及び８２０、コンデンサ８３０を有している。

電界効果型トランジスタ８１０は、スイッチ素子として動作する。ゲート電極Ｇは、所定の走査線に接続され、ソース電極Ｓは、所定のデータ線に接続されている。また、ドレイン電極Ｄは、コンデンサ８３０の一方の端子に接続されている。

コンデンサ８３０は、電界効果型トランジスタ８１０の状態、すなわちデータを記憶しておくためのものである。コンデンサ８３０の他方の端子は、所定の電流供給線に接続されている。

電界効果型トランジスタ８２０は、有機ＥＬ素子７５０に大きな電流を供給するためのものである。ゲート電極Ｇは、電界効果型トランジスタ８１０のドレイン電極Ｄと接続されている。そして、ドレイン電極Ｄは、有機ＥＬ素子７５０の陽極７１４に接続され、ソース電極Ｓは、所定の電流供給線に接続されている。

そこで、電界効果型トランジスタ８１０が「オン」状態になると、電界効果型トランジスタ８２０によって、有機ＥＬ素子７５０は駆動される。

表示制御装置７８０は、一例として図２９に示されるように、画像データ処理回路７８２、走査線駆動回路７８４、及びデータ線駆動回路７８６を有している。

画像データ処理回路７８２は、映像出力回路５２３の出力信号に基づいて、ディスプレイ７１０における複数の表示素子７０２の輝度を判断する。

走査線駆動回路７８４は、画像データ処理回路７８２の指示に応じてｎ本の走査線に個別に電圧を印加する。

データ線駆動回路７８６は、画像データ処理回路７８２の指示に応じてｍ本のデータ線に個別に電圧を印加する。

以上の説明から明らかなように、本実施形態に係るテレビジョン装置５００では、映像デコーダ５２１と映像・ＯＳＤ合成回路５２２と映像出力回路５２３とＯＳＤ描画回路５２５とによって画像データ作成装置が構成されている。

また、上記においては、光制御素子が有機ＥＬ素子の場合について説明したが、これに限定されるものではなく、液晶素子、エレクトロクロミック素子、電気泳動素子、エレクトロウェッティング素子であってもよい。

例えば、光制御素子が液晶素子の場合は、上記ディスプレイ７１０として、液晶ディスプレイ用いる。この場合においては、図３０に示されるように、表示素子７０３における電流供給線は不要となる。

また、この場合では、一例として図３１に示されるように、ドライブ回路７３０は、図２７に示される電界効果型トランジスタ（８１０、８２０）と同様な１つの電界効果型トランジスタ８４０のみで構成することができる。電界効果型トランジスタ８４０では、ゲート電極Ｇが所定の走査線に接続され、ソース電極Ｓが所定のデータ線に接続されている。また、ドレイン電極Ｄが液晶素子７７０の画素電極、及びコンデンサ７６０に接続されている。なお、図３１における符号７６２、７７２は、それぞれコンデンサ７６０、液晶素子７７０の対向電極（コモン電極）である。

尚、本実施の形態における電界効果型トランジスタ８１０、８２０及び８４０は、第１の実施の形態における電界効果型トランジスタが用いられている。これにより、本実施の形態では、低消費電力で高性能なテレビジョン装置を得ることができる。

また、第１の実施の形態における電界効果型トランジスタ、及び第３の実施の形態における揮発性メモリは、表示制御装置７８０に含まれる画像データ処理回路７８２、走査線駆動回路７８４、及びデータ線駆動回路７８６に利用することができる。これにより、表示素子７０２がマトリックス状に配置されたディスプレイ７１０を含んだ表示器７００と、表示制御装置７８０を同一平面状に形成することが可能となり、低コストのテレビジョン装置を得ることができる。

また、上記実施形態では、システムがテレビジョン装置の場合について説明したが、これに限定されるものではない。要するに画像や情報を表示する装置として上記画像表示装置５２４を備えていれば良い。例えば、コンピュータ（パソコンを含む）と画像表示装置５２４とが接続されたコンピュータシステムであっても良い。

また、携帯電話、携帯型音楽再生装置、携帯型動画再生装置、電子ＢＯＯＫ、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）などの携帯情報機器、スチルカメラやビデオカメラなどの撮像機器における表示手段に画像表示装置５２４を用いることができる。また、車、航空機、電車、船舶等の移動体システムにおける各種情報の表示手段に画像表示装置５２４を用いることができる。さらに、計測装置、分析装置、医療機器、広告媒体における各種情報の表示手段に画像表示装置５２４を用いることができる。

なお、第１〜６の実施形態に係る電界効果型トランジスタ、揮発性メモリ、不揮発性メモリは、表示素子、画像表示装置以外のもの（例えば、ＩＣカード、ＩＤタグ）にも用いることができる。

（実施例１）
次に、実施例１として、本発明に係る電界効果型トランジスタについて説明する。実施例１において作製した電界効果型トランジスタの構成図である図２に基づいて、実施例１における電界効果型トランジスタの製造方法について説明する。

最初に、無アルカリガラスからなる基板２１上に、メタルマスクを介しゲート電極２２としてＤＣスパッタ法により、モリブデン（Ｍｏ）を１００ｎｍ形成した。次に、Ｌａ（ｔｈｄ）３、Ｍｇ（ｔｈｄ）２ （ｔｈｄ＝２,２,６,６−ｔｅｔｒａｍｅｔｈｙｌ−３,５−ｈｅｐｔａｎｅｄｉｏｎａｔｏ）をそれぞれテトラエチレングリコールジメチルエーテル（tetraglyme)、テトラヒドロフラン（ＴＨＦ）に溶媒に溶解させたものを原料とし、ＣＶＤ法によってマグネシウムランタン複合酸化物絶縁膜を２００ｎｍ成膜し、ゲート絶縁層２３を形成した。

次に、チャンバー内にアルゴン（Ａｒ）と酸素（Ｏ_２）ガスを導入し、ＭｇＩｎ_２Ｏ_４焼結体ターゲットを用いて、常温でＤＣスパッタ法を行うことにより、半導体層２４となるＭｇ−Ｉｎ系酸化物膜を成膜した。尚、半導体層２４は、形成される領域に開口部を有するメタルマスクを用いて成膜を行うことにより、所定の領域にのみ形成した。また、成膜された半導体層２４の膜厚は、約１００ｎｍであった。

次に、アルミニウム（Ａｌ）を蒸着源として、真空蒸着によりソース電極２５及びドレイン電極２６を形成した。尚、ソース電極２５及びドレイン電極２６は、形成される領域に開口部を有するメタルマスクを用いて成膜を行うことにより、所定の領域にのみ形成した。また、成膜されたソース電極２５及びドレイン電極２６の膜厚は、約１００ｎｍであり、形成されたチャネル長は約５０μｍ、チャネル幅は約４００μｍであった。

次に、大気中において、３００℃、１時間の条件で、半導体層２４の熱処理を行った。

これにより、実施例１における電界効果型トランジスタを作製した。

（比較例１）
次に、比較例１として、従来からの構造の電界効果型トランジスタについて、図２に基づき説明する。実施例１と比較例１における電界効果型トランジスタは、ゲート絶縁層２３の作製方法のみが異なっており、その他の層に関しては、まったく同様の作製方法・材料によって作製した。

実施例１と同様の方法にて基板２１上にゲート電極２２を形成した後、 ＲＦスパッタ法により、ＳｉＯ_２を２００ｎｍ成膜し、ゲート絶縁層２３を形成した。その後、実施例１と同様の方法にて、半導体層２４、ソース電極２５、ドレイン電極２６を形成し、比較例１における電界効果型トランジスタを作製した。

（実施例１と比較例１）
図３２に、実施例１の電界効果型トランジスタと、比較例１の電界効果型トランジスタとのトランジスタ特性を示す。実施例１の電界効果型トランジスタ及び比較例１の電界効果型トランジスタは、ともにＯＮ状態に流れる電流とＯＦＦ状態に流れる電流との電流比であるＯＮ／ＯＦＦ比が７桁以上あり、スイッチング動作が良好であった。また、実施例１の電界効果型トランジスタは、比較例１の電界効果型トランジスタと同様に、ゲート電圧Ｖｇが約０Ｖにおいて、電流Ｉｄが増加し始めており、実施例１の電界効果型トランジスタは、良好なトランジスタ特性を示す旨が確認された。更に、上述のとおり、実施例１の電界効果型トランジスタは、比較例１の電界効果型トランジスタに比べてゲート絶縁層の比誘電率が高い値となるため、ＯＮ状態において流れる電流Ｉｄは、実施例１の電界効果型トランジスタは、比較例１の電界効果型トランジスタに比べて高い値を示した。

尚、実施例１において形成されるゲート絶縁層２３を構成するマグネシウムランタン複合酸化物は、比誘電率の値が約９であり、比較例１において形成される熱酸化によるＳｉＯ_２膜の比誘電率の値である約３．９よりも高い値を示した。また、低リーク電流特性であることが確認された。また、ゲート絶縁層２３を６００℃で１時間加熱してもＸ線回折実験では回折ピークは観測されず、アモルファス状態であることが確認された。

（実施例２）
図５に基づき実施例２における電界効果型トランジスタ（ＭＯＳ−ＦＥＴ）について説明する。本実施例は、ｐ型Ｓｉ基板５１に、Ｌａ（ｔｈｄ）_３、Ｓｒ（ｔｈｄ）_２ （ｔｈｄ＝２,２,６,６−ｔｅｔｒａｍｅｔｈｙｌ−３,５−ｈｅｐｔａｎｅｄｉｏｎａｔｏ）をそれぞれテトラエチレングリコールジメチルエーテル（tetraglyme)、テトラヒドロフラン（ＴＨＦ）に溶解させたものを液体原料とし、ＣＶＤ法によってストロンチウムランタン複合酸化物絶縁膜を５ｎｍ成膜した。更にＣＶＤ法によって多結晶シリコン膜を形成後、フォトリソグラフィ工程によって多結晶シリコン膜、ランタンストロンチウム複合酸化物絶縁膜をパターンニングすることにより、ゲート絶縁膜５２、ゲート電極５３を形成した。次にＣＶＤ法によりＳｉＯＮを堆積した後、全面をドライエッチングしてゲート側壁絶縁膜５４を形成した。次に、ゲート電極５３、ゲート側壁絶縁膜５４を自己整合マスクとして、ｐ型Ｓｉ基板５１にリンのイオン注入を行い、イオン拡散によって、ソース領域５５ドレイン領域５６を形成した。次にＣＶＤ法によりＳｉＯ_２を堆積し、フォトリソグラフィ工程によってコンタクトホールが開口された層間絶縁膜５７を形成した。最後に、スパッタ法によってＡｌ層を堆積し、コンタクトホールを埋め込み、フォトリソグラフィ工程によってパターンニングし、ソース電極５８、ドレイン電極５９を形成した。以上の工程により、電界効果型トランジスタ（ＭＯＳ−ＦＥＴ）を作製した。

本実施例にて作製した電界効果型トランジスタは良好なトランジスタ特性、低リーク電流特性を示した。

尚、本実施例において形成されたゲート絶縁層５２を構成するストロンチウムランタン複合酸化物は、比誘電率の値が約１０であり、低リーク電流特性であることが確認された。また、Ｘ線回折実験によりアモルファス状態であることが確認された。

（実施例３）
次に、実施例３として、本実施の形態に関わる揮発性メモリについて説明する。

実施例３において作製した揮発性メモリについて、構成図である図３３に基づき製造方法について説明する。

最初に、無アルカリガラスからなる基板１１１上に、ゲート電極１１２、及び第２のキャパシタ電極１１３を形成した。具体的には、ガラス基板１１１上に、ＤＣスパッタ法によりモリブデン（Ｍｏ）膜を厚さが約１００ｎｍとなるよう成膜した。この後、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成されるゲート電極１１２、及び第２のキャパシタ電極１１３のパターンと同様のレジストパターンを形成し、さらに、ＲＩＥ（Reactive Ion Etching）により、レジストパターンの形成されていない領域のモリブデン膜を除去し、この後、レジストパターンも除去することにより、ゲート電極１１２、及び第２のキャパシタ電極１１３を形成した。

次に、ゲート絶縁層１１４を形成した。具体的には、ゲート電極１１２及びガラス基板１１１上に、Ｌａ（ｔｈｄ）_３、Ｂａ（ｔｈｄ）_２ （ｔｈｄ＝２,２,６,６−ｔｅｔｒａｍｅｔｈｙｌ−３,５−ｈｅｐｔａｎｅｄｉｏｎａｔｏ）をそれぞれテトラエチレングリコールジメチルエーテル（tetraglyme)、テトラヒドロフラン（ＴＨＦ）に溶解させたものを液体原料とし、ＣＶＤ法により、バリウムランタン複合酸化物絶縁膜を約２００ｎｍ成膜した。この後、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成されるゲート絶縁膜１１４のパターンと同様のレジストパターンを形成し、さらに、ＲＩＥ（Reactive Ion Etching）により、レジストパターンの形成されていない領域のバリウムランタン複合酸化物絶縁膜を除去し、この後、レジストパターンも除去することにより、ゲート絶縁層１１４を形成した。

次に、キャパシタ誘電層１１５を形成した。具体的には、第２のキャパシタ電極１２３上に、Ｌａ（ｔｈｄ）_３、Ｂａ（ｔｈｄ）_２ （ｔｈｄ＝２,２,６,６−ｔｅｔｒａｍｅｔｈｙｌ−３,５−ｈｅｐｔａｎｅｄｉｏｎａｔｏ）をそれぞれテトラエチレングリコールジメチルエーテル（tetraglyme)、テトラヒドロフラン（ＴＨＦ）に溶解させたものを液体原料とし、ＣＶＤ法により、バリウムランタン複合酸化物絶縁膜を約５０ｎｍ成膜した。この後、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成されるキャパシタ誘電層１１５のパターンと同様のレジストパターンを形成し、さらに、ＲＩＥ（Reactive Ion Etching）により、レジストパターンの形成されていない領域のバリウムランタン複合酸化物絶縁膜を除去し、この後、レジストパターンも除去することにより、キャパシタ誘電層１１５を形成した。

次に、ソース電極１１６及びドレイン電極１１７を形成した。本実施例において、ドレイン電極１１７は、第三の実施の形態における第１のキャパシタ電極の役割も兼ねており、キャパシタ誘電層１１５、第２のキャパシタ電極と共にキャパシタを形成する。

具体的には、ゲート絶縁層１１４、及びキャパシタ誘電層１１５上にＤＣスパッタ法により透明導電膜であるＩＴＯ膜を膜厚が約１００ｎｍとなるように成膜し、この後、ＩＴＯ膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成されるソソース電極１１６及びドレイン電極１１７のパターンと同様のレジストパターンを形成し、さらに、ＲＩＥにより、レジストパターンの形成されていない領域のＩＴＯ膜を除去し、この後、レジストパターンも除去することにより、ＩＴＯ膜からなるソース電極１１６及びドレイン電極１１７を形成した。

次に、半導体層１１８を形成した。具体的には、ＤＣスパッタ法により、Ｍｇ−Ｉｎ系酸化物膜を膜厚が約１００ｎｍとなるように成膜し、この後、Ｍｇ−Ｉｎ系酸化物膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成される半導体層１１８のパターンと同様のレジストパターンを形成し、さらに、ＲＩＥにより、レジストパターンの形成されていない領域のＭｇ−Ｉｎ系酸化物膜を除去し、この後、レジストパターンも除去することにより、半導体層１１８を形成した。これにより、ソース電極１１６とドレイン電極１１７との間にチャネルが形成されるように半導体層１１８が形成された。

以上の工程により、揮発性メモリを作製した。本実施例にて作製した揮発性メモリのゲート絶縁層１１４、キャパシタ誘電層１１５を構成するバリウムランタン複合酸化物は、比誘電率の値が約１１であり、低リーク電流特性であることが確認された。また、Ｘ線回折実験によりアモルファス状態であることが確認された。

（実施例４）
次に、図１０に基づき実施例４における揮発性半導体メモリについて説明する。本実施例は、ｐ型Ｓｉ基板７１上に、Ｙ（ｔｈｄ）３、Ｓｒ（ｔｈｄ）２ （ｔｈｄ＝２,２,６,６−ｔｅｔｒａｍｅｔｈｙｌ−３,５−ｈｅｐｔａｎｅｄｉｏｎａｔｏ）をそれぞれテトラエチレングリコールジメチルエーテル（tetraglyme)、テトラヒドロフラン（ＴＨＦ）に溶媒に溶解させたものを原料とし、ＣＶＤ法によってストロンチウムイットリウム複合酸化物絶縁膜を５ｎｍ形成した。次にＣＶＤ法によって多結晶シリコンを形成後、フォトリソグラフィ工程によって多結晶シリコン膜、バリウムイットリウム複合酸化物絶縁膜をフォトリソグラフィ法によりパターンニングすることで、ゲート絶縁層７２、ゲート電極７３を形成した。次にＣＶＤ法によりＳｉＯＮを堆積した後、全面をドライエッチングすることにより、ゲート側壁絶縁膜７４を形成した。次に、ゲート電極７３、ゲート側壁絶縁膜７４を自己整合マスクとして、ｐ型Ｓｉ基板７１にリンのイオン注入を行い、イオン拡散させることで、ソース領域７５ドレイン領域７６を形成した。次にＣＶＤ法によりＳｉＯ_２を堆積し、フォトリソグラフィ工程によりコンタクトホールが開口された層間絶縁膜７７を形成した。ＣＶＤ法によって多結晶シリコン膜を堆積し、コンタクトホールを埋め込み、フォトリソグラフィ工程によりビット線電極７８を形成した。次にＣＶＤ法によりＳｉＯ_２を堆積し、フォトリソグラフィ工程によりドレイン領域７６上にコンタクトホールが開口された層間絶縁膜７９を形成した。次にＣＶＤ法によって多結晶シリコン膜を成膜し、フォトリソグラフィ工程によりキャパシタ下部電極８０を形成した。次に、Ｙ（ｔｈｄ）３、Ｓｒ（ｔｈｄ）２ （ｔｈｄ＝２,２,６,６−ｔｅｔｒａｍｅｔｈｙｌ−３,５−ｈｅｐｔａｎｅｄｉｏｎａｔｏ）をそれぞれテトラエチレングリコールジメチルエーテル（tetraglyme)、テトラヒドロフラン（ＴＨＦ）に溶媒に溶解させたものを原料とし、ＣＶＤ法によってストロンチウムイットリウム複合酸化物絶縁膜を３０ｎｍ成膜し、キャパシタ誘電層８１を形成後、ＣＶＤ法によって多結晶シリコン膜を形成し、キャパシタ上部電極８２を形成した。これらの工程により、揮発性半導体メモリ素子を作製した。

以上の工程により、揮発性メモリを作製した。本実施例にて作製した揮発性メモリのゲート絶縁層７２、キャパシタ誘電層８１を構成するストロンチウムイットリウム複合酸化物絶縁膜は、比誘電率の値が約７であり、低リーク電流特性であることが確認された。また、Ｘ線回折実験によりアモルファス状態であることが確認された。

（実施例５）
次に、実施例５として、本実施の形態に関わる不揮発性メモリについて説明する。

実施例５において作製した揮発性メモリの構成図である図１１に基づいて、実施例５における不揮発性メモリの製造方法について説明する。

最初に、無アルカリガラスからなる基板９１上に、ゲート電極９２を形成した。具体的には、ガラス基板９１上に、ＤＣスパッタ法によりモリブデン（Ｍｏ）膜を厚さが約３０ｎｍとなるよう成膜した。この後、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成されるゲート電極９２のパターンと同様のレジストパターンを形成し、さらに、ＲＩＥ（Reactive Ion Etching）により、レジストパターンの形成されていない領域のモリブデン膜を除去し、この後、レジストパターンも除去することにより、ゲート電極９２を形成した。

次に、ゲート絶縁層９３を形成した。具体的には、ゲート電極９２及びガラス基板９１上に、Ｌａ（ｔｈｄ）_３、Ｃａ（ｔｈｄ）_２ （ｔｈｄ＝２,２,６,６−ｔｅｔｒａｍｅｔｈｙｌ−３,５−ｈｅｐｔａｎｅｄｉｏｎａｔｏ）をそれぞれテトラエチレングリコールジメチルエーテル（tetraglyme)、テトラヒドロフラン（ＴＨＦ）に溶解させたものを液体原料とし、ＣＶＤ法により、カルシウムランタン複合酸化物絶縁膜を約１００ｎｍ成膜し、ゲート絶縁層９３を形成した。

次に、フローティングゲート電極９４を形成した。具体的には、ゲート絶縁層９３上に、ＤＣスパッタ法によりＭｏ（モリブデン）を厚さ約１５ｎｍとなるように成膜した。この後、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成されるゲート電極９４のパターンと同様のレジストパターンを形成し、さらに、ＲＩＥ（Reactive Ion Etching）により、レジストパターンの形成されていない領域のモリブデン膜を除去し、この後、レジストパターンも除去することにより、ゲート電極９４を形成した。

次に第２のゲート絶縁層９５を形成した。具体的には、ゲート絶縁層９３、フローティングゲート電極９４の上に、ＣＶＤ法によりＳｉＯ_２を厚さ５０ｎｍとなるように成膜し、第２のゲート絶縁層９５を形成した。

次に、ソース電極９６及びドレイン電極９７を形成した。具体的には、第２のゲート絶縁層９５上にＤＣスパッタ法により透明導電膜であるＩＴＯ膜を膜厚が約１００ｎｍとなるように成膜し、この後、ＩＴＯ膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成されるソソース電極９６及びドレイン電極９７のパターンと同様のレジストパターンを形成し、さらに、ＲＩＥにより、レジストパターンの形成されていない領域のＩＴＯ膜を除去し、この後、レジストパターンも除去することにより、ＩＴＯ膜からなるソース電極９６及びドレイン電極９７を形成した。

次に、半導体層９８を形成した。具体的には、ＤＣスパッタ法により、Ｍｇ−Ｉｎ系酸化物膜を膜厚が約１００ｎｍとなるように成膜し、この後、Ｍｇ−Ｉｎ系酸化物膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成される半導体層９８のパターンと同様のレジストパターンを形成し、さらに、ＲＩＥにより、レジストパターンの形成されていない領域のＭｇ−Ｉｎ系酸化物膜を除去し、この後、レジストパターンも除去することにより、半導体層９８を形成した。これにより、ソース電極９６とドレイン電極９７との間にチャネルが形成されるように半導体層９８が形成された。

以上の工程により、不揮発性メモリを作製した。本実施例にて作製した不揮発性メモリのゲート絶縁層９３を構成するカルシウムランタン複合酸化物絶縁膜は、比誘電率の値が約８であり、低リーク電流特性であることが確認された。また、Ｘ線回折実験によりアモルファス状態であることが確認された。

（実施例６）
次に、図１５に基づき実施例６における不揮発性半導体メモリについて説明する。本実施例は、ｐ型Ｓｉ基板上１０１に、表面を熱酸化することにより、ＳｉＯ_２膜を５ｎｍ形成した後、フォトリソグラフィ工程により第２のゲート絶縁層であるトンネル絶縁膜１０４を形成した。次にＣＶＤ法によって多結晶シリコン膜を形成し、フォトリソグラフィ工程によりフローティングゲート電極１０５を形成した。次に、Ｙ（ｔｈｄ）３、Ｓｒ（ｔｈｄ）２ （ｔｈｄ＝２,２,６,６−ｔｅｔｒａｍｅｔｈｙｌ−３,５−ｈｅｐｔａｎｅｄｉｏｎａｔｏ）の混合粉末をテトラヒドロフラン（ＴＨＦ）とエチレングリコールジメチルエーテル（ＤＭＥ）の混合溶媒に溶解させたものを原料とし、ＣＶＤ法によってストロンチウムバリウム複合酸化物絶縁膜を２５ｎｍ成膜し、フォトリソグラフィ工程により、ゲート絶縁層１０２を形成した。次にＣＶＤ法によって多結晶シリコン膜を形成し、フォトリソグラフィ工程によりゲート電極１０３を形成した。

次にＣＶＤ法によりＳｉＯＮを堆積した後、全面をドライエッチングすることにより、ゲート側壁絶縁膜１０６を形成した。次に、ゲート電極１０３、ゲート側壁絶縁膜１０６を自己整合マスクとして、ｐ型Ｓｉ基板１０１にリンのイオン注入を行い、イオン拡散させることで、ソース領域１０７ドレイン領域１０８を形成した。

以上の工程により、不揮発性メモリを作製した。本実施例にて作製した不揮発性メモリのゲート絶縁層１０２を構成するストロンチウムイットリウム複合酸化物絶縁膜は、比誘電率の値が約７であり、低リーク電流特性であることが確認された。また、Ｘ線回折実験によりアモルファス状態であることが確認された。

（実施例７）
次に、実施例７として、本発明に係る表示素子ついて詳細に説明する。実施例７における表示素子は、図１６に示す構成の有機ＥＬ表示素子であり、図３４に基づいて、実施例７における有機ＥＬ表示素子の製造方法について説明する。

最初に、ステップ１０２（Ｓ１０２）において、第１のゲート電極２０２、第２のゲート電極２０３を形成した。具体的には、無アルカリガラスよりなるガラス基板２０１上に、ＤＣスパッタ法によりモリブデン（Ｍｏ）膜を厚さが約１００ｎｍとなるよう成膜した。この後、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成されるパターンと同様のレジストパターンを形成し、さらに、ＲＩＥ（Reactive Ion Etching）により、レジストパターンの形成されていない領域のアルミニウム膜を除去し、この後、レジストパターンも除去することにより、第１のゲート電極２０２、第２のゲート電極２０３を形成した。

次に、ステップ１０４（Ｓ１０４）において、ゲート絶縁層２０４を形成した。具体的には、第１のゲート電極２０２、第２のゲート電極２０３及びガラス基板２０１上に、Ｌａ（ｔｈｄ）_３、Ｍｇ（ｔｈｄ）_２ （ｔｈｄ＝２,２,６,６−ｔｅｔｒａｍｅｔｈｙｌ−３,５−ｈｅｐｔａｎｅｄｉｏｎａｔｏ）をそれぞれテトラエチレングリコールジメチルエーテル（tetraglyme)、テトラヒドロフラン（ＴＨＦ）に溶解させたものを液体原料とし、ＣＶＤ法により、マグネシウムランタン複合酸化物絶縁膜を約２００ｎｍ成膜した。この後、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成されるパターンと同様のレジストパターンを形成し、さらに、ＲＩＥ（Reactive Ion Etching）により、レジストパターンの形成されていない領域のマグネシウムランタン複合酸化物絶縁膜を除去し、この後、レジストパターンも除去することした。これにより、第２のゲート電極２０３上にスルーホールを有したゲート絶縁層２０４を形成した。

次に、ステップ１０６（Ｓ１０６）において、第１・２のソース電極２０５・２０７、及び第１・２のドレイン電極２０６・２０８を形成した。具体的には、ゲート絶縁層２０４上にＤＣスパッタ法により透明導電膜であるＩＴＯ膜を膜厚が約１００ｎｍとなるように成膜し、この後、ＩＴＯ膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成されるパターンと同様のレジストパターンを形成し、さらに、ＲＩＥにより、レジストパターンの形成されていない領域のＩＴＯ膜を除去し、この後、レジストパターンも除去することにより、ＩＴＯ膜からなる第１・２のソース電極２０５・２０７、及び第１・２のドレイン電極２０６・２０８を形成した。これにより、第１のドレイン電極２０６と第１のゲート電極２０３が接続された構造となった。

次に、ステップ１０８（Ｓ１０８）において、第１の半導体層２０９、第２の半導体層２１０を形成した。具体的には、ＤＣスパッタ法により、Ｍｇ−Ｉｎ系酸化物膜を膜厚が約１００ｎｍとなるように成膜し、この後、Ｍｇ−Ｉｎ系酸化物膜上に、フォトレジストを塗布し、プリベーク、露光装置による露光、現像により、形成されるパターンと同様のレジストパターンを形成し、さらに、ＲＩＥにより、レジストパターンの形成されていない領域のＭｇ−Ｉｎ系酸化物膜を除去し、この後、レジストパターンも除去することにより、第１の半導体層２０９、第２の半導体層２１０を形成した。これにより、第１のソース電極２０５と第１のドレイン電極２０６との間にチャネルが形成されるように第１の半導体層２０９が、第２のソース電極２０７と第２のドレイン電極２０８との間にチャネルが形成されるように第２の半導体層２１０が形成された。

次に、ステップ１１０（Ｓ１１０）において、第１の保護膜２１１、第２の保護層２１２を形成した。具体的には、基板全面に、感光性フッ素樹脂を塗布し、プリベーク、露光装置による露光、現像により、所望のパターンを得た後、ポストベークすることにより形成した。このように形成された第１の保護膜２１１、第２の保護層２１２の膜厚は、約４００ｎｍであった。

次に、ステップ１１２（Ｓ１１２）において、隔壁部２１３を形成した。具体的には、基板全面に、感光性ポリイミド材料を塗布し、プリベーク、露光装置による露光、現像により、所望のパターンを得た後、ポストベークすることにより形成した。このように形成された隔壁部２１３の膜厚は、約１μｍであった。

次に、ステップ１１４（Ｓ１１４）において、インクジェット装置を用いて、隔壁部２１３が形成されていない領域に有機ＥＬ層２１４を形成した。

次に、ステップ１１６（Ｓ１１６）において、上部電極２１５を形成した。具体的には、ＭｇＡｇを真空蒸着することにより、上部電極２１５を形成した。

次に、ステップ１１８（Ｓ１１８）において、封止層２１６を形成した。具体的には、ＣＶＤによりＳｉＯ_２膜を約２μｍ成膜することにより、封止層２１６を形成した。

次に、ステップ１２０（Ｓ１２０）において、対向基板２１８の貼り合わせを行った。具体的には、封止層２１６の上に、接着層２１７を形成し、無アルカリガラスからなる対向基板２１８を貼り合わせた。これにより、図１６に示す構成の実施例７における有機ＥＬ表示装置の表示パネルを作製した。

次に、ステップ１２２（Ｓ１２２）において、表示制御装置を接続した。具体的には、上記表示パネルに不図示の表示制御装置を接続し、表示パネルにおいて画像を表示することができるようにした。これにより、有機ＥＬ表示素子の画像表示システムを作製した。

実施例７において作製した有機ＥＬ表示素子は低電圧駆動が可能であり、画像表示システムの消費電力を低く抑えることができた。

以上、本発明の実施に係る形態について説明したが、上記内容は、本発明の実施の形態を示すものであり、発明の内容を限定するものではない。

１１ 絶縁性基板
１２ ゲート電極
１３ ゲート絶縁膜
１４ ソース電極
１５ ドレイン電極
１６ 半導体層

特開平１１−１３５７７４号公報 特許第３６３７３２５号公報 特開２００２−２７０８２８号公報 特開２００２−１３４７３７号公報 特許第３７７３４４８号公報 特開２００３−２５８２４３号公報 特許第３８３１７６４号公報 特開２００８−１６８０７号公報

Claims (15)

1. 基板と、
   前記基板上に形成されたソース電極、ドレイン電極、及びゲート電極と、
   前記ゲート電極に所定の電圧を印加することによりソース電極とドレイン電極との間にチャネルが形成される半導体層を有し、
   前記ゲート電極と前記半導体層の間にゲート絶縁層と、
   を備え、
   前記ゲート絶縁層は、アルカリ土類金属の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含むアモルファス複合金属酸化物絶縁膜により形成されていることを特徴とする電界効果型トランジスタ。
2. 前記半導体層は酸化物半導体であることを特徴する請求項１に記載の電界効果型トランジスタ。
3. 前記基板は絶縁性基板であることを特徴とする請求項１または２に記載の電界効果型トランジスタ。
4. 前記基板は半導体基板であることを特徴とする請求項１または２に記載の電界効果型トランジスタ。
5. 請求項１〜４のいずれか一項に記載の電界効果型トランジスタと、
   前記ドレイン電極と接続された第一のキャパシタ電極と、
   第二のキャパシタ電極と、
   前記第一のキャパシタ電極と前記第二のキャパシタ電極間に設けられたキャパシタ誘電層と、
   を備える揮発性半導体メモリ。
6. 前記キャパシタ誘電層が、
   アルカリ土類金属の中から選ばれた１または２種類以上の元素と、Ｇａ、Ｓｃ、Ｙ、及びＣｅを除くランタノイドの中から選ばれた１または２種類以上の元素とを含むアモルファス複合金属酸化物絶縁膜により形成されていることを特徴とする請求項５に記載の揮発性半導体メモリ。
7. 請求項１〜４のいずれか一項に記載の電界効果型トランジスタにおいて、
   前記半導体層と、前記ゲート絶縁層との間に、第二のゲート絶縁層及びフローティングゲート電極をさらに備えることを特徴とする不揮発性半導体メモリ。
8. 駆動信号に応じて光出力が制御される光制御素子と、
   前記光制御素子を駆動する、請求項１〜３のいずれか一項に記載の電界効果型トランジスタを含む駆動回路と、
   を備えることを特徴とする表示素子。
9. 前記光制御素子は、有機エレクトロルミネッセンス素子を含むものであることを特徴とする請求項８に記載の表示素子。
10. 前記光制御素子は、液晶素子を含むものであることを特徴とする請求項８に記載の表示素子。
11. 前記光制御素子は、エレクトロクロミック素子を含むものであることを特徴とする請求項８に記載の表示素子。
12. 前記光制御素子は、電気泳動素子を含むものであることを特徴とする請求項８に記載の表示素子。
13. 前記光制御素子は、エレクトロウェッティング素子を含むものであることを特徴とする請求項８に記載の表示素子。
14. 画像データに応じた画像を表示する画像表示装置であって、
    マトリックス状に配置された複数の請求項８〜１３のいずれか一項に記載の表示素子と、
    前記複数の表示素子における各電界効果型トランジスタにゲート電圧を個別に印加するための複数の配線と、
    前記画像データに応じて、前記各電界効果型トランジスタのゲート電圧を前記複数の配線を介して個別に制御する表示制御装置と、
    を備えることを特徴とする画像表示装置。
15. 請求項１４に記載の画像表示装置と、
    表示する画像情報に基づいて画像データを作成し、前記画像データを前記画像表示装置に出力する画像データ作成装置と、
    を備えることを特徴とするシステム。

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