JP2011091279A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

【課題】 製造工程の工程数を削減することによって、製造コストを大幅に低減し、かつ、製造歩留まりを向上することが可能なＴＦＴ基板の製造方法を提案する。
【解決手段】 基板の上にゲート電極を形成する第１の工程と、ゲート電極の上に第一の絶縁層を形成し、第一の絶縁層の上に酸化物半導体からなる酸化物半導体層を形成し、酸化物半導体層の上に電極層を形成する第２の工程と、電極層の上にフォトレジストを形成し、ハーフトーンマスクを用いてフォトレジストを露光し、現像して、厚みが厚い第一の領域と厚みが薄い第二の領域を有するレジストパターンを形成し、レジストパターンをマスクとして電極層と酸化物半導体層をエッチングする第３の工程と、第二の領域のレジストパターンを除去して非被覆領域とした後、残存する第一の領域のレジストパターンをマスクとして電極層をエッチングする第４の工程と、第二の絶縁層を形成した後に、第二の絶縁層をパターニングする第５の工程と、非被覆領域の酸化物半導体層を低抵抗化する第６の工程と、を含む。
【選択図】 図１

Description

本発明は、酸化物半導体層を活性層に用いた薄膜トランジスタ（ＴＦＴ）の製造方法に関する。

近年、液晶表示装置（ＬＣＤ）や有機ＥＬ表示装置は、その表示性能、省エネルギー、軽量、コンパクトという理由から広く利用されている。特に、携帯電話、パソコン、ノートパソコン、テレビ、デジタルサイネージ等の表示装置として、主流となっている。これらの表示装置には、一般にＴＦＴ基板が用いられている。ＴＦＴの材料としては、大面積均一性に優れたアモルファスシリコンを半導体活性層に用いたＴＦＴや、高い電子移動度が実現できる多結晶シリコンを半導体活性層に用いたＴＦＴの開発が積極的に進められている。また、ここ数年、アモルファスシリコンと同等の大面積均一性が期待でき、且つ、高い電子移動度を示す酸化物半導体を活性層に用いたＴＦＴの研究が勢力的に進められている。

従来のＴＦＴ基板の製造方法としては、通常５枚のフォトマスクを使用する５マスクプロセスや、ハーフトーン露光技術を利用してマスクを４枚に減らした４枚マスクプロセス等が知られている。このようなＴＦＴの製造方法は、製造プロセス工程数として、４０〜３５工程を超える工程が必要である。工程数が多いと、工程が複雑となり歩留まりも下がりやすく、製造コストが増大する恐れがある。
上記従来技術の改良技術として、マスク枚数を減らし、より製造工程を削減した方法でＴＦＴ基板を製造する技術が種々提案されている。例えば、ＣＮＥＴ（Centre National d’Etudes des Telecomunications, France）のJ. RICHARD 等がEURODISPLAY’84 FOURTH
DISPLAY RESEARCH CONFERENCEで発表したTFTは、マスク枚数２枚で製造されている。また、下記特許文献１には、マスク枚数２〜３枚を用いたＴＦＴ製造方法が記載されている。
また、直接的にマスク枚数を減少させる技術が開示されているわけではないが、下記特許文献２には、水素もしくは水素プラズマにより、酸化物半導体層が低抵抗化し電極として使用できることが記載されている。

特公平６−５４７８２号公報 特開２００７-２２０８１７号公報

しかしながら、上記特許文献１に記載された２枚〜３枚のマスクを用いたＴＦＴ基板の製造方法には幾つかの問題点がある。例えば、ゲート−ソース、ゲート−ドレイン間の絶縁耐圧が低かったり、ドレイン配線がＩＴＯであるため抵抗が大きく、液晶表示装置の大面積化が困難であったり、また、表面保護用絶縁膜がないためＴＦＴ特性が経時変化しやすい。また、アモルファスシリコン活性層が隣の素子と分離されておらず、隣の画素の影響を受けやすい。また、マスク枚数はフォトリソグラフィー法によりフォトレジストをパターニングする際のフォトマスクの枚数のみを指し、実際には更に、メタルマスク等の選択的被着形成が必要な方法もある。この場合、微細な画素の形成が困難で、大面積化も精度が課題となり実現が難しい。また、ゲート絶縁膜の陽極酸化工程が付加されているなど、煩雑な製造プロセスがあり、実用に供することが困難な方法もある。また、ハーフトーン露光技術を２回利用して、マスク枚数を減らす方法や、マスク枚数を減らす為に、反射型ＬＣＤ用のＴＦＴの製造に限定された方法であった。
本発明は、係る困難や制約を克服するという課題に鑑みなされたものであり、製造工程の工程数を削減すること、かつ、製造歩留りを向上させることにより、製造コストを大幅に低減することが可能なＴＦＴ基板の製造方法を提供することを目的とする。

上記目的を達成する為に、本発明者らは、マスク枚数を減らすために製造プロセスの検討を精力的に進めた。その結果、基板上でゲート電極をパターニングした後、第一の絶縁層、酸化物半導体層、電極層を順次積層し、ハーフトーン露光技術を用いたフォトレジストのパターニング工程の後、二段階のエッチング工程により、酸化物半導体層、ソース電極、ドレイン電極、透明画素電極とする領域を所望の形状にパターニングし、第二の絶縁層を堆積した後これを所望の形状にパターニングし、非被覆領域の酸化物半導体層を低抵抗化処理し、透明画素電極にする本発明の完成に至った。

以下、本発明について具体的に説明する。
本発明は、薄膜トランジスタの形成方法であって、第１から第６の工程からなる。第１の工程では、基板の上にゲート電極を形成する。第２の工程では、前記ゲート電極の上に第一の絶縁層を形成し、前記第一の絶縁層の上に酸化物半導体からなる酸化物半導体層を形成し、前記酸化物半導体層の上に電極層を形成する。第３の工程では、前記電極層の上にフォトレジストを形成し、ハーフトーンマスクを用いて前記フォトレジストを露光し、現像して、厚みが厚い第一の領域と厚みが薄い第二の領域を有するレジストパターンを形成し、前記レジストパターンをマスクとして前記電極層と前記酸化物半導体層をエッチングする。第４の工程では、前記第二の領域のレジストパターンを除去して非被覆領域とした後、残存する前記第一の領域のレジストパターンをマスクとして前記電極層をエッチングする。第５の工程では、第二の絶縁層を形成した後に、前記第二の絶縁層をパターニングする。第６の工程では、前記非被覆領域の前記酸化物半導体層を低抵抗化する。

本発明のＴＦＴ基板の製造方法によれば、製造工程の工程数を削減することによって、製造コストを大幅に低減でき、かつ、透明画素電極も同時に形成できる。また、低コスト化が可能な、ボトムエミッション型の発光素子も、容易に製造することができる。

本発明のフローチャートである。 本発明の実施形態であるＴＦＴ基板において、ゲート電極を形成する第１の工程を示す断面図である。 本発明の実施形態であるＴＦＴ基板において、透明画素電極部と、ソース電極、ドレイン電極、を形成する第２の工程〜第４の工程を示す断面図である。 本発明の実施形態であるＴＦＴ基板において、第二の絶縁層を所望の形状に形成する第５の工程と透明画素電極を形成する第６の工程を示す断面図である。 本発明の実施形態であるＴＦＴ基板において、透明画素電極部と、ソース電極、ドレイン電極、を形成する第３の工程〜第４の工程を詳細に示す断面図である。

以下、添付図面を参照して本発明を実施するための形態を説明する。
図１は、本発明の実施形態にかかるＴＦＴ基板の製造方法を説明する為の概略フローチャート図を示している。
図１に示すように、本発明は、第１から第６の工程からなる。第１の工程では、基板の上にゲート電極を形成する。第２の工程では、前記ゲート電極の上に第一の絶縁層を形成し、前記第一の絶縁層の上に酸化物半導体からなる酸化物半導体層を形成し、前記酸化物半導体層の上に電極層を形成する。第３の工程では、前記電極層の上にフォトレジストを形成し、ハーフトーンマスクを用いて前記フォトレジストを露光し、現像して、厚みが厚い第一の領域と厚みが薄い第二の領域を有するレジストパターンを形成し、前記レジストパターンをマスクとして前記電極層と前記酸化物半導体層をエッチングする。第４の工程では、前記第二の領域のレジストパターンを除去して非被覆領域とした後、残存する前記第一の領域のレジストパターンをマスクとして前記電極層をエッチングする。第５の工程では、第二の絶縁層を形成した後に、前記第二の絶縁層をパターニングする。第６の工程では、前記非被覆領域の前記酸化物半導体層を低抵抗化する。

図２は、本発明の実施形態に関わるＴＦＴ基板の製造方法における、第一のフォトマスクを用いた工程（第１の工程）を説明する為の断面概略図である。(ａ)は処理前のガラス基板の断面図を、（ｂ）はメタルを成膜した断面図を、（ｃ）は第一のフォトレジストを塗布した断面図を、（ｄ）は露光／現像／エッチング／レジスト剥離を経て、ゲート電極及びゲート配線を形成した断面図を示している。
図２（ｂ）において、まず、基板１０の上にゲート電極及びゲート配線２０となるメタルを成膜する。メタルには、Ａｕ,Ａｇ,Ａｌ,Ｃｕ,Ｍｏ,Ｔｉ,Ｍｎ,Ｍｇ,Ｎｉ等の単層膜、積層膜、或は、合金膜等を用いる。形成方法は、特に限定されるものではなく、電子ビーム蒸着法、ヒータ加熱蒸着法、或は、ＤＣスパッタリング法、高周波スパッタリング法、等が用いられる。堆積膜厚は、製造する基板サイズにより、その配線抵抗、画素サイズ等を考慮して設計される。
図２（ｃ）において、第一のフォトレジスト２１を塗布し、第一のフォトマスク２２を用いて、フォトリソグラフィー法により（露光及び現像）、所定の形状にフォトレジスト（不図示）を形成する。
その後、エッチング及びレジスト剥離（不図示）を行い、図２（ｄ）に示す断面形状のゲート電極及びゲート配線２３が形成される。このようにして図１の第１の工程は終了する。なお、この工程は、上記フォトリソグラフィー法を用いずとも、メタルマスク等を用いた選択的被着形成法によっても可能である。その場合には、フォトリソグラフィー法に用いられる、第一のフォトレジスト２１の塗布や第一のフォトマスク２２を用いる必要はない。そのため、図４（ｂ）に示す断面形状のＴＦＴを形成するために必要なマスクの数は２枚で足りる。

次に図３の図面を参照して、第２の工程、第３の工程を説明する。同図(ａ)において、第１の工程終了後、ゲート電極及びゲート配線２３が形成された基板の上に、第一の絶縁層３０（ここではゲート絶縁層）を形成する（図３（ａ））。絶縁層３０には、例えば、ＳｉＯｘ，ＳｉＯＮｘ，ＳｉＮｘ，ＳｉＯｘ:Ｈ，ＳｉＯＮｘ:Ｈ，ＳｉＮｘ:Ｈ，Ａｌ_２Ｏ_３，Ｙ_２Ｏ_３、ＨｆＯ_２等の単膜、或は積層膜を用いることができる。成膜方法には、高周波スパッタリング法、プラズマＣＶＤ法、或は、パルスレーザー堆積法を用いることができる。膜厚は、ゲート電極及びゲート配線２３を十分に被覆しうる膜厚以上が必要である。

次に酸化物半導体層３１を形成する（図３（ａ））。前記酸化物半導体層３１は、Ｉｎ、Ｚｎ及びＳｎの少なくとも1種類の元素を含む酸化物半導体か、あるいはＩｎ、Ｚｎ及びＧａを含む酸化物半導体からなることが好ましい。また、アモルファスであればより好ましい。前記酸化物半導体層３１の形成方法は、特に限定されるものではなく、ＤＣスパッタリング法、高周波スパッタリング法、プラズマＣＶＤ法、パルスレーザー堆積法、或は、インクジェットプリンティング法等を用いることができる。膜厚は、１０ｎｍ〜１５０ｎｍが好ましい。膜厚が１０ｎｍより薄い場合、低抵抗化処理（第６の工程）を経て、透明画素電極領域を形成した際、ピンホールが数多く発生する問題が生じる。膜厚が１５０ｎｍより厚い場合、ＴＦＴのオフ動作時のリーク電流や、サブスレッシュホルドスウィング値（Ｓ値）が増大する問題が生じる。酸化物半導体層３１の抵抗値は、１０Ωｃｍ〜１０ＭΩｃｍが好ましく、そのキャリア濃度は、１×１０^１７〜３×１０^１１ｃｍ^-３が好ましい。これよりも、高抵抗(＞１０ＭΩｃｍ)でもＴＦＴは動作するが、透明画素電極領域を形成する低抵抗化処理（第６の工程）の条件が厳しくなり、好ましくない。また、１０Ωｃｍよりも低抵抗である場合には、ＴＦＴをオフさせることが困難になり、ドレイン電流の立ち上がり電圧(立ち上がり開始ゲート電圧)は、負側に大きくなってしまう。

次にソース電極、ドレイン電極、およびそれらを接続する配線となる電極層３２を形成する（図３（ａ））。ここまでが第２の工程である。メタルには、Ａｕ,Ａｇ,Ａｌ,Ｃｕ,Ｍｏ,Ｔｉ,Ｍｎ,Ｍｇ,Ｎｉ等の単層膜、積層膜、或は、合金膜等を用いることができる。形成方法は特に限定されるものではなく、電子ビーム蒸着法、ヒータ加熱蒸着法、或は、ＤＣスパッタリング法、高周波スパッタリング法等を用いることができる。また、酸化物半導体層３１と電極層３２をパターニングする第３の工程を、ウェットエッチングで行う場合は、予めそのエッチャントに対してエッチングレートが高いメタルを使用することは言うまでもない。

次に第二のフォトレジスト３３を塗布する（図３（ａ））。その後、第二のフォトマスク３４（ハーフトーンマスク）を用いて、第二のレジストパターン（不図示）を形成する。パターニングされるレジストの厚みは領域によって異なり、ソース電極、ドレイン電極、透明画素電極とする領域では他の領域より薄く形成する。また、パターニング工程は２段階に分かれる。初めは、酸化物半導体層３１と電極層３２を同様のパターンで形成する。ここまでが第３の工程である。

その後、フォトレジストのアッシング処理により新たなパターンを形成し、ドライエッチングによって、ソース電極、ドレイン電極、透明画素電極部を形成する。このようにして、図３（ｂ）が形成され、図１の第４の工程が終了する。

次に図４の図面を参照して、第５の工程、第６の工程を説明する。第４の工程終了後、第二の絶縁層４１を形成する（図４（ａ））。第二の絶縁層４１には、例えば、ＳｉＯｘ，ＳｉＯＮｘ，ＳｉＮｘ，ＳｉＯｘ:Ｈ，ＳｉＯＮｘ:Ｈ，ＳｉＮｘ:Ｈ，Ａｌ_２Ｏ_３，Ｙ_２Ｏ_３、ＨｆＯ_２等の単膜、或は積層膜を用いることができる。形成方法には、高周波スパッタリング法、プラズマＣＶＤ法、或は、パルスレーザー堆積法等による堆積を用いることができる。膜厚は、電極層３２を十分に被覆しうる膜厚が必要である。
次に、第三のフォトレジスト４２を塗布し、これに、第三のマスク４３を用いてレジストパターンを形成する（図４（ａ））。ここまでが第５の工程である。なお、第５の工程では、特に透明画素電極部と、外部電極と接続する電極パッド部をパターニングする。

次に、透明画素電極４４を形成する第６の工程を説明する。前記第二の絶縁層４１に被覆されていない、非被覆領域の酸化物半導体層３１に低抵抗化処理を施し、透明画素電極４４を形成する。低抵抗化処理は、特に方法が限定されるわけではなく、結果的に低抵抗の透明電極となれば良い。例えば、水素プラズマ処理、アルゴンプラズマ処理、或は、還元雰囲気下でのアニール処理等により形成する。次にレジストを剥離して、図４（ｂ）に示す状態となる。

以上の工程によって、パターニングされた透明画素電極を有するＴＦＴ基板を製造することができる。第１の工程でメタルマスク等を用いる場合、必要なフォトマスクの枚数は、ハーフトーンマスク１枚とバイナリマスク１枚の合計２枚である。第１の工程でメタルマスク等を用いない場合、必要なフォトマスクの枚数は、ハーフトーンマスク１枚とバイナリマスク２枚の合計３枚である。なお、バイナリマスクは、透光部と遮光部からなる。ハーフトーンマスクは、透光部と遮光部と光減衰部からなり、それぞれの光透過率の大小関係は以下のとおりである。
遮光部の光透過率 ＜ 光減衰部の光透過率 ＜ 透光部の光透過率
例えば、波長４３６ｎｍの光に対して、遮光部の光透過率は約０％、光減衰部の光透過率は約２０％、透光部の光透過率は約９０％である。

以下、本発明の実施例を具体的に説明するが、本発明は以下の実施例に限定されるものではない。
（実施例１）
本実施例では図１のフローチャートに沿って、図２（ａ）〜図４（ｂ）及び図５（ａ）〜図５（ｄ）に示す逆スタガ（ボトムゲート）型ＴＦＴを有するＴＦＴ基板の製造方法を説明する。
（第１の工程）
先ず洗浄したガラス基板１０（コーニング社製１７３７）を用意した（図２（ａ））。次に、ゲート電極・配線層２０として、不図示のＤＣスパッタ装置により、Ｍｏ膜を２００ｎｍの厚さで形成した（図２（ｂ））。次に、ゲート電極・配線層２０の上に、第一のフォトレジストを塗布した（図２（ｃ））。さらに、第一のフォトマスク２２を用いてフォトリソグラフィー法とドライエッチング法により、ゲート電極・配線２３を形成した（図２（ｄ））。

（第２の工程）
次に図３（ａ）に示すように、第一の絶縁層３０としてａ−ＳｉＯｘ：Ｈ膜を不図示のＣＶＤ装置で、２００ｎｍの膜厚で堆積した。その際、基板温度は３００℃とし、原料ガスはＳｉＨ_４/Ｎ_２Ｏ（流量：２２/６００ｓｃｃｍ）を用い、ＲＦパワーを３５０Ｗ、圧力を１７５Ｐａとした。

次に、スパッタターゲットにＩｎＧａＺｎＯ_４焼結体ターゲットを備えた不図示のＤＣスパッタ装置を用いて、４０ｎｍの膜厚の酸化物半導体層３１を堆積した。スパッタガスには酸素２.５％アルゴン混合ガスを用い、圧力は２×１０^-１Ｐａ、ＤＣパワーは３００Ｗとした。酸化物半導体層３１は、金属組成比がＩｎ:Ｇａ:Ｚｎ＝１．００：０．９４：０．７５となるアモルファスＩｎ―Ｇａ―Ｚｎ―Ｏであった。
更に、電極層３２として、不図示のＤＣスパッタ装置により、Ｍｏ膜を２００ｎｍの膜厚で堆積した。諸条件はゲート電極・配線層２０の形成条件と同じであった。

（第３の工程）
更に、第ニのフォトレジスト３３を塗布した後、第ニのフォトマスク３４（ハーフトーンマスク）を用いてフォトリソグラフィー法により、レジストパターンを形成した。ここで、ソース電極、ドレイン電極、透明画素電極とする領域のレジストの厚みを他の領域より薄くした（図５（ａ））。
次に、水で希釈した燐酸：硝酸：酢酸（混合比７０％：３％：４％）ス溶液を用いたウェットエッチング法により、酸化物半導体層３１と電極層３２を同様な形状にパターニングした（図５（ｂ））。

（第４の工程）
次に、不図示のアッシング装置を用いて、前記第二のフォトレジスト３３のソース電極、ドレイン電極、透明画素電極を形成する領域（フォトレジスト３３の膜厚が他の領域より薄い領域）を、下地の電極層３２が露出するまで除去した（図５（ｃ））。アッシング条件は、酸素ガス流量が２０ｓｃｃｍ、ＲＦパワーが２００Ｗ、圧力が５Ｐａの条件であった。
この後、エッチングガスにＣＦ_４/Ｏ_２（流量：３０/３０ｓｃｃｍ）を用い、ＲＦパワーを１５０Ｗ、圧力を１０Ｐａとして、電極層３２をドライエッチングし、ソース電極、ドレイン電極を形成した。また同時に、透明画素電極となる領域を形成した（図５（ｄ））。次に、残っているフォトレジスト３３を除去した（図３（ｂ））。

（第５の工程）
次に、第二の絶縁層４１としてａ−ＳｉＯｘ：Ｈ膜を不図示のＣＶＤ装置で、２００ｎｍの膜厚まで堆積した。基板温度は２８０℃、原料ガスはＳｉＨ_４/Ｎ_２Ｏ（流量：１８/６００ｓｃｃｍ）、ＲＦパワーは３８０Ｗ、圧力は１７５Ｐａであった。第三のフォトレジスト４２を塗布した後、第三のフォトマスク４３を用いて、フォトリソグラフィー法により、透明画素電極となる領域と、電極端部のパッド部のフォトレジスト４２をパターニングした。そして不図示のドライエッチング装置により、エッチングガスにＣＦ_４/Ｏ_２（流量：２０/２ｓｃｃｍ）を用い、ＲＦパワーを１５０Ｗ、圧力を５Ｐａとして、第二の絶縁層４１をドライエッチングし、図４（ａ）に示す形態を得た。

（第６の工程）
次に、透明画素電極４４を得る為に、不図示のドライエッチング装置内で、水素プラズマ処理を行った。処理条件は、水素流量が３０ｓｃｃｍ、ＲＦパワーが２００Ｗ、圧力が１７５Ｐａであった。その後レジストを剥離し、図４（ｂ）の形態のＴＦＴ基板を得た。
このようにして得られたＴＦＴ基板と同様に作製したテストサンプルによれば、チャネル部分の抵抗率は、１００Ωｃｍであった。また、透明画素電極部の抵抗率は１０^-３Ωｃｍであった。

（実施例２）
以下に説明するように、実施例１と同様にＴＦＴ基板を形成した。
先ず洗浄したガラス基板１０（コーニング社製１７３７）を用意した（図２（ａ））。次に、ゲート電極・配線層２０として、不図示のＤＣスパッタ装置により、Ａｌ膜を２００ｎｍの膜厚で形成した（図２（ｂ））。次に、ゲート電極・配線層２０の上に、第一のフォトレジストを塗布した（図２（ｃ））。さらに、第一のフォトマスク２２を用いてフォトリソグラフィー法とドライエッチング法により、ゲート電極・配線２３を形成した（図２（ｄ））。

（第２の工程）
次に図３（ａ）に示すように、不図示のＣＶＤ装置により、第一の絶縁層３０としてａ−ＳｉＯｘ：Ｈ膜を２１０ｎｍの膜厚で堆積した。基板温度は２５０℃、原料ガスはＳｉＨ_４/Ｎ_２Ｏ（流量：２４/６００ｓｃｃｍ）、ＲＦパワーは３００Ｗ、圧力は１７２Ｐａであった。
次に、スパッタターゲットにＩｎＧａＺｎＯ_４焼結体ターゲットを備えた不図示のＤＣスパッタ装置を用いて、４０ｎｍの膜厚の酸化物半導体層３１を堆積した。スパッタガスには酸素２.０％アルゴン混合ガスを用い、圧力は２×１０^-１Ｐａ、ＤＣパワーは３００Ｗであった。酸化物半導体層３１は、金属組成比がＩｎ:Ｇａ:Ｚｎ＝１．００：０．８４：０．７０となるアモルファスＩｎ―Ｇａ―Ｚｎ―Ｏ膜であった。
更に、電極層３２として、不図示のＤＣスパッタ装置により、Ａｌ膜を２００ｎｍの膜厚で堆積した。

（第３の工程）
更に、第ニのフォトレジスト３３を塗布した後、第ニのフォトマスク３４（ハーフトーンマスク）を用いてフォトリソグラフィー法により、フォトレジスト３３をパターニングした。その際、ソース電極、ドレイン電極、透明画素電極とする領域のレジストは、他の領域より厚みを薄くした（図５（ａ））。
次に、水で希釈した燐酸：硝酸：酢酸（混合比７０％：２％：３％）水溶液を用いたウェットエッチング法により、酸化物半導体層３１と電極層３２を同様な形状にパターニングした（図５（ｂ））。

（第４の工程）
次に、不図示のアッシング装置を用いて、前記第二のフォトレジスト３３のソース電極、ドレイン電極、透明画素電極を形成する領域（フォトレジスト３３の膜厚が他の領域より薄い領域）を、下地の電極層３２が露出するまで除去した（図５（ｃ））。アッシング条件は、酸素ガス流量が２０ｓｃｃｍ、ＲＦパワーが２００Ｗ、圧力が５Ｐａの条件であった。
この後、エッチングガスにＣＦ_４/Ｏ_２（流量：３０/３０ｓｃｃｍ）を用い、ＲＦパワーを１５０Ｗ、圧力を１０Ｐａとして、電極層３２をドライエッチングし、ソース電極、ドレイン電極を形成した。また同時に、透明画素電極となる領域を形成した（図５（ｄ））。次に、残っているフォトレジスト３３を除去した（図３（ｂ））。

（第５の工程）
次に、第二の絶縁層４１としてａ−ＳｉＯｘ：Ｈ膜を不図示のＣＶＤ装置で、２００ｎｍの膜厚まで堆積した。基板温度は２３０℃、原料ガスはＳｉＨ_４/Ｎ_２Ｏ（流量：２０/６００ｓｃｃｍ）、ＲＦパワーは３００Ｗ、圧力は１７０Ｐａであった。第三のフォトレジスト４２を塗布した後、第三のフォトマスク４３を用いて、フォトリソグラフィー法により、透明画素電極となる領域と、電極端部のパッド部のフォトレジスト４２をパターニングした。そして不図示のドライエッチング装置により、エッチングガスにＣＦ_４/Ｏ_２（流量：２０/１ｓｃｃｍ）を用い、ＲＦパワーを１５０Ｗ、圧力を５Ｐａとして、第二の絶縁層４１をドライエッチングし、図４（ａ）に示す形態を得た。

（第６の工程）
次に、透明画素電極４４を得る為に、不図示のドライエッチング装置内で、水素プラズマ処理を行った。処理条件は、水素流量が３０ｓｃｃｍ、ＲＦパワーが１００Ｗ、圧力が１８５Ｐａであった。その後レジストを剥離し、図４（ｂ）の形態のＴＦＴ基板を得た。
このようにして得られたＴＦＴ基板と同様に作製したテストサンプルによれば、チャネル部分の抵抗率は、１０Ωｃｍであった。また、透明画素電極部の抵抗率は、１０^-３Ωｃｍであった。

（実施例３）
（第１の工程）
まず初めに、実施例１と同様の方法で基板１０の上にゲート電極・配線２３を形成した。
（第２の工程）
次に、実施例１と同様の方法で第一の絶縁層３０を形成した。
次に、スパッタターゲットにＩｎＧａＺｎＯ_４焼結体ターゲットを備えた不図示のＤＣスパッタ装置を用いて、４０ｎｍの膜厚の酸化物半導体層３１を堆積した。スパッタガスには酸素１３.０％アルゴン混合ガスを用い、圧力は２.５×１０^-１Ｐａ、ＤＣパワーは３５０Ｗであった。酸化物半導体層３１は、金属組成比がＩｎ:Ｇａ:Ｚｎ＝０.９５：１.０５：０．７５となるアモルファスＩｎ―Ｇａ―Ｚｎ―Ｏ膜であった。
更に、電極層３２として、不図示のＤＣスパッタ装置により、Ｍｏ膜を２００ｎｍの膜厚で堆積した。

（第３の工程）
更に、第ニのフォトレジスト３３を塗布した後、第ニのフォトマスク３４（ハーフトーンマスク）を用いてフォトリソグラフィー法により、フォトレジスト３３をパターニングした。その際、ソース電極、ドレイン電極、透明画素電極とする領域のレジストは、他の領域より厚みを薄くした（図５（ａ））。
次に、水で希釈した燐酸：硝酸：酢酸（混合比７０％：３％：４％）水溶液を用いたウェットエッチング法により、酸化物半導体層３１と電極層３２を同様形状にパターニングした（図５（ｂ））。

（第４の工程）
次に、不図示のアッシング装置を用いて、前記第二のフォトレジスト３３のソース電極、ドレイン電極、透明画素電極を形成する領域（フォトレジスト３３の膜厚が他の領域より薄い領域）を、下地の電極層３２が露出するまで除去した（図５（ｃ））。アッシング条件は、酸素ガス流量が２０ｓｃｃｍ、ＲＦパワーが２００Ｗ、圧力が５Ｐａの条件であった。
この後、エッチングガスにＣＦ_４/Ｏ_２（流量：３０/３０ｓｃｃｍ）を用い、ＲＦパワーを１５０Ｗ、圧力を１０Ｐａとして、電極層３２をドライエッチングし、ソース電極、ドレイン電極を形成した。また同時に、透明画素電極となる領域を形成した（図５（ｄ））。次に、残っているフォトレジスト３３を除去した（図３（ｂ））。

（第５の工程）
次に、第二の絶縁層４１としてａ−ＳｉＯｘ：Ｈ膜を不図示のＣＶＤ装置で、２００ｎｍの膜厚まで堆積した。基板温度は２８０℃、原料ガスはＳｉＨ_４/Ｎ_２Ｏ（流量：１８/６００ｓｃｃｍ）、ＲＦパワーは３８０Ｗ、圧力は１７５Ｐａであった。第三のフォトレジスト４２を塗布した後、第三のフォトマスク４３を用いて、フォトリソグラフィー法により、透明画素電極となる領域と、電極端部のパッド部のフォトレジスト４２をパターニングした。そして不図示のドライエッチング装置により、エッチングガスにＣＦ_４/Ｏ_２（流量：２０/２ｓｃｃｍ）を用い、ＲＦパワーを１５０Ｗ、圧力を５Ｐａとして、第二の絶縁層４１をドライエッチングし、図４（ａ）に示す形態を得た。

（第６の工程）
次に、透明画素電極４４を得る為に、不図示のドライエッチング装置内で、水素プラズマ処理を行った。処理条件は、水素流量が４０ｓｃｃｍ、ＲＦパワーが３５０Ｗ、圧力が１００Ｐａであった。その後レジストを剥離し、図４（ｂ）の形態のＴＦＴ基板を得た。
このようにして得られたＴＦＴ基板と同様に作製したテストサンプルによれば、チャネル部分の抵抗率は、１０ｋΩｃｍであった。また、透明画素電極部の抵抗率は、３×１０^-３Ωｃｍであった。

本発明に係る薄膜トランジスタ（ＴＦＴ）からなる電子素子は、ＬＣＤや有機ＥＬディスプレイのスイッチング素子として応用することができる。
また、プラスチックフィルムをはじめとするフレキシブル素材に低温でＴＦＴの全てのプロセスを形成することが可能であり、フレキシブル・ディスプレイをはじめ、ＩＣカードやＩＤタグなどに幅広く応用できる。

１０ ガラス基板
２０ ゲート電極・配線層
２１ 第一のフォトレジスト
２２ 第一のフォトマスク
２３ ゲート電極・配線
３０ 第一の絶縁層
３１ 酸化物半導体層
３２ 電極層
３３ 第二のフォトレジスト
３４ 第二のフォトマスク（ハーフトーンマスク）
４１ 第二の絶縁層

Claims (5)

1. 基板の上にゲート電極を形成する第１の工程と、
   前記ゲート電極の上に第一の絶縁層を形成し、前記第一の絶縁層の上に酸化物半導体からなる酸化物半導体層を形成し、前記酸化物半導体層の上に電極層を形成する第２の工程と、
   前記電極層の上にフォトレジストを形成し、ハーフトーンマスクを用いて前記フォトレジストを露光し、現像して、厚みが厚い第一の領域と厚みが薄い第二の領域を有するレジストパターンを形成し、前記レジストパターンをマスクとして前記電極層と前記酸化物半導体層をエッチングする第３の工程と、
   前記第二の領域のレジストパターンを除去して非被覆領域とした後、残存する前記第一の領域のレジストパターンをマスクとして前記電極層をエッチングする第４の工程と、
   第二の絶縁層を形成した後に、前記第二の絶縁層をパターニングする第５の工程と、
   前記非被覆領域の前記酸化物半導体層を低抵抗化する第６の工程と、を含むことを特徴とする薄膜トランジスタの製造方法。
2. 前記酸化物半導体は、Ｉｎ、Ｚｎ及びＳｎの少なくとも１種類の元素を含む酸化物半導体、あるいはＩｎ、Ｚｎ及びＧａを含む酸化物半導体であることを特徴とする請求項１記載の薄膜トランジスタの製造方法。
3. 前記酸化物半導体は、アモルファスであることを特徴とする請求項１又は２記載の薄膜トランジスタの製造方法。
4. 前記第４の工程において、前記第二の領域のレジストパターンをアッシング処理で除去した後、ドライエッチングすることを特徴とする請求項１乃至３のいずれか一項に記載の薄膜トランジスタの製造方法。
5. 前記第３の工程のエッチングが、ウェットエッチングであることを特徴とする請求項１乃至４のいずれか一項に記載の薄膜トランジスタの製造方法。

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