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WO2013115050A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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WO2013115050A1
WO2013115050A1 PCT/JP2013/051415 JP2013051415W WO2013115050A1 WO 2013115050 A1 WO2013115050 A1 WO 2013115050A1 JP 2013051415 W JP2013051415 W JP 2013051415W WO 2013115050 A1 WO2013115050 A1 WO 2013115050A1
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WO
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oxide semiconductor
insulating layer
electrode
transparent electrode
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PCT/JP2013/051415
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宮本　忠芳
一篤 伊東
森　重恭
光伸 宮本
小川　康行
中澤　淳
誠一 内田
拓哉 松尾
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Sharp Corp
Original Assignee
Sharp Corp
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Priority to JP2013556349A priority patent/JP5824534B2/ja
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    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor and a manufacturing method thereof, and more particularly to an active matrix substrate of a liquid crystal display device or an organic EL display device and a manufacturing method thereof.
  • the semiconductor device includes an active matrix substrate and a display device including the active matrix substrate.
  • An active matrix substrate used in a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • TFT thin film transistor
  • An active matrix substrate including TFTs as switching elements is called a TFT substrate.
  • amorphous silicon TFT amorphous silicon film as an active layer
  • polycrystalline silicon TFT amorphous silicon film as an active layer
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film can be formed by a simpler process than the polycrystalline silicon film.
  • Patent Document 1 discloses a method for manufacturing a TFT substrate including an oxide semiconductor TFT. According to the manufacturing method described in Patent Document 1, the number of manufacturing steps of the TFT substrate can be reduced by forming the pixel electrode by reducing the resistance of a part of the oxide semiconductor layer.
  • the pixel aperture ratio refers to an area ratio of pixels occupying the display region (for example, a region that transmits light contributing to display in a transmissive liquid crystal display device), and is simply referred to as “aperture ratio” below.
  • a small-sized transmissive liquid crystal display device for mobile use has a small display area. Therefore, the area of each pixel is naturally small, and the aperture ratio is significantly reduced due to high definition. Moreover, when the aperture ratio of a liquid crystal display device for mobile use decreases, it is necessary to increase the luminance of the backlight in order to obtain a desired luminance, which causes a problem of increasing power consumption.
  • the area occupied by an element formed of an opaque material such as a TFT and an auxiliary capacitor provided for each pixel may be reduced, but the TFT and the auxiliary capacitor naturally have their functions.
  • the TFT can be reduced in size as compared with the case where an amorphous silicon TFT is used.
  • the auxiliary capacitor is a capacitor provided in parallel with the liquid crystal capacitor in order to hold a voltage applied to the liquid crystal layer of the pixel (electrically referred to as “liquid crystal capacitor”). In general, at least a part of the auxiliary capacitor is formed so as to overlap with the pixel.
  • an embodiment of the present invention provides a TFT substrate that can be manufactured by a simple process and that can realize a display device with higher definition and a higher aperture ratio than conventional ones, and a manufacturing method thereof. The main purpose.
  • a semiconductor device includes a substrate, a gate electrode formed on the substrate, a gate insulating layer formed on the gate electrode, and an oxidation formed on the gate insulating layer.
  • At least one of the upper surface and the lower surface of the first transparent electrode is in contact with a reduction insulating layer having a property of reducing an oxide semiconductor contained in the oxide semiconductor layer, and the reduction insulating layer includes: The acid Not in contact with the channel region of the object semiconductor layer, the oxide semiconductor layer and the first transparent electrode is formed of the same oxide film.
  • the dielectric layer includes the reduction insulating layer and an oxide insulating layer in contact with a channel region of the oxide semiconductor layer.
  • the gate insulating layer includes the reduction insulating layer and the oxide insulating layer in contact with a lower surface of the oxide semiconductor layer.
  • the drain electrode is formed on the first transparent electrode, and the first transparent electrode is in direct contact with the drain electrode.
  • an end portion of the reduction insulating layer overlaps the drain electrode.
  • the oxide film contains In, Ga, and Zn.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • a method of manufacturing a semiconductor device includes a step (a) of preparing a substrate, a step (b) of forming a gate electrode and a gate insulating layer on the substrate, and an oxide on the gate insulating layer.
  • E) and before or after the step (c) a step of forming a reduction insulating layer in contact with a part of the oxide semiconductor film and having a property of reducing the oxide semiconductor of the oxide semiconductor film.
  • the step (f) is included in the step (b).
  • step (f) is included in the step (e).
  • At least one of the dielectric layer and the gate insulating layer includes an oxide insulating layer, and the oxide insulating layer is in contact with the oxide semiconductor layer.
  • an end portion of the reduction insulating layer overlaps the drain electrode.
  • the oxide semiconductor film includes an In—Ga—Zn—O-based semiconductor.
  • a TFT substrate that can be manufactured by a simple process and that can realize a display device with higher definition and a higher aperture ratio than the conventional one, and a manufacturing method thereof.
  • FIG. 6C is a schematic cross-sectional view of a liquid crystal display device 500 having a TFT substrate 100A.
  • (A) is a graph showing a gate voltage (Vg) -drain current (Id) curve of an oxide semiconductor TFT in which the oxide insulating layer is in direct contact with the oxide semiconductor layer, and (b) is a graph showing the oxide semiconductor layer.
  • FIG. 5 is a graph showing a gate voltage (Vg) -drain current (Id) curve of an oxide semiconductor TFT in direct contact with a reduced insulating layer 8a.
  • Vg gate voltage
  • Id drain current
  • TFT substrate 100C In further another embodiment by this invention. It is typical process sectional drawing explaining the manufacturing process of TFT substrate 100C in further another embodiment by this invention. It is typical sectional drawing of TFT substrate 100D in further another embodiment by this invention.
  • the semiconductor device of this embodiment includes a thin film transistor (oxide semiconductor TFT) having an active layer made of an oxide semiconductor.
  • the semiconductor device of this embodiment should just be provided with the oxide semiconductor TFT, and includes an active matrix substrate, various display apparatuses, an electronic device, etc. widely.
  • a semiconductor device according to an embodiment of the present invention will be described by taking an oxide semiconductor TFT used for a liquid crystal display device as an example.
  • FIG. 1A is a schematic plan view of the TFT substrate 100A according to the present embodiment
  • FIG. 1B is a plan view of the semiconductor device (TFT substrate) 100A along the line A1-A1 ′ of FIG. It is typical sectional drawing
  • FIG. 1C is a schematic cross-sectional view of a liquid crystal display device 500 having a TFT substrate 100A. The dashed arrow in FIG. 1C represents the electric field direction.
  • the TFT substrate 100A includes a substrate 2, a gate electrode 3 formed on the substrate 2, a gate insulating layer 4 formed on the gate electrode 3, and an oxide semiconductor formed on the gate insulating layer 4.
  • the layer 5, the oxide insulating layer in contact with the channel region of the oxide semiconductor layer 5, the source electrode 6s and the drain electrode 6d electrically connected to the oxide semiconductor layer 5, and the drain electrode 6d are electrically connected.
  • the TFT substrate 100A In the TFT substrate 100A, at least a part of the second transparent electrode 9 overlaps the first transparent electrode 7 with the dielectric layer 8 interposed therebetween, thereby forming an auxiliary capacitance. Therefore, since the auxiliary capacitance of the TFT substrate 100A is transparent (transmits visible light), the aperture ratio is not lowered. Therefore, the TFT substrate 100A can have a higher aperture ratio than a TFT substrate including an auxiliary capacitor having an opaque electrode formed using a metal film (gate metal layer or source metal layer) as in the prior art. Further, since the aperture ratio is not lowered by the auxiliary capacitor, there is an advantage that the capacity value of the auxiliary capacitor (the area of the auxiliary capacitor) can be increased as necessary.
  • the drain electrode 6d is formed on the first transparent electrode 7, and the first transparent electrode 7 is in direct contact with the drain electrode 6d.
  • the first transparent electrode 7 can be formed up to substantially the end of the drain electrode 6d, so that the TFT substrate 100A has a higher aperture ratio than the TFT substrate described in Patent Document 1. Can have.
  • the dielectric layer 8 has a reduction insulating layer 8a and an insulating protective layer 8b.
  • the reduced insulating layer 8a is formed on the first transparent electrode 7, and the insulating protective layer 8b is formed on the reduced insulating layer 8a.
  • the substrate 2 is typically a transparent substrate, for example, a glass substrate.
  • a plastic substrate can also be used.
  • the plastic substrate includes a substrate formed of a thermosetting resin or a thermoplastic resin, and a composite substrate of these resins and inorganic fibers (for example, glass fibers or glass fiber nonwoven fabrics).
  • the heat-resistant resin material include polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic resin, and polyimide resin.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyethersulfone
  • acrylic resin acrylic resin
  • polyimide resin polyimide resin
  • the gate electrode 3 is electrically connected to the gate wiring 3 '.
  • the gate electrode 3 and the gate wiring 3 ′ have a laminated structure in which an upper layer is a W (tungsten) layer and a lower layer is a TaN (tantalum nitride) layer.
  • the gate electrode 3 and the gate wiring 3 ′ may have a laminated structure formed of Mo (molybdenum) / Al (aluminum) / Mo, and have a single-layer structure, a two-layer structure, and a laminate of four or more layers. It may have a structure.
  • the gate electrode 3a is made of an element selected from Cu (copper), Al, Cr (chromium), Ta (tantalum), Ti (titanium), Mo and W, or an alloy or metal nitride containing these elements as components. It may be formed from an object.
  • the thickness of the gate electrode 3 is about 420 nm, for example.
  • the thickness of the gate electrode 3 is preferably in the range of about 50 nm to about 600 nm, for example.
  • the gate insulating layer 4 has a lower gate insulating layer 4a and an upper gate insulating layer 4b.
  • the upper gate insulating layer 4b in contact with the oxide semiconductor layer 5 preferably includes an oxide insulating layer.
  • oxygen contained in the oxide insulating layer is supplied to the oxide semiconductor layer 5, thereby preventing deterioration of semiconductor characteristics due to oxygen vacancies in the oxide semiconductor layer 5. it can.
  • the upper gate insulating layer 4b is, for example, a SiO 2 (silicon oxide) layer.
  • the lower gate insulating layer 4a is, for example, a SiN x (silicon nitride) layer.
  • the lower gate insulating layer 4a has a thickness of about 325 nm
  • the upper gate insulating layer 4b has a thickness of about 50 nm
  • the gate insulating layer 4 has a thickness of about 375 nm.
  • the gate insulating layer 4 for example, SiO 2 (silicon oxide), SiN x (silicon nitride), SiO x N y (silicon oxynitride, x> y), SiN x O y (silicon nitride oxide, x> y) ), Al 2 O 3 (aluminum oxide) or tantalum oxide (Ta 2 O 5 ) can be used.
  • the thickness of the gate insulating layer 4 is preferably about 50 nm or more and about 600 nm or less, for example.
  • the lower gate insulating layer 4a is preferably formed of SiN x or SiN x O y (silicon nitride oxide, x> y).
  • the upper gate insulating layer 4b is preferably formed of SiO 2 or SiO x N y (silicon oxynitride, x> y) from the viewpoint of preventing deterioration of semiconductor characteristics of the oxide semiconductor layer 5.
  • the gate insulating layer 4 is preferably formed using a rare gas such as Ar (argon).
  • the oxide semiconductor layer 5 includes, for example, an In—Ga—Zn—O-based semiconductor (hereinafter abbreviated as “IGZO-based semiconductor”).
  • IGZO-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is not particularly limited.
  • Ga: Zn 2: 2: 1
  • In: Ga: Zn 1: 1: 1: 1: 2
  • the IGZO semiconductor may be amorphous or crystalline.
  • a crystalline IGZO-based semiconductor having a c-axis oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an IGZO-based semiconductor is disclosed in, for example, Japanese Patent Application Laid-Open No. 2012-134475.
  • the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the oxide semiconductor material constituting the oxide semiconductor layer 5 is not limited to an IGZO-based semiconductor.
  • ZnO Zn—O-based semiconductor
  • IZO In—Zn—O-based semiconductor
  • ZTO Zn—Ti. -O-based semiconductor
  • Cd-Ge-O-based semiconductor Cd-Pb-O-based semiconductor
  • the oxide semiconductor layer 5 is made of ZnO amorphous (amorphous) to which one or more impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element and Group 17 element are added. ) State, a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a state in which no impurity element is added. When an amorphous oxide semiconductor layer is used as the oxide semiconductor layer 5, it can be manufactured at a low temperature and high mobility can be realized.
  • the thickness of the oxide semiconductor layer 5 is about 50 nm, for example.
  • the thickness of the oxide semiconductor layer 5 is preferably about 30 nm or more and about 100 nm or less, for example.
  • the source electrode 6s and the drain electrode 6d have a laminated structure made of, for example, Ti / Al / Ti.
  • the source electrode 6s and the drain electrode 6d may have a stacked structure formed of Mo / Al / Mo, and may have a single-layer structure, a two-layer structure, or a stacked structure of four or more layers.
  • the source electrode 6s and the drain electrode 6d may be formed of an element selected from Al, Cr, Ta, Ti, Mo, and W, or an alloy or metal nitride containing these elements as components.
  • the thickness of the source electrode 6s and the drain electrode 6d is, for example, about 350 nm.
  • the thicknesses of the source electrode 6s and the drain electrode 6d are preferably about 50 nm or more and about 600 nm or less, respectively.
  • the dielectric layer 8 has an insulating protective layer 8b.
  • the dielectric layer 8 is formed between the first transparent electrode 7 and the second transparent electrode 9 and forms an auxiliary capacitance. As described above, when the auxiliary capacitance is formed from the transparent electrodes 7 and 9 and the transparent dielectric layer 8, when the TFT substrate 100A is used for the display panel, a display panel having a high aperture ratio can be manufactured.
  • FIG. 2A shows a gate voltage (Vg) -drain of an oxide semiconductor TFT having a configuration in which an oxide insulating layer (for example, SiO 2 ) is formed so as to be in contact with the entire lower surface of the oxide semiconductor layer (active layer).
  • FIG. 2B is a graph showing a current (Id) curve, and FIG. 2B shows an oxide semiconductor having a configuration in which a reduction insulating layer (for example, SiN x ) is formed so as to be in contact with the entire lower surface of the oxide semiconductor layer (active layer). It is a graph showing the gate voltage (Vg) -drain current (Id) curve of TFT.
  • the oxide semiconductor TFT in which the oxide insulating layer is in direct contact with the oxide semiconductor layer has good TFT characteristics.
  • the oxide semiconductor TFT in which the reduced insulating layer is in direct contact with the oxide semiconductor layer does not have TFT characteristics, and the oxide semiconductor layer is made conductive by the reduced insulating layer. I understand.
  • the electrical resistance of the oxide semiconductor layer is reduced.
  • the reduction insulating layer 8a contains a large amount of hydrogen, for example, and the reduction insulating layer 8a comes into contact with the oxide semiconductor layer 5 to reduce the oxide semiconductor layer 5, thereby reducing the resistance of the oxide semiconductor film. Conceivable. Therefore, when such a reduced insulating layer 8a is formed so as to be in direct contact with the oxide semiconductor layer 5, a special low resistance treatment (for example, hydrogen plasma treatment) is performed to reduce the resistance of the oxide semiconductor layer 5.
  • the resistance of the oxide semiconductor layer 5 can be reduced without performing the step.
  • the electrode can be formed by partially reducing the resistance of the oxide semiconductor film by disposing the reduction insulating layer 8a so as to be in contact with a part of the oxide semiconductor film. A portion of the oxide semiconductor film that has not been reduced in resistance can be used as an active layer of a TFT. Therefore, the manufacturing process can be simplified and the manufacturing cost can be reduced.
  • the reduction insulating layer 8a is made of, for example, SiN x .
  • the flow rate (unit: sscm) ratio of mixed gas of SiH 4 and NH 3 is 4 or more and 20
  • the reduced insulating layer 8a can be formed under the condition that the flow rate is adjusted to be as follows.
  • the thickness of the reduction insulating layer 8a is, for example, about 100 nm.
  • the thickness of the reduced insulating layer 8a is preferably about 50 nm or more and about 300 nm or less, for example.
  • the insulating protective layer 8 b is formed so as to be in contact with the channel region of the oxide semiconductor layer 5.
  • the insulating protective layer 8b is preferably formed from an insulating oxide (for example, SiO 2 ).
  • the insulating protective layer 8b can be formed of, for example, SiON (silicon oxynitride, silicon nitride oxide), Al 2 O 3 or Ta 2 O 5 .
  • the thickness of the insulating protective layer 8b is about 265 nm.
  • the thickness of the insulating protective layer 8b is preferably about 50 nm or more and about 300 nm or less, for example.
  • the first transparent electrode 7 is a conductor layer containing, for example, an In—Ga—Zn—O-based oxide (IGZO-based oxide).
  • the thickness of the first transparent electrode 7 is, for example, about 50 nm.
  • the thickness of the first transparent electrode 7 is preferably about 20 nm or more and about 200 nm or less, for example.
  • the first transparent electrode 7 and the oxide semiconductor layer 5 are formed of the same transparent oxide film.
  • the manufacturing process can be simplified and the manufacturing cost can be reduced.
  • As the oxide film for example, a film containing an IGZO-based oxide such as an IGZO-based semiconductor film can be used. Note that, as described above, in the present specification, an IGZO-based oxide that exhibits semiconductor characteristics is abbreviated as an IGZO-based semiconductor.
  • the second transparent electrode 9 is formed of a transparent conductive film (for example, ITO (Indium Tin Oxide) or IZO film).
  • the thickness of the second transparent electrode 9 is about 100 nm, for example.
  • the thickness of the second transparent electrode 9 is preferably about 20 nm or more and about 200 nm or less, for example.
  • the TFT substrate 100A is used in a liquid crystal display device 500 in, for example, a Fringe Field Switching (FFS) mode.
  • the lower first transparent electrode 7 is used as a pixel electrode (a display signal voltage is supplied), and the upper second transparent electrode 9 is used as a common electrode (a common voltage or a counter voltage is supplied).
  • the second transparent electrode 9 is provided with at least one or more slits.
  • An FFS mode liquid crystal display device 500 having such a structure is disclosed in, for example, Japanese Patent Application Laid-Open No. 2011-53443. The entire disclosure of JP 2011-53443 is incorporated herein by reference.
  • the liquid crystal display device 500 includes a TFT substrate 100A and a counter substrate 200, and a liquid crystal layer 50 formed between the TFT substrate 100A and the counter substrate 200.
  • the counter substrate 200 is not provided with a counter electrode that can be formed of a transparent electrode (for example, ITO) on the liquid crystal layer 50 side.
  • a transparent electrode for example, ITO
  • the TFT substrate 100A can be modified to a TFT substrate 100A 'shown in FIG.
  • FIG. 3A is a schematic plan view of a modified TFT substrate 100A ′
  • FIG. 3B is a schematic view of the TFT substrate 100A ′ taken along line A2-A2 ′ of FIG. FIG.
  • the TFT substrate 100A ′ shown in FIGS. 3A and 3B has the oxide semiconductor layer 5 on the gate wiring 3 ′, and when viewed from the normal direction of the substrate 2, the gate wiring 3 ′ and The TFT substrate 100A is different from the TFT substrate 100A in that the source electrode 6s and the drain electrode 6d overlap each other.
  • the gate wiring 3 ′ functions as the gate electrode 3.
  • the TFT substrate 100A ' may have a higher aperture ratio than the TFT substrate 100A.
  • the TFT substrate 100A has a disadvantage that the parasitic capacitance (Cgd) between the gate and the drain is larger than that of the TFT substrate 100A.
  • the parasitic capacitance (Cgd) between the gate and the drain is large, the feedthrough voltage becomes large. The feedthrough voltage causes image burn-in and flicker.
  • the ratio of the parasitic capacitance (Cgd) between the gate and drain to the total capacitance of the pixel liquid crystal capacitance Clc + auxiliary capacitance Cs + parasitic capacitance Cgd between the gate and drain
  • liquid crystal capacitance Clc + auxiliary capacitance Cs + parasitic capacitance Cgd between the gate and drain may be reduced.
  • the capacitance value can be increased by increasing the area of the auxiliary capacitor without reducing the aperture ratio. That is, even if a structure in which the parasitic capacitance (Cgd) between the gate and the drain is increased as in the TFT substrate 100A ', the feedthrough voltage can be sufficiently reduced.
  • the fact that the total capacity of the pixel is large requires a large amount of charge in order to apply a predetermined voltage to the pixel. Since the TFT substrate 100A 'includes an oxide semiconductor TFT having a higher current supply capability than a conventional amorphous TFT, the display quality is not deteriorated due to an increase in pixel capacity.
  • the manufacturing method of the semiconductor device 100A includes a step (a) of preparing the substrate 2, a step (b) of forming the gate electrode 3 and the gate insulating layer 4 on the substrate 2, and the gate insulating layer 4 A step (c) of forming an oxide semiconductor film 5 ′ on the substrate, a step (d) of forming a source electrode 6s and a drain electrode 6d on the oxide semiconductor film 5 ′, and a source electrode 6s and a drain electrode 6d.
  • the oxide semiconductor of the oxide semiconductor film 5 ′ is reduced in contact with a part of the oxide semiconductor film 5 ′.
  • 4 (a) to 4 (e) are schematic process cross-sectional views for explaining an example of a manufacturing method of the TFT substrate 100A.
  • a gate electrode 3 is formed on a substrate 2.
  • a transparent insulating substrate such as a glass substrate can be used.
  • the gate electrode 3 can be formed by forming a conductive film on the substrate 2 by sputtering and then patterning the conductive film by photolithography.
  • a laminated film having a two-layer structure having a TaN film (thickness: about 50 nm) and a W film (thickness: about 370 nm) in this order from the substrate 2 side is used as the conductive film.
  • a single layer film such as Ti, Mo, Ta, W, Cu, Al, or Cr, a laminated film including them, an alloy film, or a metal nitride film thereof may be used.
  • a lower gate insulating layer 4a and an upper gate insulating layer 4b are formed so as to cover the gate electrode 3 by a CVD (Chemical Vapor deposition) method.
  • the lower gate insulating layer 4a is formed from a SiN x film (thickness: about 325 nm)
  • the upper gate insulating layer 4b is formed from a SiO 2 film (thickness: about 50 nm).
  • Upper gate insulating layer 4b is, for example SiO 2, SiOxNy (silicon oxynitride, x> y), SiNxOy (silicon nitride oxide, x> y), can be formed from Al 2 O 3 or Ta 2 O 5.
  • Lower gate insulating layer 4a is, for example SiN x, SiO 2, SiOxNy (silicon oxynitride, x> y), SiNxOy (silicon nitride oxide, x> y), can be formed from Al 2 O 3 or Ta 2 O 5.
  • an oxide semiconductor film 5 ' is formed on the upper gate insulating layer 4b by sputtering.
  • an IGZO-based semiconductor film is used as the oxide semiconductor film 5 ′.
  • the thickness of the oxide semiconductor film 5 ' is about 50 nm.
  • a conductive film (not shown) for forming the source electrode 6s and the drain electrode 6d is formed on the oxide semiconductor 5 'by a sputtering method.
  • the conductive film and the oxide semiconductor film 5 ′ are simultaneously patterned by photolithography using a halftone mask, dry etching, and ashing, and the oxide semiconductor film 5 ′ is patterned into a desired shape.
  • a source electrode 6s and a drain electrode 6d are formed.
  • the source electrode 6s and the drain electrode 6d have, for example, a laminated structure of Ti / Al / Ti.
  • the thickness of the lower Ti layer is about 50 nm
  • the thickness of the Al layer is about 200 nm
  • the thickness of the upper Ti layer is about 100 nm.
  • a reduced insulating layer 8a is formed by a CVD method and a photolithography method so as not to cover the channel region of the oxide semiconductor film 5 ′.
  • the end portion of the reduction insulating layer 8a may overlap the drain electrode 6d.
  • the reduction insulating layer 8a is made of, for example, SiN x and has a thickness of about 100 nm.
  • a portion of the oxide semiconductor film 5 ′ that contacts the reducing insulating layer 8 a is reduced by, for example, hydrogen contained in the reducing insulating layer 8 a to form the first transparent electrode 7.
  • the portion of the oxide semiconductor film 5 ′ located below the drain electrode 6 d may be reduced in resistance to become part of the first transparent electrode 7.
  • the oxide semiconductor layer 5 is formed in the portion of the oxide semiconductor film 5 ′ where the resistance is not reduced.
  • an insulating protective layer 8 b in contact with the channel region of the oxide semiconductor layer 5 is formed on the first transparent electrode 7 by a CVD method.
  • the reduction insulating layer 8 a and the insulating protective layer 8 b constitute the dielectric layer 8.
  • the insulating protective layer 8b is made of, for example, SiO 2 .
  • the thickness of the insulating protective layer 8b is about 265 nm. Note that a contact hole (not shown) is formed in the insulating protective layer 8b by a known method.
  • heat treatment may be performed at a temperature equal to or higher than the deposition temperature for forming the insulating protective layer 8b (for example, about 300 ° C.).
  • annealing may be performed at a temperature equal to or higher than the deposition temperature for forming the insulating protective layer 8b (for example, about 300 ° C.).
  • a transparent conductive film is formed on the insulating protective layer 8b by sputtering or the like, and the second transparent electrode 9 is formed by patterning the transparent conductive film. At least a part of the second transparent electrode 9 overlaps the first transparent electrode 7 with the dielectric layer 8 in between.
  • the second transparent electrode 9 is made of, for example, ITO and has a thickness of about 100 nm.
  • the transparent conductive film for forming the second transparent electrode 9 is not only a common electrode, but also a source metal layer or gate formed from the same conductive film as the source wiring (source bus line). It can be utilized as a lead-out wiring used when electrically connecting to a gate metal layer formed of the same conductive film as the wiring (gate bus line).
  • a TFT substrate in which a drive circuit is integrally formed can be formed, and thereby a high-quality display device can be manufactured.
  • FIG. 5 is a schematic cross-sectional view of the TFT substrate 100B, and corresponds to the cross-sectional view of the TFT substrate 100A in FIG.
  • Constituent elements common to the TFT substrate 100A are denoted by the same reference numerals to avoid duplication of description.
  • the reduction insulating layer 8a of the TFT substrate 100A is not formed on the first transparent electrode 7, and the first transparent electrode 7 is in contact with the lower gate insulating layer 4a. It is.
  • the lower gate insulating layer 4a located below the first transparent electrode 7 is made to function as the reducing insulating layer 8a.
  • the gate insulating layer 4 a is in contact with the first transparent electrode 7. Therefore, the lower gate insulating layer 4a is formed of a material that forms the reduced insulating layer 8a, and the oxide semiconductor layer 5 is not in contact with the lower gate insulating layer 4a.
  • the dielectric layer 8 has the insulating protective layer 8b and does not have the reducing insulating layer 8a.
  • FIGS. 6A and 6B are schematic process cross-sectional views illustrating a method for manufacturing the TFT substrate 100B.
  • a gate electrode 3, a lower gate insulating layer 4a and an upper gate insulating layer 4b are formed on the substrate 2 by a known method.
  • the lower gate insulating layer 4a is formed of the material for forming the above-described reducing insulating layer 8a.
  • the upper gate insulating layer 4b is patterned to expose a part of the lower gate insulating layer 4b.
  • the oxide semiconductor film 5 ′ is formed on the upper and lower gate insulating layers 4a and 4b, and the source electrode 6s and the drain electrode 6d are formed on the oxide semiconductor film 5 ′. .
  • a portion of the oxide semiconductor film 5 ′ that is in contact with the lower gate insulating layer 4a is reduced in resistance by the reducing action described above, and the first transparent electrode 7 is formed.
  • An oxide semiconductor layer 5 is formed in a portion of the semiconductor film that has not been reduced in resistance.
  • the oxide semiconductor layer 5 is formed in contact with the upper gate insulating layer 4b.
  • an insulating protective layer 8b in contact with the channel region of the oxide semiconductor layer 5 is formed on the first transparent electrode 7 by the method described above to form the dielectric layer 8.
  • the first transparent electrode 9 is formed on the insulating protective layer 8b, and the TFT substrate 100B shown in FIG. 5 is manufactured.
  • FIG. 7 is a schematic cross-sectional view of the TFT substrate 100C corresponding to FIG.
  • Constituent elements common to the TFT substrate 100A are denoted by the same reference numerals to avoid duplication of description.
  • a TFT substrate 100C shown in FIG. 7 is a TFT substrate in which a reduction insulating layer 8a is formed on the first transparent electrode 7 of the TFT substrate 100B. Therefore, in the TFT substrate 100C, the first transparent electrode 7 is in contact with the lower gate insulating layer 4a formed from the material forming the reducing insulating layer 8a and the reducing insulating layer 8a.
  • the dielectric layer 8 has a reduction insulating layer 8a and an insulating protective layer 8b.
  • the lower gate insulating layer 4a is made of a material for forming the reducing insulating layer 8a.
  • FIG. 8 is a schematic process cross-sectional view illustrating a manufacturing method of the TFT substrate 100C.
  • the gate electrode 3, the lower gate insulating layer 4a, the upper gate insulating layer 4b, the oxide semiconductor film 5 ′, the source electrode 6s, and the drain electrode 6d are formed on the substrate 2 (FIG. 6A). And see FIG. 6 (b)).
  • the reduction insulating layer 4a is formed on the oxide semiconductor film 5 'by the method described above.
  • the reduction insulating layer 4a is formed so as not to contact the channel region of the oxide semiconductor film 5 '. Further, when viewed from the normal direction of the substrate 2, it is preferable that the end portion of the reduction insulating layer 4 a overlaps the drain electrode 6 d.
  • the portion of the oxide semiconductor film 5 ′ in contact with the lower gate insulating layer 4 a or the reduced insulating layer 4 a is reduced in resistance, and the first transparent electrode 7 is formed.
  • An oxide semiconductor layer 5 is formed in a portion of the oxide semiconductor film 5 ′ where the resistance has not been reduced.
  • the insulating protective layer 8b in contact with the channel region of the oxide semiconductor layer 5 is formed on the reduced insulating layer 8a, and the second transparent electrode 9 is formed on the insulating protective layer 8b.
  • the TFT substrate 100C shown in FIG. 7 is manufactured.
  • FIG. 9 is a schematic cross-sectional view of the TFT substrate 100D corresponding to FIG.
  • Constituent elements common to the TFT substrate 100A are denoted by the same reference numerals to avoid duplication of description.
  • a gate electrode 3 includes a gate electrode 3, a gate insulating layer 4 formed on the gate electrode 3, a reduced insulating layer 8a formed on the gate insulating layer 4, and an oxide semiconductor.
  • Layer 5 source electrode 6 s and drain electrode 6 d formed on oxide semiconductor layer 5, dielectric layer 8 formed on source electrode 6 s and drain electrode 6 d, and dielectric layer 8 And the formed second transparent electrode 9.
  • a reduction insulating layer 8a is formed under the first transparent electrode 7.
  • the reduction insulating layer 8 a is in contact with the first transparent electrode 7 and is not in contact with the oxide semiconductor layer 5.
  • the gate insulating layer 4 is made of a material that forms the upper gate insulating layer 4b described above.
  • the dielectric layer 8 has the insulating protective layer 8b described above and does not have the reduced insulating layer 8a.
  • the dielectric layer 8 may include a reduction insulating layer 8a.
  • the gate insulating layer 4 and the insulating protective layer 8 b are in contact with the oxide semiconductor layer 5.
  • a semiconductor device capable of manufacturing a display panel with high display quality while suppressing manufacturing cost and a method for manufacturing the semiconductor device are provided.
  • the present invention relates to a circuit substrate such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, an image input device, and a fingerprint.
  • a circuit substrate such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, an image input device, and a fingerprint.
  • EL organic electroluminescence
  • an imaging device such as an image sensor device
  • an image input device an image input device
  • a fingerprint a fingerprint detection device
  • the present invention can be widely applied to an apparatus including a thin film transistor such as an electronic apparatus such as a reading apparatus.

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Abstract

　半導体装置（１００Ａ）は、基板（２）と、基板（２）の上に形成された酸化物半導体層（５）と、酸化物半導体層（５）に電気的に接続されたソース電極（６ｓ）およびドレイン電極（６ｄ）と、ドレイン電極（６ｄ）と電気的に接続された第１透明電極（７）と、ソース電極（６ｓ）およびドレイン電極（６ｄ）の上に形成された誘電体層（８）と、誘電体層（８）の上に形成された第２透明電極（９）とを有する。第１透明電極（７）の上面または下面少なくとも一方は、酸化物半導体層（５）に含まれる酸化物半導体を還元する性質を有する還元絶縁層（８ａ）と接する。第２透明電極（９）の少なくとも一部は、誘電体層（８）を介して第１透明電極（７）と重なっており、酸化物半導体層（５）および第１透明電極（７）は、同一の酸化物膜から形成されている。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関し、特に、液晶表示装置や有機ＥＬ表示装置のアクティブマトリクス基板およびその製造方法に関する。ここで、半導体装置は、アクティブマトリクス基板やそれを備える表示装置を含む。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子を備えている。スイッチング素子としてＴＦＴを備えるアクティブマトリクス基板はＴＦＴ基板と呼ばれる。
　ＴＦＴとしては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成できる。
　特許文献１には、酸化物半導体ＴＦＴを備えるＴＦＴ基板の製造方法が開示されている。特許文献１に記載の製造方法によると、酸化物半導体層の一部を低抵抗化して画素電極を形成することにより、ＴＦＴ基板の製造工程数を削減することができる。
　近年、液晶表示装置等の高精細化が進むに連れて、画素開口率の低下が問題となっている。なお、画素開口率とは、表示領域に占める画素（例えば、透過型液晶表示装置において、表示に寄与する光を透過する領域）の面積比率をいい、以下では、単に、「開口率」という。
　特に、モバイル用途の中小型の透過型液晶表示装置は、表示領域の面積が小さいので、当然に個々の画素の面積も小さく、高精細化による開口率の低下が顕著になる。また、モバイル用途の液晶表示装置の開口率が低下すると、所望の輝度を得るために、バックライトの輝度を増大させる必要があり、消費電力の増大を招くという問題も起こる。
　高い開口率を得るためには、画素毎に設けられるＴＦＴや補助容量などの不透明な材料で形成される素子の占める面積を小さくすればよいが、ＴＦＴや補助容量は、当然に、その機能を果たすために最低限必要なサイズがある。ＴＦＴとして酸化物半導体ＴＦＴを用いると、アモルファスシリコンＴＦＴを用いる場合よりも、ＴＦＴを小型化できるという利点が得られる。なお、補助容量は、画素の液晶層（電気的には、「液晶容量」と呼ばれる）に印加された電圧を保持するために、液晶容量に対して電気的に並列に設けられる容量であり、一般に、補助容量の少なくとも一部は画素と重なるように形成される。
特開２０１１－９１２７９号公報
　しかしながら、高開口率化に対する要求は強く、酸化物半導体ＴＦＴを用いるだけでは、その要求に応えられない。また、表示装置の低価格化も進んでおり、高精細化で、高開口率の表示装置を安価に製造する技術の開発も求められている。
　そこで、本発明の一実施形態は、簡便なプロセスで製造することができ、且つ、従来よりも高精細で高開口率の表示装置を実現することが可能なＴＦＴ基板およびその製造方法を提供することを主な目的とする。
　本発明による実施形態の半導体装置は、基板と、前記基板の上に形成されたゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、前記ドレイン電極と電気的に接続された第１透明電極と、前記ソース電極および前記ドレイン電極の上に形成された誘電体層と、前記誘電体層の上に形成された第２透明電極とを有し、前記第２透明電極の少なくとも一部は、前記誘電体層を介して前記第１透明電極と重なっており、前記第１透明電極の上面および下面の少なくとも一方は、前記酸化物半導体層に含まれる酸化物半導体を還元する性質を有する還元絶縁層と接しており、前記還元絶縁層は、前記酸化物半導体層のチャネル領域に接しておらず、前記酸化物半導体層および前記第１透明電極は、同一の酸化物膜から形成されている。
　ある実施形態において、前記誘電体層は、前記還元絶縁層と、前記酸化物半導体層のチャネル領域に接する酸化物絶縁層とを有する。
　ある実施形態において、前記ゲート絶縁層は、前記還元絶縁層と、酸化物半導体層の下面と接する前記酸化物絶縁層とを有する。
　ある実施形態において、前記第１透明電極の上に前記ドレイン電極が形成され、前記第１透明電極は前記ドレイン電極に直接接している。
　ある実施形態において、前記基板の法線方向から見たとき、前記還元絶縁層の端部は、前記ドレイン電極と重なる。
　ある実施形態において、前記酸化物膜は、Ｉｎ、ＧａおよびＺｎを含む。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　本発明による実施形態の半導体装置の製造方法は、基板を用意する工程（ａ）と、基板上にゲート電極およびゲート絶縁層を形成する工程（ｂ）と、前記ゲート絶縁層の上に酸化物半導体膜を形成する工程（ｃ）と、前記酸化物半導体膜の上にソース電極およびドレイン電極を形成する工程（ｄ）と、前記ソース電極および前記ドレイン電極の上に誘電体層を形成する工程（ｅ）と、前記工程（ｃ）の前または後に、前記酸化物半導体膜の一部に接し、前記酸化物半導体膜の酸化物半導体を還元する性質を有する還元絶縁層を形成する工程であって、それにより前記酸化物半導体膜のうち前記還元絶縁層と接する部分に第１透明電極を形成し、還元されなかった部分に酸化物半導体層を形成する工程（ｆ）と、前記誘電体層の上に第２透明電極を形成する工程であって、前記第２透明電極の少なくとも一部は前記誘電体層を介して前記第１透明電極と重なる、工程（ｇ）と、を包含する。
　ある実施形態において、前記工程（ｆ）は、前記工程（ｂ）に含まれる。
　ある実施形態において、前記工程（ｆ）は、前記工程（ｅ）に含まれる。
　ある実施形態において、前記誘電体層および前記ゲート絶縁層の少なくとも１つは、酸化物絶縁層を含み、前記酸化物絶縁層は、前記酸化物半導体層と接している。
　ある実施形態において、前記基板の法線方向から見たとき、前記還元絶縁層の端部は、前記ドレイン電極と重なる。
　ある実施形態において、前記酸化物半導体膜はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　本発明の実施形態によると、簡便なプロセスで製造することができ、且つ、従来よりも高精細で高開口率の表示装置を実現することが可能なＴＦＴ基板およびその製造方法が提供される。
（ａ）は、本発明による実施形態におけるＴＦＴ基板１００Ａの模式的な平面図であり、（ｂ）は、（ａ）のＡ１－Ａ１’線に沿ったＴＦＴ基板１００Ａの模式的な断面図であり、（ｃ）は、ＴＦＴ基板１００Ａを有する液晶表示装置５００の模式的な断面図である。 （ａ）は酸化物半導体層に酸化物絶縁層が直接接している酸化物半導体ＴＦＴのゲート電圧（Ｖｇ）－ドレイン電流（Ｉｄ）曲線を示すグラフであり、（ｂ）は酸化物半導体層に還元絶縁層８ａが直接接している酸化物半導体ＴＦＴのゲート電圧（Ｖｇ）－ドレイン電流（Ｉｄ）曲線を示すグラフである。 （ａ）は、改変例のＴＦＴ基板１００Ａ’の模式的な平面図であり、（ｂ）は、（ａ）のＡ２－Ａ２’線に沿ったＴＦＴ基板１００Ａ’の模式的な断面図である。 （ａ）～（ｅ）は、本発明による実施形態におけるＴＦＴ基板１００Ａの製造工程の一例を説明する模式的な工程断面図である。 本発明による他の実施形態におけるＴＦＴ基板１００Ｂの模式的な断面図である。 （ａ）および（ｂ）は、本発明による実施形態におけるＴＦＴ基板１００Ｂの製造工程を説明する模式的な工程断面図である。 本発明によるさらに他の実施形態におけるＴＦＴ基板１００Ｃの模式的な断面図である。 本発明によるさらに他の実施形態におけるＴＦＴ基板１００Ｃの製造工程を説明する模式的な工程断面図である。 本発明によるさらに他の実施形態におけるＴＦＴ基板１００Ｄの模式的な断面図である。
　以下、図面を参照しながら、本発明による実施形態の半導体装置を説明する。本実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備える。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　ここでは、液晶表示装置に用いられる酸化物半導体ＴＦＴを例に本発明による実施形態の半導体装置を説明する。
　図１（ａ）は本実施形態によるＴＦＴ基板１００Ａの模式的な平面図であり、図１（ｂ）は図１（ａ）のＡ１－Ａ１’線に沿った半導体装置（ＴＦＴ基板）１００Ａの模式的な断面図である。図１（ｃ）は、ＴＦＴ基板１００Ａを有する液晶表示装置５００の模式的な断面図である。図１（ｃ）の破線矢印は電界方向を表している。
　ＴＦＴ基板１００Ａは、基板２と、基板２の上に形成されたゲート電極３と、ゲート電極３の上に形成されたゲート絶縁層４と、ゲート絶縁層４の上に形成された酸化物半導体層５と、酸化物半導体層５のチャネル領域に接する酸化物絶縁層と、酸化物半導体層５に電気的に接続されたソース電極６ｓおよびドレイン電極６ｄと、ドレイン電極６ｄと電気的に接続された第１透明電極７と、ソース電極６ｓおよびドレイン電極６ｄの上に形成された誘電体層８と、誘電体層８の上に形成された第２透明電極９とを有し、第２透明電極９の少なくとも一部は、誘電体層８を介して第１透明電極７と重なっており、第１透明電極７の上面および下面の少なくとも一方は、酸化物半導体層５に含まれる酸化物半導体を還元する性質を有する還元絶縁層８ａと接しており、酸化物半導体層５および第１透明電極７は、同一の酸化物膜から形成されている。還元絶縁層８ａは、酸化物半導体層５のチャネル領域とは接していない。
　ＴＦＴ基板１００Ａでは、第２透明電極９の少なくとも一部が誘電体層８を介して第１透明電極７と重なっていることにより補助容量を形成している。従って、ＴＦＴ基板１００Ａが有する補助容量は透明なので（可視光を透過するので）、開口率を低下させることがない。従って、ＴＦＴ基板１００Ａは、従来のように金属膜（ゲートメタル層またはソースメタル層）を用いて形成された不透明な電極を有する補助容量を備えるＴＦＴ基板よりも、高い開口率を有し得る。また、補助容量によって開口率が低下することがないので、補助容量の容量値（補助容量の面積）を必要に応じて、大きくできるという利点も得られる。
　さらに、第１透明電極７の上にドレイン電極６ｄが形成され、第１透明電極７はドレイン電極６ｄに直接接していることが好ましい。このような構造を採用すると、第１透明電極７をドレイン電極６ｄの略端部まで形成することができるので、ＴＦＴ基板１００Ａは、特許文献１に記載されているＴＦＴ基板よりも高い開口率を有し得る。
　ＴＦＴ基板１００Ａにおいて、誘電体層８は還元絶縁層８ａと絶縁保護層８ｂとを有している。還元絶縁層８ａは第１透明電極７の上に形成され、絶縁保護層８ｂは還元絶縁層８ａの上に形成されている。
　次に、ＴＦＴ基板１００Ａの各構成要素を詳細に説明する。
　基板２は、典型的には透明基板であり、例えばガラス基板である。ガラス基板の他、プラスチック基板を用いることもできる。プラスチック基板は、熱硬化性樹脂または熱可塑性樹脂で形成された基板、さらには、これらの樹脂と無機繊維（例えば、ガラス繊維、ガラス繊維の不織布）との複合基板を含む。耐熱性を有する樹脂材料としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、ポリイミド樹脂を例示することがきる。また、反射型液晶表示装置に用いる場合には、基板２として、シリコン基板を用いることもできる。
　ゲート電極３は、ゲート配線３’に電気的に接続されている。ゲート電極３およびゲート配線３’は、例えば、上層がＷ（タングステン）層であり、下層がＴａＮ（窒化タンタル）層である積層構造を有する。このほか、ゲート電極３およびゲート配線３’は、Ｍｏ（モリブデン）／Ａｌ（アルミニウム）／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造、４層以上の積層構造を有してもよい。さらに、ゲート電極３ａは、Ｃｕ（銅）、Ａｌ、Ｃｒ（クロム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ゲート電極３の厚さは例えば約４２０ｎｍである。ゲート電極３の厚さは例えば約５０ｎｍ以上約６００ｎｍ以下の範囲が好ましい。
　ゲート絶縁層４は、下部ゲート絶縁層４ａと上部ゲート絶縁層４ｂとを有する。酸化物半導体層５と接する上部ゲート絶縁層４ｂは酸化物絶縁層を含むことが好ましい。酸化物絶縁層が酸化物半導体層５と直接接触すると、酸化物絶縁層に含まれる酸素が酸化物半導体層５に供給され、酸化物半導体層５の酸素欠損による半導体特性の劣化を防ぐことができる。上部ゲート絶縁層４ｂは例えばＳｉＯ2（酸化シリコン）層である。下部ゲート絶縁層４ａは例えばＳｉＮx（窒化シリコン）層である。本実施形態において、下部ゲート絶縁層４ａの厚さは約３２５ｎｍであり、上部ゲート絶縁層４ｂの厚さは約５０ｎｍであり、ゲート絶縁層４の厚さは約３７５ｎｍである。このほかゲート絶縁層４としては、例えばＳｉＯ2（酸化シリコン）、ＳｉＮx（窒化シリコン）、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）または酸化タンタル（Ｔａ2Ｏ5）から形成された単層または積層を用いることができる。ゲート絶縁層４の厚さは、例えば約５０ｎｍ以上約６００ｎｍ以下が好ましい。なお、基板２からの不純物などの拡散防止のため、下部ゲート絶縁層４ａはＳｉＮx、またはＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）から形成されることが好ましい。上部ゲート絶縁層４ｂは酸化物半導体層５の半導体特性の劣化防止の観点から、ＳｉＯ2またはＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）から形成されることが好ましい。さらに、低い温度でゲートリーク電流の少ない緻密なゲート絶縁層４を形成させるには、Ａｒ（アルゴン）などの希ガスを用いながらゲート絶縁層４を形成するとよい。
　酸化物半導体層５は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（以下、「ＩＧＺＯ系半導体」と略する。）を含む。ここで、ＩＧＺＯ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。ＩＧＺＯ系半導体は、アモルファスでもよいし、結晶質でもよい。結晶質ＩＧＺＯ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質ＩＧＺＯ系半導体が好ましい。このようなＩＧＺＯ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層５を構成する酸化物半導体材料は、ＩＧＺＯ系半導体に限定されず、例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などであってもよい。さらに、酸化物半導体層５は、１族元素、１３族元素、１４族元素、１５族元素および１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを含んでもよい。酸化物半導体層５として、アモルファス酸化物半導体層を用いると、低温で製造でき、かつ、高い移動度を実現できる。酸化物半導体層５の厚さは例えば約５０ｎｍである。酸化物半導体層５の厚さは、例えば約３０ｎｍ以上約１００ｎｍ以下が好ましい。
　ソース電極６ｓおよびドレイン電極６ｄは、例えば、Ｔｉ／Ａｌ／Ｔｉから形成された積層構造を有する。このほか、ソース電極６ｓおよびドレイン電極６ｄは、Ｍｏ／Ａｌ／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造または４層以上の積層構造を有してもよい。さらに、ソース電極６ｓおよびドレイン電極６ｄは、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ソース電極６ｓおよびドレイン電極６ｄの厚さは例えば約３５０ｎｍである。ソース電極６ｓおよびドレイン電極６ｄの厚さは、それぞれ例えば約５０ｎｍ以上約６００ｎｍ以下が好ましい。
　誘電体層８は、絶縁保護層８ｂを有する。誘電体層８は、第１透明電極７と第２透明電極９との間に形成され、補助容量を形成している。このように、透明電極７および９ならびに透明な誘電体層８から補助容量を形成すると、ＴＦＴ基板１００Ａを表示パネルに用いたとき、高い開口率を有する表示パネルを製造できる。
　次に、図２を参照しながら還元絶縁層８ａを説明する。還元絶縁層８ａは、酸化物半導体層に接すると、その電気的抵抗を低下させる機能を有する。図２（ａ）は、酸化物半導体層（活性層）の下面全体に接するように酸化物絶縁層（例えばＳｉＯ2）が形成された構成を有する酸化物半導体ＴＦＴのゲート電圧（Ｖｇ）－ドレイン電流（Ｉｄ）曲線を表すグラフあり、図２（ｂ）は、酸化物半導体層（活性層）の下面全体に接するように還元絶縁層（例えばＳｉＮx）が形成された構成を有する酸化物半導体ＴＦＴのゲート電圧（Ｖｇ）－ドレイン電流（Ｉｄ）曲線を表すグラフである。
　図２（ａ）から分かるように、酸化物絶縁層が酸化物半導体層に直接接している酸化物半導体ＴＦＴは、良好なＴＦＴ特性を有する。
　一方、図２（ｂ）から、還元絶縁層が酸化物半導体層に直接接している酸化物半導体ＴＦＴは、ＴＦＴ特性を有さず、還元絶縁層により酸化物半導体層が導体化されることが分かる。
　以上のことから分かるように、酸化物半導体層に還元絶縁層８ａが接すると、酸化物半導体層の電気抵抗が小さくなる。これは、還元絶縁層８ａが例えば水素を多く含み、還元絶縁層８ａが酸化物半導体層５と接触して酸化物半導体層５を還元させることにより、酸化物半導体膜が低抵抗化されると考えられる。従って、このような還元絶縁層８ａを酸化物半導体層５に直接接するように形成すると、酸化物半導体層５を低抵抗化させるのに、特別な低抵抗化処理（例えば、水素プラズマ処理等）を行わなくとも、酸化物半導体層５を低抵抗化できる。本実施形態のＴＦＴ基板１００Ａの製造プロセスにおいて、酸化物半導体膜の一部と接するように還元絶縁層８ａを配置することにより、酸化物半導体膜を部分的に低抵抗化して電極を形成できる。酸化物半導体膜のうち低抵抗化されなかった部分は、ＴＦＴの活性層として用いることができる。従って、製造プロセスが簡略化でき製造コストが削減される。
　還元絶縁層８ａは例えばＳｉＮxから形成されている。基板温度約１００℃以上約２５０℃以下（例えば、２２０℃）で、ＳｉＨ4とＮＨ3との混合ガスの流量（単位：ｓｓｃｍ）比（ＳｉＨ4の流量／ＮＨ3の流量）が４以上２０以下となるように流量が調整された条件で、還元絶縁層８ａを成膜し得る。また、還元絶縁層８ａの厚さは、例えば約１００ｎｍである。還元絶縁層８ａの厚さは、例えば約５０ｎｍ以上約３００ｎｍ以下が好ましい。
　絶縁保護層８ｂは、酸化物半導体層５のチャネル領域と接するように形成されている。絶縁保護層８ｂは絶縁酸化物（例えばＳｉＯ2）から形成されることが好ましい。絶縁保護層８ｂが絶縁酸化物から形成されると、酸化物半導体層５の酸素欠損による半導体特性の劣化を防ぐことができる。このほか絶縁保護層８ｂは、例えばＳｉＯＮ（酸化窒化シリコン、窒化酸化シリコン）、Ａｌ2Ｏ3またはＴａ2Ｏ5から形成され得る。絶縁保護層８ｂの厚さは約２６５ｎｍである。絶縁保護層８ｂの厚さは、例えば約５０ｎｍ以上約３００ｎｍ以下が好ましい。
　第１透明電極７は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物（ＩＧＺＯ系酸化物）を含む導電体層である。第１透明電極７の厚さは例えば約５０ｎｍである。第１透明電極７の厚さは、例えば約２０ｎｍ以上約２００ｎｍ以下が好ましい。詳細は後述するが、第１透明電極７と酸化物半導体層５とは同じ透明な酸化物膜から形成されている。第１透明電極７と酸化物半導体層５とを同一の酸化物膜から形成すると、製造プロセスが簡略化でき製造コストを削減し得る。酸化物膜としては、例えば、ＩＧＺＯ系半導体膜などのＩＧＺＯ系酸化物を含む膜を用いることができる。なお、前述のように、本明細書では、ＩＧＺＯ系酸化物のうち半導体特性を示すものをＩＧＺＯ系半導体と略する。
　第２透明電極９は、透明導電膜（例えばＩＴＯ（Indium Tin Oxide）、またはＩＺＯ膜）から形成されている。第２透明電極９の厚さは例えば約１００ｎｍである。第２透明電極９の厚さは、例えば約２０ｎｍ以上約２００ｎｍ以下が好ましい。
　図１（ｃ）に示すように、ＴＦＴ基板１００Ａは、例えば、Fringe Field Switching（ＦＦＳ）モードの液晶表示装置５００に用いられる。このとき、下層の第１透明電極７を画素電極（表示信号電圧が供給される）とし、上層の第２透明電極９を共通電極（共通電圧または対向電圧が供給される）として用いる。第２透明電極９には、少なくとも１以上のスリットが設けられる。このような構造のＦＦＳモードの液晶表示装置５００は、例えば、特開２０１１－５３４４３号公報に開示されている。特開２０１１－５３４４３号公報の開示内容の全てを参考のために本明細書に援用する。
　液晶表示装置５００は、ＴＦＴ基板１００Ａおよび対向基板２００と、ＴＦＴ基板１００Ａと対向基板２００との間に形成された液晶層５０とを有する。液晶表示装置５００において、対向基板２００の液晶層５０側には、透明電極（例えばＩＴＯ）などから形成され得た対向電極を備えていない。ＴＦＴ基板１００Ａに形成された第１透明電極（画素電極）７と第２透明電極（共通電極）９とにより生じた横方向の電界により、液晶層５０中の液晶分子の配向を制御して、表示させている。
　ＴＦＴ基板１００Ａは、図３に示すＴＦＴ基板１００Ａ’に改変し得る。図３（ａ）は、改変例のＴＦＴ基板１００Ａ’の模式的な平面図であり、図３（ｂ）は、図３（ａ）のＡ２－Ａ２’線に沿ったＴＦＴ基板１００Ａ’の模式的な断面図である。
　図３（ａ）および図３（ｂ）に示すＴＦＴ基板１００Ａ’は、ゲート配線３’上に酸化物半導体層５を有し、基板２の法線方向から見たとき、ゲート配線３’とソース電極６ｓおよびドレイン電極６ｄとが重なる構造を有する点で、ＴＦＴ基板１００Ａとは異なる。ＴＦＴ基板１００Ａ’においては、ゲート配線３’がゲート電極３として機能する。ＴＦＴ基板１００Ａ’は、ＴＦＴ基板１００Ａよりもさらに高い開口率を有し得る。
　なお、ＴＦＴ基板１００Ａ’は、ＴＦＴ基板１００Ａに比べて、ゲート・ドレイン間の寄生容量（Ｃｇｄ）が大きいという欠点を有している。よく知られているように、ゲート・ドレイン間の寄生容量（Ｃｇｄ）が大きいと、フィードスルー電圧が大きくなる。フィードスルー電圧は、画像の焼き付きや、フリッカーの原因となる。フィードスルー電圧を低下させるためには、画素の全容量（液晶容量Ｃｌｃ＋補助容量Ｃｓ＋ゲート・ドレイン間の寄生容量Ｃｇｄ）に対するゲート・ドレイン間の寄生容量（Ｃｇｄ）の比率を小さくすればよい。ＴＦＴ基板１００Ａ’は、透明電極を備える透明な補助容量を有しているので、開口率を低下させることなく、補助容量の面積を大きくすることによって容量値を増大させることができる。すなわち、ＴＦＴ基板１００Ａ’のように、ゲート・ドレイン間の寄生容量（Ｃｇｄ）が大きくなる構造を採用しても、フィードスルー電圧を十分に小さくできる。
　また、画素の全容量が大きいということは、画素に所定の電圧を印加するために、多くの電荷を必要する。ＴＦＴ基板１００Ａ’は、従来のアモルファスＴＦＴよりも電流供給能力の高い、酸化物半導体ＴＦＴを備えているので、画素の容量の増大によって表示品位が低下することがない。
　次に、ＴＦＴ基板１００Ａの製造方法を説明する。
　本発明の実施形態における半導体装置１００Ａの製造方法は、基板２を用意する工程（ａ）と、基板２上にゲート電極３およびゲート絶縁層４を形成する工程（ｂ）と、ゲート絶縁層４の上に酸化物半導体膜５’を形成する工程（ｃ）と、酸化物半導体膜５’の上にソース電極６ｓおよびドレイン電極６ｄを形成する工程（ｄ）と、ソース電極６ｓおよびドレイン電極６ｄの上に誘電体層８を形成する工程（ｅ）と、工程（ｃ）の前または後に、酸化物半導体膜５’の一部に接し、酸化物半導体膜５’の酸化物半導体を還元する性質を有する還元絶縁層８ａを形成する工程であって、それにより酸化物半導体膜５’のうち還元絶縁層８ａと接する部分に第１透明電極７を形成し、還元されなかった部分に酸化物半導体層５を形成する工程（ｆ）と、誘電体層８の上に第２透明電極９を形成する工程であって、第２透明電極７の少なくとも一部は誘電体層８を介して第１透明電極７と重なる、工程（ｇ）と、を包含する。
　このような半導体装置の製造方法は、簡略化された半導体装置の製造方法であるので、製造コストを削減し得る。
　次に、図４を参照しながら、ＴＦＴ基板１００Ａの製造方法の一例を詳細に説明する。
　図４（ａ）～図４（ｅ）は、ＴＦＴ基板１００Ａの製造方法の一例を説明するための模式的な工程断面図である。
　まず、図４（ａ）に示すように、基板２上にゲート電極３を形成する。基板２としては、例えばガラス基板などの透明絶縁性の基板を用いることができる。ゲート電極３はスパッタ法で基板２上に導電膜を形成した後、フォトリソグラフィ法により導電膜のパターニングを行うことによって形成できる。ここでは、導電膜として、基板２側からＴａＮ膜（厚さ：約５０ｎｍ）およびＷ膜（厚さ：約３７０ｎｍ）をこの順で有する２層構造の積層膜を用いる。なお、第１導電膜として、例えば、Ｔｉ、Ｍｏ、Ｔａ、Ｗ、Ｃｕ、ＡｌまたはＣｒなどの単層膜、それらを含む積層膜、合金膜またはこれらの窒化金属膜などを用いてもよい。
　続いて、図４（ｂ）に示すように、ＣＶＤ（Chemical Vapor deposition）法により、ゲート電極３を覆うように下部ゲート絶縁層４ａおよび上部ゲート絶縁層４ｂを形成する。ここでは、下部ゲート絶縁層４ａはＳｉＮx膜（厚さ：約３２５ｎｍ）から形成され、上部ゲート絶縁層４ｂはＳｉＯ2膜（厚さ：約５０ｎｍ）から形成される。上部ゲート絶縁層４ｂは、例えばＳｉＯ2、ＳｉＯｘＮｙ（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮｘＯｙ（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3またはＴａ2Ｏ5から形成され得る。下部ゲート絶縁層４ａは、例えばＳｉＮx、ＳｉＯ2、ＳｉＯｘＮｙ（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮｘＯｙ（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3またはＴａ2Ｏ5から形成され得る。
　続いて、図４（ｃ）に示すように、上部ゲート絶縁層４ｂ上に酸化物半導体膜５’をスパッタ法にて形成する。酸化物半導体膜５’として例えばＩＧＺＯ系半導体膜を用いる。酸化物半導体膜５’の厚さは約５０ｎｍである。
　この後、酸化物半導体５’の上に、スパッタ法によりソース電極６ｓおよびドレイン電極６ｄを形成する導電膜（不図示）を形成する。次に、ハーフトーンマスクを用いたフォトリソグラフィ法、ドライエッチング法およびアッシング法により上記の導電膜および酸化物半導体膜５’を同時にパターニングして、酸化物半導体膜５’を所望の形状にパターニングするとともにソース電極６ｓおよびドレイン電極６ｄを形成する。このように、１枚のフォトマスクで、ソース電極６ｓおよびドレイン電極６ｄの形成ならびに酸化物半導体膜５’のパターニングを行えるので、製造プロセスを簡略化でき、製造コストを削減し得る。ソース電極６ｓおよびドレイン電極６ｄは、例えばＴｉ／Ａｌ／Ｔｉの積層構造を有する。下層のＴｉ層の厚さは約５０ｎｍであり、Ａｌ層の厚さは約２００ｎｍであり、上層のＴｉ層の厚さは約１００ｎｍである。
　続いて、図４（ｄ）に示すように、酸化物半導体膜５’のチャネル領域を覆わないように還元絶縁層８ａをＣＶＤ法およびフォトリソグラフィ法で形成する。本実施形態において、還元絶縁層８ａを成膜する条件として、基板温度約１００℃以上約２５０℃以下（例えば、約２２０℃）で、ＳｉＨ4とＮＨ3との混合ガスの流量比（ＳｉＨ4の流量／ＮＨ3の流量）が４以上２０以下となるような条件を用いた。基板２の法線方向から見たとき、還元絶縁層８ａの端部がドレイン電極６ｄと重なる場合もある。このように還元絶縁層８ａを形成すると、ドレイン電極６ｄのチャネル領域側とは反対側に位置する端部付近まで後述する第１透明電極７を形成することができ、画素の開口率が高まる。還元絶縁層８ａは例えばＳｉＮxから形成され、その厚さは約１００ｎｍである。
　酸化物半導体膜５’のうち還元絶縁層８ａと接触する部分は、還元絶縁層８ａに含まれる例えば水素によって還元されて第１透明電極７が形成される。また、水素の拡散により、酸化物半導体膜５’のうちドレイン電極６ｄの下に位置する部分も低抵抗化されて、第１透明電極７の一部となる場合もある。また、酸化物半導体膜５’のうち低抵抗化されなかった部分に酸化物半導体層５が形成される。
　続いて、図４（ｅ）に示すように、第１透明電極７の上に、酸化物半導体層５のチャネル領域と接する絶縁保護層８ｂをＣＶＤ法で形成する。本実施形態では、還元絶縁層８ａおよび絶縁保護層８ｂは、誘電体層８を構成する。絶縁保護層８ｂは例えばＳｉＯ2から形成されている。絶縁保護層８ｂの厚さは約２６５ｎｍである。なお、絶縁保護層８ｂには不図示のコンタクトホールが公知の方法で形成されている。また、絶縁保護層８ｂを形成した後に、絶縁保護層８ｂを成膜する成膜温度以上の温度（例えば約３００℃）で、熱処理（アニール処理）してもよい。これにより、還元絶縁層８ａに含まれる水素を酸化物半導体膜５’中により拡散することができ、上述の第１透明電極７の電気抵抗をより小さくし得る。
　続いて、図１（ｂ）に示したように、絶縁保護層８ｂの上にスパッタ法などで透明導電膜を形成し、これをパターニングすることにより第２透明電極９を形成する。第２透明電極９の少なくとも一部は、誘電体層８を介して第１透明電極７と重なる。第２透明電極９は例えばＩＴＯから形成され、その厚さは約１００ｎｍである。
　また、図示していないが、この第２透明電極９を形成するための透明導電膜は共通電極だけでなく、ソース配線（ソースバスライン）と同じ導電膜から形成されたソースメタル層、またはゲート配線（ゲートバスライン）と同じ導電膜から形成されたゲートメタル層と電気的な接続をさせる際に用いられる引き出し配線として活用できる。これにより、例えば駆動回路を一体的に形成したＴＦＴ基板を形成することができ、これにより高品位な表示装置を製造することが可能となる。
　次に、図５を参照しながら本発明による実施形態におけるＴＦＴ基板１００Ｂを説明する。図５は、ＴＦＴ基板１００Ｂの模式的な断面図であり、図１（ｂ）のＴＦＴ基板１００Ａの断面図に対応している。ＴＦＴ基板１００Ａと共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
　図５に示すＴＦＴ基板１００Ｂは、ＴＦＴ基板１００Ａの還元絶縁層８ａが第１透明電極７の上に形成されておらず、第１透明電極７が下部のゲート絶縁層４ａと接しているＴＦＴ基板である。ＴＦＴ基板１００Ｂにおいては、第１透明電極７の上に還元絶縁層８ａを形成する代わりに、第１透明電極７の下に位置する下部のゲート絶縁層４ａを還元絶縁層８ａとして機能させ、下部のゲート絶縁層４ａを第１透明電極７に接触させている。従って、下部のゲート絶縁層４ａは還元絶縁層８ａを形成する材料から形成されており、酸化物半導体層５は、下部のゲート絶縁層４ａと接触していない。ＴＦＴ基板１００Ｂにおいて、誘電体層８は絶縁保護層８ｂを有し、還元絶縁層８ａを有していない。
　次に、図６を参照しながらＴＦＴ基板１００Ｂの製造方法の一例を説明する。図６（ａ）および図６（ｂ）は、ＴＦＴ基板１００Ｂの製造方法を説明する模式的な工程断面図である。
　図６（ａ）に示すように、公知の方法で、基板２上にゲート電極３、下部のゲート絶縁層４ａおよび上部のゲート絶縁層４ｂを形成する。このとき、下部のゲート絶縁層４ａは、上述した還元絶縁層８ａを形成する材料から形成される。また、上部のゲート絶縁層４ｂはパターニングされて、下部のゲート絶縁層４ｂの一部が露出される。
　次に、上述した方法で、上部および下部のゲート絶縁層４ａおよび４ｂ上に、酸化物半導体膜５’を形成し、酸化物半導体膜５’の上にソース電極６ｓおよびドレイン電極６ｄを形成する。
　図６（ｂ）に示すように、酸化物半導体膜５’のうち下部のゲート絶縁層４ａと接する部分には上述した還元作用により低抵抗化されて第１透明電極７が形成され、酸化物半導体膜のうち低抵抗化されなかった部分には酸化物半導体層５が形成される。酸化物半導体層５は、上部のゲート絶縁層４ｂと接するように形成される。
　続いて、上述した方法で第１透明電極７の上に、酸化物半導体層５のチャネル領域と接する絶縁保護層８ｂを形成して誘電体層８を形成する。その後、絶縁保護層８ｂの上に第１透明電極９を形成し、図５に示したＴＦＴ基板１００Ｂが製造される。
　次に、図７を参照しながら本発明による実施形態におけるＴＦＴ基板１００Ｃを説明する。図７は、図１（ｂ）に対応するＴＦＴ基板１００Ｃの模式的な断面図である。ＴＦＴ基板１００Ａと共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
　図７に示すＴＦＴ基板１００Ｃは、ＴＦＴ基板１００Ｂの第１透明電極７の上に還元絶縁層８ａが形成されているＴＦＴ基板である。従って、ＴＦＴ基板１００Ｃにおいては、第１透明電極７は、還元絶縁層８ａおよび還元絶縁層８ａを形成する材料から形成された下部のゲート絶縁層４ａと接している。ＴＦＴ基板１００Ｃにおいて、誘電体層８は還元絶縁層８ａと絶縁保護層８ｂとを有する。ＴＦＴ基板１００Ｃにおいて、下部のゲート絶縁層４ａは還元絶縁層８ａを形成する材料から形成されている。
　次に、図８を参照しながらＴＦＴ基板１００Ｃの製造方法の他の一例を説明する。図８は、ＴＦＴ基板１００Ｃの製造方法を説明する模式的な工程断面図である。
　上述したように、基板２上にゲート電極３、下部のゲート絶縁層４ａ、上部のゲート絶縁層４ｂ、酸化物半導体膜５’、ソース電極６ｓおよびドレイン電極６ｄを形成する（図６（ａ）および図６（ｂ）を参照）。
　続いて、図８に示すように、酸化物半導体膜５’の上に還元絶縁層４ａを上述した方法で形成する。還元絶縁層４ａは、酸化物半導体膜５’のチャネル領域に接しないように形成される。また、基板２の法線方向からみたとき、還元絶縁層４ａの端部はドレイン電極６ｄと重なることが好ましい。
　酸化物半導体膜５’のうち下部のゲート絶縁層４ａまたは還元絶縁層４ａと接する部分は低抵抗化されて、第１透明電極７が形成される。酸化物半導体膜５’のうち低抵抗化されなかった部分には、酸化物半導体層５が形成される。
　続いて、上述したように、還元絶縁層８ａの上に、酸化物半導体層５のチャネル領域と接する絶縁保護層８ｂを形成し、絶縁保護層８ｂの上に第２透明電極９を形成して、図７に示したＴＦＴ基板１００Ｃは製造される。
　次に、図９を参照しながら本発明による実施形態におけるＴＦＴ基板１００Ｄを説明する。図９は、図１（ｂ）に対応するＴＦＴ基板１００Ｄの模式的な断面図である。ＴＦＴ基板１００Ａと共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
　図９に示すＴＦＴ基板１００Ｄは、基板２上にゲート電極３と、ゲート電極３上に形成されたゲート絶縁層４と、ゲート絶縁層４の上に形成された還元絶縁層８ａおよび酸化物半導体層５と、酸化物半導体層５の上に形成されたソース電極６ｓおよびドレイン電極６ｄと、ソース電極６ｓおよびドレイン電極６ｄの上に形成された誘電体層８と、誘電体層８の上に形成された第２透明電極９とを有する。
　ＴＦＴ基板１００Ｄにおいて、第１透明電極７の下に還元絶縁層８ａが形成されている。還元絶縁層８ａは、第１透明電極７と接し、酸化物半導体層５とは接していない。ゲート絶縁層４は、上述した上部のゲート絶縁層４ｂを形成する材料から形成されている。誘電体層８は、上述した絶縁保護層８ｂを有し、還元絶縁層８ａを有しない。この例では、誘電体層８は、還元絶縁層８ａを有してもよい。ゲート絶縁層４および絶縁保護層８ｂは、酸化物半導体層５と接している。
　以上、本発明の実施形態によると、製造コストを抑えつつ、表示品位の高い表示パネルを製造し得る半導体装置およびその半導体装置の製造方法が提供される。
　本発明は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。
　２　　　基板
　３　　　ゲート電極
　４　　　ゲート絶縁層
　４ａ　　　下部のゲート絶縁層
　４ｂ　　　上部のゲート絶縁層
　５　　　酸化物半導体層
　６ｓ　　　ソース電極
　６ｄ　　　ドレイン電極
　７　　　第１透明電極
　８　　　誘電体層
　８ａ　　　還元絶縁層
　８ｂ　　　絶縁保護層
　９　　　第２透明電極
　５０　　　液晶層
　１００Ａ　　　半導体装置（ＴＦＴ基板）
　２００　　　対向基板
　５００　　　液晶表示装置

Claims (13)

  1. 　基板と、
    　前記基板の上に形成されたゲート電極と、
    　前記ゲート電極の上に形成されたゲート絶縁層と、
    　前記ゲート絶縁層の上に形成された酸化物半導体層と、
    　前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、
    　前記ドレイン電極と電気的に接続された第１透明電極と、
    　前記ソース電極および前記ドレイン電極の上に形成された誘電体層と、
    　前記誘電体層の上に形成された第２透明電極とを有し、
    　前記第２透明電極の少なくとも一部は、前記誘電体層を介して前記第１透明電極と重なっており、
    　前記第１透明電極の上面および下面の少なくとも一方は、前記酸化物半導体層に含まれる酸化物半導体を還元する性質を有する還元絶縁層と接しており、
    　前記還元絶縁層は、前記酸化物半導体層のチャネル領域に接しておらず、
    　前記酸化物半導体層および前記第１透明電極は、同一の酸化物膜から形成されている、半導体装置。
  2. 　前記誘電体層は、前記還元絶縁層と、前記酸化物半導体層のチャネル領域に接する酸化物絶縁層とを有する、請求項１に記載の半導体装置。
  3. 　前記ゲート絶縁層は、前記還元絶縁層と、前記酸化物半導体層の下面と接する酸化物絶縁層とを有する、請求項１または２に記載の半導体装置。
  4. 　前記第１透明電極の上に前記ドレイン電極が形成され、
    　前記第１透明電極は前記ドレイン電極に直接接している、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記基板の法線方向から見たとき、
    　前記還元絶縁層の端部は、前記ドレイン電極と重なる、請求項１から４のいずれかに記載の半導体装置。
  6. 　前記酸化物膜は、Ｉｎ、ＧａおよびＺｎを含む、請求項１から５のいずれかに記載の半導体装置。
  7. 　基板を用意する工程（ａ）と、
    　基板上にゲート電極およびゲート絶縁層を形成する工程（ｂ）と、
    　前記ゲート絶縁層の上に酸化物半導体膜を形成する工程（ｃ）と、
    　前記酸化物半導体膜の上にソース電極およびドレイン電極を形成する工程（ｄ）と、
    　前記ソース電極および前記ドレイン電極の上に誘電体層を形成する工程（ｅ）と、
    　前記工程（ｃ）の前または後に、前記酸化物半導体膜の一部に接し、前記酸化物半導体膜の酸化物半導体を還元する性質を有する還元絶縁層を形成する工程であって、それにより前記酸化物半導体膜のうち前記還元絶縁層と接する部分に第１透明電極を形成し、還元されなかった部分に酸化物半導体層を形成する工程（ｆ）と、
    　前記誘電体層の上に第２透明電極を形成する工程であって、前記第２透明電極の少なくとも一部は前記誘電体層を介して前記第１透明電極と重なる、工程（ｇ）と、
    を包含する、半導体装置の製造方法。
  8. 　前記工程（ｆ）は、前記工程（ｂ）に含まれる、請求項７に記載の半導体装置の製造方法。
  9. 　前記工程（ｆ）は、前記工程（ｅ）に含まれる、請求項７または８に記載の半導体装置の製造方法。
  10. 　前記誘電体層および前記ゲート絶縁層の少なくとも１つは、酸化物絶縁層を含み、
    　前記酸化物絶縁層は、前記酸化物半導体層と接している、請求項７から９のいずれかに記載の半導体装置の製造方法。
  11. 　前記基板の法線方向から見たとき、
    　前記還元絶縁層の端部は、前記ドレイン電極と重なる、請求項７から１０のいずれかに記載の半導体装置の製造方法。
  12. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む請求項１から６のいずれかに記載の半導体装置。
  13. 　前記酸化物半導体膜はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む請求項７から１１のいずれかに記載の半導体装置の製造方法。
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