JP2008040343A - 薄膜トランジスタアレイ、その製造方法及び液晶表示装置 - Google Patents

Abstract

【課題】 酸化物半導体膜を用いた従来の薄膜トランジスタアレイでは、外部駆動回路と薄膜トランジスタアレイの信号線端子との良好な接続を確保できるアレイ構造は実現されていなかった。
【解決手段】 薄膜トランジスタのチャネル部１４、ソース部１５、ドレイン部１６と、画素電極１３と、ゲート信号線１１及びソース信号線１２の端部の接続用端子部１８、１７も同一の酸化物半導体で形成する。薄膜トランジスタアレイにおける全ての層構造を形成後、最上層の保護絶縁膜１９の所望の位置に開口部を設ける。そして、開口部を介して酸化物半導体膜２６を還元性プラズマあるいはドーピング元素を含むプラズマに曝すことにより、接続用端子部１８、１７、ソース・ドレイン部１５、１６、画素電極１３を同時に低抵抗化する。
【選択図】 図１

Description

本発明は、薄膜トランジスタアレイ、その製造方法及び液晶表示装置に関する。

インジウム、スズ及び酸素の化合物であるＩＴＯ膜をはじめとする酸化物透明導電膜は、数百ｎｍ程度の薄膜において数Ω／□のシート抵抗が得られることと、可視光に対する透過率が高いことから各種フラットパネルディスプレイ、光電変換素子などに広く用いられている。

更に近年、Ｉｎ−Ｇａ−Ｚｎ−Ｏなどの酸化物透明半導体膜をチャネル層に用いた薄膜トランジスタの研究が始められた。

このような酸化物半導体はイオン性の高い結合で構成されており、結晶、非晶質間での電子移動度の差が小さいことが特徴である。

従って、非晶質状態でも比較的高い電子移動度が得られている。

また、スパッタリング法などを用いることにより室温にて非晶質膜を成膜できるので、ＰＥＴなどの樹脂基板上への酸化物半導体薄膜トランジスタ形成の研究も始められている。

例えば、特許文献１には、基板上に形成された酸化物半導体材料膜を、その所定の領域に導電性を付与することにより、薄膜トランジスタのチャネル部、ソース・ドレインに加工するとともに、ドレイン部に接続された画素電極を含む導電要素に加工する技術が開示されている。

特許文献１では、不純物を含まない真性酸化物半導体からなる領域を薄膜トランジスタのチャネル部とし、不純物が添加された導電性領域をソース・ドレイン部や画素電極としている。
特開２００３−５０４０５号公報

しかしながら、特許文献１の技術においては、フォトマスクを用いて不純物を添加することで所望の導電性領域を形成しているので、フォトリソ工程が増えてしまうという欠点がある。

また、外部駆動回路と接続するための信号線端子についての記述が無い。従って、フォトリソ工程を増やすことなく、また外部駆動回路と信号線端子との良好な接続を確保できる酸化物半導体薄膜トランジスタアレイは実現されていなかった。

本発明は、上記のような問題点を解決するためになされたもので、外部駆動回路との電気的接続の信頼性を向上させることが可能であり、好ましくは、フォトリソ工程を増やすことなく低コストなプロセスで製造可能な薄膜トランジスタアレイ、その製造方法及び液晶表示装置を提供することを目的とする。

上記課題を解決するため、絶縁性基板と、それぞれ酸化物半導体膜からなるチャネル部及びソース・ドレイン部を有し、前記絶縁性基板上にマトリクス状に配置された複数の薄膜トランジスタと、前記薄膜トランジスタのドレイン部と一体的に形成された画素電極と、複数の前記薄膜トランジスタからなる一組の薄膜トランジスタ郡にソース信号を供給するソース信号線と、複数の前記薄膜トランジスタからなる一組の薄膜トランジスタ郡にゲート信号を供給するゲート信号線と、前記ソース信号線の端部に設けられたソース接続用端子部と、前記ゲート信号線の端部に設けられたゲート接続用端子部と、を具備した薄膜トランジスタアレイにおいて、前記ソース接続用端子部及び前記ゲート接続用端子部が、前記チャネル部と同層であり、前記ソース接続用端子部及び前記ゲート接続用端子部の導電率が前記画素電極と同等であることを特徴としている。

また、本発明の薄膜トランジスタアレイは、絶縁性基板と、それぞれ酸化物半導体膜からなるチャネル部及びソース・ドレイン部を有し、前記絶縁性基板上にマトリクス状に配置された複数の薄膜トランジスタと、前記薄膜トランジスタのドレイン部と一体的に形成された画素電極と、同一列上の前記薄膜トランジスタにソース信号を供給するソース信号線と、同一行上の前記薄膜トランジスタにゲート信号を供給するゲート信号線と、前記ソース信号線の端部に設けられたソース接続用端子部と、前記ゲート信号線の端部に設けられたゲート接続用端子部と、を具備した薄膜トランジスタアレイにおいて、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部が、前記薄膜トランジスタを構成する酸化物半導体膜と同じ材料からなる酸化物半導体膜により構成されていることを特徴としている。

ここで、このような薄膜トランジスタアレイを実際に駆動する場合、パルス電圧の印加のタイミングによりソース部とドレイン部が交互に逆転する。即ち、ある瞬間にソース部であった領域が次の瞬間にドレイン部になったり、あるいは、ある瞬間にドレイン部であった領域が次の瞬間にソース部になったりする。従って、本発明でソース信号線、ソース部と規定している領域は、適宜、ドレイン信号線、ドレイン部と読み替えることができ、その逆もまた同様である。

本発明では、ソース接続用端子部、ゲート接続用端子部、画素電極、及び薄膜トランジスタの半導体チャネル部が同層で形成され、ソース接続用端子部及びゲート接続用端子部の導電率が画素電極の導電率と同等であることが特徴である。このような構成を実現するためには、まずソース接続用端子部、ゲート接続用端子部、画素電極、及び薄膜トランジスタの半導体チャネル部を構成する薄膜を同時に成膜する。その後、これら各部を所望の形状にパターニングする。更に絶縁膜を全面に成膜し、チャネル部の上部のみに絶縁膜が存在するように絶縁膜をパターニングして、ソース接続用端子部、ゲート接続用端子部及び画素電極部のみを還元性プラズマに曝すことで実現できる。このような還元性プラズマ処理により、ソース接続用端子部、ゲート接続用端子部及び画素電極部の酸化物半導体の導電率が低くなり、これらの接続用端子部と外部回路端子との間で接触抵抗の小さい良好な電機接続特性が実現できる。一方、チャネル部の酸化物半導体は還元性プラズマに曝されることがないので、半導体としての所望の導電率が維持できる。もし、このチャネル部も還元性プラズマに曝されてしまうと、チャネル部の導電率も低くなってしまい、その結果薄膜トランジスタのドレインオフ電流が高くなり良好なオンオフ比が確保できなくなる。

本発明の薄膜トランジスタアレイにおいては、前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域は、電圧が印加されていない平衡状態における前記チャネル部の抵抗率の１／１００００００００００以上１／１００以下の抵抗率を有する低抵抗率領域であることが好ましい。

本発明の薄膜トランジスタアレイにおいては、前記酸化物半導体膜は、少なくともＺｎ、Ｇａ、Ｉｎのいずれか一元素を含む非晶質酸化物であることが好ましい。

或いは、本発明の薄膜トランジスタアレイにおいては、前記酸化物半導体膜は、少なくともＺｎ、Ｇａ、Ｉｎのいずれか一元素を含む結晶酸化物であることも好ましい。

本発明の薄膜トランジスタアレイにおいては、前記結晶酸化物は、非晶質酸化物にレーザを照射して結晶化させることにより形成されたことが好ましい。

本発明の薄膜トランジスタアレイにおいては、前記酸化物半導体膜は、粒子状の酸化物半導体を溶媒に溶かしその酸化物半導体溶液を塗布又は印刷しその後加熱処理で溶媒を蒸発させることにより形成されたことも好ましい。

本発明の薄膜トランジスタアレイにおいては、前記酸化物半導体膜は、少なくともＺｎ、Ｇａ、Ｉｎのいずれか一元素を含む非晶質酸化物及び多結晶酸化物の混晶であることも好ましい。

本発明の薄膜トランジスタアレイにおいては、前記絶縁性基板は樹脂基板であることが好ましい。

また、本発明の薄膜トランジスタアレイの製造方法は、酸化物半導体膜を成膜する工程と、前記酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、ゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域を、還元性プラズマ、又はＢ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を含むプラズマに曝すことにより、当該領域の抵抗率を低下させる抵抗率低下工程と、を有することを特徴としている。

本発明の薄膜トランジスタアレイの製造方法においては、前記抵抗率低下工程では、前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域を、還元性プラズマに曝すことにより、当該領域の抵抗率を、電圧が印加されていない平衡状態における前記チャネル部の抵抗率の１／１００００００００００以上１／１００以下の抵抗率に低下させることが好ましい。

本発明の薄膜トランジスタアレイの製造方法においては、前記還元性プラズマが、希ガスプラズマ、水素ガスプラズマ、窒素ガスプラズマ又はこれらの混合ガスプラズマであることが好ましい。

また、本発明の薄膜トランジスタアレイの製造方法は、酸化物半導体膜を成膜する工程と、前記酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、ゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域に、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素をドーピングすることにより、当該領域の抵抗率を低下させる抵抗率低下工程と、を有することを特徴としている。

この場合、前記抵抗率低下工程では、前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域に、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素をドーピングすることにより、当該領域の抵抗率を、電圧が印加されていない平衡状態における前記チャネル部の抵抗率の１／１００００００００００以上１／１００以下の抵抗率に低下させることが好ましい。

本発明の薄膜トランジスタアレイの製造方法は、絶縁性基板上に導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることによりゲート信号線を形成する工程と、ゲート絶縁膜を成膜する工程と、前記ゲート信号線のゲート接続用端子部を形成する部分の上に位置する前記ゲート絶縁膜の部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホールを形成する工程と、酸化物半導体膜を成膜し、該酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、前記ゲート端子コンタクトホールの上に位置するゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることにより、前記ソース接続用端子部と電気的接続を有するソース信号線を形成する工程と、保護絶縁膜を成膜する工程と、前記保護絶縁膜において、前記ゲート接続用端子部、前記ソース接続用端子部、前記ソース・ドレイン部、及び、前記画素電極の各々の上に位置する部位を、エッチングにより除去することによって、所望の形状のゲート・ソース端子コンタクトホール及び開口部を形成する工程と、還元性プラズマ、又はＢ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を含むプラズマに曝す工程と、をこの順に行うことを特徴としている。

本発明の薄膜トランジスタアレイの製造方法は、絶縁性基板上に導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることによりゲート信号線を形成する工程と、ゲート絶縁膜を成膜する工程と、導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることによりソース信号線を形成する工程と、前記ゲート信号線のゲート接続用端子部を形成する部分の上に位置する前記ゲート絶縁膜の部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホールを形成する工程と、酸化物半導体膜を成膜し、該酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、前記ゲート端子コンタクトホール上に位置するゲート接続用端子部と、前記ソース信号線の端部に位置するソース接続用端子部と、を形成する工程と、保護絶縁膜を成膜する工程と、前記保護絶縁膜において、前記ゲート接続用端子部、前記ソース接続用端子部、前記ソース・ドレイン部、及び、前記画素電極の各々の上に位置する部位を、エッチングにより除去することによって、所望の形状のゲート・ソース端子コンタクトホール及び開口部を形成する工程と、還元性プラズマ、又はＢ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を含むプラズマに曝す工程と、をこの順に行うことを特徴としている。

本発明の薄膜トランジスタアレイの製造方法は、絶縁性基板上に酸化物半導体膜を成膜し、該酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、ゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、ゲート絶縁膜を成膜する工程と、前記ゲート信号線のゲート接続用端子部を形成する部分の上に位置する前記ゲート絶縁膜の部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホールを形成する工程と、導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることにより前記ゲート接続用端子部と電気的接続を有するゲート信号線を形成する工程と、層間絶縁膜を成膜する工程と、前記層間絶縁膜及び前記ゲート絶縁膜において、前記ソース接続用端子部及びソース部の上に位置する部位をエッチングにより除去することによって、所望の形状のソース端子コンタクトホール及びソースコンタクトホールを形成する工程と、導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることにより前記ソース接続用端子部及びソース部と電気的接続を有するソース信号線を形成する工程と、保護絶縁膜を成膜する工程と、前記保護絶縁膜、前記層間絶縁膜及び前記ゲート絶縁膜において、前記ゲート接続用端子部、前記ソース接続用端子部、前記ソース・ドレイン部、及び、前記画素電極の各々の上に位置する部位を、エッチングにより除去することによって、所望の形状のゲート・ソース端子コンタクトホール及び開口部を形成する工程と、還元性プラズマ、又はＢ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を含むプラズマに曝す工程と、をこの順に行うことを特徴としている。

本発明の薄膜トランジスタアレイの製造方法は、絶縁性基板上に導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることによりソース信号線を形成する工程と、酸化物半導体膜を成膜し、該酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、ゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、ゲート絶縁膜を成膜する工程と、前記ゲート信号線のゲート接続用端子部を形成する部分の上に位置する前記ゲート絶縁膜の部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホールを形成する工程と、導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることにより前記ゲート接続用端子部と電気的接続を有するゲート信号線を形成する工程と、保護絶縁膜を成膜する工程と、前記保護絶縁膜及び前記ゲート絶縁膜において、前記ゲート接続用端子部、前記ソース接続用端子部、前記ソース・ドレイン部、及び、前記画素電極の各々の上に位置する部位を、エッチングにより除去することによって、所望の形状のゲート・ソース端子コンタクトホール及び開口部を形成する工程と、還元性プラズマ、又はＢ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を含むプラズマに曝す工程と、をこの順に行うことを特徴としている。

本発明の薄膜トランジスタアレイの製造方法においては、前記絶縁性基板として樹脂基板を用いることが好ましい。

また、本発明の液晶表示装置は、本発明の薄膜トランジスタアレイ、又は、本発明の製造方法により製造された薄膜トランジスタアレイを備えることを特徴としている。

本発明によれば、薄膜トランジスタのチャネル部、ソース部及びドレイン部と、画素電極と、ソース接続用端子部と、ゲート接続用端子部とが、同一の酸化物半導体により形成されているので、フレキシブルプリント基板などを用いた外部駆動回路との電気的接続の信頼性を著しく向上することができる。

また、薄膜トランジスタアレイの全ての層構造を形成した後で、最上層の保護絶縁膜の所望の位置に開口部を設け、その後、還元性プラズマあるいはドーピング元素を含むプラズマに曝すことにより、ソース接続用端子部、ゲート接続用端子部、ソース部、ドレイン部及び画素電極部を同時に低抵抗化することができるので、フォトリソ工程を増やすことなく低コストなプロセスで製造可能となる。

以下、図面を参照して、本発明に係る実施形態について説明する。

〔第１の実施形態〕
図１は第１の実施形態に係る薄膜トランジスタアレイ（ボトムゲートスタガ型）の構造を示す図であり、このうち（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。

ここで、薄膜トランジスタアレイは、複数の薄膜トランジスタ１００を備え、これら複数の薄膜トランジスタ１００は、絶縁性基板１０上に列方向（例えば、図１（ａ）の上下方向）及び行方向（列方向と同一平面で且つ列方向に対して直交する方向：例えば、図１（ａ）の左右方向）にマトリクス状に配置されているが、図１には、薄膜トランジスタアレイにおける一素子（１個の薄膜トランジスタ１００及びその周辺構造）のみを示している。

薄膜トランジスタ１００は、それぞれ酸化物半導体膜からなるチャネル部１４、ソース部１５及びドレイン部１６を有し、絶縁性基板１０上にマトリクス状に配置されている。

薄膜トランジスタアレイは、更に、各薄膜トランジスタ１００のドレイン部１６と一体的に形成された画素電極１３と、薄膜トランジスタ１００の列毎に設けられたソース信号線１２と、薄膜トランジスタ１００の行毎に設けられたゲート信号線１１と、各ソース信号線１２の端部に設けられたソース接続用端子部１７と、各ゲート信号線１１の端部に設けられたゲート接続用端子部１８と、を備えている。

ソース信号線１２は、列方向（図１（ａ）における上下方向）に延在し、同一一列上に位置する薄膜トランジスタ１００にソース信号を供給する。

ゲート信号線１１は、行方向（図１（ａ）における左右方向）に延在し、同一行上に位置する薄膜トランジスタ１００にゲート信号を供給する。

ここで、画素電極１３、ソース接続用端子部１７及びゲート接続用端子部１８も、酸化物半導体膜からなる。

なお、チャネル部１４、ソース部１５及びドレイン部１６を備える薄膜トランジスタ１００と、画素電極１３とは、ゲート信号線１１とソース信号線１２との各交点の近傍に位置して配置されている。

ここで、薄膜トランジスタ１００のチャネル部１４、ソース部１５及びドレイン部１６と、画素電極１３と、ソース接続用端子部１７と、ゲート接続用端子部１８とは、同一の酸化物半導体膜２６により構成する。

このように、酸化物半導体（酸化物半導体膜２６）によりソース接続用端子部１７及びゲート接続用端子部１８を形成することにより、外部駆動回路との電気的接続の信頼性が著しく向上する。

ここで、ソース部１５の少なくとも一部の領域である低抵抗率領域１５ａ、ドレイン部１６の少なくとも一部の領域である低抵抗率領域１６ａ、画素電極１３の少なくとも一部の領域である低抵抗率領域１３ａ、ソース接続用端子部１７の少なくとも一部の領域である低抵抗率領域１７ａ、及び、ゲート接続用端子部１８の少なくとも一部の領域である低抵抗率領域１８ａは、電圧が印加されていない平衡状態におけるチャネル部１４の抵抗率の１／１００００００００００以上１／１００以下の抵抗率を有する。

これらの低抵抗率領域１５ａ、１６ａ、１３ａ、１７ａ、１８ａを形成するには、薄膜トランジスタアレイの全ての層構造を形成した後で、最上層の保護絶縁膜１９（図１（ｂ））の所望の位置（図１に示す低抵抗率領域１８ａ、１７ａ、１２ａ、１６ａ、１３ａの上側に位置する部位）に開口部１９ａ、１９ｂ、１９ｃ、１９ｄを形成し、その後、これら開口部１９ａ、１９ｂ、１９ｃを介して酸化物半導体膜２６を還元性プラズマあるいはドーピング元素を含むプラズマに曝すと良い。

酸化物半導体の電気導電率は膜中の酸素密度に敏感である。これは膜中の酸素空孔が電子ドナーとして作用するからである。ここで、酸化物半導体である酸化亜鉛（ＺｎＯ）に還元性プラズマであるアルゴンプラズマに曝した場合の作用を考える。亜鉛の最外殻価電子が酸素の最外殻に移ることによりお互いが閉殻構造となり安定化しているＺｎＯ表面がアルゴンプラズマ中のアルゴン正イオンに曝されると、酸素の最外殻電子の一部がアルゴン正イオンに奪われ、酸素とアルゴンイオンが中性化される。この中性化された酸素は、他の近傍部分で同様に中性化された酸素と結合することで酸素分子となり、ＺｎＯ膜から脱離する。この時、このＺｎＯ中の酸素空孔に残された電子が半導体のキャリアとして作用する。従って、アルゴンプラズマ生成のための放電パワーを変化させアルゴンイオンの密度を変化させれば、それに呼応して酸化物半導体膜中のキャリア密度も変化する。具体的には、プラズマ放電パワーを高くすればアルゴンイオン密度は高くなり、その結果、このプラズマ処理を用いることによって酸化物半導体の導電率をより低減化できる。このように、還元性プラズマを制御することにより、酸化物半導体中の酸素空孔濃度、即ち導電率を制御できる。また、還元性プラズマに曝すのは、酸化物半導体膜の表面部分のみでよく、必ずしも酸化物半導体膜の厚さ全域に亘っている必要はない。また、プラズマに曝すのみで酸素空孔濃度を制御できるため高温プロセスに曝す必要がなく、樹脂基板のような高温プロセスの使えない基板を使用することができる。

なお、保護絶縁膜１９に形成した開口部１９ａ、１９ｂ、１９ｃ、１９ｄのうち、開口部１９ｂは、相互に隣接するドレイン部１６と画素電極１３の上側に位置するため、共通の開口部としている。

なお、この実施形態では、酸化物半導体のドレイン電極とのコンタクト部分は、ドレイン電極下部に還元性プラズマの影響を及ぼすことができないため、高抵抗のままである。

また、ソース接続用端子部１７の上に位置する開口部１９ｃはソース端子コンタクトホールとしての機能を兼ね備え、ゲート接続用端子部１８の上に位置する開口部１９ｄはゲート端子コンタクトホールとしての機能を兼ね備える。

このように、各開口部１９ａ、１９ｂ、１９ｃ、１９ｄを介して酸化物半導体膜２６を還元性プラズマあるいはドーピング元素を含むプラズマに曝すことにより、低抵抗率領域１８ａ、１７ａ、１２ａ、１６ａ、１３ａを同時に低抵抗化できるので、低コストなプロセスにより薄膜トランジスタアレイを製造可能である。

次に、図２乃至図５を参照して、本実施形態に係る薄膜トランジスタアレイの製造方法を説明する。

図２乃至図５は、図１に示す薄膜トランジスタアレイの一連の製造工程を示す図であり、各々の図において、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。

先ず、図２に示すように、例えば樹脂基板からなる絶縁性基板１０上に、例えば、スパッタ法によりＣｒなどからなるゲート金属膜（導電性膜）を成膜し、該ゲート金属膜を所望の形状にパターニングすることによりゲート信号線１１を形成する。

更に、図２に示すように、例えば、スパッタ法により窒化シリコン膜などからなるゲート絶縁膜２０（例えば、膜厚３００ｎｍ程度）を、ゲート信号線１１を覆うようにして絶縁性基板１０上に形成する。

次に、図３に示すように、ゲート絶縁膜２０において、ゲート信号線１１の端部の上側に位置する部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホール２１を形成する。

次に、ゲート絶縁膜２０の表面を酸素プラズマに曝して酸化させた後で、大気に曝すことなく連続して、例えばＩｎＧａＺｎＯ_４からなる透明な酸化物半導体膜２６をスパッタ法によりゲート絶縁膜２０上に室温成膜した。

ここで、ゲート絶縁膜２０において、ゲート信号線１１の端部の上部に位置する部位は、予めエッチングにより除去されてゲート端子コンタクトホール２１が形成されているので、ゲート信号線１１の端部においては、酸化物半導体膜２６は、ゲート信号線１１上にも成膜される（図４）。

次に、図４に示すように、酸化物半導体膜２６を所望のアイランド形状にパターニングことにより、薄膜トランジスタ１００のチャネル部１４、ソース部１５及びドレイン部１６と、画素電極１３と、ゲート端子コンタクトホール２１上のゲート接続用端子部１８と、ソース接続用端子部１７と、を形成する。これにより、薄膜トランジスタ１００のチャネル部１４、ソース部１５及びドレイン部１６と、画素電極１３と、ゲート端子コンタクトホール２１上のゲート接続用端子部１８と、ソース接続用端子部１７と、は同じ材料で同層に形成される。

なお、このように、酸化物半導体膜２６の各アイランドにより、チャネル部１４、ソース部１５、ドレイン部１６のような薄膜トランジスタの本体部のみならず、画素電極１３、ゲート接続用端子部１８及びソース接続用端子部１７をも形成することができのは、酸化物半導体膜２６が可視光に対してほぼ透明であること、ＩＴＯ膜と物性が似ているため金属膜との良好な電気的コンタクトが得られやすいことなどに起因する。

次に、還元性処理として水素プラズマに曝した後で、ゲート絶縁膜２０上及び酸化物半導体膜２６上に亘って、例えばＣｒなどからなるソース金属膜（導電性膜）を成膜し、該ソース金属膜を所望の形状にパターニングすることにより、ソース接続用端子部１７と電気的接続を有するソース信号線１２を形成する（図５参照）。なお、この還元性処理とソース金属膜の成膜は、大気に曝すことなく連続して行う。

ここで、この還元性処理としての水素プラズマ処理の目的は、酸化物半導体膜２６の表面を還元し酸素空孔に起因する電子ドナーを生成することにより、ソース信号線１２と酸化物半導体（酸化物半導体膜２６の一部）との間で良好なオーミックコンタクトを実現することである。

次に、ゲート絶縁膜２０上、ソース信号線１２上及び酸化物半導体膜２６上に亘って、例えば窒化シリコン膜などからなる保護絶縁膜１９（例えば、膜厚３００ｎｍ程度）を形成する（図５参照）。

次に、ソース部１５の低抵抗率領域１５ａの上側に位置する開口部１９ａと、画素電極１３の低抵抗率領域１３ａ及びドレイン部１６の低抵抗率領域１６ａの上側に位置する開口部１９ｂと、ソース接続用端子部１７の低抵抗率領域１７ａの上側に位置する開口部１９ｃと、ゲート接続用端子部１８の低抵抗率領域１８ａの上側に位置する開口部１９ｄと、を保護絶縁膜１９におけるそれらの領域をエッチングにより除去することによって形成する（図５参照）。

これにより、酸化物半導体膜２６における開口部１９ａ、１９ｂ、１９ｃ、１９ｄと対応する部分が露出する。

なお、上記のように、ソース接続用端子部１７の上に位置する開口部１９ｃはソース端子コンタクトホールとしての機能を兼ね備え、ゲート接続用端子部１８の上に位置する開口部１９ｄはゲート端子コンタクトホールとしての機能を兼ね備える。

次に、これら開口部１９ａ、１９ｂ、１９ｃ、１９ｄを介して酸化物半導体膜２６を還元性プラズマあるいはドーピング元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を）を含むプラズマ２４に曝す。

これにより、各低抵抗率領域１３ａ、１５ａ、１６ａ、１７ａ、１８ａに酸素空孔を積極的に形成させることにより電子ドナーを生成し、各低抵抗率領域１３ａ、１５ａ、１６ａ、１７ａ、１８ａの抵抗率値をプラズマ２４に曝す前の値の例えば１／１０００００程度まで低減化させる。

これにより、図１に示す薄膜トランジスタアレイが製造される。

このような薄膜トランジスタアレイにおいては、薄膜トランジスタのソース・ドレイン部１５，１６の抵抗が充分低いため、良好なオン特性を実現することができる。

また、ゲート接続用端子部１８及びソース接続用端子部１７の抵抗も充分低くなり、異方性導電膜などを用いた外部フレキシブルプリント回路基板との圧着接続の際の接触抵抗の低減化、信頼性の向上が実現できる。

従って、このような薄膜トランジスタアレイを画素の駆動素子として液晶ディスプレイを作成すると、高精細且つ高信頼な特性が達成される。

以上のような第１の実施形態によれば、絶縁性基板１０と、それぞれ酸化物半導体膜２６からなるチャネル部１４、ソース部１５及びドレイン部１６を有し、絶縁性基板１０上にマトリクス状に配置された複数の薄膜トランジスタ１００と、薄膜トランジスタ１００のドレイン部１６と一体的に形成された画素電極１３と、同一列上の薄膜トランジスタ１００にソース信号を供給するソース信号線１２と、同一行上の薄膜トランジスタ１００にゲート信号を供給するゲート信号線１１と、ソース信号線１２の端部に設けられたソース接続用端子部１７と、ゲート信号線１１の端部に設けられたゲート接続用端子部１８と、を具備した薄膜トランジスタアレイにおいて、ソース接続用端子部１７及びゲート接続用端子部１８が、チャネル部１４と同層であり、ソース接続用端子部及びゲート接続用端子部の導電率が画素電極と同等である。金属を接続用端子に用いた場合、空気中の酸素で金属表面が自然酸化されてしまい、フレキシブルプリント基板などを用いた外部駆動回路との電気的接続の信頼性が低下してしまう。これに対し本実施形態の場合では、酸化物半導体は酸化物であるが故に空気中の酸素に対しても安定であり、電気的接続の信頼性が著しく向上する。

また、薄膜トランジスタアレイの全ての層構造を形成した後で、最上層の保護絶縁膜１９の所望の位置に開口部１９ａ、１９ｂ、１９ｃ、１９ｄを設け、その後、酸化物半導体膜２６を還元性プラズマあるいはドーピング元素を含むプラズマに曝すことにより、ソース接続用端子部１７、ゲート接続用端子部１８、ソース部、ドレイン部１６及び画素電極１３を同時に低抵抗化するので、フォトリソ工程を増やすことなく低コストなプロセスで製造可能となる。

なお、上記の第１の実施形態では、酸化物半導体をプラズマに曝すことにより低抵抗化しているが、これに限らず、不純物を公知の方法でドーピングすることにより低抵抗化してもかまわない。さらに、上記の実施形態では、薄膜トランジスタが、行列状に配列した例を示したが、一次元状に並んでいたり、任意の形状に配置されていてもかまわない。これらのことは、後述する各実施形態でも同様である。

〔第２の実施形態〕
次に、図６乃至図９を参照して、第２の実施形態に係る薄膜トランジスタアレイ（ボトムゲートプレーナ型）の製造方法を説明する。

図６乃至図９は、第２の実施形態に係る薄膜トランジスタアレイ（図９）の一連の製造工程を示す図であり、各々の図において、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。

なお、この第２の実施形態以降の各実施形態は、上記の第１の実施形態におけるのと同様の構成要素には同一の符号を用いて説明する。

先ず、図６に示すように、例えば樹脂基板からなる絶縁性基板１０上にゲート金属膜（導電性膜）を成膜し、該ゲート金属膜を所望の形状にパターニングすることによりゲート信号線１１を形成する。

更に、図６に示すように、ゲート信号線１１を覆うゲート絶縁膜２０を絶縁性基板１０上に形成する。

更に、図６に示すように、ゲート絶縁膜２０上にソース金属膜（導電性膜）を成膜し、該ソース金属膜を所望の形状にパターニングすることによりソース信号線１２を形成する。

次に、図７に示すように、ゲート絶縁膜２０において、ゲート信号線１１の端部の上側に位置する部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホール２１を形成する。

次に、図８に示すように、酸化物半導体膜２６を成膜する。

ここで、ゲート絶縁膜２０において、ゲート信号線１１の端部の上部に位置する部位は、予めエッチングにより除去されてゲート端子コンタクトホール２１が形成されているので、ゲート信号線１１の端部においては、酸化物半導体膜２６は、ゲート信号線１１上にも成膜される（図８）。

次に、図８に示すように、酸化物半導体膜２６を所望の形状にパターニングすることにより、薄膜トランジスタ１００のチャネル部１４、ソース部１５及びドレイン部１６と、画素電極１３と、ゲート端子コンタクトホール２１上のゲート接続用端子部１８と、ソース接続用端子部１７と、を形成する。これにより、薄膜トランジスタのチャネル部１４、ソース部１５及びドレイン部１６と、画素電極１３と、ゲート端子コンタクトホール２１上のゲート接続用端子部１８と、ソース接続用端子部１７と、は同じ材料で同層に形成される。

更に、図８に示すように、保護絶縁膜１９を成膜する。

次に、図９に示すように、保護絶縁膜１９に開口部１９ａ、１９ｂ、１９ｃ、１９ｄを形成する。

すなわち、ソース部１５の低抵抗率領域１５ａの上側に位置する開口部１９ａと、画素電極１３の低抵抗率領域１３ａ及びドレイン部１６の低抵抗率領域１６ａの上側に位置する開口部１９ｂと、ソース接続用端子部１７の低抵抗率領域１７ａの上側に位置する開口部１９ｃと、ゲート接続用端子部１８の低抵抗率領域１８ａの上側に位置する開口部１９ｄと、を保護絶縁膜１９におけるそれらの領域をエッチングにより除去することによって形成する。

なお、ソース接続用端子部１７の上に位置する開口部１９ｃはソース端子コンタクトホールとしての機能を兼ね備え、ゲート接続用端子部１８の上に位置する開口部１９ｄはゲート端子コンタクトホールとしての機能を兼ね備える。

次に、これら開口部１９ａ、１９ｂ、１９ｃ、１９ｄを介して酸化物半導体膜２６を還元性プラズマあるいはドーピング元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を）を含むプラズマ２４に曝す。

これにより、各低抵抗率領域１３ａ、１５ａ、１６ａ、１７ａ、１８ａが低抵抗化され、図９に示す薄膜トランジスタアレイが製造される。

以上のような第２の実施形態によれば、第１の実施形態と同様の効果が得られる他に、次の効果が期待できる。

すなわち、第１の実施形態の薄膜トランジスタ構造は、ボトムゲート型のスタガ構造であるためソース・ドレイン部の膜厚方向にドレインオン電流パスが形成される。従って、酸化物半導体の膜厚方向の抵抗がチャネル抵抗に付加されることになりオン電流値が低下することが懸念される場合がある。これに対しこの第２の実施形態は、ボトムゲート型のコプレナー構造であるので膜厚方向に電流パスは形成されず、従って、第１の実施形態に比べてオン電流が高くなるという効果が期待できる。

〔第３の実施形態〕
次に、図１０乃至図１３を参照して、第３の実施形態に係る薄膜トランジスタアレイ（トップゲートプレーナ型）の製造方法を説明する。

図１０乃至図１３は、第３の実施形態に係る薄膜トランジスタアレイ（図１３）の一連の製造工程を示す図であり、各々の図において、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。

先ず、図１０に示すように、例えば、樹脂基板からなる絶縁性基板１０上に、室温にて非晶質のＺｎＯ膜をスパッタ法により成膜し、該ＺｎＯ膜に波長３０８ｎｍのＸｅＣｌエキシマレーザを照射することにより、非晶質のＺｎＯ膜を結晶化させて酸化物半導体膜２６を形成する。

なお、このような結晶化処理は、電子移動度を向上させ薄膜トランジスタの駆動能力を向上させるが、このレーザ結晶化処理は必ずしも必要ではない。

更に、図１０に示すように、酸化物半導体膜２６を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部１４、ソース部１５、ドレイン部１６、画素電極１３、ゲート接続用端子部１８、及びソース接続用端子部１７を形成する。これにより、薄膜トランジスタ１００のチャネル部１４、ソース部１５及びドレイン部１６と、画素電極１３と、ゲート端子コンタクトホール２１上のゲート接続用端子部１８と、ソース接続用端子部１７と、は同じ材料で同層に形成される。

次に、図１１に示すように、例えば、プラズマＣＶＤ法によりゲート絶縁膜２０として窒化シリコン膜を２００ｎｍ成膜した後で、該ゲート絶縁膜２０において、ゲート信号線１１の端部に相当する位置の部分をエッチングにより除去し、所望の形状のゲート端子コンタクトホール３１を形成する。

更に、図１１に示すように、例えばスパッタ法によりゲート金属膜（導電性膜）を例えば１００ｎｍ程度の膜厚に成膜し、該ゲート金属膜を所望の形状にパターニングすることにより、ゲート端子コンタクトホール３１を介してゲート接続用端子部１８と電気的接続を有するゲート信号線１１を形成する。

次に、図１２に示すように、層間絶縁膜２５として、例えば、ＳｉＯ_２膜をスパッタ法により４００ｎｍ程度成膜する。

更に、図１２に示すように、層間絶縁膜２５及びゲート絶縁膜２０において、ソース信号線１２の端部の上側に相当する部位と、ソース部１５の低抵抗率領域１５ａの上側に位置する部位と、をエッチングにより除去することにより、所望の形状のソース端子コンタクトホール２２（図１２（ａ））と、所望の形状のソースコンタクトホール２３（図１２（ｂ））と、を形成する。

更に、図１２に示すように、例えばスパッタ法によりソース金属膜（導電性膜）としてのアルミニウム膜を２００ｎｍ程度の膜厚に成膜し、該ソース金属膜を所望の形状にパターニングすることにより、ソース接続用端子部１７及びソース部１５と電気的接続を有するソース信号線１２を形成する。

次に、図１３に示すように、例えば、スパッタ法により保護絶縁膜１９としての窒化シリコン膜を２００ｎｍ程度の膜厚に成膜した後で、開口部１９ａ、１９ｂ、１９ｃ、１９ｄを形成する。

ここで、本実施形態の場合、開口部１９ａ、１９ｂ、１９ｃ、１９ｄは、保護絶縁膜１９、層間絶縁膜２５及びゲート絶縁膜２０において、ソース部１５の低抵抗率領域１５ａ、画素電極１３の低抵抗率領域１３ａ及びドレイン部１６の低抵抗率領域１６ａ、ソース接続用端子部１７の低抵抗率領域１７ａ、ゲート接続用端子部１８の低抵抗率領域１８ａのそれぞれの上側に位置する部位をエッチングにより除去することによって形成する。

すなわち、本実施形態の場合、開口部１９ａ、１９ｂ、１９ｃ、１９ｄは、保護絶縁膜１９、層間絶縁膜２５及びゲート絶縁膜２０に亘って形成されている。

なお、ソース接続用端子部１７の上に位置する開口部１９ｃはソース端子コンタクトホールとしての機能を兼ね備え、ゲート接続用端子部１８の上に位置する開口部１９ｄはゲート端子コンタクトホールとしての機能を兼ね備える。

次に、これら開口部１９ａ、１９ｂ、１９ｃ、１９ｄを介して酸化物半導体膜２６を還元性プラズマあるいはドーピング元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素）を含むプラズマ２４に曝す。

これにより、各低抵抗率領域１３ａ、１５ａ、１６ａ、１７ａ、１８ａが低抵抗化され、図１３に示す薄膜トランジスタアレイが製造される。

以上のような第３の実施形態によれば、第１の実施形態と同様の効果が得られる他に、次の効果が期待できる。

すなわち、第３の実施形態も第２の実施形態と同様にコプレナー構造であるので膜厚方向に電流パスは形成されず、従って、第１の実施形態に比べてオン電流が高くなるという効果が期待できる。

また、第１、２の実施形態の場合とは異なりトップゲート構造であるため、酸化物半導体の上側の表面にチャネルが形成されることになる。酸化物半導体では低温成膜時でも結晶化する場合があり、その場合、下地表面から成膜方向に向かって結晶が成長する。従って、酸化物半導体の下側表面よりも上側表面の方が結晶性が良好であり、この上側表面をチャネルとして活用するトップゲート構造の方が、より高いオン電流が得られるという効果が期待できる。

〔第４の実施形態〕
次に、図１４乃至図１７を参照して、第４の実施形態に係る薄膜トランジスタアレイ（トップゲートスタガ型）の製造方法を説明する。

図１４乃至図１７は、第４の実施形態に係る薄膜トランジスタアレイ（図１７）の一連の製造工程を示す図であり、各々の図において、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。

先ず、図１４に示すように、例えば樹脂基板からなる絶縁性基板１０上にソース金属膜（導電性膜）を成膜し、該ソース金属膜を所望の形状にパターニングすることによりソース信号線１２を形成する。

次に、図１５に示すように、酸化物半導体膜２６を成膜し、該酸化物半導体膜１６を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部１４、ソース部１５、ドレイン部１６、画素電極１３、ゲート接続用端子部１８、及びソース接続用端子部１７を形成する。これにより、薄膜トランジスタ１００のチャネル部１４、ソース部１５及びドレイン部１６と、画素電極１３と、ゲート端子コンタクトホール２１上のゲート接続用端子部１８と、ソース接続用端子部１７と、は同じ材料で同層に形成される。

次に、図１６に示すように、ゲート絶縁膜２０を成膜し、該ゲート絶縁膜２０において、ゲート接続用端子部１８の上に位置する部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホール２１を形成する。

更に、図１６に示すように、ゲート金属膜（導電性膜）を成膜し、該ゲート金属膜を所望の形状にパターニングすることにより、ゲート端子コンタクトホール２１を介してゲート接続用端子部１８と電気的接続を有するゲート信号線１１を形成する。

次に、図１７に示すように、保護絶縁膜１９を成膜した後で、開口部１９ａ、１９ｂ、１９ｃ、１９ｄを形成する。

本実施形態の場合、開口部１９ａ、１９ｂ、１９ｃ、１９ｄは、保護絶縁膜１９及びゲート絶縁膜２０において、ソース部１５の低抵抗率領域１５ａ、画素電極１３の低抵抗率領域１３ａ及びドレイン部１６の低抵抗率領域１６ａ、ソース接続用端子部１７の低抵抗率領域１７ａ、ゲート接続用端子部１８の低抵抗率領域１８ａのそれぞれの上側に位置する部位をエッチングにより除去することによって形成する。

すなわち、本実施形態の場合、開口部１９ａ、１９ｂ、１９ｃ、１９ｄは、保護絶縁膜１９及びゲート絶縁膜２０に亘って形成されている。

なお、ソース接続用端子部１７の上に位置する開口部１９ｃはソース端子コンタクトホールとしての機能を兼ね備え、ゲート接続用端子部１８の上に位置する開口部１９ｄはゲート端子コンタクトホールとしての機能を兼ね備える。

次に、これら開口部１９ａ、１９ｂ、１９ｃ、１９ｄを介して酸化物半導体膜２６を還元性プラズマあるいはドーピング元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を）を含むプラズマ２４に曝す。

これにより、各低抵抗率領域１３ａ、１５ａ、１６ａ、１７ａ、１８ａが低抵抗化され、図１７に示す薄膜トランジスタアレイが製造される。

以上のような第４の実施形態によれば、第１の実施形態と同様の効果が得られる。

なお、上記の各実施形態において、酸化物半導体膜２６として、少なくともＺｎ、Ｇａ、Ｉｎのいずれか一元素を含む非晶質又は結晶酸化物を用いることができ、これらの半導体膜はスパッタ、蒸着、ＣＶＤなどにより形成可能である。特に、結晶酸化物膜に関しては、非晶質膜にＸｅＣｌエキシマレーザを照射することにより形成できる。これらの酸化物半導体は、可視光に対してはほぼ透明であるが、波長３０８ｎｍのＸｅＣｌエキシマレーザに対しては不透明であり吸収するからである。もちろん、その他の可視光よりも短波長なレーザや光を照射することでも結晶化できる。また、これらの酸化物半導体膜は、粒子状の酸化物半導体を溶媒に溶かしその酸化物半導体溶液を塗布又は印刷しその後加熱処理で溶媒を蒸発させることによっても形成できる。

また、上記の各実施形態における還元性プラズマ、又はＢ、Ａｌ、Ｇａ、Ｉｎ、Ｆの少なくとも一元素を含むプラズマに関しては、ＡｒやＨｅなどの希ガスプラズマや水素プラズマを含むプラズマ処理、Ｂ、Ａｌ、Ｇａ、Ｉｎのフッ化物や塩化物気体からなるプラズマを用いることができる。これらのプラズマを生成する際のガス流量や放電電力・圧力などを制御することにより、これらのプラズマに曝される酸化物半導体の抵抗率を、元々の値の１／１００００００００００から１／１００の範囲で低抵抗化できる。元々の抵抗率の１／１００よりも高い抵抗率ではソース・ドレイン部あるいは接続端子部として充分機能しない。従って、１／１００以下することが好ましい。また物性理論上、１／１００００００００００以下にすることはほとんど不可能であり、またこれ以下の低抵抗化はオーバースペックとなり必要無い。

また、上記の各実施形態における酸化物半導体膜２６の成膜方法は、上記のスパッタ法に限られるわけではなく、蒸着法、イオンプレーティング法、ＣＶＤ法なども用いることができる。特にスパッタ法を用いることにより、室温でも良好な半導体膜が得られるので、耐熱性の低い樹脂基板上への薄膜トランジスタ製造が可能になる。

本発明の産業上の利用可能性としては、液晶ディスプレイや有機ＥＬディスプレイなどのフラットパネルディスプレイの画素駆動素子が挙げられる。特に酸化物半導体は透明であるので、液晶ディスプレイ画素駆動素子に応用した場合、従来のシリコン半導体を用いた場合よりもバックライトからの透過光量が多くなり、より明るい高性能ディスプレイの実現が可能となる。

また、酸化物半導体膜は、室温成膜した場合でも、従来の典型的な３００℃成膜の非晶質シリコンよりも１桁程度電子移動度が高いので、室温成膜でも良好な特性を有する薄膜トランジスタアレイの形成が可能である。従って、耐熱性の低い樹脂基板上でも良好な特性が得られるので、フレキシブル樹脂基板ディスプレイへの応用も可能である。

また、非晶質シリコン薄膜トランジスタよりも１桁程度電子移動度が高いので、酸化物半導体ＮＭＯＳインバータから構成されるドライバ回路をディスプレイ画素部形成と同時に絶縁性基板上に作りこむことができる。酸化物半導体は可視光に対してほぼ透明であることから、可視光を吸収することがなく、従って、半導体内に光励起のキャリアはほとんど生成されない。つまり、酸化物半導体薄膜トランジスタを用いた電子デバイスを明所で用いても、光励起に起因するドレインオフ電流の増加を心配する必要が無い。従って、バックライト照射下で用いられるディスプレイ駆動素子、あるいはその他、外光に曝される状況で用いられるＮＭＯＳインバータ回路への利用が可能である。

第１の実施形態に係る薄膜トランジスタアレイ（ボトムゲートスタガ型）の構造を示す図であり、このうち（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第１の実施形態に係る薄膜トランジスタアレイ（ボトムゲートスタガ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第１の実施形態に係る薄膜トランジスタアレイ（ボトムゲートスタガ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第１の実施形態に係る薄膜トランジスタアレイ（ボトムゲートスタガ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第１の実施形態に係る薄膜トランジスタアレイ（ボトムゲートスタガ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第２の実施形態に係る薄膜トランジスタアレイ（ボトムゲートプレーナ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第２の実施形態に係る薄膜トランジスタアレイ（ボトムゲートプレーナ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第２の実施形態に係る薄膜トランジスタアレイ（ボトムゲートプレーナ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第２の実施形態に係る薄膜トランジスタアレイ（ボトムゲートプレーナ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第３の実施形態に係る薄膜トランジスタアレイ（トップゲートプレーナ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第３の実施形態に係る薄膜トランジスタアレイ（トップゲートプレーナ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第３の実施形態に係る薄膜トランジスタアレイ（トップゲートプレーナ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第３の実施形態に係る薄膜トランジスタアレイ（トップゲートプレーナ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第４の実施形態に係る薄膜トランジスタアレイ（トップゲートスタガ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第４の実施形態に係る薄膜トランジスタアレイ（トップゲートスタガ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第４の実施形態に係る薄膜トランジスタアレイ（トップゲートスタガ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。 第４の実施形態に係る薄膜トランジスタアレイ（トップゲートスタガ型）の製造方法を示す一連の工程図であり、（ａ）は平面的構造を、（ｂ）は（ａ）のＡ−Ａ線に沿った切断端面を、それぞれ示す。

符号の説明

１０ 絶縁性基板
１１ ゲート信号線
１２ ソース信号線
１３ 画素電極
１３ａ 低抵抗率領域
１４ チャネル部
１５ ソース部
１５ａ 低抵抗率領域
１６ ドレイン部
１６ａ 低抵抗率領域
１７ ソース接続用端子部
１７ａ 低抵抗率領域
１８ ゲート接続用端子部
１８ａ 低抵抗率領域
１９ 保護絶縁膜
１９ａ 開口部
１９ｂ 開口部
１９ｃ 開口部
１９ｄ 開口部
２０ ゲート絶縁膜
２１ ゲート端子コンタクトホール
２２ ソース端子コンタクトホール
２３ ソースコンタクトホール
２４ プラズマ
２５ 層間絶縁膜
２６ 酸化物半導体膜
３１ ゲート端子コンタクトホール

Claims (18)

1. 絶縁性基板と、
   それぞれ酸化物半導体膜からなるチャネル部及びソース・ドレイン部を有し、前記絶縁性基板上にマトリクス状に配置された複数の薄膜トランジスタと、
   前記薄膜トランジスタのドレイン部と一体的に形成された画素電極と、
   複数の前記薄膜トランジスタからなる一組の薄膜トランジスタ郡にソース信号を供給するソース信号線と、
   複数の前記薄膜トランジスタからなる一組の薄膜トランジスタ郡にゲート信号を供給するゲート信号線と、
   前記ソース信号線の端部に設けられたソース接続用端子部と、
   前記ゲート信号線の端部に設けられたゲート接続用端子部と、
   を具備した薄膜トランジスタアレイにおいて、
   前記ソース接続用端子部及び前記ゲート接続用端子部が、前記チャネル部と同層であり、前記ソース接続用端子部及び前記ゲート接続用端子部の導電率が前記画素電極と同等であることを特徴とする薄膜トランジスタアレイ。
2. 絶縁性基板と、
   それぞれ酸化物半導体膜からなるチャネル部及びソース・ドレイン部を有し、前記絶縁性基板上にマトリクス状に配置された複数の薄膜トランジスタと、
   前記薄膜トランジスタのドレイン部と一体的に形成された画素電極と、
   同一列上の前記薄膜トランジスタにソース信号を供給するソース信号線と、
   同一行上の前記薄膜トランジスタにゲート信号を供給するゲート信号線と、
   前記ソース信号線の端部に設けられたソース接続用端子部と、
   前記ゲート信号線の端部に設けられたゲート接続用端子部と、
   を具備した薄膜トランジスタアレイにおいて、
   前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部が、前記薄膜トランジスタを構成する酸化物半導体膜と同じ材料からなる酸化物半導体膜により構成されていることを特徴とする薄膜トランジスタアレイ。
3. 前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域は、電圧が印加されていない平衡状態における前記チャネル部の抵抗率の１／１００００００００００以上１／１００以下の抵抗率を有する低抵抗率領域であることを特徴とする請求項１又は２に記載の薄膜トランジスタアレイ。
4. 前記酸化物半導体膜は、少なくともＺｎ、Ｇａ、Ｉｎのいずれか一元素を含む非晶質酸化物であることを特徴とする請求項１乃至３の何れか一項に記載の薄膜トランジスタアレイ。
5. 前記酸化物半導体膜は、少なくともＺｎ、Ｇａ、Ｉｎのいずれか一元素を含む結晶酸化物であることを特徴とする請求項１乃至３の何れか一項に記載の薄膜トランジスタアレイ。
6. 前記酸化物半導体膜は、少なくともＺｎ、Ｇａ、Ｉｎのいずれか一元素を含む非晶質酸化物及び多結晶酸化物の混晶であることを特徴とする請求項１乃至３の何れか一項に記載の薄膜トランジスタアレイ。
7. 前記絶縁性基板は樹脂基板であることを特徴とする請求項１乃至６の何れか一項に記載の薄膜トランジスタアレイ。
8. 酸化物半導体膜を成膜する工程と、
   前記酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、ゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、
   前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域を、還元性プラズマ、又はＢ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を含むプラズマに曝すことにより、当該領域の抵抗率を低下させる抵抗率低下工程と、
   を有することを特徴とする薄膜トランジスタアレイの製造方法。
9. 前記抵抗率低下工程では、前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域を、還元性プラズマに曝すことにより、当該領域の抵抗率を、電圧が印加されていない平衡状態における前記チャネル部の抵抗率の１／１００００００００００以上１／１００以下の抵抗率に低下させることを特徴とする請求項８に記載の薄膜トランジスタアレイの製造方法。
10. 前記還元性プラズマが、希ガスプラズマ、水素ガスプラズマ、窒素ガスプラズマ又はこれらの混合ガスプラズマであることを特徴とする請求項８又は９に記載の薄膜トランジスタアレイの製造方法。
11. 酸化物半導体膜を成膜する工程と、
    前記酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、ゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、
    前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域に、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素をドーピングすることにより、当該領域の抵抗率を低下させる抵抗率低下工程と、
    を有することを特徴とする薄膜トランジスタアレイの製造方法。
12. 前記抵抗率低下工程では、前記ソース・ドレイン部、前記画素電極、前記ソース接続用端子部、及び前記ゲート接続用端子部の各々の少なくとも一部の領域に、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素をドーピングすることにより、当該領域の抵抗率を、電圧が印加されていない平衡状態における前記チャネル部の抵抗率の１／１００００００００００以上１／１００以下の抵抗率に低下させることを特徴とする請求項１１に記載の薄膜トランジスタアレイの製造方法。
13. 絶縁性基板上に導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることによりゲート信号線を形成する工程と、
    ゲート絶縁膜を成膜する工程と、
    前記ゲート信号線のゲート接続用端子部を形成する部分の上に位置する前記ゲート絶縁膜の部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホールを形成する工程と、
    酸化物半導体膜を成膜し、該酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、前記ゲート端子コンタクトホールの上に位置するゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、
    導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることにより、前記ソース接続用端子部と電気的接続を有するソース信号線を形成する工程と、
    保護絶縁膜を成膜する工程と、
    前記保護絶縁膜において、前記ゲート接続用端子部、前記ソース接続用端子部、前記ソース・ドレイン部、及び、前記画素電極の各々の上に位置する部位を、エッチングにより除去することによって、所望の形状のゲート・ソース端子コンタクトホール及び開口部を形成する工程と、
    還元性プラズマ、又はＢ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を含むプラズマに曝す工程と、
    をこの順に行うことを特徴とする薄膜トランジスタアレイの製造方法。
14. 絶縁性基板上に導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることによりゲート信号線を形成する工程と、
    ゲート絶縁膜を成膜する工程と、
    導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることによりソース信号線を形成する工程と、
    前記ゲート信号線のゲート接続用端子部を形成する部分の上に位置する前記ゲート絶縁膜の部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホールを形成する工程と、
    酸化物半導体膜を成膜し、該酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、前記ゲート端子コンタクトホール上に位置するゲート接続用端子部と、前記ソース信号線の端部に位置するソース接続用端子部と、を形成する工程と、
    保護絶縁膜を成膜する工程と、
    前記保護絶縁膜において、前記ゲート接続用端子部、前記ソース接続用端子部、前記ソース・ドレイン部、及び、前記画素電極の各々の上に位置する部位を、エッチングにより除去することによって、所望の形状のゲート・ソース端子コンタクトホール及び開口部を形成する工程と、
    還元性プラズマ、又はＢ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を含むプラズマに曝す工程と、
    をこの順に行うことを特徴とする薄膜トランジスタアレイの製造方法。
15. 絶縁性基板上に酸化物半導体膜を成膜し、該酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、ゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、
    ゲート絶縁膜を成膜する工程と、
    前記ゲート信号線のゲート接続用端子部を形成する部分の上に位置する前記ゲート絶縁膜の部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホールを形成する工程と、
    導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることにより前記ゲート接続用端子部と電気的接続を有するゲート信号線を形成する工程と、
    層間絶縁膜を成膜する工程と、
    前記層間絶縁膜及び前記ゲート絶縁膜において、前記ソース接続用端子部及びソース部の上に位置する部位をエッチングにより除去することによって、所望の形状のソース端子コンタクトホール及びソースコンタクトホールを形成する工程と、
    導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることにより前記ソース接続用端子部及びソース部と電気的接続を有するソース信号線を形成する工程と、
    保護絶縁膜を成膜する工程と、
    前記保護絶縁膜、前記層間絶縁膜及び前記ゲート絶縁膜において、前記ゲート接続用端子部、前記ソース接続用端子部、前記ソース・ドレイン部、及び、前記画素電極の各々の上に位置する部位を、エッチングにより除去することによって、所望の形状のゲート・ソース端子コンタクトホール及び開口部を形成する工程と、
    還元性プラズマ、又はＢ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を含むプラズマに曝す工程と、
    をこの順に行うことを特徴とする薄膜トランジスタアレイの製造方法。
16. 絶縁性基板上に導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることによりソース信号線を形成する工程と、
    酸化物半導体膜を成膜し、該酸化物半導体膜を所望の形状にパターニングすることにより、薄膜トランジスタのチャネル部及びソース・ドレイン部と、画素電極と、ゲート接続用端子部と、ソース接続用端子部と、を形成する工程と、
    ゲート絶縁膜を成膜する工程と、
    前記ゲート信号線のゲート接続用端子部を形成する部分の上に位置する前記ゲート絶縁膜の部位をエッチングにより除去することにより、所望の形状のゲート端子コンタクトホールを形成する工程と、
    導電性膜を成膜し、該導電性膜を所望の形状にパターニングすることにより前記ゲート接続用端子部と電気的接続を有するゲート信号線を形成する工程と、
    保護絶縁膜を成膜する工程と、
    前記保護絶縁膜及び前記ゲート絶縁膜において、前記ゲート接続用端子部、前記ソース接続用端子部、前記ソース・ドレイン部、及び、前記画素電極の各々の上に位置する部位を、エッチングにより除去することによって、所望の形状のゲート・ソース端子コンタクトホール及び開口部を形成する工程と、
    還元性プラズマ、又はＢ、Ａｌ、Ｇａ、Ｉｎ、Ｆのうちの少なくとも一元素を含むプラズマに曝す工程と、
    をこの順に行うことを特徴とする薄膜トランジスタアレイの製造方法。
17. 前記絶縁性基板として樹脂基板を用いることを特徴とする請求項１３乃至１６の何れか一項に記載の薄膜トランジスタアレイの製造方法。
18. 請求項１乃至７の何れか一項に記載の薄膜トランジスタアレイ、又は、請求項８乃至１７の何れか一項に記載の製造方法により製造された薄膜トランジスタアレイを備えることを特徴とする液晶表示装置。