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JP2011066245A - 半導体装置 - Google Patents

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Abstract

【課題】高耐圧で大きな電流駆動能力をもつＬＯＣＯＳオフセット型ＭＯＳ型電界効果トランジスタを提供する。
【解決手段】ＬＯＣＯＳオフセット型ＭＯＳ型電界効果トランジスタのドレイン側のオフセット領域に、ＬＯＣＯＳ酸化膜を伴うＮ型第１低濃度ドレインオフセット領域５と、ＬＯＣＯＳ酸化膜を伴わないＮ型第２低濃度ドレインオフセット領域６を設け、共にゲート電極で覆うように設けたので、Ｎ型第１低濃度ドレインオフセット領域５でオフセット領域にかかる電界を緩和し高耐圧を得て、Ｎ型第２低濃度ドレインオフセット領域６でオフセット領域のキャリアを増加させ大きな電流駆動能力を得ることができる。
【選択図】図１

Description

本発明は、半導体装置に関する。より詳細には、高耐圧で電流駆動能力の高いＬＯＣＯＳオフセット型電界効果トランジスタに関する。
従来例として高耐圧構造のＮチャネルＬＯＣＯＳオフセット型ＭＯＳ型電界効果トランジスタを図２に示す。ＮチャネルＬＯＣＯＳオフセット型ＭＯＳ型電界効果トランジスタ１０１は、Ｐ型シリコン基板１６、Ｐ型ウェル領域１７、Ｎ型低濃度ソースＬＯＣＯＳオフセット領域１８、Ｎ型低濃度ドレインＬＯＣＯＳオフセット領域１９、Ｎ型高濃度ソース領域２０、Ｎ型高濃度ドレイン領域２１、チャネル形成領域２２、ゲート酸化膜２３、ゲート電極２４、ＬＯＣＯＳ酸化膜２５、保護酸化膜２６、ソース電極２７、ドレイン電極２８などから構成される。図に示すように、ＭＯＳ型電界効果トランジスタ１０１の特徴は、高耐圧化するために、チャネル領域２２とＮ型高濃度ドレイン領域２１の間にＮ型低濃度ドレインＬＯＣＯＳオフセット領域１９を設けることと、素子間にできる寄生フィールドトランジスタのチャンネル形成を防ぐためにＬＯＣＯＳ酸化膜２５を5000Å〜10000Åと厚い酸化膜にしていることである。一般的にチャネル長の長いＭＯＳ型電界効果トランジスタのドレイン耐圧は、チャネル形成領域とドレイン領域の境界にできる空乏層に最も電界のかかる部分、すなわちゲート電位の影響を最も受ける表面部分がアバランシェ降伏を起こす電圧で決まる。ＭＯＳ型電界効果トランジスタ１０１のドレイン耐圧が高い理由は、チャネル形成領域２２とＮ型低濃度ドレインＬＯＣＯＳオフセット領域１９の境界の表面付近にＬＯＣＯＳ酸化膜２５のバーズビークが位置しており、ゲート電位の影響が緩和されることによって、アバランシェ降伏が生じ難くなるからである。
さらに高耐圧化するために、Ｎ型低濃度ドレインＬＯＣＯＳオフセット領域１９の不純物濃度を下げて、前記空乏層幅を大きくしようとした場合、Ｎ型低濃度ドレインＬＯＣＯＳオフセット領域１９の抵抗が大きくなり、トランジスタをオンにして大きなドレイン電流を流そうとすると、Ｎ型低濃度ドレインＬＯＣＯＳオフセット領域１９においてジュール熱が発生し素子が壊れてしまう。高耐圧化と電流駆動能力の間には、トレードオフの関係が有った。
上述のような問題を鑑みて、特許文献１に示すような方法が考えられた。特許文献１は、ＬＯＣＯＳ酸化膜の膜厚を以下の２つの条件を満足する膜厚に最適化するという方法である。第１の条件は、上述のアバランシェ降伏へのゲート電位の影響を抑制できる膜厚条件。第２の条件は、ゲート電位によって低濃度ドレインＬＯＣＯＳオフセット領域の表面を蓄積状態にできる膜厚条件である。ＬＯＣＯＳ酸化膜の膜厚を最適な膜厚にすることにより、高耐圧で電流駆動能力の大きい素子をつくることができるというものである。
特開平１１−２６７６６号公報
上記の従来例を用いて、高耐圧で電流駆動能力の大きい素子をつくろうとする場合、元々前記２つの条件がトレードオフの関係にあるため、２つの条件を同時に最適にさせる膜厚を選ぶことは難しかった。
本発明は、高耐圧のＬＯＣＯＳオフセット型ＭＯＳ型電界効果トランジスタを作製する場合において、ドレイン側のオフセット領域にＬＯＣＯＳ酸化膜を伴う第１低濃度ドレインオフセット領域と、ＬＯＣＯＳ酸化膜を伴わない第２低濃度ドレインオフセット領域を設け、共にゲート電極で覆うように設けた。具体的には以下のような手段を用いる。
第１導電型半導体基板表面に設けられた第１導電型のウェル領域と、前記第１導電型のウェル領域に接して設けられた第２導電型のウェルと、前記第１導電型のウェル領域上に設けられた第２導電型高濃度ソース領域と、前記第２導電型高濃度ソース領域と接し前記第２導電型ウェルからチャネル形成領域分だけ離して設けられた第２導電型低濃度ソースオフセット領域と、前記第２ウェル領域上に設けられた第１導電型高濃度ドレイン領域と、前記第１導電型高濃度ドレイン領域と前記チャネル形成領域側に接して設けられた第１導電型第２低濃度ドレインオフセット領域と、前記第２導電型ウェル領域上に前記チャネル形成領域と前記第１導電型第２低濃度ドレインオフセット領域と接するように設けられた第１導電型第１低濃度ドレインオフセット領域と、前記第２導電型高濃度ソース領域と前記チャネル形成領域と前記第１導電型第２低濃度ドレインオフセット領域と前記第１導電型高濃度ドレイン領域以外の表面部分に設けられたＬＯＣＯＳ酸化膜と、前記チャネル形成領域に接するＬＯＣＯＳ酸化膜上のソース側の一部と前記チャネル形成領域と前記チャネル形成領域に接するＬＯＣＯＳ酸化膜上のドレイン側の全てと前記第１導電型第２低濃度ドレインオフセット領域の上に設けられたゲート酸化膜と、前記ゲート酸化膜上に設けられたゲート電極と、前記第２導電型高濃度ソース領域上に設けられたソース電極と、前記第１導電型高濃度ドレイン領域上に設けられたドレイン電極と、前記ソース電極と前記ドレイン電極以外の部分の表面に設けられた保護酸化膜を有する半導体装置とする。
ドレイン側のオフセット領域にＬＯＣＯＳ酸化膜を伴う第１低濃度ドレインオフセット領域とＬＯＣＯＳ酸化膜を伴わない第２低濃度ドレインオフセット領域を設けることにより、第１低濃度ドレインオフセット領域で低濃度オフセット領域に加わる電界強度を緩和することにより、高耐圧のＭＯＳ型電界効果トランジスタを作ることが出来る。更に、ＬＯＣＯＳ酸化膜が無い第２低濃度ドレインオフセット領域を設けることにより、第２低濃度ドレインオフセット領域上のゲート電極からの電界が、第２低濃度ドレインオフセット領域を蓄積状態にすることにより、ゲート電圧が大きい状態で第２低濃度ドレインオフセット領域のキャリア濃度を増加させることができ、電流駆動能力も高めることができる。
本発明の第１の実施形態に係る半導体装置の断面図。 従来のＭＯＳ型電界効果トランジスタにおける半導体装置の断面図。 本発明の第２の実施形態に係る半導体装置の断面図。
以下、本発明を実施するための最良の形態について、図面に基づいて説明する。
図１は、本発明の第１の実施形態に係る半導体装置の断面図である。ここでは例としてＮチャネルＭＯＳトランジスタを挙げている。図１の半導体装置１００は以下のような構成となっている。例えば、抵抗が20〜30ΩcmのＰ型シリコン基板1表面に低濃度のＰ型ウェル領域２を深さ20um、不純物は例えばボロンとして濃度は1×1016cm-3程度に形成し、Ｐ型ウェル領域２と接するように設けられた低濃度のＮ型ウェル領域３を深さ20um、不純物は例えばリンとして濃度は1×1016cm-3程度に形成する。
次いで、レジストパターンをマスクとしたイオン注入により、Ｎ型低濃度ソースオフセット領域４を深さ1um、不純物は例えばリンとして5×1017cm-3程度に形成し、更にレジストパターンをマスクとしたイオン注入により、Ｎ型低濃度ドレインオフセット領域５を深さ1um、不純物は例えばリンとして5×1017cm-3程度に形成し、Ｎ型低濃度ソースオフセット領域４とＮ型低濃度ドレインオフセット領域５の上にＬＯＣＯＳ酸化膜１２が成長するように選択酸化により例えば8000Å程度の熱酸化膜を形成する。次いで、レジストパターンをマスクとしたイオン注入により、もうひとつのＮ型低濃度ドレインオフセット領域６を深さ1um、不純物は例えばリンとして5×1017cm-3程度に形成する。
次いで、熱酸化により例えば1000Å程度のゲート酸化膜１０をシリコン表面に形成する。次いで、ゲート酸化膜１０上にCVD法により例えば厚さ4000Å程度のポリシリコンを形成し、ポリシリコンに不純物として例えばリンを1×1020cm-3程度となるように拡散させ、レジストパターン形成とドライエッチングにより、Ｎ型低濃度ソースオフセット領域４上のＬＯＣＯＳ酸化膜１２の一部からチャネル形成領域９、Ｎ型低濃度ドレインオフセット領域５、Ｎ型低濃度ドレインオフセット領域６までを覆うようにゲート電極１１を形成する。
次いで、レジストパターンをマスクとして不純物は例えばヒ素として1×1020cm-3程度になるように不純物をイオン注入して、Ｎ型高濃度ソース領域７およびＮ型高濃度ドレイン領域８を深さ0.4umで形成する。次いで、保護酸化膜１３を厚さ7000Å程度、例えばCVD法により形成する。次いで、Ｎ型高濃度ソース領域７上およびＮ型高濃度ドレイン領域８上の保護酸化膜１３を開孔し、アルミニウム合金を堆積した後にパターニングしてＮ型高濃度ソース領域７上にはソース電極１４、Ｎ型高濃度ドレイン領域８上にはドレイン電極１５が形成される。
こうした構成とすることで、ドレイン側のオフセット領域にＬＯＣＯＳ酸化膜を伴う第１低濃度ドレインオフセット領域とＬＯＣＯＳ酸化膜を伴わない第２低濃度ドレインオフセット領域を設けることにより、第１低濃度ドレインオフセット領域で低濃度オフセット領域に加わる電界強度を緩和することとなり、高耐圧のＭＯＳ型電界効果トランジスタを作ることが出来る。更に、ＬＯＣＯＳ酸化膜が無い第２低濃度ドレインオフセット領域を設けることにより、第２低濃度ドレインオフセット領域上のゲート電極からの電界が、第２低濃度ドレインオフセット領域を蓄積状態にすることにより、ゲート電圧が大きい状態で第２低濃度ドレインオフセット領域のキャリア濃度を増加させることができ、電流駆動能力も高めることができる。
図３は、本発明の第２の実施形態に係る半導体装置１０２の断面図である。図３の半導体装置１０２は以下のような構成である。例えば、抵抗が20〜30ΩcmのＰ型シリコン基板２９表面に低濃度のＰ型ウェル領域３０を深さ20um、不純物は例えばボロンとして濃度は1×1016cm-3程度に形成し、Ｐ型ウェル領域３０と接するように設けられた低濃度のＮ型ウェル領域３１を深さ20um、不純物は例えばリンとして1×1017cm-3程度に形成する。次いで、Ｎ型ウェル領域３１からチャネル形成領域４３だけ離したＰ型ウェル領域３０上の領域にレジストパターンをマスクとしたイオン注入により、Ｎ型低濃度ソースオフセット領域３２を深さ1um、不純物は例えばリンとして5×1017cm-3程度に形成する。
次いで、Ｎ型低濃度ソースオフセット領域３２と第１ドレインオフセット領域３３上にＬＯＣＯＳ酸化膜３５が成長するように選択酸化により例えば8000Å程度の熱酸化膜を形成する。ここで、第２ドレインオフセット領域３４を作る方法として、Ｎ型低濃度ソースオフセット領域３２と第１ドレインオフセット領域３３と第２ドレインオフセット領域３４上にＬＯＣＯＳ酸化膜３５が成長するように選択酸化により例えば8000Å程度の熱酸化膜を形成し、フォトレジストとウエットエッチングを用いて第２ドレインオフセット領域３４上のＬＯＣＯＳ酸化膜を除去した後、次いで、熱酸化により例えば1000Å程度のゲート酸化膜３６をシリコン表面に形成するという方法が可能である。
次いで、ゲート酸化膜３６上にCVD法により例えば厚さ4000Å程度のポリシリコンを形成し、ポリシリコンに不純物として例えばリンを1×1020cm-3程度拡散させ、レジストパターン形成とドライエッチングにより、Ｎ型低濃度ソースオフセット領域３２上のＬＯＣＯＳ酸化膜３５の一部から第２ドレインオフセット領域３４までを覆うようにゲート電極３７を形成する。次いで、レジストパターンをマスクとして不純物は例えばヒ素として1×1020cm-3程度になるように不純物をイオン注入して、Ｎ型高濃度ソース領域３８およびＮ型高濃度ドレイン領域３９を深さ0.4umで形成する。
次いで、保護酸化膜４０を厚さ7000Å程度、例えばCVD法により形成する。次いで、Ｎ型高濃度ソース領域３８上およびＮ型高濃度ドレイン領域３９上の保護酸化膜４０を開孔し、アルミニウム合金を堆積した後にパターニングしてＮ型高濃度ソース領域３８上にはソース電極４１、Ｎ型高濃度ドレイン領域３９上にはドレイン電極４２が形成される。
実施例２の構成においても実施例１と同様の効果を得ることができることは言うまでもない。
１、１６、２９ Ｐ型シリコン基板
２、１７、３０ Ｐ型ウェル領域
３、３１ Ｎ型ウェル領域
４、１８、３２ Ｎ型低濃度ソースオフセット領域
５、３３ Ｎ型第１低濃度ドレインオフセット領域
６、３４ Ｎ型第２低濃度ドレインオフセット領域
７、２０、３８ Ｎ型高濃度ソース領域
８、２１、３９ Ｎ型高濃度ドレイン領域
９、２２ チャネル形成領域
１０、２３、３６ ゲート酸化膜
１１、２４、３７ ゲート電極
１２、２５、３５ ＬＯＣＯＳ酸化膜
１３、２６、４０ 保護酸化膜
１４、２７、４１ ソース電極
１５、２８、４２ ドレイン電極
１９ Ｎ型低濃度ドレインＬＯＣＯＳオフセット領域
１００ 実施例１に係る半導体装置
１０１ 従来のＮチャネルＬＯＣＯＳオフセット型ＭＯＳ型電界効果トランジスタ
１０２ 実施例２に係る半導体装置

Claims (2)

  1. 第１導電型の半導体基板の表面に設けられた第１導電型のウェル領域と、
    前記第１導電型のウェル領域に接して設けられた第２導電型のウェル領域と、
    前記第１導電型のウェル領域上に設けられた第２導電型の高濃度ソース領域と、
    前記高濃度ソース領域と接して設けられた第２導電型の低濃度ソースオフセット領域と、
    前記第２導電型のウェル領域上に設けられた第２導電型の高濃度ドレイン領域と、
    前記第２導電型のウェル領域上に前記低濃度ソースオフセット領域からチャネル形成領域分だけ離して設けられた第２導電型の第１の低濃度ドレインオフセット領域と、
    前記高濃度ドレイン領域と前記第１の低濃度ドレインオフセット領域との間に両者に接して設けられた第２導電型の第２の低濃度ドレインオフセット領域と、
    前記低濃度ソースオフセット領域と前記第１の低濃度ドレインオフセット領域との前記半導体基板の表面部分に設けられたＬＯＣＯＳ酸化膜と、
    前記チャネル形成領域に接する前記ＬＯＣＯＳ酸化膜上のソース側の一部と前記チャネル形成領域と前記チャネル形成領域に接するＬＯＣＯＳ酸化膜上のドレイン側の全てと前記第２の低濃度ドレインオフセット領域の上に設けられたゲート酸化膜と、
    前記ゲート酸化膜上に設けられたゲート電極と、
    前記高濃度ソース領域上に設けられたソース電極と、
    前記高濃度ドレイン領域上に設けられたドレイン電極と、
    前記ソース電極と前記ドレイン電極以外の部分の表面に設けられた保護酸化膜と、
    を有する半導体装置。
  2. 第１導電型の半導体基板の表面に設けられた第１導電型のウェル領域と、
    前記第１導電型のウェル領域に接して設けられた第２導電型のウェル領域と、
    前記第１導電型のウェル領域上に設けられた第２導電型の高濃度ソース領域と、
    前記高濃度ソース領域と接して設けられた第２導電型の低濃度ソースオフセット領域と、
    前記第２導電型のウェル領域上に前記第１導電型ウェルから第１のドレインオフセット領域と更に第２のドレインオフセット領域分を隔てて設けられた第１導電型の高濃度ドレイン領域と、
    前記低濃度ソースオフセット領域と前記第１のドレインオフセット領域との前記半導体基板の表面部分に設けられたＬＯＣＯＳ酸化膜と、
    前記チャネル形成領域に接する前記ＬＯＣＯＳ酸化膜上のソース側の一部と前記チャネル形成領域と前記チャネル形成領域に接するＬＯＣＯＳ酸化膜上のドレイン側の全てと第１ドレインオフセット領域の上に設けられたゲート酸化膜と、
    前記ゲート酸化膜上に設けられたゲート電極と、
    前記高濃度ソース領域上に設けられたソース電極と、
    前記高濃度ドレイン領域上に設けられたドレイン電極と、
    前記ソース電極と前記ドレイン電極以外の部分の表面に設けられた保護酸化膜を有する半導体装置。
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