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JP4989085B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は半導体装置及びその製造方法に関し、特に、高耐圧のＭＯＳトランジスタの構造及びその製造方法に関する。
高耐圧ＭＯＳトランジスタは、高いソース・ドレイン耐圧、あるいは高いゲート耐圧を有しており、ＬＣＤドライバー等の各種ドライバーや電源回路等に広く用いられている。近年、高いソース・ドレイン耐圧と高いゲート耐圧とを併せ持つ高耐圧トランジスタが要望されている。そこで、本来はフィールド絶縁膜であるＬＯＣＯＳ膜（Local Oxidation Of Silicon）をゲート絶縁膜として用いてゲート耐圧を向上させるとともに、低濃度のドレイン層を設けることによりソース・ドレイン耐圧の向上が図られている。
高耐圧ＭＯＳトランジスタについては、特許文献１に記載されている。
特開２００４−３９７７４号公報
しかしながら、上述の高耐圧ＭＯＳトランジスタでは、２００Ｖ程度のゲート耐圧が得られるが、ドレイン側のＬＯＣＯＳ膜の端で電界集中が起こり、そこでＰＮ接合ブレークダウンが生じるため目標とするソース・ドレイン耐圧が得られないという問題があった。
そこで、本発明の半導体装置は、第１導電型の半導体層上にフィールド絶縁膜を介して形成されたゲート電極と、第２導電型の第１のドリフト層と、前記ゲート電極を間に挟んで前記第１のドリフト層と対向して配置されたソース層と、前記第１のドリフト層より深く前記半導体層中に拡散され、前記第１のドリフト層の下方からフィールド絶縁膜の下方へ延びる第２の導電型の第２のドリフト層とを備え、前記フィールド絶縁膜の端部の下方の前記第２のドリフト層の下部に凹部が形成されていることを特徴とするものである。
本発明によれば、約２００Ｖ程度のゲート耐圧、約２８０Ｖ程度の高いソース・ドレイン耐圧を有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタを提供することができる。
本発明の実施の形態による高耐圧ＭＯＳトランジスタの構造について、図１０を参照しながら説明する。Ｐ型の単結晶シリコン基板１上にＮ型のエピタキシャル・シリコン層２がエピタキシャル成長され、単結晶シリコン基板１とエピタキシャル・シリコン層２との界面にＮ＋型の埋め込みシリコン層３が形成されている。エピタキシャル・シリコン層２上には、約１０００ｎｍの膜厚を有するＬＯＣＯＳ膜４が形成され、このＬＯＣＯＳ膜４上にゲート電極５が形成されている。ＬＯＣＯＳ膜４の左側のエピタキシャル・シリコン層２の表面にはＰ型の第１のドリフト層（Ｐ＋Ｌ）６が形成され、ゲート電極５を間に挟んでＬＯＣＯＳ膜４の右側のエピタキシャル・シリコン層２の表面には、第１のドリフト層６と対向してＰ＋型のソース層（ＰＳＤ）７が配置されている。ソース層７の右側にはエピタキシャル・シリコン層２をソース電位に設定するためのＮ＋層（ＮＳＤ）８が形成されている。
また、第１のドリフト層６より深くエピタキシャル・シリコン層２の中に拡散され、第１のドリフト層６の下方からＬＯＣＯＳ膜４の左側下方へ延びるＰ型の第２のドリフト層（ＳＰ＋Ｌ）９が形成されている。ＬＯＣＯＳ膜４の左端下方の第２のドリフト層９の下部には凹部Ｒが形成されている。
また、この第２のドリフト層９と同時に形成され、ソース層７の下方からＬＯＣＯＳ膜４の右側下方へ延びる低濃度ソース層１０が形成されている。ＬＯＣＯＳ膜４の下方の第２のドリフト層９と低濃度ソース層１０との間には、ＬＯＣＯＳ膜４の下部に接してエピタキシャル・シリコン層２より高濃度のＮ型のチャネル不純物層（ＦＮ）１１が形成されている。
第１及び第２のドリフト層６，９の左側には、これらと接触してＰ型のドレイン層１２が形成されている。ドレイン層１２は３つのＰ型層（ＰＳＤ層、ＳＰ＋Ｄ層、Ｐ＋Ｄ層）からなり、表面のＰＳＤ層が最も高濃度であり、その下方のＳＰ＋Ｄ層が次に高濃度であり、その下方のＰ＋Ｄ層が最も低濃度である。このようにドレイン層１２に濃度勾配をつけることにより、ドレイン層１２の空乏層の拡がりを大きくして高耐圧化を図っている。
また、ゲート電極５を覆って、約１０００ｎｍの膜厚を有する第１の層間絶縁膜１３が形成され、ドレイン層１２のＰＳＤ層上の第１の層間絶縁膜１３にコンタクトホールＣＨ１が開口されている。このコンタクトホールＣＨ１を通して、ドレイン層１２のＰＳＤ層にコンタクトするアルミニウム等の第１層金属層からなるドレイン電極１４が形成されている。また、ソース層７及びＮ＋層８上の第１の層間絶縁膜１３にコンタクトホールＣＨ２が開口されている。このコンタクトホールＣＨ２を通して、ソース層７及びＮ＋層８にコンタクトするアルミニウム等の第１層金属層からなるソース電極１５が形成されている。
また、ゲート電極５の一部上から、第１の層間絶縁膜１３、及び約１０００ｎｍの膜厚を有する第２の層間絶縁膜１６を介して第１のドリフト層６上に延びたフィールドプレート１７が形成されている。フィールドプレート１７はアルミニウム等からなる第２層金属層で形成され、ソース電位に設定されている。フィールドプレート１７は第１及び第２のドリフト層６，９とエピタキシャル・シリコン層２との間の空乏層を拡大する働きをする。フィールドプレート１７を第２層金属層で形成するのは、第１層金属層で形成すると、ＬＯＣＯＳ膜４の端で電界集中が起こり、ソース・ドレイン耐圧が低下するからである。
上述の高耐圧ＭＯＳトランジスタは、ゲート絶縁膜として厚いＬＯＣＯＳ膜４を用いているので約２００Ｖという高いゲート耐圧を有する。また、低濃度ドレイン層を第１及び第２のドリフト層６，９の２層で形成しているので、トランジスタのオン抵抗を低減できる。
また、第２のドリフト層９の下部に凹部Ｒを形成したので、ＬＯＣＯＳ膜４の端下でのＰ型不純物濃度が局所的に低下するとともに、第２のドリフト層９の凹部Ｒとエピタキシャル・シリコン層２とのＰＮ接合面積も大きくなるので、ドレイン電圧が印加されたときに空乏層の広がりが大きくなる。これに加えてフィールドプレート１７による空乏層拡大の効果もある。この空乏層は、エピタキシャル・シリコン層２の中へも広がるが、単結晶シリコン基板１とエピタキシャル・シリコン層２との界面にＮ＋型の埋め込みシリコン層３が形成されているので、空乏層が単結晶シリコン基板１へ到達するのが防止される。これらの相乗効果により、約２８０Ｖという高いソース・ドレイン耐圧を得ることができる。第２のドリフト層９に凹部Ｒを形成したことにより、オン抵抗は少し高くなるが、それは許容できる程度であり、第２のドリフト層９の濃度を上げることにより補償することができる。
また、図１１に示すように、第１のドリフト層６をＬＯＣＯＳ膜４の左端から、オフセット長ＯＦだけ離して形成することにより、電界の高いＬＯＣＯＳ膜４の端でＰＮ接合ブレークダウンが起こるのを防止して、さらにソース・ドレイン耐圧を向上させることができる。
次に、図１０の高耐圧ＭＯＳトランジスタの製造方法について図面を参照しながら説明する。図１に示すように、Ｐ型の単結晶シリコン基板１の表面にＮ型不純物を高濃度にイオン注入し、その表面にＮ型のエピタキシャル・シリコン層２をエピタキシャル成長させる。すると、単結晶シリコン基板１とエピタキシャル・シリコン層２の界面にＮ＋型の埋め込みシリコン層３が形成される。エピタキシャル・シリコン層２の表面には熱酸化によるダミー酸化膜２０が形成される。
次に、イオン注入により、第２のドリフト層９、低濃度ソース層１０及びＮ型のチャネル不純物層１１を図１０に対応してそれぞれの領域に形成する。図２では、ホトレジスト層２１をマスクとしてボロン（B+）のイオン注入を行うことにより第２のドリフト層９、低濃度ソース層１０を形成する工程を示している。第２のドリフト層９をイオン注入で形成する際に、ホトレジスト片２１Ａを形成しておくことにより、そのホトレジスト片２１Ａの下方にそのホトレジスト幅に応じたスリットＳＬが形成される。チャネル不純物層１１はリン（P+）のイオン注入をdose量５×１０１５／ｃｍ２の条件で行うことにより形成される。
次に、図３に示すように、ホトレジスト層２１及びダミー酸化膜２０を除去した後に、選択酸化により、約１０００ｎｍの膜厚を有するＬＯＣＯＳ膜４を形成する。ＬＯＣＯＳ膜４の左端は第２のドリフト層９のスリットＳＬの中に入る。その後、９０ｎｍの膜厚を有するゲート酸化膜２２を形成する。そして、このＬＯＣＯＳ膜４上に約４００ｎｍの膜厚を有するゲート電極５を形成する。ゲート電極５はポリシリコン、高融点金属シリサイド等で形成される。
次に、図４に示すように、図１０のドレイン層１２の形成領域に対応する開口を有するホトレジスト層２３を形成する。このホトレジスト層２３をマスクとして、ボロン（B+）のイオン注入によりドレイン層１２のＰ＋Ｄ層を形成する。ボロン（B+）のdose量は約１×１０１３／ｃｍ２である。
次に、図５に示すように、ホトレジスト層２３を除去した後に、１１８０℃の温度で、Ｎ２雰囲気中で４時間の熱拡散を行う。これにより、第２のドリフト層９、チャネル不純物層１１及びＰ＋Ｄ層が深く拡散される。この熱拡散により、ボロンの横方向拡散が起こってスリットＳＬの幅が狭まっていき、最終的にはスリットＳＬの上部がボロンで埋められて、第２のドリフト層９の下部に凹部Ｒが形成される。
次に、図６に示すように、ホトレジスト層２４を形成し、このホトレジスト層２４をマスクとして、ボロン（B+）のイオン注入により、Ｐ＋Ｄ層の中にＳＰ＋Ｄ層を形成する。そして、ホトレジスト層２４を除去し、１０５０℃の温度で５時間の熱拡散を行う。次に、図７に示すように、ドレイン側に開口部を有するホトレジスト層２５を形成し、このホトレジスト層２５をマスクとして、ボロン（B+）のイオン注入により第２のドリフト層９の表面に第１のドリフト層６を形成する。
次に、図８に示すように、ホトレジスト層２５を除去した後に、Ｎ＋層８形成領域に対応した開口を有するホトレジスト層２６を形成し、このホトレジスト層２６をマスクとしてリン（P+）のイオン注入によりＮ＋層８を形成する。次に、図９に示すように、ドレイン層１２のＰＳＤ層の形成領域、ソース層７の形成領域に対応する開口を有するホトレジスト層２７を形成し、このホトレジスト層２７をマスクとしてボロン（B+）のイオン注入により、ドレイン層１２のＰＳＤ層、ソース層７を形成する。ボロン（B+）のdose量は約１×１０１５／ｃｍ２である。
次に、図１０に示すように、ゲート電極５を覆って、約１０００ｎｍの膜厚を有する第１の層間絶縁膜１３がＣＶＤにより形成され、ドレイン層１２のＰＳＤ層上の第１の層間絶縁膜１３、ゲート酸化膜２２にコンタクトホールＣＨ１がエッチングにより開口される。このコンタクトホールＣＨ１を通して、ドレイン層１２のＰＳＤ層にコンタクトするアルミニウム等の第１層金属層からなるドレイン電極１４が形成される。また、ソース層７及びＮ＋層８上の第１の層間絶縁膜１３、ゲート酸化膜２０にコンタクトホールＣＨ２がエッチングにより開口されている。このコンタクトホールＣＨ２を通して、ソース層７及びＮ＋層８にコンタクトするアルミニウム等の第１層金属層からなるソース電極１５が形成される。次に、全面に約１０００ｎｍの膜厚を有する第２の層間絶縁膜１６が形成される。さらに、ゲート電極５の一部上から、第１の層間絶縁膜１３、及び第２の層間絶縁膜１６を介して第１のドリフト層６の一部上に延びるフィールドプレート１７が形成される。
本発明の実施の形態による半導体装置の製造方法を説明する断面図である。 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。 本発明の実施の形態による半導体装置の製造方法を説明する断面図である。 本発明の実施の形態による半導体装置を説明する断面図である。 本発明の実施の形態による半導体装置を説明する断面図である。
符号の説明
１ 単結晶シリコン基板 ２ エピタキシャル・シリコン層
３ 埋め込みシリコン層 ４ ＬＯＣＯＳ膜 ５ ゲート電極
６ 第１のドリフト層 ７ ソース層 ８ Ｎ＋層
９ 第２のドリフト層 １０ 低濃度ソース層 １１ チャネル不純物層
１２ ドレイン層 １３ 第１の層間絶縁膜 １４ ドレイン電極
１５ ソース電極 １６ 第２の層間絶縁膜
１７ フィールドプレート ２０ ダミー酸化膜
２１，２３，２４，２５，２６，２７ ホトレジスト層
２１Ａ ホトレジスト片 ２２ ゲート酸化膜
ＣＨ１，ＣＨ２ コンタクトホール
ＯＦ オフセット長 Ｒ 凹部 ＳＬ スリット

Claims (9)

  1. 第１導電型の半導体層上にフィールド絶縁膜を介して形成されたゲート電極と、第２導電型の第１のドリフト層と、前記ゲート電極を間に挟んで前記第１のドリフト層と対向して配置されたソース層と、前記第１のドリフト層より深く前記半導体層中に拡散され、前記第１のドリフト層の下方からフィールド絶縁膜の下方へ延びる第２導電型の第２のドリフト層とを備え、前記フィールド絶縁膜の端部の下方の前記第２のドリフト層の下部に凹部が形成されていることを特徴とする半導体装置。
  2. 前記ゲート電極の一部上から前記第１のドリフト層の一部上に延びるフィールドプレートを備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記フィールドプレートは第２層金属層からなることを特徴とする請求項２に記載の半導体装置。
  4. 第１のドリフト層は前記フィールド絶縁膜の端から離れて配置されていることを特徴とする請求項１に記載の半導体装置。
  5. 前記フィールド絶縁膜の下部に接して前記半導体層より高濃度の第１導電型のチャネル不純物層が形成されていることを特徴とする請求項１、２、３、４のいずれかに記載の半導体装置。
  6. 前記第1のドリフト層及び前記第２のドリフト層と接触したドレイン層を備えることを特徴とする請求項１、２、３、４、５のいずれかに記載の半導体装置。
  7. 前記半導体層は、第２導電型の単結晶半導体基板上にエピタキシャル成長されたエピタキシャル半導体層であり、前記単結晶半導体基板と前記半導体層の界面に前記半導体層より高濃度の第１導電型の埋め込み半導体層が形成されていることを特徴とする請求項１、２、３、４、５、６のいずれかに記載の半導体装置。
  8. 第１導電型の半導体層上にスリットを有する第２導電型の第２のドリフト層を形成する工程と、前記半導体層の表面にその端部が前記スリットに入るように、選択酸化法によりフィールド絶縁膜を形成する工程と、前記フィールド絶縁膜上にゲート絶縁膜を形成する工程と、前記第２のドリフト層を熱拡散することにより、前記第２のドリフト層の下方に前記スリットに対応した凹部を形成する工程と、前記第２のドリフト層の表面に第１のドリフト層を形成する工程と、前記ゲート電極を間に挟んで前記第１のドリフト層と対向する第２導電型のソース層を形成する工程を備えることを特徴とする半導体装置の製造方法。
  9. 前記フィールド絶縁膜の下部に接して前記半導体層より高濃度の第１導電型のチャネル層を形成する工程を備えることを特徴とする請求項８に記載の半導体装置の製造方法。
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US11/708,685 US7705399B2 (en) 2006-02-24 2007-02-21 Semiconductor device with field insulation film formed therein
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5307973B2 (ja) * 2006-02-24 2013-10-02 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP4989085B2 (ja) 2006-02-24 2012-08-01 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
KR100858924B1 (ko) * 2006-11-13 2008-09-17 고려대학교 산학협력단 액화천연가스의 수증기 개질반응에 의한 수소가스 제조용담지 촉매, 그 제조방법 및 상기 담지 촉매를 이용한수소가스 제조방법
JP2010010408A (ja) * 2008-06-27 2010-01-14 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US11088031B2 (en) 2014-11-19 2021-08-10 Key Foundry Co., Ltd. Semiconductor and method of fabricating the same
US10224407B2 (en) 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof
KR102291315B1 (ko) * 2019-10-16 2021-08-18 주식회사 키 파운드리 반도체 소자

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4987465A (en) * 1987-01-29 1991-01-22 Advanced Micro Devices, Inc. Electro-static discharge protection device for CMOS integrated circuit inputs
GB9106108D0 (en) * 1991-03-22 1991-05-08 Philips Electronic Associated A lateral insulated gate field effect semiconductor device
JPH04356965A (ja) * 1991-06-03 1992-12-10 Sony Corp 半導体装置
US5294824A (en) * 1992-07-31 1994-03-15 Motorola, Inc. High voltage transistor having reduced on-resistance
JPH08236757A (ja) * 1994-12-12 1996-09-13 Texas Instr Inc <Ti> Ｌｄｍｏｓ装置
DE19811297B4 (de) * 1997-03-17 2009-03-19 Fuji Electric Co., Ltd., Kawasaki MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
JP3315356B2 (ja) * 1997-10-15 2002-08-19 株式会社東芝 高耐圧半導体装置
JP3111947B2 (ja) * 1997-10-28 2000-11-27 日本電気株式会社 半導体装置、その製造方法
JP3061023B2 (ja) * 1997-11-28 2000-07-10 日本電気株式会社 半導体装置
DE19800647C1 (de) * 1998-01-09 1999-05-27 Siemens Ag SOI-Hochspannungsschalter
US6111291A (en) 1998-06-26 2000-08-29 Elmos Semiconductor Ag MOS transistor with high voltage sustaining capability
US5973341A (en) * 1998-12-14 1999-10-26 Philips Electronics North America Corporation Lateral thin-film silicon-on-insulator (SOI) JFET device
US6531355B2 (en) * 1999-01-25 2003-03-11 Texas Instruments Incorporated LDMOS device with self-aligned RESURF region and method of fabrication
KR20000060879A (ko) * 1999-03-20 2000-10-16 김영환 고전압 반도체소자의 제조방법
US6211552B1 (en) * 1999-05-27 2001-04-03 Texas Instruments Incorporated Resurf LDMOS device with deep drain region
DE60029554T2 (de) * 1999-06-03 2007-07-12 Koninklijke Philips Electronics N.V. Halbleiterbauelement mit hochspannungselement
JP2001068560A (ja) * 1999-08-30 2001-03-16 Sanyo Electric Co Ltd 半導体装置の製造方法及び半導体装置
JP3439415B2 (ja) * 2000-03-13 2003-08-25 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
EP1162664A1 (en) * 2000-06-09 2001-12-12 Motorola, Inc. Lateral semiconductor device with low on-resistance and method of making the same
JP2002237591A (ja) * 2000-12-31 2002-08-23 Texas Instruments Inc Ｄｍｏｓトランジスタ・ソース構造とその製法
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
US6773997B2 (en) * 2001-07-31 2004-08-10 Semiconductor Components Industries, L.L.C. Method for manufacturing a high voltage MOSFET semiconductor device with enhanced charge controllability
US20040251498A1 (en) * 2001-11-01 2004-12-16 Zingg Rene Paul Lateral islolated gate bipolar transistor device
WO2003075353A1 (en) * 2002-03-01 2003-09-12 Sanken Electric Co., Ltd. Semiconductor device
JP2003343960A (ja) 2002-05-29 2003-12-03 Glocal:Kk 冷凍装置
US6717214B2 (en) * 2002-05-21 2004-04-06 Koninklijke Philips Electronics N.V. SOI-LDMOS device with integral voltage sense electrodes
JP4171251B2 (ja) 2002-07-02 2008-10-22 三洋電機株式会社 半導体装置及びその製造方法
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
JP4091895B2 (ja) * 2002-10-24 2008-05-28 松下電器産業株式会社 半導体装置およびその製造方法
US20040108544A1 (en) * 2002-12-09 2004-06-10 Semiconductor Components Industries, Llc High voltage mosfet with laterally varying drain doping and method
US7019377B2 (en) * 2002-12-17 2006-03-28 Micrel, Inc. Integrated circuit including high voltage devices and low voltage devices
JP2005294584A (ja) * 2004-03-31 2005-10-20 Eudyna Devices Inc 半導体装置および不純物導入用マスクならびに半導体装置の製造方法
US7498652B2 (en) * 2004-04-26 2009-03-03 Texas Instruments Incorporated Non-uniformly doped high voltage drain-extended transistor and method of manufacture thereof
US7148540B2 (en) * 2004-06-28 2006-12-12 Agere Systems Inc. Graded conductive structure for use in a metal-oxide-semiconductor device
DE102004036387B4 (de) * 2004-07-27 2018-05-03 Robert Bosch Gmbh Hochvolt-MOS-Transistor und entsprechendes Herstellungsverfahren
JP4972855B2 (ja) * 2004-08-04 2012-07-11 富士電機株式会社 半導体装置およびその製造方法
EP1938385B1 (en) * 2005-09-07 2014-12-03 Cree, Inc. Transistors with fluorine treatment
JP5307973B2 (ja) * 2006-02-24 2013-10-02 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP4989085B2 (ja) 2006-02-24 2012-08-01 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7618866B2 (en) * 2006-06-09 2009-11-17 International Business Machines Corporation Structure and method to form multilayer embedded stressors

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