[go: up one dir, main page]

CN101711427A - 应变强化型半导体器件及用于该半导体器件制作的方法 - Google Patents

应变强化型半导体器件及用于该半导体器件制作的方法 Download PDF

Info

Publication number
CN101711427A
CN101711427A CN200880011697A CN200880011697A CN101711427A CN 101711427 A CN101711427 A CN 101711427A CN 200880011697 A CN200880011697 A CN 200880011697A CN 200880011697 A CN200880011697 A CN 200880011697A CN 101711427 A CN101711427 A CN 101711427A
Authority
CN
China
Prior art keywords
layer
strain
source
region
stressed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200880011697A
Other languages
English (en)
Other versions
CN101711427B (zh
Inventor
J·N·潘
S-P·孙
A·M·韦特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of CN101711427A publication Critical patent/CN101711427A/zh
Application granted granted Critical
Publication of CN101711427B publication Critical patent/CN101711427B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10P14/412—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种应变强化型半导体器件(30)及用于该半导体器件制作的方法。一种方法，包括嵌入应变引发(strain inducing)半导体材料(102、106)于该器件的源极区(103、107)及漏极区(105、109)中来引发器件沟道(70、72)中的应变。薄金属硅化物接触件(metal silicide contact)(112)系形成于该源极区和该漏极区使所引发的应变不致于被消除。一层导电材料(114、116)系被选择性地沉积而与该薄金属硅化物接触件接触，而金属化接触件(metallized contact)(22)则形成于该导电材料。

Description

应变强化型半导体器件及用于该半导体器件制作的方法
技术领域
本发明大致上是有关应变强化型半导体器件及用于该半导体器件制作的方法。具体而言，本发明尤系关于具有应变引发嵌入区域(straininducing embedded region)的半导体器件及用于制作此器件而不会导致该应变消除的方法。
背景技术
现今大部份之集成电路(IC)是利用复数个互连(interconnected)的场效晶体管(Field Effect Transistor；FET)(亦称为金属氧化物半导体场效晶体管(Metal Oxide Semiconductor Field Effect Transistor；MOSFET)或简称为MOS晶体管)来予以实作。FET包含有做为控制电极的栅极电极和相隔开的源极和漏极，电流可在分隔开的源极和漏极之间流通。施加于栅极电极的控制电压控制着流经源极和漏极电极间的沟道之电流的流动。
与MOS晶体管相关联之重要的参数是当器件导通时从源极到漏极间的器件电阻(device resistance)(导通电阻(“on resistance”))。总导通电阻是沟道电阻(channel resistance)加上外部电阻(external resistance)的总合。沟道电阻系在器件沟道中之多数载子之移动率(mobility)的函数。在其它参数相同的条件下，移动率愈高则沟道电阻愈低。外部电阻包含一些组件，包括但不限于经过各源极区和漏极区的电阻以及与源极区和漏极区的接触电阻。众所皆知经由施加应变(strain)于沟道区域可强化多数载子的移动率。压缩性纵向应变(compressive longitudinalstrain)可增强在P-沟道MOS(PMOS)晶体管的沟道中之多数载子电洞的移动率；而张力性纵向应变(tensile longitudinal strain)可增强在N-沟道MOS(NMOS)晶体管的沟道中之多数载子电子的移动率。此等沟道应变可以经由嵌入应变引发单晶材料于晶体管之源极区和漏极区中来予以引发。亦众所周知的是，藉由形成与源极区和漏极区接触的金属硅化物层来减少外部电阻，此外部电阻包括经过源极区和漏极区的电阻和与源极区和漏极区的接触电阻。不幸的是，在源极区和漏极区的金属硅化物层之形成，有导致嵌入材料所产生位于沟道区的应变松弛之副作用。因此硅化处理源极区和漏极区以减少外部电阻的方式，可能无法减少经由嵌入应变引发材料而形成的沟道电阻。
于是，亟欲提供具有最佳总导通电阻的应变强化型半导体器件。另外，亦欲提供具有低导通电阻的应变强化型半导体器件之制造方法。再者，参考接下来的实施方式及所附之申请专利范围配合随附图式和上述的技术领域及先前技术，本发明之其它期望特征和特性将变得显而易见。
发明内容
根据一个实施例，提供一种利用受应变之沟道区隔开源极区和漏极区的应变强化型半导体器件。该器件包含覆盖于该受应变之沟道区上的栅极电极，以及接触该源极区和漏极区的薄金属硅化物接触件。无电电镀之导电层覆盖于该薄硅化物接触件上，以及受应力的绝缘层覆盖于该栅极电极上。
根据另一实施例，提供一种用于制造应变强化型半导体器件的方法。一种应变引发的半导体材料系嵌入在该器件的源极区和漏极区中，以引发在该器件沟道中的应变。薄金属硅化物接触件将形成于源极区和漏极区以避免松弛已引发的应变。一层导电材料系选择性地沉积而与该薄金属硅化物接触件接触，而金属化的接触件则形成于该导电材料。
附图说明
以下将配合下列附图来说明本发明，其中同样的组件符号代表同样的组件，并且其中
图1至图10以剖面图说明根据各种实施例的应变强化型MOS器件及用于该MOS器件制作的方法；
图11至图14配合参考图1至图8，以剖面图说明根据替换实施例之应变强化型MOS器件及用于该MOS器件制作的方法；以及
图15和图16配合参考图1至图10或图1至图14，以剖面图说明根据又另一实施例之应变强化型MOS器件及用于该MOS器件制作的方法。
具体实施方式
以下叙述的实施方式本质上仅只是例示性质，并非意欲限制本发明或限制本发明的应用及使用。此外，此实施方式亦非意欲受限于之前所描述的技术领域、先前技术、发明内容或接下来叙述的实施方式所提出之明示或暗示的理论。
图1至图16依据各种实施例说明受应力的MOS器件(stressed MOSdevice)30及制造此种MOS器件的制造方法步骤。在这些例示实施例中，受应力的MOS器件30是互补(complementary)MOS(CMOS)器件，在此是由单一NMOS晶体管31及单一PMOS晶体管33来表示。从接下来的叙述会清楚了解，各种的实施例系针对具有增强之移动率的NMOS晶体管及/或也具有增强之移动率的PMOS晶体管的制造方法，以达到具有优越导通电阻特性的半导体器件。熟悉该技术领域之人士将会了解到本发明可以应用到CMOS器件、单沟道的NMOS器件、或是单沟道的PMOS器件。依据实施例制造的受应力的MOS器件而组成的集成电路，可以包含许多诸如器件30的组件，并且也可能包括受应力及非受应力(unstressed)之PMOS晶体管和受应力及非受应力的NMOS晶体管。
制造MOS晶体管的各种步骤已广为周知，因此为了文章简洁的目的，许多传统的制造步骤在此只会简短的提及或整个省略，而不提供众所皆知的制程细节。虽然用语“MOS器件”能适切地代表具有金属栅极电极和氧化物栅极绝缘体的器件，但该用语在全文中会被用来代表任何半导体器件，该半导体器件包含有放置在栅极绝缘体(可以是氧化物或其它绝缘体)之上的导电栅极电极(可以是金属或其它导电材料)，接着将该栅极绝缘体放置在半导体衬底上。
如图1的剖面图所示，受应力的MOS器件30的制造方法，依照实施例，是从准备具有表面32的半导体衬底36开始。此半导体衬底可以是任何单晶半导体材料，但较佳为单晶硅衬底，其中用语“硅衬底”和“硅层”在此将用来包含典型使用在半导体工业中相当纯的硅材料。为了方便讨论但并不设限，半导体衬底36在此将称为硅衬底。熟悉该技术领域的人士将了解到，半导体衬底36也可以由其它半导体材料制成，例如硅锗(SiGe)、碳化硅(SiC)、砷化镓或其它类似的材料。硅衬底36可以是基体硅晶圆(bulk silicon wafer)(未图标)或在绝缘层35上的硅薄层34(通常称为绝缘体上覆硅(silicon-on-insulator)SOI)，该绝缘层35依序被硅承载晶圆37所支撑。如此处所示，在没有限制的条件下，半导体衬底36较佳是SOI晶圆。假设衬底是SOI衬底，不论是否是由单晶硅或一些其它单晶半导体材料构成，形成衬底36以及特别是薄层34的单晶材料的特征将在于与该材料之晶体结构相关联的晶格常数。
为了制造CMOS器件，部份的薄硅层34会被掺杂P型杂质(impurity)掺杂物(dopant)(P井(P-well)38)以制作N-沟道MOS晶体管31，而其它的部份则会被掺杂N型杂质掺杂物(N井(N-well)39)以制作P-沟道MOS晶体管33。举例来说，P井和N井可利用离子植入的方式藉以掺杂成适当的导电性。浅沟槽隔离(shallow trench isolation；STI)40或其它的电性隔离系形成于半导体衬底中，并且较佳地延伸通过硅薄层34至绝缘层35，依所实作之电路功能的需要用以电性隔离个别的器件。众所皆知，有许多已知的制程可以用来形成STI，所以相关的制程不须要在此赘述。一般来说，STI包含被蚀刻入半导体衬底表面并且接着用绝缘材料填充的浅沟槽。在沟槽被填满绝缘材料之后，表面通常会予以平坦化，例如藉由化学机械平坦化(chemical mechanicalplanarization；CMP)。
再次参照图1，一层栅极绝缘体60形成于硅薄层34的表面。该栅极绝缘体可以是经由在氧化环境中加热硅衬底所形成的热生长之二氧化硅，又或可以是沉积的绝缘体，诸如氧化硅、硅氮化物、如HfxSiyOz的高电介质常数绝缘体、等等。沉积的绝缘体可以藉由例如化学气相沉积(chemical vapor deposition；CVD)、低压化学气相沉积(low pressurechemical vapor deposition；LPCVD)、或电浆增强化学气相沉积(plasmaenhanced chemical vapor deposition；PECVD)来沉积。如图1所示，栅极绝缘体60是只会在硅层的表面生长之热生长的二氧化硅。栅极绝缘体材料典型为1至10奈米(nanometer；nm)的厚度。在某些应用上，利用沉积方式产生闸绝缘体可带来许多助益，特别是在半导体衬底是除了硅以外的半导体材料时。依据一个实施例，一层栅极电极形成材料62(例如多晶硅(polycrystalline silicon))系沉积于一层栅极绝缘体之上。为了方便讨论(但不作限制)，以下该层栅极电极形成材料将称为多晶硅层，但熟悉该技术领域的人士将能了解，也可使用金属或其它导电材料来代替。单晶硅层较佳是沉积为未掺杂(undoped)之单晶硅，随后再利用离子植入法掺入杂质。举例来说，单晶硅材料可以利用氢还原后的硅烷经LPCVD制程，沉积达到约100至120奈米的厚度。诸如氧化硅、硅氮化物、或氮氧化硅之硬屏蔽(hard mask)材料层64系沉积于单晶硅的表面上。此硬屏蔽材料也同样可利用LPCVD沉积达到约50奈米的厚度。
如图2的剖面图所示，多晶硅层62和硬屏蔽材料层64系以光微影(photolithographically)的方式图案化(patterned)以形成MOS晶体管栅极电极66及68。栅极电极66覆盖于薄硅层34的P井38部份上而会在表面32处形成NMOS晶体管31的沟道70。以类似的方式，栅极电极68覆盖于N井39部份上而也会在表面32处形成PMOS晶体管33的沟道72。单晶硅，举例来说，可以利用氯或HBr/O2化学品进行电浆蚀刻而蚀刻出所要的图案，而硬屏蔽，举例来说，则可以利用CHF3、CF4、或SF6化学品的电浆蚀刻来进行蚀刻。在图案化栅极电极之后，依据一个实施例，藉由在氧化环境中加热多晶硅栅极电极的方式，氧化硅薄层74系热生长于栅极电极66的相对侧壁(sidewall)75和85上，而氧化硅薄层76系热生长于栅极电极68的相对侧壁77和87上。层74和76可以生长成大约2到5奈米的厚度。栅极电极66和68以及层74和76都是用作为利用离子植入屏蔽以形成NMOS晶体管31的源极延伸区81和漏极延伸区82及PMOS晶体管33的源极延伸区83和漏极延伸区84。NMOS晶体管31的源极延伸区和漏极延伸区均可利用植入砷离子来形成；至于PMOS晶体管33的源极延伸区和漏极延伸区均可利用植入硼离子来形成。用于形成源极延伸区和漏极延伸区的所有可能之需要与方法系已广为人知，因此不在此就细节来赘述。如众所周知的是，虽然未图标，但一层图案化的光阻(photoresist)可以用来在植入PMOS晶体管之源极延伸区和漏极延伸区时遮盖P井区域，而另外一层图案化的光阻可以用来在植入NMOS晶体管之源极延伸区和漏极延伸区时遮盖N井区域。
依据一个实施例，如图3所示，侧壁间隔件(sidewall spacer)79系覆盖于栅极电极66的相对侧壁75和85上的薄氧化物层74上，而侧壁间隔件80系覆盖于栅极电极68的相对侧壁77和87上的薄氧化物层76上。侧壁间隔件可由诸如硅氮化物、氧化硅、或其它类似的绝缘材料来形成，该侧壁间隔件是将一层绝缘材料沉积到栅极之上，然后再非等向性蚀刻(anisotropically)该层而形成，例如藉由使用CHF3、CF4、或SF6化学品之反应性离子蚀刻(reactive ion etching；RIE)。侧壁间隔件79和80、栅极电极66和68、位于栅极电极顶端上的硬屏蔽、和STI40皆是被用作为蚀刻屏蔽，用以蚀刻出在硅衬底中分隔开而与N-沟道栅极电极66之相对边缘自行对准的凹处或沟槽92和94，以及用以蚀刻出分隔开而与P-沟道栅极电极68之相对边缘自行对准的凹处96和98。这些凹处延伸通过源极延伸区和漏极延伸区，并交会于沟道70与72的端部。这些凹处可以被非等向性蚀刻，例如使用HBr/O2或氯化学品的反应性离子蚀刻。假如受应力的MOS器件30是形成于SOI衬底上，这些凹处则会被蚀刻入硅薄层34中，但不会延伸穿过该层的整个厚度。至少层34的薄部分会残留在凹处的底部，以作为接下来外延生长(epitaxial growth)步骤的成核位置(nucleating site)。
依据一个实施例，该方法如图4所示，将藉由沉积和图案化例如氧化硅层的屏蔽层100而继续。举例来说，此屏蔽层可以藉由LPCVD从正硅酸四乙酯(tetraethylorthosilicate；TEOS)来源沈积成大约50奈米的厚度。接下来再利用传统的光阻图案化及蚀刻步骤来图案化屏蔽层100，以将该层从PMOS晶体管33移除，同时保留该层覆盖于NMOS晶体管31上。
如图5所示，藉由将凹处96和98填满单晶半导体材料102而令根据此实施例的方法继续，此单晶半导体材料102的晶格常数(latticeconstant)比主体薄硅层34所具有的晶格常数还要大。较佳地，半导体材料102是选择性生长之嵌入外延硅锗(SiGe)，此硅锗的锗在晶格位置上取代硅，并具有锗含量为原子百分比(atomic percent)大约10到25。嵌入半导体材料之外延生长是在位于凹处96和98底部的硅层34之剩余薄部分上进行成核作用。屏蔽材料100、侧壁间隔件80、硬屏蔽材料64和STI 40阻止除了凹处96和98之外其它区域的选择性生长。以选择性的方式用于在硅主体上外延生长诸如硅锗的材料的方法已经是广为人知，在此不再赘述。硅锗具有较硅大的晶格常数，因此会在晶体管沟道72产生如箭头172所指示的压缩型纵向应变。压缩型纵向应力提高了在沟道内多数载子电洞的移动率，也因此增进了P-沟道MOS晶体管33的效能。此硅锗可以是掺杂有诸如硼的P-型导电性决定掺杂质(conductivity determining impurity)的杂质来形成源极区103和漏极区105，此两区与PMOS晶体管33的源极延伸区83和漏极延伸区84电性耦接。杂质掺杂的方式可以于选择性外延生长时原地(in situ)掺杂，或在选择性外延生长完成后利用离子植入的方式完成。
在图4及图5中所示用来应力化PMOS晶体管33沟道的步骤，可以在适当的改变下重复施行，而用于强化位于NMOS晶体管31沟道70的多数载子电子的移动率，如图6和图7所示。如图6所示，图案化的屏蔽层100先被移除，再沉积及图案化屏蔽层104，用以从NMOS晶体管31移除该层而同时保留覆盖于PMOS晶体管33上的该层。层104可以采用类似屏蔽层100的材料成分，并以相似的方式沉积和图案化。
如图7所示，藉由将凹处92和94填满单晶半导体材料106而令根据此实施例的方法继续，此单晶半导体材料106的晶格常数比主体薄硅层34所具有的晶格常数还要小。较佳地，半导体材料106是选择性生长之嵌入外延碳化硅(SiC)，此碳化硅的碳在晶格位置上取代硅，并具有碳含量为大约原子百分比1到4。嵌入半导体材料之外延生长是在位于凹处92和94底部的硅层34之剩余薄部分上进行成核作用。屏蔽材料104、侧壁间隔件79、硬屏蔽材料64和STI 40阻止除了凹处92和94之外其它区域的选择性生长。以选择性的方式用于在硅主体上外延生长诸如碳化硅的材料的方法已经是广为人知，在此不再赘述。碳化硅具有较硅小的晶格常数，因此会在晶体管沟道70产生如箭头170所指示的张力型纵向应力。张力型纵向应力提高了在沟道内多数载子电子的移动率，也因此增进了NMOS晶体管31的效能。此碳化硅可以是掺杂有诸如砷或磷的N-型导电性决定杂质的杂质来形成源极区107和漏极区109，此两区与NMOS晶体管31的源极延伸区81和漏极延伸区82电性耦接。杂质掺杂的方式可以于选择性外延生长时原地掺杂，或在选择性外延生长完成后利用离子植入的方式完成。熟悉该技术领域的人士将会了解，图6和图7所示的方法步骤也可以在图4及图5所示的方法步骤之前实施。
依据一个实施例，藉由移除屏蔽层104和侧壁间隔件79与80而令该方法继续。虽然在这个例示实施例中，硬屏蔽没有被移除，但这个时候硬屏蔽材料层64是可以部份地或完全地被移除。依据这个实施例，新的侧壁间隔件108系形成于栅极电极66的相对侧壁75和85上，而新的侧壁间隔件110则系形成于栅极电极68的相对侧壁77和87上，如图8所示。举例来说，新的侧壁间隔件可以先经由施予PECVD或LPCVD沉积一层诸如氧化硅、硅氮化物、或等等的绝缘材料并接续使用如反应性离子蚀刻之非等向性蚀刻来蚀刻该层而形成。在传统的处理中，厚金属硅化物层在此时将会形成于源极区和漏极区之基体的表面并延伸入其内部。以往，经由减少跨接于源极区和漏极区的电阻和减少与源极区和漏极区的接触电阻，故该厚硅化物被视为必要以用来减少晶体管的外部电阻。不幸的是，已发现厚金属硅化物层的形成会导致松弛原先利用嵌入硅锗和/或碳化硅所加诸在沟道区的应力，也因此减低了原先利用嵌入这些材料所获致之移动率的强化。这个由厚金属硅化物层产生的问题可以依据本发明之实施例来加以解决，藉由(可能的话)在硬屏蔽层已被移除之处，形成与源极区和漏极区接触以及可能与某些栅极电极接触(当需要实作想要的电路功能时)的薄金属硅化物层112。“薄金属硅化物层”意指一层金属硅化物延伸进入源极区和漏极区到达大约5奈米或更少的深度。该薄金属硅化物层是由先沉积一层硅化物形成金属(未图标)再经由加热(举例来说，可采用快速热退火(rapid thermal annealing；RTA))的方式令该金属与暴露的硅(源极区和漏极区中的硅锗和/或碳化硅和可能的单晶硅栅极电极)反应而形成。该硅化物形成金属举例来说，可以使用钴、镍、铼、钌、或钯，或这些金属的合金，其中较佳为钴或镍。此硅化物形成金属举例来说，可以采用溅镀(sputtering)的方式沉积到达大约5至30奈米的厚度。经由使用一薄层硅化物形成金属，硅化物层112只会在源极区和漏极区长成低于大约5奈米的深度。经由证实，像这样的薄金属硅化物层，对于削减嵌入之外延材料之应变引发效果的影响微乎其微。对于任何没有与暴露的硅接触之硅化物形成金属，例如沉积在侧壁间隔件上或STI40上的硅化物形成金属，于RTA期间并不会产生反应以形成硅化物，而可以接下来经由置于H2O2/H2SO4或HNO3/HCl溶剂里利用湿蚀刻予以移除。
因为金属硅化物层很薄，仅靠传统接触接头(contact plug)技术来做出与源极区和漏极区有可靠的电性接触是非常困难的。在传统的接触接头技术中(未图标)，一层诸如CVD氧化硅的介电材料会被沉积在金属硅化物和栅极电极结构之上。此介电材料可以利用化学机械平坦化(CMP)技术予以平坦化，然后再利用蚀刻穿透介电材料以暴露金属硅化物之一部分来制作接触开口(contact opening)。例如一层钛层之接触层将会经由该接触开口而被沉积在形成于源极区和漏极区上的金属硅化物的表面上。在钛沉积之后紧接着形成一层例如氮化钛层的导电阻障层，然后再形成钨接头。加热Ti/TiN/W接触接头结构会导致形成厚钛硅化物层，此厚钛硅化物层的形成可能会松弛位于嵌入源极区和内嵌漏极区中的应力。此外，TiN层可以具有极高的片电阻(sheet resistance)，特别是在小型接触开口中。依据本方法之实施例，可以经由选择性地沉积一层与薄金属硅化物层112相接触的导电材料来避免与传统接触接头技术相关联的问题。较佳地，如图9所示，将薄晶种层(seedlayer)114选择性地沈积在薄金属硅化物层112上，然后再将由金属或其它导电材料所组成之较厚的层116选择性地沉积在该晶种层上。举例来说，晶种层114可以是一层厚度范围从一个单层(monolayer)到大约3奈米的钯层。此钯层较佳的沉积方式是采取利用钯醋酸盐和醋酸的混和溶剂之无电镀沉积(electro-less deposition)。而选择性地沉积在晶种层上的导电材料层116较佳为钴和钨金属层。硼和/或磷也可以添加在层116中，以增进沉积均匀性和选择性以及耐用性。较厚的层116系较佳采取无电镀沉积法的选择性沉积方式，该沉积法是利用像七水合硫酸钴(cobalt sulphate heptahydrate)、钨酸铵(ammonium tungstate)、和次磷酸钠(sodium hypophosphite)组成的溶剂并加入可能使用的缓冲剂(buffering agent)、复合剂(complexing agent)和PH酸碱值平衡剂(pHbalancer)。像二甲基胺硼烷(dimethylamine borane)的化学品，可以被当作硼的来源而加入。其它可施行在此应用上的无电镀沉积溶剂，有些是特殊专有的，可以从无电镀沉积设备的供货商获得。利用此溶剂，较厚的金属层116可以在大约15至40分钟内，溶剂温度从约65度C到约75度C，被选择性地沉积在晶种层114上而达到约20至50奈米的厚度。精确的沉积时间和温度，是根据特定的沉积溶剂和使用的特定沉积设备来决定。在较佳的方法中，晶种层114较佳为利用无电镀沉积制程所沉积的钯，而较厚的层116是至少包括钴和钨的金属层，虽然这些材料和制程为较佳，但此发明方法并不受限于这些材料或受限于无电镀沉积制程。其它的导电材料和其它的选择性沉积技术都可以使用。举例来说，较厚的层可以是利用选择性CVD技术所沉积的纯钨。
依据一个实施例，如图10所示，该方法会以传统方式藉由沉积绝缘层118而继续。绝缘层118(通常称为内介电层(inner layer dielectric；ILD))可以是例如由其中一种化学气相沉积技术所沉积的一层氧化硅。绝缘层118的表面较佳系采用例如CMP制程予以平坦化，而接触开口120会蚀刻穿过平坦化的层而暴露部份位于源极区和漏极区之上的较厚沉积之导电层116。接触开口120被填入金属122以形成对导电金属层以及依序对源极区和漏极区的接触，其中金属122为例如铝或铜或由他们组成的合金或诸如掺杂的多晶硅之其它导电材料。这些用于形成及图案化ILD层和填充接触开口的方法步骤，对制造半导体器件之熟悉该技术领域之人士而言系为公知技术，并不需要就细节来描述。虽然在此并未图标，但其它层的层间(interlayer)介电材料、额外层的互连(interconnect)金属化、等等也可以被拿来敷设及图案化，以达到所施作之集成电路的适当电路功能。
依据替换实施例，用于制造应变强化型MOS器件30的方法系从执行和图1至图8所示的相同步骤开始。在形成薄金属硅化物层112(图8)之后，一层绝缘材料124系如图11所示被沉积和图案化。绝缘材料层可以是一层经由采取TEOS来源的CVD制程所沉积的氧化硅。利用传统光阻图案化和蚀刻步骤来图案化此绝缘材料层。图案化后的绝缘材料系从PMOS晶体管33移除，而覆盖于NMOS晶体管31的部份会予以保留。
如图12所示，藉由选择性地沉积压缩性受应力的导电金属氮化物层126而与位于PMOS晶体管33的源极区103和漏极区105上的金属硅化物层有电性接触，而继续执行此实施例。此导电金属氮化物可以是例如钛、钒、钴、或镍之氮化物。该导电金属氮化物可以利用例如无电镀沉积制程而被沉积。沉积参数可以经由调整，而使氮化物沈积成压缩性受应力的层。举例来说，沉积温度和反应物的成分可以经过适当调整。此外，能够施行沉积后的UV退火以调整应力条件。
如图13所示，图案化后的绝缘层124被移除，而另一层绝缘层128被沉积和图案化。绝缘层128可以使用和绝缘层124相类似的材料。绝缘层128利用传统光阻图案化和蚀刻法来进行图案化和蚀刻，用以移除覆盖于NMOS晶体管31上的绝缘层而保留覆盖于PMOS晶体管33上的绝缘层。
如图14所示藉由选择性地沉积一层张力型受应力的金属氮化物130，而与覆盖于NMOS晶体管31的源极区107和漏极区109上的薄金属硅化物层112有电性接触，而令根据此实施例的方法继续。此张力型受应力的金属氮化物可以是选自与沉积在PMOS晶体管33上相同的金属氮化物。受应力的金属氮化物130较佳系利用无电镀沈积制程施行沉积。同样地，沉积条件系经过调整，以将该层沈积为张力型受应力的层。在金属氮化物层130选择性沉积后，图案化后的绝缘层128被移除。在NMOS晶体管31的源极和漏极上形成张力型受应力的金属氮化物层和在PMOS晶体管33的源极和漏极上形成压缩型受应力的金属氮化物层，提高了施加于那些晶体管沟道内之应变，也因此强化了在晶体管沟道内多数载子的移动率。熟悉该技术领域的人士将会了解，沉积金属氮化物层126和130的顺序可以颠倒。
依据此实施例的方法会继续以与图9和图10相同的方式来执行，不同的地方是，晶种层114系选择性地沉积在金属氮化物层126和130上，而不是直接地沈积于薄金属硅化物层112上。
依据再另一实施例，如图15和图16所示，双应力衬料(dual stressliner)系被沉积而覆盖于较厚的沉积金属层116和栅极电极66与68上。参考之前的图10，不论选择性沉积较厚的导电层116是沈积在薄金属硅化物层112上或沉积在金属氮化物层126和130上，替代沉积习知的ILD层，而改以沉积受应力的绝缘材料150，此绝缘材料较佳系为受应力的硅氮化物。依据一个实施例，受应力的绝缘材料层150是一层压缩性受应力的硅氮化物。如图15所示，层150系被图案化以移除覆盖于NMOS晶体管31上的压缩性受应力的绝缘材料，并保留覆盖于PMOS晶体管33上的压缩性受应力的绝缘材料。
如图16所示，藉由沉积另一层受应力的绝缘材料152，此层是张力型受应力的绝缘材料，且较佳为张力型受应力的硅氮化物，而令依据此实施例的方法继续。层152系被图案化和蚀刻以移除覆盖于PMOS晶体管33上的该层部份，而保留覆盖于NMOS晶体管31上的该层部份。藉由采取譬如包括二氯硅烷(dichlorosilane)和氨之反应物的LPCVD或PECVD制程，沉积压缩型受应力和张力型受应力的硅氮化物层。沉积条件、反应物、和反应物流量可经由习知的调整技术，用以沈积张力型受应力衬料或压缩型受应力衬料。利用覆盖于PMOS晶体管33上的压缩型受应力绝缘体衬料，提高位于沟道72的压缩型纵向应力，也因此提高位于该沟道的多数载子电洞之移动率。利用覆盖于NMOS晶体管31上的张力型受应力衬料，提高位于沟道70的张力型纵向应力，也因此提高位于该沟道的多数载子电子之移动率。图案化的压缩型受应力的绝缘层和张力型受应力的绝缘层，可以被一层譬如氧化硅的绝缘体覆盖于其上，而该器件可以如图10所示的相同方式完成。
虽然已在上述实施方式提出至少一种例示实施例，但应了解到还有许多变化实施例存在。同样也需了解到，例示实施例仅只是范例，并非要在任何方面限制本发明的范围、应用性、或组构。更确切地说，上述描述的实施方式将可提供熟悉此技术领域的人士实作例示实施例时的方便蓝图。应了解到，可以在不偏离本发明提出的附加申请专利范围的范畴和其法律等效者的条件下，针对组件要素之功能和配置做出各种各样的改变。

Claims (10)

1.一种用于制造应变强化型半导体器件(30)的方法，该半导体器件包括由沟道区(70、72)分隔开的源极区(103、107)和漏极区(105、109)以及覆盖于该沟道区上的栅极电极(66、68)，该方法包括以下步骤：
在该源极区和漏极区中嵌入应变引发半导体材料(102、106)；
对该源极区和漏极区形成薄金属硅化物接触件(112)；
选择性地沉积一层与该薄金属硅化物接触件接触的导电材料(114、116)，以及
对该导电材料形成金属化接触件(122)。
2.如权利要求1所述的方法，进一步包括在选择性地沉积一层导电材料的步骤之前，先沉积一层覆盖于该薄金属硅化物接触件上的受应力的金属氮化物(126、130)的步骤。
3.如权利要求1所述的方法，进一步包括沉积一层覆盖于该栅极电极上的受应力的绝缘材料(150、152)的步骤。
4.如权利要求1所述的方法，其中，选择性地沉积的步骤包括无电镀沉积的步骤。
5.一种用于制造包括PMOS晶体管(33)和NMOS晶体管(31)的半导体器件(30)的方法，每一个该PMOS晶体管和该NMOS晶体管包括源极区(103、107)、漏极区(105、109)、和栅极电极(66、68)，该方法包括以下步骤：
在该PMOS晶体管的该源极区和该漏极区中嵌入第一应变引发半导体材料(102)；
在该NMOS晶体管的该源极区和该漏极区中嵌入第二应变引发半导体材料(106)；
形成薄金属硅化物接触件(112)，此接触件与该PMOS晶体管的该源极区和该漏极区以及该NMOS晶体管的该源极区和该漏极区电性接触；
选择性地沉积覆盖于该薄金属硅化物接触件上的导电层(114、116)；
沉积一层覆盖于该PMOS晶体管上的第一受应力的绝缘材料(150)；以及
沉积一层覆盖于该NMOS晶体管上的第二受应力的绝缘材料(152)。
6.如权利要求5所述的方法，其中，选择性地沉积的步骤包括以下步骤：
沉积一层受应力的金属氮化物(126、130)而与该薄金属硅化物接触件电性接触；以及
无电镀沉积一层金属(114、116)覆盖于该受应力的金属氮化物层上。
7.如权利要求6所述的方法，其中，无电镀沉积一层金属的步骤包括以下步骤：
沉积晶种层(114)；
无电镀沉积包括钴和钨的覆盖于该晶种层上的层(116)。
8.如权利要求5所述的方法，其中，嵌入第一应变引发半导体材料的步骤包括以下步骤：
将第一凹处(96)蚀刻入该PMOS晶体管的该源极区中，以及将第二凹处(98)蚀刻入该PMOS晶体管的该漏极区中；以及
外延生长一层硅锗(102)以填满该第一凹处和该第二凹处。
9.如权利要求8所述的方法，其中，嵌入第二应变引发半导体材料的步骤包括以下步骤：
将第三凹处(92)蚀刻入该NMOS晶体管的该源极区中，以及将第四凹处(94)蚀刻入该NMOS晶体管的该漏极区中；以及
外延生长一层碳化硅(106)以填满该第三凹处和该第四凹处。
10.一种应变强化型半导体器件(30)，包括：
由受应变的沟道区(70、72)分隔开的源极区(103、107)和漏极区(105、109)；
覆盖于该受应变的沟道区上的栅极电极(68)；
相对于该源极区和该漏极区的薄硅化物接触件(112)；
覆盖于该薄硅化物接触件上的无电电镀导电层(114、116)；以及
覆盖于该栅极电极上的受应力的绝缘层(150、152)。
CN200880011697.5A 2007-04-12 2008-04-11 应变强化型半导体器件及用于该半导体器件制作的方法 Active CN101711427B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/734,673 2007-04-12
US11/734,673 US8124473B2 (en) 2007-04-12 2007-04-12 Strain enhanced semiconductor devices and methods for their fabrication
PCT/US2008/004692 WO2008127643A2 (en) 2007-04-12 2008-04-11 Strain enhanced semiconductor devices and methods for their fabrication

Publications (2)

Publication Number Publication Date
CN101711427A true CN101711427A (zh) 2010-05-19
CN101711427B CN101711427B (zh) 2012-12-19

Family

ID=39511050

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880011697.5A Active CN101711427B (zh) 2007-04-12 2008-04-11 应变强化型半导体器件及用于该半导体器件制作的方法

Country Status (8)

Country Link
US (1) US8124473B2 (zh)
JP (1) JP5306320B2 (zh)
KR (1) KR101479291B1 (zh)
CN (1) CN101711427B (zh)
DE (1) DE112008000974B4 (zh)
GB (1) GB2460806B (zh)
TW (1) TWI453829B (zh)
WO (1) WO2008127643A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102790008A (zh) * 2011-05-16 2012-11-21 中芯国际集成电路制造(上海)有限公司 形成接触插栓的方法
CN104465388A (zh) * 2013-09-23 2015-03-25 中芯国际集成电路制造(上海)有限公司 嵌入式源/漏极mos晶体管的制造方法
CN105990235A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1941296A (zh) * 2005-09-28 2007-04-04 中芯国际集成电路制造(上海)有限公司 应变硅cmos晶体管的原位掺杂硅锗与碳化硅源漏极区
CN100442476C (zh) 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
US8394196B2 (en) * 2006-12-12 2013-03-12 Applied Materials, Inc. Formation of in-situ phosphorus doped epitaxial layer containing silicon and carbon
US7960236B2 (en) * 2006-12-12 2011-06-14 Applied Materials, Inc. Phosphorus containing Si epitaxial layers in N-type source/drain junctions
US7727870B2 (en) * 2007-04-19 2010-06-01 Freescale Semiconductor, Inc. Method of making a semiconductor device using a stressor
DE102007030053B4 (de) * 2007-06-29 2011-07-21 Advanced Micro Devices, Inc., Calif. Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
US7911001B2 (en) * 2007-07-15 2011-03-22 Samsung Electronics Co., Ltd. Methods for forming self-aligned dual stress liners for CMOS semiconductor devices
CN101364545B (zh) * 2007-08-10 2010-12-22 中芯国际集成电路制造(上海)有限公司 应变硅晶体管的锗硅和多晶硅栅极结构
US8471307B2 (en) * 2008-06-13 2013-06-25 Texas Instruments Incorporated In-situ carbon doped e-SiGeCB stack for MOS transistor
KR101057189B1 (ko) * 2008-11-12 2011-08-16 주식회사 하이닉스반도체 단채널 효과를 억제하는 트랜지스터 및 그 제조방법
US7670934B1 (en) * 2009-01-26 2010-03-02 Globalfoundries Inc. Methods for fabricating MOS devices having epitaxially grown stress-inducing source and drain regions
US7935593B2 (en) * 2009-02-05 2011-05-03 Samsung Electronics Co., Ltd. Stress optimization in dual embedded epitaxially grown semiconductor processing
US20110031503A1 (en) * 2009-08-10 2011-02-10 International Business Machines Corporation Device with stressed channel
DE102009039521B4 (de) * 2009-08-31 2018-02-15 Globalfoundries Dresden Module One Llc & Co. Kg Verbesserte Füllbedingungen in einem Austauschgateverfahren unter Anwendung einer zugverspannten Deckschicht
CN102024761A (zh) * 2009-09-18 2011-04-20 中芯国际集成电路制造(上海)有限公司 用于形成半导体集成电路器件的方法
DE102009046241B4 (de) * 2009-10-30 2012-12-06 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verformungsverstärkung in Transistoren, die eine eingebettete verformungsinduzierende Halbleiterlegierung besitzen, durch Kantenverrundung an der Oberseite der Gateelektrode
US8603916B2 (en) * 2009-12-30 2013-12-10 Stmicroelectronics, Inc. CMP techniques for overlapping layer removal
TWI585861B (zh) * 2010-02-10 2017-06-01 格羅方德半導體公司 具有磊晶成長之應力引發源極與汲極區之金氧半導體裝置的製造方法
JP5540852B2 (ja) * 2010-04-09 2014-07-02 富士通セミコンダクター株式会社 半導体装置の製造方法
US8236660B2 (en) * 2010-04-21 2012-08-07 International Business Machines Corporation Monolayer dopant embedded stressor for advanced CMOS
US8299535B2 (en) 2010-06-25 2012-10-30 International Business Machines Corporation Delta monolayer dopants epitaxy for embedded source/drain silicide
KR101776926B1 (ko) 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
DE102010063292B4 (de) 2010-12-16 2016-08-04 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung gering diffundierter Drain- und Sourcegebiete in CMOS-Transistoren für Anwendungen mit hoher Leistungsfähigkeit und geringer Leistung
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
CN103165454B (zh) * 2011-12-12 2016-08-17 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8815712B2 (en) * 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US8785285B2 (en) * 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
CN103367363B (zh) * 2012-03-27 2016-08-10 中国科学院微电子研究所 半导体器件及其制造方法
CN103515434B (zh) * 2012-06-26 2016-01-06 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法、sram存储单元电路
US9306054B2 (en) 2013-05-24 2016-04-05 Samsung Electronics Co., Ltd. Semiconductor device and a method of fabricating the same
US8895396B1 (en) 2013-07-11 2014-11-25 United Microelectronics Corp. Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures
JP2015070192A (ja) * 2013-09-30 2015-04-13 サンケン電気株式会社 半導体装置の製造方法、半導体装置
US9196613B2 (en) 2013-11-19 2015-11-24 International Business Machines Corporation Stress inducing contact metal in FinFET CMOS
US9401365B2 (en) * 2013-12-19 2016-07-26 Texas Instruments Incorporated Epitaxial source/drain differential spacers
JP6174991B2 (ja) 2013-12-20 2017-08-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9761721B2 (en) 2014-05-20 2017-09-12 International Business Machines Corporation Field effect transistors with self-aligned extension portions of epitaxial active regions
KR102155327B1 (ko) 2014-07-07 2020-09-11 삼성전자주식회사 전계 효과 트랜지스터 및 그 제조 방법
KR102274765B1 (ko) * 2014-12-17 2021-07-09 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN108987399A (zh) * 2017-06-05 2018-12-11 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10923344B2 (en) * 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
KR102866524B1 (ko) * 2020-09-01 2025-10-01 삼성전자주식회사 반도체 장치
KR102866523B1 (ko) * 2020-09-01 2025-10-01 삼성전자주식회사 반도체 장치
US12104243B2 (en) * 2021-06-16 2024-10-01 Applied Materials, Inc. Methods and apparatus for processing a substrate
US12484290B2 (en) * 2022-08-30 2025-11-25 Micron Technology, Inc. Active area salicidation for NMOS and PMOS devices
US12457744B2 (en) * 2022-09-16 2025-10-28 SanDisk Technologies, Inc. Three-dimensional memory device and method of making thereof using selective metal nitride deposition on dielectric metal oxide blocking dielectric

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050212058A1 (en) * 2004-03-23 2005-09-29 Yi-Chun Huang Resistance-reduced semiconductor device and fabrication thereof
US20060220113A1 (en) * 2005-03-29 2006-10-05 Fujitsu Limited P-channel MOS transistor, semiconductor integrated circuit device and fabrication process thereof
CN1881548A (zh) * 2005-06-13 2006-12-20 富士通株式会社 半导体器件制造方法
US20060286736A1 (en) * 2005-06-15 2006-12-21 Freescale Semiconductor, Inc. Method for forming an electronic device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6233470A (ja) * 1985-08-07 1987-02-13 Seiko Epson Corp 半導体装置
US4692349A (en) * 1986-03-03 1987-09-08 American Telephone And Telegraph Company, At&T Bell Laboratories Selective electroless plating of vias in VLSI devices
JPH06349771A (ja) * 1993-06-14 1994-12-22 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JPH07283169A (ja) * 1994-04-14 1995-10-27 Toshiba Corp 半導体装置
EP0813234A3 (en) 1996-06-12 1999-05-26 Texas Instruments Incorporated Method of manufacturing a MOSFET
US6180469B1 (en) * 1998-11-06 2001-01-30 Advanced Micro Devices, Inc. Low resistance salicide technology with reduced silicon consumption
US20020132413A1 (en) * 2001-03-13 2002-09-19 Ting-Chang Chang Method of fabricating a MOS transistor
JP3605062B2 (ja) * 2001-09-28 2004-12-22 株式会社東芝 半導体装置の製造方法
JP2006253317A (ja) * 2005-03-09 2006-09-21 Fujitsu Ltd 半導体集積回路装置およびｐチャネルＭＯＳトランジスタ
JP4561419B2 (ja) 2005-03-16 2010-10-13 ソニー株式会社 半導体装置の製造方法
US7329582B1 (en) * 2005-06-15 2008-02-12 Advanced Micro Devices, Inc. Methods for fabricating a semiconductor device, which include selectively depositing an electrically conductive material
US7579617B2 (en) * 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
US7655972B2 (en) * 2005-11-21 2010-02-02 International Business Machines Corporation Structure and method for MOSFET with reduced extension resistance
JP2007201054A (ja) * 2006-01-25 2007-08-09 Matsushita Electric Ind Co Ltd 接続部構造及びその製造方法
US7579248B2 (en) * 2006-02-13 2009-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resolving pattern-loading issues of SiGe stressor
US20070238236A1 (en) 2006-03-28 2007-10-11 Cook Ted Jr Structure and fabrication method of a selectively deposited capping layer on an epitaxially grown source drain
US7622348B2 (en) * 2006-12-28 2009-11-24 Advanced Micro Devices, Inc. Methods for fabricating an integrated circuit
US7719062B2 (en) * 2006-12-29 2010-05-18 Intel Corporation Tuned tensile stress low resistivity slot contact structure for n-type transistor performance enhancement

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050212058A1 (en) * 2004-03-23 2005-09-29 Yi-Chun Huang Resistance-reduced semiconductor device and fabrication thereof
US20060220113A1 (en) * 2005-03-29 2006-10-05 Fujitsu Limited P-channel MOS transistor, semiconductor integrated circuit device and fabrication process thereof
CN1881548A (zh) * 2005-06-13 2006-12-20 富士通株式会社 半导体器件制造方法
US20060286736A1 (en) * 2005-06-15 2006-12-21 Freescale Semiconductor, Inc. Method for forming an electronic device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102790008A (zh) * 2011-05-16 2012-11-21 中芯国际集成电路制造(上海)有限公司 形成接触插栓的方法
CN104465388A (zh) * 2013-09-23 2015-03-25 中芯国际集成电路制造(上海)有限公司 嵌入式源/漏极mos晶体管的制造方法
CN105990235A (zh) * 2015-01-30 2016-10-05 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105990235B (zh) * 2015-01-30 2019-05-28 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Also Published As

Publication number Publication date
TW200849414A (en) 2008-12-16
US8124473B2 (en) 2012-02-28
GB2460806A (en) 2009-12-16
US20080251851A1 (en) 2008-10-16
WO2008127643A3 (en) 2008-12-18
TWI453829B (zh) 2014-09-21
KR101479291B1 (ko) 2015-01-05
CN101711427B (zh) 2012-12-19
JP2010524259A (ja) 2010-07-15
JP5306320B2 (ja) 2013-10-02
WO2008127643A2 (en) 2008-10-23
DE112008000974T5 (de) 2010-02-11
GB2460806B (en) 2012-07-18
GB0918660D0 (en) 2009-12-09
KR20100016417A (ko) 2010-02-12
DE112008000974B4 (de) 2012-03-22

Similar Documents

Publication Publication Date Title
KR101479291B1 (ko) 스트레인 강화형 반도체 디바이스 및 이를 제조하는 방법
JP5283233B2 (ja) 応力強化ｍｏｓトランジスタならびにその製造方法
US8148214B2 (en) Stressed field effect transistor and methods for its fabrication
JP4814304B2 (ja) 集積回路およびその製造方法
US9373548B2 (en) CMOS circuit having a tensile stress layer overlying an NMOS transistor and overlapping a portion of compressive stress layer
KR101600553B1 (ko) 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
JP4630728B2 (ja) 半導体装置及びその製造方法
US7893496B2 (en) Stress enhanced transistor
JP2009503892A (ja) 応力がかけられたｍｏｓデバイスの製造方法
US7416949B1 (en) Fabrication of transistors with a fully silicided gate electrode and channel strain
US8872272B2 (en) Stress enhanced CMOS circuits and methods for their manufacture

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant