JP2013065615A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】貫通電極を有する半導体装置の製造方法において、埋設導電部間のショートが起き難くすること。
【解決手段】半導体素子を有する素子領域と貫通電極が形成される貫通電極領域とを有する基板の上に第１絶縁膜を形成し、前記素子領域上の前記第１絶縁膜に凹部を形成し、前記貫通電極領域上の前記第１絶縁膜にダミー凹部を形成し、前記第１絶縁膜上、前記凹部内、および前記ダミー凹部内に第１導電材を形成し、前記第１導電材および前記第１絶縁膜の上部を研磨して、前記凹部内に導電部を形成すると共に前記ダミー凹部内にダミー導電部を形成し、前記貫通電極領域上の前記第１絶縁膜および前記貫通電極領域をエッチングして前記基板内に至る貫通電極ホールを形成した後、前記貫通電極ホール内に第２導電材を形成し、前記貫通電極ホール内に形成された第２導電材が露出するまで前記基板の裏面を研磨して、前記貫通電極を形成すること。
【選択図】図１７

Description

本発明は、半導体装置の製造方法に関する。

近年、ＩＣ（Integrated Circuit）チップを積層した３次元ＩＣが注目されている。３次元ＩＣのチップ間（または、ＩＣチップとパッケージ基板の間）は、ＩＣチップを貫通する電極（以下、貫通電極と呼ぶ）によって接続される。

特開２００４−２２８３２０号公報 特開２０１０−２１３５２号公報

ところで、ＩＣチップの配線は、ダマシン法により形成される。ダマシン法では、まず層間絶縁膜に配線溝を形成し、この配線溝の内部および層間絶縁膜上に導電材（例えば、Ｃｕ）を形成する。その後、層間絶縁膜上の導電材を化学的機械研磨（Chemical Mechanical Polishing）により除去して、配線溝に埋設された埋設配線を形成する。

この化学的機械研磨は導電材が除去された後も一定期間継続され、層間絶縁膜の上部が一定量除去される。この時、貫通電極の膜内形成領域（層間絶縁膜内の形成領域）と埋設配線が形成された配線領域の撥水性（または、研磨レート）の違いによって、研磨面に窪みが発生する。この窪みの上に層間絶縁膜を形成し次層の埋設配線を形成すると、埋設配線間のショートが起き易くなるという問題が生じる。

上記の問題を解決するために、本製造方法の一観点によれば、半導体素子を有する素子領域と貫通電極が形成される貫通電極領域とを有する基板の上に第１絶縁膜を形成し、前記素子領域上の前記第１絶縁膜に凹部を形成し、前記貫通電極領域上の前記第１絶縁膜にダミー凹部を形成し、前記第１絶縁膜上、前記凹部内、および前記ダミー凹部内に第１導電材を形成し、前記第１導電材および前記第１絶縁膜の上部を研磨して、前記凹部内に導電部を形成すると共に前記ダミー凹部内にダミー導電部を形成し、前記貫通電極領域上の前記第１絶縁膜および前記貫通電極領域をエッチングして前記基板内に至る貫通電極ホールを形成した後、前記貫通電極ホール内に第２導電材を形成し、前記貫通電極ホール内に形成された第２導電材が露出するまで前記基板の裏面を研磨して、前記貫通電極を形成する半導体装置の製造方法が提供される。

開示の製造方法によれば、貫通電極を有する半導体装置の製造方法において、埋設導電部間のショートが抑制される。

実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 実施の形態１の半導体装置の製造方法を説明する工程断面図である。 貫通電極領域にダミーＳＴＩ溝を設けない場合の問題を説明する工程断面図である。 貫通電極領域の上にダミー凹部を設けない場合の問題を説明する工程断面図である。 貫通電極領域の上にダミー凹部を設けない場合の問題を説明する工程断面図である。 貫通電極領域の上にダミー凹部を設けない場合の別の問題を説明する工程断面図である。 貫通電極領域の上にダミー凹部を設けない場合の別の問題を説明する工程断面図である。 貫通電極領域上のダミー埋設導電部を、配線ルールにしたがって形成した場合の問題を説明する図である。 凹部およびダミー凹部が設けられた層間絶縁膜の平面図である。 凹部およびダミー凹部が設けられた層間絶縁膜の平面図である。 実施の形態２の半導体装置の製造方法を説明する工程断面図である。 実施の形態２の半導体装置の製造方法を説明する工程断面図である。 実施の形態２の半導体装置の製造方法を説明する工程断面図である。 実施の形態２の半導体装置の製造方法を説明する工程断面図である。 バリアメタル用研磨剤の研磨レートを説明する図である。

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。

（実施の形態１）
図１乃至１７は、実施の形態１の半導体装置の製造方法を説明する工程断面図である。

（１）素子分離絶縁膜および半導体素子の形成工程
（i）ＳＴＩ溝およびダミーＳＴＩ溝の形成工程（図１（ａ）〜図１（ｃ））
まず、ウエハ状の基板（素子未形成基板）２を用意する。基板２は、例えばＳｉ基板又はＳＯＩ（Silicon on Insulator）基板である。

図１（ａ）に示しように、基板２には、半導体素子が形成される素子形成領域１０と貫通電極が形成される貫通電極領域１２とが、予め設定されている。貫通電極領域１２には、基板２が除去されて空洞が形成される除去領域２４と、除去領域２４以外の非除去領域２６が設定されている。尚、素子形成領域１０は、基板２の表面内の領域である。貫通電極領域１２は、基板２の表面から内部に至る領域である。この貫通電極領域１２内に、後述する貫通電極の一部が形成される。図１には、水平方向（基板表面に平行な方向）に対する素子形成領域１０の設定範囲が矢印で示されている。貫通電極領域１２についても、同様である。

図１（ａ）に示すように、基板２の表面に、例えばＣＶＤ（Chemical Vapor Deposition）法により厚さ３０〜１５０ｎｍの研磨ストッパー膜（例えば、ＳｉＮ膜）４を形成する。

更に、研磨ストッパー膜４の上に、図１（ｂ）に示すように、レジスト膜（例えば、フォトレジスト膜；以下同様）８を形成する。このレジスト膜８に、例えばフォトリソグラフィ技術を用いて、ＳＴＩ(Shallow Trench Isolation)溝に対応する開口部６ａおよびダミーＳＴＩ溝に対応する開口部６ｂを設ける。

ＳＴＩ溝は、素子形成領域１０に設けられる素子分離絶縁膜用の基板凹部（基板表面の凹部）である。一方、ダミーＳＴＩ溝は、貫通電極領域１２の非除去領域２６に設けられる基板凹部である。

次に、レジスト膜８をマスクとし、ＣＦ_４ガスを反応ガスとして研磨ストッパー膜４および基板２をドライエッチングする。その後、レジスト膜８を、例えばアッシングにより除去する。

このドライエッチングにより、図１（ｃ）に示すように、素子形成領域１０にＳＴＩ溝１４を形成する。更に、貫通電極領域１２の非除去領域２６に、ダミーＳＴＩ溝１６を形成する。ＳＴＩ溝１４およびダミーＳＴＩ溝１６は、基板２の凹部（基板凹部）である。

尚、ダミーＳＴＩ溝１６は、素子形成領域１０に形成してもよい。むしろ、ＳＴＩ溝の形成密度が低い素子形成領域１０には、ダミーＳＴＩ溝１６を形成することが好ましい。

（ii）埋設絶縁膜およびダミー埋設絶縁膜の形成工程（図１（ｄ）〜図２（ｂ））
まず、図１（ｄ）に示すように、研磨ストッパー膜４の上、基板凹部１４の内部、およびダミー基板凹部１６の内部に、例えばＨＤＰ（High Density Plasma）−ＣＶＤ法により絶縁膜１８（以下、埋め込み絶縁膜と呼ぶ）を堆積する。埋め込み絶縁膜１８は、例えば厚さ３００〜１０００ｎｍのＳｉＯ_２膜である。

次に、図２（ａ）に示すように、化学的機械研磨（以下、ＣＭＰと呼ぶ）により、研磨ストッパー膜４が露出するまで埋め込み絶縁膜１８を研磨して、ＳＴＩ溝１４の内部に埋設絶縁膜２０を形成すると共に、ダミーＳＴＩ溝１６の内部にダミー埋設絶縁膜２２を形成する。

研磨法としては、例えばロータリ式研磨法を用いることができる（後述する他のＣＭＰについても同様）。研磨剤（研磨スラリ）としては、ヒュームドシリカ等の砥粒にｐｈ調整剤（例えば、水酸化カリウムや水酸化アンモニウム）を加えたＳＴＩ用研磨剤を用いることができる。砥粒は、コロイダルシリカまたは酸化セリウムであっても良い。また、平坦性を向上させるため、研磨剤に界面活性剤を添加しても良い。

このようなＳＴＩ用研磨剤としては、キャボットマイクロエレクトロニクス社製のＳＳ−２５シリーズ（商品名）、ＤＡナノマテリアルズ社製のＳＴＩ−２１００（商品名）、日立化成社製のＨＳ−８００５シリーズ、同じく日立化成社製のＨＳ−９０００シリーズ（商品名）などがある。

次に、図２（ｂ）に示すように、リン酸等のエッチング液を用いて、研磨ストッパー膜４を除去する。このウェットエッチングにより、基板２の表面が露出する。この時、埋設絶縁膜２０とダミー埋設絶縁膜２２は、研磨ストッパー膜４の厚さ分、基板表面から突出する。

（iii）半導体素子の形成工程（図２（ｃ））
次に、図２（ｃ）に示すように、埋設絶縁膜２０で囲われた領域に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の半導体素子２８を形成する。この半導体素子２８は、埋設絶縁膜２０により他の半導体素子から電気的に分離される。すなわち、埋設絶縁膜２０は、素子分離絶縁膜である。

一方、図２（ｃ）に示すように、ダミー埋設絶縁膜２２で囲われた領域に、半導体素子は形成されない。すなわちダミー埋設絶縁膜２２は、素子分離絶縁膜としては機能しない。

以上の工程により、半導体素子２８を有する素子領域１０ａと貫通電極が形成される貫通電極領域１２とを有する基板２ａが形成される。

尚、図面が複雑になるので、図２（ｃ）の左端側の埋設絶縁膜２０に対応する半導体素子は省略されている。しかし、実際には、この領域にも、半導体素子は形成される（以下の図面でも、同様）。

―リーク電流の防止―
図２（ｂ）に示すように、研磨ストッパー膜４を除去した直後の埋設絶縁膜２０およびダミー埋設絶縁膜２２は、基板２の表面から突出する突出部３０ａ、３０ｂを有している。この突出部は、半導体素子２８を形成する工程（例えば、ゲート酸化膜の除去工程）で徐々にエッチングされ、図２（ｃ）に示すように、基板表面と略同じ高さになる。

埋め込み絶縁膜１８の膜厚や研磨レートは、基板に平行な面内である程度ばらついている。このため、研磨ストッパー膜４上に埋め込み絶縁膜１８が残留しないように、研磨ストッパー膜４が露出した後も、一定期間研磨は継続される。

図２（ａ）に示すように、素子形成領域１０の研磨ストッパー膜４は、部分的に埋設絶縁膜２０で置換される。埋設絶縁膜２０を形成する埋め込み絶縁膜１８は、研磨ストッパー膜４より研磨され易い。このため、素子形成領域１０上の研磨ストッパー膜４は、無垢の研磨ストッパー膜（埋設絶縁膜２０で部分的に置換されていない研磨ストッパー膜）より研磨され易い。

貫通電極領域１２上の研磨ストッパー膜４も、ダミー埋設絶縁膜２２で部分的に置換される。ダミー埋設絶縁膜２２も埋め込み絶縁膜１８で形成されるので、貫通電極領域１２上の研磨ストッパー膜４も研磨され易い。

このため実施の形態１によれば、素子形成領域１０上の研磨ストッパー膜４は、埋設絶縁膜２０で部分的に置換されてはいるが、略均一に研磨される。

図１８は、貫通電極領域１２にダミーＳＴＩ溝１６を設けない場合の問題を説明する工程断面図である。図１８（ａ）〜（ｄ）は、それぞれ図１（ｄ）〜図２（ｃ）に対応している。図１８（ａ）は、ＳＴＩ溝１４が形成された基板の２上に、埋め込み絶縁膜１８が形成された状態を示している。

図１８（ａ）に示すように、貫通電極領域１２にダミーＳＴＩ溝が設けられないと、素子形成領域１０上の研磨ストッパー膜４だけが研磨され易くなる。

このため、図１８（ｂ）に示すように、素子形成領域１０上の研磨ストッパー膜４は、貫通電極領域１２上の研磨ストッパー膜４より深く研磨される。この時、埋設絶縁膜２０の頂上も研磨される。

素子形成領域１０上の研磨ストッパー膜４および埋設絶縁膜２０の研磨深さは、貫通電極領域１２から遠ざかるほど深くなる。したがって、図１８（ｃ）に示すように、研磨ストップ膜４の頂上は、貫通電極領域１２から遠ざかるほど低くなる。

この様な基板２に半導体素子２８を形成すると、埋設絶縁膜２０は徐々にエッチングされ、貫通電極領域１２から離れた埋設絶縁膜２０ａの頂上は基板表面より低くなる。この様な埋設絶縁膜２０ａで囲われた領域に半導体素子（例えば、ＭＯＳトランジスタ）を形成すると、例えば閾値が低くなりリーク電流が増加する。

しかし、実施の形態１によれば、上述したように素子形成領域１０上の研磨ストッパー膜４は略均一に研磨されるので、このような問題は生じない。

（２）コンタクトプラグの形成工程（図２（ｄ））
次に、図２（ｄ）に示すように、半導体素子２８、埋設絶縁膜２０、およびダミー埋設絶縁膜２２を覆うように、基板２ａの表面に例えば厚さ３００ｎｍ〜１０００ｎｍの絶縁膜（以下、下部絶縁膜と呼ぶ）３２を堆積する。下部絶縁膜３２は、例えばＣＶＤ法により形成されるＳｉＯ_２膜である。

この下部絶縁膜３２に半導体素子２８に達するコンタクトホールを形成し、形成したコンタクトホール内にコンタクトプラグ３４を形成する。コンタクトプラグ３４は、例えば窒化チタニウム（ＴｉＮ）膜とタングステン（Ｗ）膜を順次コンタクトホール内および下部絶縁膜３２上に堆積し、その後下部絶縁膜３２上のＷを除去することで形成される。

（３）多層配線部の形成工程（図２（ｄ）〜図９）
（I）埋設導電部およびダミー埋設導電部の形成工程
（i）層間絶縁膜の形成工程（図２（ｄ）〜図３（ａ））
まず、図２（ｄ）に示すように、下部絶縁膜３２およびコンタクトプラグ３４の上に、例えばＣＶＤにより、厚さ１０〜２００ｎｍ程度のエッチングストッパー膜３６を形成する。エッチングストッパー膜３６は、例えば、炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜等である。

図３（ａ）に示すように、このエッチングストッパー膜３６の上に、厚さ１０ｎｍ〜１０００ｎｍの層間絶縁膜３８を形成する。すなわち、半導体素子２８を有する基板２ａの上に層間絶縁膜３８を形成する。

層間絶縁膜３８は、例えば、ＣＶＤ、ＰＥ−ＣＶＤ（Plasma enhanced CVD）、および回転塗布法などにより形成される低誘電率絶縁膜(比誘電率が３．０以下の絶縁膜)である。大部分の低誘電率絶縁膜は、疎水性の絶縁膜（例えば、有機官能基を有する絶縁膜）である。したがって、特に断らない限り、低誘電率絶縁膜とは、疎水性の低誘電率絶縁膜を意味するものとする。また、層間絶縁膜は、特に断らない限り、疎水性の低誘電率絶縁膜で形成されるものとする（実施の形態２においても同じ）。

低誘電率絶縁膜は、例えば有機シランまたは有機シロキサンを含む原料から形成することができる。例えば、低誘電率絶縁膜は、メチルシラン、ジメチルシラン、トリメチルシラン、テトラメチルシラン、フェニルシラン、メチルフェニルシラン、エチルシラン、またはジエチルシランを含む原料から形成することができる。

または、低誘電率絶縁膜は、シクロヘキシルシラン、テトラエトキシシラン、ジメチルジエトキシシラン、ジメチルジメトキシシラン、ジメチルエトキシシラン、メチルジエトキシシラン、又はトリエトキシシランを含む原料から形成することができる。

または、低誘電率絶縁膜は、トリメチルフェノキシシラン、フェノキシシラン、ジエトキシシラン、ジアセトキシメチルシラン、メチルトリエトキシシラン、またはジ−ｔｅｒｔ−ブチルシランを含む原料から形成することができる。

または、低誘電率絶縁膜は、ｔｅｒｔ−ブチルシラン、１，３，５，７−テトラメチルシクロテトラシロキサン、またはオクタメチルシクロテトラシロキサンを含む原料から形成することができる。

または、層間絶縁膜３８は、ヘキサメチルシクロトリシロキサン、ヘキサメチルジシロキサン、１，１，２，２−テトラメチルジシロキサン、またはオクタメチルトリシロキサンを含む原料から形成することができる。

または、低誘電率絶縁膜は、これらの物質（メチルシラン〜オクタメチルトリシロキサン）を複数含む原料により形成することができる。低誘電率絶縁膜の原料には、誘電率を下げるため、ポロジェンが含有させても良い。

回転塗布法に用いる原料としては、ＪＳＲ社製のＬＫＤ（商品名）、ダウケミカル社製のポーラスＳｉｌＫ（商品名）、ＵＬＶＡＣ社製または三井化学社製のスケーラブルポーラスシリカなどある。

ＣＶＤ法に用いる原料としては、ＡＭＡＴ社製のＢｌａｃｋ Ｄｉａｍｏｎｄ（商品名）、ＡＳＭ社製のＡｕｒｏｒａ（商品名）、ノベラス社製のＣＯＲＡＬ（商品名）などがある。

（ii）凹部（配線溝）およびダミー凹部の形成工程（図３（ａ）〜図４（ｂ））
まず、図３（ａ）に示すように、層間絶縁膜３８の上に、厚さ１０ｎｍ〜１５０ｎｍのハードマスク用の絶縁膜（例えば、ＳｉＯ_２）膜４０を堆積する。ハードマスク用絶縁膜４０としては、炭化シリコン（ＳｉＣ）膜、炭酸化シリコン（ＳｉＯＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜などの絶縁膜または金属膜を用いてよい（以下、同様）。これらの絶縁膜は、例えば、ＣＶＤ、ＰＥ−ＣＶＤ、またはＰＶＤ（Physical Vapor Deposition）により形成される。

図３（ｂ）に示すように、ハードマスク用絶縁膜４０の上に、配線溝用凹部に対応する開口部４５ａおよびダミー凹部に対応する開口部４５ｂを有するレジスト膜８ａを形成する。

次に、図４（ａ）に示すように、レジスト膜８ａをマスクとして、絶縁膜４０をエッチングし、ハードマスク４２を形成する。

このハードマスク４２を用いて、図４（ｂ）に示すように、層間絶縁膜３８およびエッチングストッパー膜３６をドライエッチングして、素子領域１０ａの上の層間絶縁膜３９ａに配線溝用の凹部４４およびダミー凹部４６を形成する。一方、貫通電極領域１２の上の層間絶縁膜３９ｂには、このドライエッチングによりダミー凹部４６を形成する。

ハードマスク４２および層間絶縁膜３８は、例えばＣＦ_４ガスを反応ガスとしてドライエッチングされる。エッチングストッパー膜３６は、例えばＣＦ_４ガスとＯ_２ガスの混合ガスを反応ガスとしてドライエッチングされる。その後、レジスト膜８ａおよびハードマスク４２を除去する。レジスト膜８ａは、例えばアッシングにより除去する。

後述するように、凹部（配線溝）４４には、配線が形成される。一方、素子領域１０ａ上のダミー凹部４６には、素子領域１０ａ上の研磨むらを抑制するため、ダミー埋設導電部が形成される。この素子領域１０ａ上のダミー埋設導電部の形成位置は、所定の配線ルールに従って決定される。

一方、貫通電極領域１２上のダミー凹部４６は、図４（ｂ）に示すように、貫通電極領域内の非除去領域２６の上に形成される。

尚、図４（ｂ）に示す例では、ダミー凹部４６は、素子領域１０ａ上の層間絶縁膜３９ａおよび貫通電極領域１２層間絶縁膜３９ｂの両方に形成される。但し、配線密度が高く研磨むらが生じ難い場合等には、素子領域１０ａの上には、ダミー凹部４６を形成しなくてもよい。

このように、ダミー凹部４６は、素子領域１０ａと貫通電極領域１２のうち少なくても貫通電極領域１２の上の層間絶縁膜３９ｂに形成される。

（iii）埋設導電部（配線）およびダミー埋設導電部の埋め込み工程（図５）
まず、バリアメタル（図示せず）およびシード膜（図示せず）を、層間絶縁膜３８の上、凹部４４の内壁、およびダミー凹部４６の内壁に順次堆積する。但し、層間絶縁膜３８上には、ハードマスク４２を介して、バリアメタルおよびシード膜を堆積する。バリアメタルは、例えば厚さ１ｎｍ〜３０ｎｍの窒化タンタル（ＴａＮ）膜である。

バリアメタルおよびシード膜は、例えばスパッタ法によって堆積される（以下、同様）。尚、バリアメタルは、導電材の拡散防止のために設けられる。

バリアメタルとしては、Ｔｉ、Ｎｉ、Ｃｏ、Ｚｒ、Ｃｒ、Ｐｄ、Ｍｎ、Ａｇ、Ａｌ、Ｓｎ、Ｔａ、Ｒｅ、Ｗ、Ｐｔ、Ｖ、Ｒｕ、Ａｕのいずれか１つの金属又は複数の金属の混合物（合金を含む）またはその窒化物が好ましい。シード膜は、例えば、厚さ１ｎｍ〜１００ｎｍの銅膜である。

このシード膜を給電部として、図５（ａ）に示すように、層間絶縁膜３８の上、凹部４４の内部、およびダミー凹部４６の内部に、例えば厚さ１．２μｍ程度の導電材４８を形成する。但し、層間絶縁膜３８の上には、ハードマスク４２、バリアメタル、及びシード膜を介して、導電材４８を形成する。また、凹部４４の内部およびダミー凹部４６の内部には、バリアメタル及びシード膜を介して導電材４８を形成する。尚、「層間絶縁膜３８の上」とは、層間絶縁膜３８の外表面上のことである。以下の説明でも、同様である。

導電材４８は、例えば銅（Ｃｕ）である。或いは、導電材４８は、Ｔｉ、Ｎｉ、Ｃｏ、Ｚｒ、Ｃｒ、Ｐｄ、Ｍｎ、Ａｇ、Ａｌ、Ｓｎ、Ｔａ、Ｒｅ、Ｗ、Ｐｔ、Ｖ、Ｒｕ、Ａｕ、Ｓｉ、Ｇｅ、Ｃ、Ｓ、Ｏ、Ｃｌ、Ｐ、Ｂ、Ｈ、Ｈｆ、Ｆ、Ｎのうち何れか１つ又は複数の元素がＣｕに混入したもの（合金を含む）でも良い。これらの元素は、シード膜に混入させてもよい。

次に、導電材４８、バリアメタル、ハードマスク４２、および層間絶縁膜３８の上部を、例えばＣＭＰで一定量研磨して、図５（ｂ）に示すように、凹部４４の内部に埋設導電部（導電部）５０を形成する。また、この研磨により、ダミー埋設導電部５２をダミー凹部４６の内部に形成する。この研磨では層間絶縁膜３８も研磨され、所定の厚さ（例えば、２０ｎｍ〜１００ｎｍ）を有する埋設導電部５０が形成される。尚、ハードマスク４２は、バリアメタルを堆積する前、例えば研磨により除去してもよい。

以上の研磨工程では、２種類の研磨剤が用いられる。最初に用いる研磨剤は、導電材４８を研磨する研磨剤である。２番目に用いる研磨剤は、バリアメタル、ハードマスク４２、（凹部４４およびダミー凹部４６内部の）導電材４８、および層間絶縁膜３８の上部を研磨する研磨剤である。

最初に用いる研磨剤としては、例えば導電材を選択的に研磨する導電材用研磨剤を用いることができる。導電材用研磨剤は、例えば、コロイダルシリカ等の砥粒に加工液を加えることで、導電材（例えば、Ｃｕ）に対する研磨レートを大きくした研磨剤である。更に、導電材用研磨剤は、砥粒サイズ（例えば、５０ｎｍ程度）を小さくすることで、バリアメタル等に対する研磨レートを小さくした研磨剤である。この様に加工水と小サイズ砥粒を組み合わせることで、導電材の選択的研磨が実現される。因みに、ＳＴＩ用研磨剤の砥粒の粒径は、２００ｎｍ程度である。

導電材用研磨剤の砥粒としては、コロイダルシリカ以外にも、フュームドシリカ、セリウム、アルミナ、炭化珪素などの粒子を用いることができる。加工液は、例えば、分散剤、酸化剤、防食剤、キレート剤などを混合した薬液である。酸化剤は、例えば過硫酸アンモニウムや過酸化水素水である。防食剤は、例えばベンゾトリアゾール（ＢＴＡ）である。キレート剤は、例えばクエン酸、リンゴ酸、キナルジン酸、オレイン酸である。

このような導電材用研磨剤では、酸化剤によって導電材（例えば、Ｃｕ）が酸化され、水溶性の物質（例えば、Ｃｕ錯体）に変化する。この物質が研磨液に溶けだすことで、導電材が高いレートで研磨される。

導電材用研磨剤としては、日立化成社製のＨＳ−Ｈ６３５（商品名）、日立化成社製のＨＳ−Ｃ９３０（商品名）、ＪＳＲ社製のＣＭＳ７４シリーズ（商品名）、ＪＳＲ社製のＣＭＳ７５シリーズ等がある。

２番目の研磨剤は、バリアメタル等（バリアメタル、ハードマスク用絶縁膜４０、および導電材４８）に対する研磨レートが、低誘電率絶縁膜（層間絶縁膜３８）に対する研磨レートより大きい研磨剤である。更に、２番目の研磨剤は、バリアメタル、ハードマスク用絶縁膜４０、および導電材４８それぞれに対して、同程度の研磨レートを有する研磨剤である。

２番目の研磨剤としては、例えば、ＳＴＩ用研磨剤に加工液を少量加えた研磨剤（以下、バリアメタル用研磨剤と呼ぶ）を用いることができる。バリアメタル用研磨剤に含まれる加工水は、導電材用研磨剤の加工水と同様、導電材（例えば、Ｃｕ）に作用して、導電材に対する研磨レートを高くする薬液である。

ここで、バリアメタル用研磨剤の研磨レートに関して少し説明する。

まず、バリアメタル用研磨剤のバリアメタル等に対する研磨レートと低誘電率絶縁膜に対する研磨レートを比較する。

バリアメタル用研磨剤は、ＳＴＩ用研磨剤と同様、薬剤（ｐｈ剤、酸化剤等）が添加された水溶液（例えば、加工水）中に砥粒を分散させたスラリである。したがって、バリアメタル用研磨剤は、疎水性の低誘電率絶縁膜によってはじかれる。一方、バリアメタル用研磨剤は、親水性のハードマスク用絶縁膜４０には濡れ易い。このため、バリアメタル用研磨剤のハードマスク用絶縁膜４０に対する研磨レートは、（バリアメタル用研磨剤の）低誘電率絶縁膜に対する研磨レートより大きい。バリアメタルおよび導電材に対する研磨レートも同様に、低誘電率絶縁膜に対する研磨レートより大きい。

すなわち、バリメタル研磨剤は、バリアメタル等（バリアメタル、ハードマスク用絶縁膜４０、および導電材４８）に対する研磨レートが、低誘電率絶縁膜（層間絶縁膜３８）に対する研磨レートより大きい研磨剤である。

次に、バリアメタル、ハードマスク用絶縁膜４０、および導電材４８それぞれに対する研磨レートを比較する。図３０は、バリアメタル用研磨剤の研磨レートを説明する図である。横軸は、研磨対象物である。縦軸は、研磨レートである。

バリアメタル用研磨剤の砥粒サイズは、導電材用研磨剤の砥粒サイズより大きい（例えば、バリアメタル用研磨剤の砥粒サイズは、ＳＴＩ用研磨剤と同程度に大きい。）。このため、バリアメタル用研磨剤の対ハードマスク研磨レート１００（ハードマスク用絶縁膜に対する研磨レート）は、導電材用研磨剤の対ハードマスク研磨レート１０２より大きい。

バリアメタル用研磨剤に添加される加工水は、導電材用研磨剤に添加される加工水より低濃度である。したがって、バリアメタル用研磨剤の対導電材研磨レート１０４は、導電材用研磨剤の対導電材用研磨レート１０６より小さい。

ところで、導電材用研磨剤の対導電材研磨レート１０６は、導電材用研磨剤の対ハードマスク研磨レート１０２より大きい。したがって、導電材用研磨剤の研磨レート１０２,１０６に対する大小関係１０８を考慮すれば容易に推定されるように、バリアメタル用研磨剤は、ハードマスク（すなわち、ハードマスク用絶縁膜４０）および導電材４８それぞれに対して、同程度の研磨レート１００,1０４を有している。

ところで、バリアメタル用研磨剤に添加される加工水は、バリアメタルにも作用する。この加工水の作用により、対バリアメタル研磨レートは、対ハードマスク研磨レートと同程度になる。したがって、バリアメタル用研磨剤は、バリアメタルに対しても、導電材４８と同程度の研磨レートを有している。但し、対バリアメタル研磨レートは、対ハードマスク研磨レートより大きくてもよい。バリアメタルは極めて薄いので、対バリアメタル研磨レートが対ハードマスク研磨レートより大きくても、研磨面は平坦に保たれる。

このようなバリアメタル用研磨剤としては、日立化成社製のＴ６０５−８（商品名）、ＪＳＲ社製のＣＭＳ８２０１／８２５２（商品名）、ＪＳＲ社製のＣＭＳ８５０１／８５５２（商品名）などがある。

尚、バリアメタル用研磨剤に改質剤（または界面活性剤）を添加することで、低誘電率絶縁膜を親水性することが提案されている。しかし、このような研磨剤を用いると低誘電率絶縁膜の吸水性が高まり、その結果、低誘電率絶縁膜の誘電率が高くなってしまう。したがって、バリアメタル用研磨剤に改質剤等を添加した研磨剤は、２番目の研磨剤としては好ましくない。

（II）「埋設導電部およびダミー埋設導電部の形成工程」の繰り返し（図６〜図９）
（I）で説明した「埋設導電部およびダミー埋設導電部の形成工程」（以下、埋設導電部の形成工程と呼ぶ）と略同じ工程を繰り返すことで、図９に示す多層配線部５４を形成する。

１層目の配線層５３ａは、（Ｉ）の工程で形成される配線層である。一方、２層目以降の配線層５３は、（Ｉ）の工程とは異なり、直前に形成した埋設導電部（配線）に接続するコンタクトプラグを形成した後、埋設導電部およびダミー埋設導電部を形成することで製造される。これ以外の点では、１層目の配線層５３ａの形成工程と２層目以降の配線層５３の形成工程は略同じである。

以下、１層目の埋設導電部５３ａの形成工程と２層目以降の埋設導電部５３の形成工程の相違点について説明する。尚、１層目の埋設導電部５３ａの形成工程と共通する部分については、説明を省略する。

２層目の埋設導電部５３ｂの形成工程では、図６（ａ）に示すように、１層目の層間絶縁膜３８の上に、エッチングストッパー膜３６ａ、層間絶縁膜３８ａ、およびハードマスク用絶縁膜４０ａを、１層目の埋設導電部５３ａの形成工程と略同じ手順で形成する。エッチングストッパー膜３６ａ、層間絶縁膜３８ａ、およびハードマスク用絶縁膜４０ａの組成およびサイズは、１層目のものと略同じである。但し膜厚は、１層目のものよりも厚くしてもよい。

次に、ハードマスク用絶縁膜４０ａの上に、コンタクトプラグに対応する開口部５６を有するレジスト膜８ｂを形成する。このコンタクトプラグは、一層目の埋設導電部（配線）５０に接続するプラグである。

このレジスト膜８ｂをマスクとして、図６（ｂ）に示すように絶縁膜４０ａをドライエッチングし、ハードマスク４２ａを形成する。このハードマスク４２ａを用いて、２層目の層間絶縁膜３８ａおよびエッチングストッパー膜３６ａを順次ドライエッチングし、１層目の配線５０に達するコンタクトホール５８を形成する。その後、レジスト８ｂをアッシングにより除去する。

次に、図７（ａ）に示すように、ハードマスク４２ａの上に、２層目の凹部（配線溝）に対応する開口部４５ｃおよび２層目のダミー凹部に対応する開口部４５ｄを有するレジスト膜８ｃを形成する。

このレジスト膜８ｃをマスクとして、ハードマスク４２ａをドライエッチングして、ハードマスク４２ａに新たな開口部を形成する。

この新たな開口部を有するハードマスク４２ａを用い、図７（ｂ）に示すように、２層目の層間絶縁膜３８ａをドライエッチングして、素子領域１０ａ上の層間絶縁膜３９ｃに凹部（配線溝）４４ａおよびダミー凹部４６ａを形成する。更に、このドライエッチングにより、（貫通電極領域１２内の）非除去領域２６上の層間絶縁膜３９ｄに、ダミー凹部４６ａが形成される。その後、ハードマスク４２ａ上に残っているレジスト膜８ｃを、アッシングにより除去する。

１層目の凹部（配線溝）４４とは異なり、２層目の凹部（配線溝）４４ａは、層間絶縁膜３８ａを貫通せずに、層間絶縁膜３８ａの内部に留まっている。ダミー凹部４６ａについても、同様である。コンタクトホール５８の上部は、上記ドライエッチングにより、凹部（配線溝）４４ａに吸収される。一方、コンタクトホール５８ａの下部により、凹部（配線溝）４４ａは１層目の埋設導電部（配線）５０に連結される。

図７（ｂ）に示す例では、ダミー凹部４６ａは、素子領域１０ａの上の層間絶縁膜３９ｃおよび貫通電極領域１２上の層間絶縁膜３９ｄの両方に形成される。しかし、凹部（配線溝）４４ａの密度が高い場合等には、１層目の配線層５３ａと同様、素子領域１０ａの上にダミー凹部４６ａは形成しなくてもよい。

次に、層間絶縁膜３８ａの上、凹部４４ａの内部、コンタクトホール５８ａの内部、およびダミー凹部４６ａの内部に、導電材４８ａを形成する（図８（ａ）参照）。但し、層間絶縁膜３８ａの上には、ハードマスク４２ａを介して導電材４８ａを形成する。

その後、導電材４８ａを研磨し、図８（ｂ）にように、２層目の埋設導電部５０ａおよびダミー埋設導電部５２ａを形成する。導電材４８ａの形成工程および研磨工程は、１層目の埋設導電部の形成工程および研磨工程と略同じである。

以上の工程により、埋設導電部５０ａ、ダミー埋設導電部５２ａ、およびコンタクトプラグ３４ａを有する２層目の配線層５３ｂが形成される。

３層目以降の配線層５３も、２層目の配線層５３ｂと略同じ工程により形成される。このような工程により、複数の配線層５３,５３ａを有する多層配線部５４が形成される。

―配線間の短絡防止―
図１９及び２０は、貫通電極領域１２の上にダミー凹部４６を設けない場合の問題を説明する工程断面図である。

図１９（ａ）に示すように、貫通電極領域１２の上にダミー凹部を設けずに、層間絶縁膜３８の上に導電材４８を形成した場合を考える。尚、図１９（ａ）では、層間絶縁膜３８上のハードマスクは省略されている。

この状態で導電材４８が研磨され層間絶縁膜３８の表面が露出すると、図１９（ｂ）に示すように、貫通電極領域１２の上には、親水性の導電材（例えば、Ｃｕ）を有さない層間絶縁膜（以下、貫通領域絶縁膜と呼ぶ）３９ｅが出現する。一方、素子領域１０ａの上には、導電材（埋設導電部５０およびダミー埋設導電部５２）を有する層間絶縁膜３９ｆ（以下、素子領域絶縁膜と呼ぶ）が出現する。

素子領域絶縁膜３９ｆの表面には、親水性の導電材が表面に露出している。したがって、素子領域絶縁膜３９ｆは、水に濡れ易い。一方は、貫通領域絶縁膜３９ｅは、疎水性の低誘電率絶縁膜で膜全体が形成されているので、水をはじき易い。

このため、導電材４８の研磨が終了し層間絶縁膜３８の研磨が開始すると、貫通領域絶縁膜３９ｅの周囲に、研磨剤の淀みが発生する。その結果、貫通領域絶縁膜３９ｅの周囲で研磨が促進され、貫通領域絶縁膜３９ｅの周りに窪み６０が生成される。

その後、図２０（ａ）に示すように、窪み６０の上に次の層間絶縁膜３８ｃを形成すると、窪み６０が次の層間絶縁膜３８ｃに転写されて、別の窪み６０ａが発生する。

この窪み６０ａを有する層間絶縁膜３８ｃに埋設導電部（配線）５０,５０ｂを形成すると、図２０（ｂ）に示すように、一部の導電材４８ｂが研磨されずに、窪み６０ａに残留する。

この窪み６０ａに配線５０ｂ（埋設導電部）が形成されると、残留した導電材４８ｂによって配線５０ｂが接続されショートする。

一方、実施の形態１では、貫通電極領域１２上の層間絶縁膜３８にも、親水性の導電材（ダミー埋設部５２）が形成される。したがって、実施の形態１によれば、研磨剤の淀みが発生しないので、配線同士がショートすることはない。

図２１及び２２は、貫通電極領域１２の上にダミー凹部４６を設けない場合の別の問題を説明する工程断面図である。

図１９及び２０を参照して説明した問題は、層間絶縁膜が疎水性の低誘電率絶縁膜で形成されている場合に生じる問題である。図２１及び２２では、層間絶縁膜が親水性の絶縁膜で形成されている場合に生じる問題を説明する。尚、親水性の絶縁膜としては、有機官能基を有さない多孔質無機二酸化ケイ素（ＳｉＯ_２）等がある。

図２１（ａ）に示すように、貫通電極領域１２の上にダミー凹部を設けずに、層間絶縁膜３８の上に導電材４８を形成した場合を考える。尚、図２１（ａ）でも、層間絶縁膜３８上のハードマスクは省略されている。

導電材４８の研磨が終了し層間絶縁膜３８の研磨が開始すると、貫通電極領域１２の上に、導電材（ダミー埋設導電部５２）を有さない貫通領域絶縁膜３９ｅが出現する。一方、素子領域１０ａの上には、導電材（埋設導電部５０およびダミー埋設導電部５２）を有する素子領域絶縁膜３９ｆが出現する（図２１（ｂ）参照）。

図２１及び２２の場合、層間絶縁膜３８も親水性の絶縁膜で形成されているので、貫通領域絶縁膜３９ｅおよび素子領域絶縁膜３９ｆは共に、水をはじかない。このため、図１９及び２０の場合とは異なり、研磨剤の淀みは発生しない。

しかし、図２１（ｂ）に示すように、層間絶縁膜３８が研磨されると、素子領域絶縁膜３９ｆに弧状の窪み６０ｂが発生する。

この窪み６０ｂの上に次の層間絶縁膜３８ｄを形成すると、図２２（ａ）に示すように、次の層間絶縁膜３８ｄにも窪み６０ｃが発生する。このような層間絶縁膜３８ｄに埋設導電部（配線）５０を形成すると、窪み６０ｃの底に残留した導電材４８ｃにより、配線間がショートがする（図２２（ｂ）参照）。

しかし、この場合も、貫通電極領域１２上の絶縁膜３８にダミー埋設導電部を形成することで、窪み６０ｂの発生が抑制され、配線間のショートも起きない。したがって、層間絶縁膜３８は親水性であってもよい。

親水性の層間絶縁膜に窪み６０ｂが発生することは、実験により確認されている。このような窪み６０ｂは、配線（埋設導電部）を形成する導電材が層間絶縁膜より柔らかいために発生すると考えられる。

Ｃｕ等の導電材は、層間絶縁膜より柔らかい。このため研磨圧力に対して導電材が発生する反発力（反作用）は、層間絶縁膜が発生する反発力より小さい。したがって、層間絶縁膜に導電材が埋設されていると、層間絶縁膜に加わる研磨圧力が増加し、層間絶縁膜が研磨され易くなる。その結果、窪み６０ｂが発生する。

（４）貫通電極の形成工程（図１０〜図１６）
まず、図１０に示すように、多層配線部５４の上にハードマスク用絶縁膜４０ｂを形成する。ハードマスク用絶縁膜４０ｂは、多層配線部５４の形成に用いた絶縁膜４０,４０ａと略同じものである。

このハードマスク用絶縁膜４０ｂの上に、貫通電極領域１２の上に開口部６ｃを有するレジスト膜８ｄを形成する。このレジスト膜８ｄをマスクとして、絶縁膜４０ｂをドライエッチングして、貫通電極領域１２の上で開口するハードマスク４２ｂを形成する。

このハードマスク４２ｂを用いて、貫通電極領域１２の上の層間絶縁膜３８,３８ａ、エッチングストッパー膜３６,３６ａ、下部絶縁膜３２、および貫通電極領域（基板２の一部）１２をドライエッチングして、図１１に示すように、基板２の内部に至る貫通電極ホール（孔）６２を形成する。

ハードマスク４２ｂ、層間絶縁膜３８,３８ａ、下部絶縁膜３２、および基板２（貫通電極領域１２）は、例えばＣＦ_４ガスを反応ガスとするドライエッチングにより除去する。エッチングストッパー膜３６,３６ａは、例えばＣＦ_４ガスとＯ_２ガスの混合ガスを反応ガスとするドライエッチングにより除去する。その後、レジスト膜８ｄを、アッシングにより除去する。

ダミー埋設導電部５２,５２ａを形成する導電材は、このようなドライエッチングでは除去されない。このため貫通ホール６２の内部には、図１１に示すように、ダミー埋設導電部５２ａの下側にピラー（支柱）状のエッチング残部６４が形成される。

次に、図１２に示すように、貫通ホール６２の内壁、エッチング残部６４、及びハードマスク４２ｂを覆う絶縁膜６６を、例えばＣＶＤにより堆積する。絶縁膜６６は、例えば厚さ１００ｎｍ〜２００ｎｍのＳｉＯ_２膜である。絶縁膜６６は、例えばＳｉＣ膜、ＳｉＣＮ膜、またはＳｉＮ膜であってもよい。

この絶縁膜６６の上に、厚さ５０〜３００ｎｍのバリアメタル、厚さ１ｎｍ〜１００ｎｍのシード膜、厚さ１０μｍ程度の導電材（第２導電材）を順次形成して、貫通ホール６２を導電材で埋め込む。その後、図１３に示すように、導電材、ハードマスク４２ｂ上の絶縁膜６６、およびハードマスク４２ｂの上部を研磨して、貫通ホール６２内に埋設された導電材６８を形成する。

バリアメタル、シード膜、および導電材の組成および形成方法は、埋設導電部５０およびダミー埋設導電部５２と略同じである。また、導電材の研磨法も、埋設導電部５０およびダミー埋設導電部５２と略同じである。但し、予めウェットエッチングによりハードマスク４２ｂ上の導電材を１μｍ程度まで薄くしてから、導電材を研磨する。

次に、図１４に示すように、ハードマスク４２ｂの上に、貫通ホール内の導電材６８および最上層の埋設導電部５０ａ（配線）の上で開口する上部絶縁膜７０を形成する。

上部絶縁膜７０の開口部には、貫通ホール内の導電材６８および埋設導電部５０ａ（配線）それぞれに接続する電極７２を形成する。電極７２は、例えばアルミニウム（Ａｌ）電極である。電極７２と上部絶縁膜７０間には、バリアメタル（図示せず）が形成される。

次に、図１５に示すように、上部絶縁膜７０の上に、電極７２の上で開口する最上部絶縁膜７４を形成する。最上部絶縁膜７４と上部絶縁膜７０の間には、ＳｉＮ膜（図示せず）等を形成してもよい。

上部絶縁膜７０および最上部絶縁膜７４は、例えばＣＶＤおよびフォトリソグラフィ技術により形成される。上部絶縁膜７０および最上部絶縁膜７４は、例えばＳｉＯ_２である。

図１５に示すように、最上部絶縁膜７４の上には、電極７２の上で開口するポリイミド膜７６を形成する。その後、このポリイミド膜７６の開口部に、電極７２に接続する半田バンプ７８を形成する。

次に、基板２の裏面（素子領域１０ａの反対側の基板面）を、貫通ホール内に埋設された導電材６８が露出するまで、例えば機械的に研磨する。これにより、図１６に示すように、基板２および多層配線部５４を貫通する貫通電極８０が形成される。

尚、貫通電極８０は貫通ホールの内壁に形成された絶縁膜６６により、基板２から絶縁される。

（５）裏面側バンプの形成工程等（図１７）
その後、図１７に示すように、基板２の裏面に、貫通電極８０の下側で開口するポリイミド膜７６ａを形成する。このポリイミド膜７６ａの開口部に、貫通電極８０に接続する半田バンプ７８ａを形成する。最後に、半導体素子２８および多層配線部５４などが形成された基板２を分割して、半導体装置８２を完成する。

この半導体装置８２は、図１７に示すように、半導体素子２８を有する基板２ａと、基板２ａ上に積層された複数の層間絶縁膜３８,３８ａとを有している。半導体装置８２は、更に、複数の層間絶縁膜３８,３８ａそれぞれに埋設された複数の埋設導電部５０,５０ａと、基板２ａおよび複数の層間絶縁膜３８,３８ａを貫通する貫通電極８０とを有している。

そして、貫通電極８０は、基板２ａの一部、複数の層間絶縁膜３８,３８ａ、および複数の埋設導電部５０,５０ａに対応するダミー埋設導電部５２,５２ａを順次積層して得られる柱状の積層部（エッチング残部６４）を有している。

尚、埋設導電部５０,５０ａおよび埋設導電部５０,５０ａの対応するダミー埋設導電部は同じ工程で形成されるで、略同じ厚さ（したがって、所定の厚さ）を有している。ここで、半導体装置８２は、例えば、半田バンプ７８ａにより裏面側でパッケージ基板に搭載される。一方、半導体装置８２の表面側には、別の半導体装置（ＩＣチップ；図示せず）が積層される。

この時、半導体装置８２の貫通電極８０は、表面側の別の半導体装置の電極に接続される。この別の半導体装置には、貫通電極８０を介して、パッケージ基板から電源電圧や信号が供給される。或いは、別の半導体装置の信号が、半導体装置８２の貫通電極８０を介して、パッケージ基板に出力される。

貫通電極８０を有する半導体装置を複数積層すれば、３層以上のスタックドＩＣを形成することができる。この場合、半導体装置間の信号の送受信は、貫通電極８０を介して行われる。

―貫通電極の貫通性―
上述したように、素子領域１０ａ上のダミー埋設導電部５２の位置は、配線層５３,５３ａごとに定められる配線ルールによって決定される。このため、ダミー埋設導電部５２,５２ａは、配線層ごとに異なった位置（基板２に平行な面内の位置）に形成される。

図２３は、貫通電極領域１２上のダミー埋設導電部５２，５２ａを、配線ルールにしたがって形成した場合の問題を説明する図である。この場合、ダミー埋設導電部５２,５２ａは配線層５３,５３ａごとに異なった位置に形成される。このため、図２３に示すように、ピラー状のエッチング残部６４ａが、貫通ホール６２内に無秩序に林立する。

このため、基板２に近づくほど貫通ホール６２の開口率が小さくなり、最悪の場合、貫通ホール６２がエッチング残部６４ａによって塞がれてしまう。このような貫通ホール６２に導電材を形成しても、貫通性の良い貫通電極（すなわち、低抵抗の貫通電極）は形成できない。

一方、実施の形態１では、予め設定された非除去領域２６の上にダミー埋設導電部５２,５２ａが形成されるので、図１６に示すように、貫通電極８０の貫通性は良好である。したがって、貫通電極８０の抵抗は低くなる。

ダミー埋設導電部５２,５２ａは、貫通電極領域１２内の非除去領域２６(図７（ｂ）参照)の上に形成される。したがって、貫通電極領域１２内における非除去領域２６の割合が小さいほど、貫通性は良くなる。

例えば、非除去領域２６の横断面（基板２に平行な断面）の総面積は、貫通電極領域１２の横断面の面積の０．４倍以下が好ましい。尚、「非除去領域２６の横断面の総面積」とは、全ての非除去領域２６の横断面の面積の和を意味する。

但し、非除去領域２６の割合が小さくなり過ぎると、素子領域１０ａ上で層間絶縁膜３８,３８ａが窪んで配線間のショートが起きやすくなる。したがって、非除去領域２６の横断面の総面積は、貫通電極領域１２の横断面の面積の０．１倍以上が好ましい。

すなわち、非除去領域２６の横断面の総面積は、貫通電極領域１２の横断面の面積の０．４倍以下０．１倍以上が好ましい。更に好ましくは、非除去領域２６の横断面の総面積は、貫通電極領域１２の横断面の面積の０．３倍以下０．２倍以上である。

同様に、貫通電極８０の積層部（エッチング残部６４）の横断面の総面積は、貫通電極８０の横断面の面積の０.４倍以下０．１倍以上が好ましい。更に好ましくは、貫通電極８０の積層部（エッチング残部６４）の横断面の総面積は、貫通電極８０の横断面の面積の０.３倍以下０．２倍以上である。

貫通電極領域１２の上に形成されるダミー凹部の平面形状（基板２に平行な断面の形状）およびサイズが配線層ごとに異なると、最もサイズの大きなダミー凹部または最も細長いダミー凹部によって貫通電極ホール６２の開口率が制限される。したがって、貫通電極領域１２上のダミー凹部５２,５２ａの平面形状は、所定の形状および所定サイズ（例えば、非除去領域２６の平面形状およびサイズ）を有することが好ましい。この場合、積層部６４内のダミー埋設導電部の基板に平行な断面も、所定の形状および所定のサイズを有する。

尚、ダミー基板凹部内のダミー埋設絶縁膜２２（図２（ｃ）参照）は、例えば基板用のドライエッチングで除去することができる。しかし、ダミー埋設絶縁膜２２と基板２のエッチングレートが異なるので、ダミー埋設絶縁膜２２（またはその一部）が除去領域２４（図１（ａ）参照）に形成されると、貫通ホール６２の形状に乱れが生じる。

したがって、「（１）素子分離絶縁膜および半導体素子の形成工程」で説明したように、ダミー埋設絶縁膜２２も非除去領域２６に形成することが好ましい。但し、基板２とダミー埋設絶縁膜２２のエッチングレートの差が小さい場合等には、ダミー埋設絶縁膜２２（またはその一部）を除去領域２４に形成してもよい。

―ダミー凹部の平面形状―
図２４及び２５は、凹部４４およびダミー凹部４６が設けられた層間絶縁膜３８,３８ａの平面図である。図２４及び２５には、層間絶縁膜３８,３８ａの下方に位置する貫通電極領域１２が破線で示されている。

図２４（ａ）に示す例では、ダミー凹部４６の平面形状は正方形である。したがって、ダミー凹部４６は、四角柱状の孔（ホール）である。図２４（ａ）に示す例では、このようなダミー凹部４６が、格子状に配列されている。一方、凹部４４は、縦長の配線溝である。

図２４（ｂ）に示す例では、四角柱状のダミー凹部４６の列が、上下スライドしている。

図２５（ａ）に示す例では、貫通電極領域１２上のダミー凹部４６の平面形状は、長方形である。したがって、貫通電極領域１２上のダミー凹部４６は溝である。このような場合、エッチング残部６４の横断面が大きくなり、エッチング残部６４の強度は大きくなる。

図２５（ｂ）に示す例では、貫通電極領域１２上のダミー凹部４６は４５°回転している。

この様に、ダミー凹部４６の形状および配置には、種々のバリエーションが存在する。一方、ダミー凹部４６の１辺は、ＣＭＰの特性等を考慮すると、０．１μｍ〜１．０μｍ程度が好ましい（ダミー凹部４６の平面形状が矩形の場合）。

実施の形態１では、貫通電極領域１２上のダミー凹部４６は、非除去領域２６（図７（ｂ）参照）の上に設けられる。しかし、貫通電極領域１２上のダミー凹部４６が少数の場合等には、非除去領域２６を設定せずに、ダミー凹部４６を貫通電極領域１２内の任意の位置に形成してもよい。

（実施の形態２）
図２６乃至２９は、実施の形態２の半導体装置８２ａの製造方法を説明する工程断面図である。

実施の形態１では、図７に示すようにコンタクトホール５８の形成後、凹部４４ａ（配線溝）とダミー凹部４６ａを同時に形成する。一方、実施の形態２では、コンタクトホール５８ａと同時にダミー凹部４６ａを形成し、その後凹部４４ａ（配線溝）を形成する。その他の工程は、実施の形態１の製造方法と略同じである。したがって、実施の形態１と共通する部分については、説明を省略する。

まず、図２６（ａ）に示すように、実施の形態１の工程にしたがって、１層目の配線層５３ａまで形成する。更に、実施の形態１の工程にしたがって、１層目の配線層５３ａの上に、エッチングストッパー膜３６ａ、層間絶縁膜３８ａ、およびハードマスク用の絶縁膜４０ａを形成する。

次に、ハードマスク用絶縁膜４０ａの上に、２層目のダミー凹部に対応する開口部４５ｄとコンタクトプラグに対応する開口部５６を有するレジスト膜８ｅを形成する。このコンタクトプラグは、一層目の配線５０に接続するプラグである。

このレジスト膜８ｅをマスクとして、図２６（ｂ）に示すように絶縁膜４０ａをドライエッチングし、ハードマスク４２ｃを形成する。次に、ハードマスク４２ｃを用いて、２層目の層間絶縁膜３８ａおよびエッチングストッパー膜３６ａをドライエッチングして、２層目の層間絶縁膜３８ａおよびエッチングストッパー膜３６ａを貫通する、ダミー凹部４６ｂおよびコンタクトホール５８を形成する。

次に、図２７（ａ）に示すように、ハードマスク４２ｃの上に、２層目の凹部（配線溝）に対応する開口部４５ｃを有するレジスト膜８ｆを形成する。

次に、図２７（ｂ）に示すように、レジスト膜８ｆをマスクとして、ハードマスク４２ｃをドライエッチングし、新たな開口部を形成する。

このハードマスク４２ｃを用い、図２７（ｂ）に示すように、２層目の層間絶縁膜３８ａをドライエッチングして、凹部（配線溝）４４ａを形成する。その後、レジスト膜８ｆを除去する。

以上の工程により、図２８に示すように、２層目の層間絶縁膜３８ａに、ダミー凹部４６ｂ、凹部（配線溝）４４ａ、コンタクトホール５８ａが形成される。

その後、実施の形態１と同じ手順により、埋設導電部とダミー埋設導電部を形成し、更に３層目以降の配線層等を形成する。これにより、図２９に示すに、実施の形態２の半導体装置８２ａが形成される。

図２９に示すように、実施の形態２の半導体装置８２ａでは、ダミー埋設導電部５２ｂが配線層５３を貫通している。その他の点は、実施の形態１の半導体装置８２と略同じである。

以上のように、実施の形態の形態１及び２では、ダミー基板凹部は細長い平面形状を有する凹部すなわち溝（ダミーＳＴＩ溝）である。しかし、ダミー基板凹部は、等方的な平面形状を有する凹部すなわち孔であってもよい。同様に、基板凹部も孔であってもよい。

また、実施の形態１及び２では、素子領域上の凹部は溝（配線溝）である。しかし、素子領域上の凹部は孔（例えば、コンタクトホール）であってもよい。この場合、埋設導電部は、例えばコンタクトプラグになる。

また、実施の形態の形態１及び２の半導体素子２８は、ＭＯＳトランジスタである。しかし、半導体素子２８は、他の素子（例えば、バイポーラトランジスタ、光検出器など）であってもよい。

以上の実施の形態１及び２に関し、更に以下の付記を開示する。

（付記１）
半導体素子を有する素子領域と貫通電極が形成される貫通電極領域とを有する基板の上に第１絶縁膜を形成し、
前記素子領域上の前記第１絶縁膜に凹部を形成し、前記貫通電極領域上の前記第１絶縁膜にダミー凹部を形成し、
前記第１絶縁膜上、前記凹部内、および前記ダミー凹部内に第１導電材を形成し、
前記第１導電材および前記第１絶縁膜の上部を研磨して、前記凹部内に導電部を形成すると共に前記ダミー凹部内にダミー導電部を形成し、
前記貫通電極領域上の前記第１絶縁膜および前記貫通電極領域をエッチングして前記基板内に至る貫通電極ホールを形成した後、前記貫通電極ホール内に第２導電材を形成し、
前記貫通電極ホール内に形成された第２導電材が露出するまで前記基板の裏面を研磨して、前記貫通電極を形成する
半導体装置の製造方法。

（付記２）
付記１に記載の半導体装置の製造方法において、
前記貫通電極領域は、前記第１絶縁膜および前記基板が除去される除去領域と前記除去領域以外の非除去領域とを有し、
前記貫通電極領域上の前記ダミー凹部は、前記非除去領域上に形成されることを
特徴とする半導体装置の製造方法。

（付記３）
付記１又は２に記載の半導体装置の製造方法において、
前記半導体素子が形成される素子形成領域と前記貫通電極領域とを有する素子未形成基板の表面に、研磨ストッパー膜を形成し、
前記素子形成領域に基板凹部を形成し、前記貫通電極領域にダミー基板凹部を形成し、
前記研磨ストッパー膜上、前記基板凹部内、および前記ダミー基板凹部内に第２絶縁膜を形成し、
前記研磨ストッパー膜が露出するまで前記第２絶縁膜を研磨して、前記基板凹部内に素子分離絶縁膜を形成すると共に前記ダミー基板凹部内にダミー素子分離絶縁膜を形成し、
前記素子形成領域内の前記素子分離絶縁膜で囲われた領域に前記半導体素子を形成して、前記素子領域と前記貫通電極領域とを有する前記基板を形成し、
前記貫通電極領域の前記ダミー基板凹部は、前記非除去領域に形成されることを
特徴とする半導体装置の製造方法。

（付記４）
付記１乃至３に記載の半導体装置の製造方法において、
前記ダミー凹部または前記ダミー基板凹部は、溝または孔であることを
特徴とする半導体装置の製造方法。

（付記５）
付記１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記ダミー凹部の前記基板に平行な断面は、所定の形状および所定のサイズを有することを
特徴とする半導体装置の製造方法。

（付記６）
付記１乃至５のいずれか１項に記載の半導体装置において、
前記第１絶縁膜は、疎水性の絶縁膜であることを
特徴とする半導体装置の製造方法。

（付記７）
付記６に記載の半導体装置の製造方法において、
前記第１絶縁膜は、有機官能基を有することを
特徴とする半導体装置の製造方法。

（付記８）
付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記非除去領域の横断面の総面積は、前記貫通電極領域の横断面の面積の０.４倍以下０.１倍以上であることを
特徴とする半導体装置の製造方法。

（付記９）
半導体素子を有する基板と、
前記基板上に積層された複数の絶縁膜と、
前記複数の絶縁膜それぞれに形成された複数の導電部と、
前記基板および前記複数の絶縁膜を貫通する貫通電極とを有し、
前記貫通電極は、前記基板、前記複数の絶縁膜、および前記導電部に対応するダミー導電部を積層して得られる柱状の積層部を有する
半導体装置。

２・・・素子未形成基板
４・・・研磨ストッパー膜
１０・・・素子形成領域
１０ａ・・・素子領域
１２・・・貫通電極領域
１４・・・ＳＴＩ溝（基板凹部）
１６・・・ダミーＳＴＩ溝（ダミー基板凹部）
１８・・・埋め込み絶縁膜
２０・・・埋設絶縁膜
２２・・・ダミー埋設絶縁膜
２４・・・除去領域
２６・・・非除去領域
２８・・・半導体素子
３８・・・層間絶縁膜（絶縁膜）
４４・・・凹部
４６・・・ダミー凹部
４８・・・導電材
５０・・・埋設導電部
５２・・・ダミー埋設導電部
５４・・・多層配線部
６２・・・貫通ホール（貫通電極ホール）

Claims (5)

1. 半導体素子を有する素子領域と貫通電極が形成される貫通電極領域とを有する基板の上に第１絶縁膜を形成し、
   前記素子領域上の前記第１絶縁膜に凹部を形成し、前記貫通電極領域上の前記第１絶縁膜にダミー凹部を形成し、
   前記第１絶縁膜上、前記凹部内、および前記ダミー凹部内に第１導電材を形成し、
   前記第１導電材および前記第１絶縁膜の上部を研磨して、前記凹部内に導電部を形成すると共に前記ダミー凹部内にダミー導電部を形成し、
   前記貫通電極領域上の前記第１絶縁膜および前記貫通電極領域をエッチングして前記基板内に至る貫通電極ホールを形成した後、前記貫通電極ホール内に第２導電材を形成し、
   前記貫通電極ホール内に形成された第２導電材が露出するまで前記基板の裏面を研磨して、前記貫通電極を形成する
   半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記貫通電極領域は、前記第１絶縁膜および前記基板が除去される除去領域と前記除去領域以外の非除去領域とを有し、
   前記貫通電極領域上の前記ダミー凹部は、前記非除去領域上に形成されることを
   特徴とする半導体装置の製造方法。
3. 請求項１又は２に記載の半導体装置の製造方法において、
   前記半導体素子が形成される素子形成領域と前記貫通電極領域とを有する素子未形成基板の表面に、研磨ストッパー膜を形成し、
   前記素子形成領域に基板凹部を形成し、前記貫通電極領域にダミー基板凹部を形成し、
   前記研磨ストッパー膜上、前記基板凹部内、および前記ダミー基板凹部内に第２絶縁膜を形成し、
   前記研磨ストッパー膜が露出するまで前記第２絶縁膜を研磨して、前記基板凹部内に素子分離絶縁膜を形成すると共に前記ダミー基板凹部内にダミー素子分離絶縁膜を形成し、
   前記素子形成領域内の前記素子分離絶縁膜で囲われた領域に前記半導体素子を形成して、前記素子領域と前記貫通電極領域とを有する前記基板を形成し、
   前記貫通電極領域の前記ダミー基板凹部は、前記非除去領域に形成されることを
   特徴とする半導体装置の製造方法。
4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
   前記第１絶縁膜は、疎水性の絶縁膜であることを
   特徴とする半導体装置の製造方法。
5. 半導体素子を有する基板と、
   前記基板上に積層された複数の絶縁膜と、
   前記複数の絶縁膜それぞれに形成された複数の導電部と、
   前記基板および前記複数の絶縁膜を貫通する貫通電極とを有し、
   前記貫通電極は、前記基板、前記複数の絶縁膜、および前記導電部に対応するダミー導電部を積層して得られる柱状の積層部を有する
   半導体装置。

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