JP2009038186A - 半導体装置 - Google Patents

Abstract

【課題】従来の半導体装置では、半導体装置において発生したラッチアップを精度良く検出することができなかった。
【解決手段】半導体装置は、内部回路１３に第１の電源を供給する電源供給素子１０と、内部回路１３が形成されるウェルＮＷとウェルＮＷにウェル電位を供給するウェル電位供給端子ＶＤＤｗとの間に接続される電流検出部１２と、電流検出部１２の検出した電流に基づいて電源供給素子１０の導通状態を制御する電源供給素子制御回路１１とを有する。
【選択図】図１

Description

本発明は半導体装置に関し、特に半導体装置内において発生したラッチアップを検出して、ラッチアップ電流を制御する半導体装置に関する。

半導体装置は、一般的に半導体基板又は半導体基板上のウェルの上層に形成される半導体素子によって構成される。また、半導体装置には、この半導体素子とは別に半導体素子の拡散層の配置によって構成される寄生トランジスタを有する。この寄生トランジスタは、外部から入力される電圧や電流の影響により導通する場合がある。半導体装置において、寄生トランジスタが導通し、本来の電流経路とは異なる経路で大電流が流れた場合、半導体素子が発熱して破壊に至ることがある。このように、寄生トランジスタを介して大電流が流れる現象をラッチアップと称す。

従来からこのラッチアップによる半導体装置の破壊を防止するための様々な手法が提案されている。その一例が特許文献１〜５に開示されている。半導体装置は、ラッチアップが発生していない状態では、半導体基板又はウェルにはほとんど電流が流れず、半導体基板の電位（以下基板電位と称す）又はウェルの電位（以下ウェル電位と称す）は、ほとんど変動しない。これに対して、ラッチアップが発生すると、半導体基板又はウェルに大電流が流れる。そして、トランジスタのソース直下の基板電位又はウェルの電位は、この大電流によって大きく上昇する。一方、ソース直下以外の部分での電位上昇は小さい。

特許文献１、２では、この基板電位又はウェル電位をモニタすることでラッチアップの発生を検出する。そのため、特許文献１、２において精度良くラッチアップを検出する場合には、トランジスタのソース直下に電位をモニタするための観測用端子を設ける必要がある。しかしながら、ソース直下に観測用端子を設けることは、半導体装置の構成上困難であり、ソース直下以外の部分における電位観測だけでは精度の良いラッチアップの検出は困難である。

また、特許文献３〜５では、ラッチアップが発生した際に電源から流れる電流が増大することに着目し、電電から回路に流れる電流をモニタすることでラッチアップを検出する。しかし、近年の大規模化した半導体装置は消費電流も大きいため、ラッチアップの発生の有無にかかわらず電源から大電流が流れるため、特許文献３〜５で開示される技術では近年の半導体装置のラッチアップを精度良く検出できない。また、大電流を扱う電源用半導体装置では半導体装置に流れる電流そのものが大きいため、電源用半導体装置に対しても、特許文献３〜５で開示される技術ではラッチアップの精度の良い検出は行えない。
特開平５−９０５０４号公報 特開平９−１１６０２２号公報 特開昭６３−７６３６２号公報 特開平２−１０５６２４号公報 特開平４−１６７５５７号公報

特許文献１〜５に開示された技術では、ラッチアップの精度の良い検出を行うことができない問題がある。

本発明の一態様は、内部回路に第１の電源を供給する電源供給素子と、前記内部回路が形成されるウェルと前記ウェルにウェル電位を供給するウェル電位供給端子との間に接続される電流検出部と、前記電流検出部の検出した電流に基づいて前記電源供給素子の導通状態を制御する電源供給素子制御回路とを有する半導体装置である。

本発明にかかる半導体装置によれば、ウェル電位供給端子からウェルに流れる電流に基づきラッチアップを検出するため、消費電流の大きな半導体装置であっても精度の良いラッチアップの検出が可能である。

本発明にかかる半導体装置によれば、ラッチアップの検出精度を向上させることが可能である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態の半導体装置１の回路図を示す。図１に示すように、半導体装置１は、電源供給素子１０、電源供給素子制御回路１１、電流検出部１２、内部回路１３を有している。なお、本実施の形態においては、これらの構成要素が同一の半導体基板上に形成されているものとして説明する。

電源供給素子１０は、例えば電源スイッチ用トランジスタ（例えば、ＰＭＯＳトランジスタＭ１）であって、第１の電源（例えば、動作電源ノードＶＤＤ）に接続されるソースと、内部回路１３に接続されるドレインと、電源供給素子制御回路１１に接続されるゲートとを有している。また、ＰＭＯＳトランジスタＭ１は、トランジスタのウェルの電位を供給するためのバックゲート端子を有し、このバックゲート端子は動作電源ノードＶＤＤに接続される。

電源供給素子制御回路１１は、制御用トランジスタ（例えば、ＰＭＯＳトランジスタＭ２）と抵抗Ｒ１を有している。ＰＭＯＳトランジスタＭ２は、ウェル電位供給端子（例えば、ウェル電位供給ノードＶＤＤｗ）に接続されるソースと、抵抗Ｒ１を介して第２の電源（例えば、接地ノードＧＮＤ）に接続されるドレインと、電流検出部１２に接続されるゲートとを有する。また、電源供給素子制御回路１１は、ＰＭＯＳトランジスタＭ２と抵抗Ｒ１との間のノードに発生する電位をラッチアップ検出信号Ｓ２として出力する。

電流検出部１２は、ウェル電流検出用トランジスタ（例えば、ＰＭＯＳトランジスタＭ３）を有する。ＰＭＯＳトランジスタＭ３は、ウェル電位供給ノードＶＤＤｗに接続されるソースと、内部回路１３のウェルに接続されるドレインと、接地ノードＧＮＤに接続されるゲートとを有する。また、電流検出部１２は、ＰＭＯＳトランジスタＭ３のドレインに発生する電位を電流検出信号Ｓ１としてＰＭＯＳトランジスタＭ２に出力する。

内部回路１３は、半導体装置の機能を実現する回路が形成されている。図１では一例として３つのインバータのみを示した。３つのインバータは、それぞれ動作電源ノードＶＤＤと接地ノードＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタ（図中のＭＰ１〜ＭＰ３）とＮＭＯＳトランジスタ（図中のＭＮ１〜ＭＮ３）で構成される。なお、本実施の形態では、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３のソースは、それぞれ電源供給素子１０を介して動作電源ノードＶＤＤに接続される。また、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３は、それぞれトランジスタが形成されるウェルに電位を供給するバックゲート端子を有する。ＰＭＯＳトランジスタＭＰ１〜ＭＰ３のソースは、それぞれ電流検出部１２を介してウェル電位供給ノードＶＤＤｗに接続される。一方、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３のソースは、それぞれ接地ノードＧＮＤに接続される。また、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３のバックゲート端子は、それぞれ接地ノードＧＮＤに接続される。

ここで、内部回路１３と電流検出部１２との接続関係をさらに詳細に説明するために、図１における内部回路１３の部分を平面レイアウトとして示した図を図２に示し、図２におけるＸ−Ｘに沿った内部回路の断面図を示した図を図３に示す。なお、図２、図３においては、トランジスタ間を接続する配線については省略している。図２に示すように、内部回路１３のＰＭＯＳトランジスタＭＰ１〜ＭＰ３は、Ｎ型半導体で形成されるＮウェルＮＷを有し、ＮウェルＮＷ内にＰ型半導体で形成されるソースＳ及びドレインＤが形成される。また、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３は、ソースＳ及びドレインＤに挟まれるようにゲートＧを有する。そして、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３のソースＳは、それぞれ電源供給素子１０に接続される。ＮウェルＮＷは、さらにＰＭＯＳトランジスタＭＰ１〜ＭＰ３に共通して用いられるバックゲート端子ＮＤとしてＮウェルＮＷよりも不純物濃度が高いＮ型半導体領域を有する。このバックゲート端子ＮＤは、電流検出部１２に接続される。

一方、内部回路１３のＮＭＯＳトランジスタＭＮ１〜ＭＮ３は、Ｐ型半導体で形成されるＰウェルＰＷを有し、ＰウェルＰＷ内にＮ型半導体で形成されるソースＳ及びドレインＤが形成される。また、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３は、ソースＳ及びドレインＤに挟まれるようにゲートＧを有する。そして、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３のソースＳは、それぞれ接地ノードＧＮＤに接続される。ＰウェルＰＷは、さらにＮＭＯＳトランジスタＭＮ１〜ＭＮ３に共通して用いられるバックゲート端子ＰＤとしてＰウェルＰＷよりも不純物濃度が高いＰ型半導体領域を有する。このバックゲート端子ＰＤは、接地ノードＧＮＤに接続される。

次に、図３に示す断面図について説明する。図３に示すように、ＮウェルＮＷは、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３の下部に共通に形成される。つまり、バックゲート端子ＮＤに供給されたウェル電位はＰＭＯＳトランジスタＭＰ１〜ＭＰ３に供給されることとなる。また、ＮウェルＮＷは、ウェルの濃度に応じた寄生抵抗を有する。この寄生抵抗は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３に供給の素子分離膜として機能するトレンチ絶縁膜ＳＴＩによって電流経路が遮られるため、トレンチ絶縁膜ＳＴＩの下部で特に大きな抵抗値を有する。

次に、本実施の形態にかかる半導体装置１の動作についての説明の前に、電流検出部１２を構成するＰＭＯＳトランジスタＭ３の特性について説明する。ＰＭＯＳトランジスタＭ３の電流電圧特性を図４に示す。図４に示すように、ＰＭＯＳトランジスタＭ３は、ソースドレイン間電流Ｉｄｓが大きくなるに従ってソースドレイン間電圧Ｖｄｓが大きくなる特性を有する。また、ソースドレイン間電流Ｉｄｓがある程度以下（線形領域動作の範囲）ではソースドレイン間電流Ｉｄｓの変化に対してソースドレイン間電圧Ｖｄｓの変化は小さく、ある程度以上（飽和領域動作の範囲）になるとソースドレイン間電流Ｉｄｓの変化に対してソースドレイン間電圧Ｖｄｓは大きく変化する。

ラッチアップとの関係でこのソースドレイン間電圧Ｖｄｓを見た場合、ラッチアップを発生していない状態の動作（以下、この動作を通常動作と称す）においては、内部回路１３のウェルにそれほど大きな電流は流れないため、ＰＭＯＳトランジスタＭ３のソースドレイン間電圧Ｖｄｓは小さく、図４に示す通常動作時の範囲となる。一方、ラッチアップが発生した場合ウェルに大電流が流れるため、ＰＭＯＳトランジスタＭ３のソースドレイン間電圧Ｖｄｓは大きくなる（図４に示すラッチアップ時の範囲）。また、ＰＭＯＳトランジスタＭＰ３は、このラッチアップ時におけるソースドレイン間電圧Ｖｄｓの電圧範囲がＰＭＯＳトランジスタＭ２の閾値電圧Ｖｔｈを含むように、ゲート長及びゲート幅が設定される。

続いて、半導体装置１の動作について説明する。まず、通常動作時の動作について説明する。通常動作時おいては、ＮウェルＮＷに流れる電流は小さいため、ＰＭＯＳトランジスタＭ３のドレインにおける電圧降下は小さく、電流検出信号Ｓ１によって伝えられる電位によってＰＭＯＳトランジスタＭ２は導通しない。そのため、ＰＭＯＳトランジスタＭ２のドレインの電位はほぼ接地電位となる。つまり、ラッチアップ検出信号Ｓ２の電位はほぼ接地電位となる。従って、電源供給素子１０は導通した状態を維持して、動作電源ノードＶＤＤから内部回路１３に電源電位が供給される。

次に、ラッチアップが発生した場合の動作について説明する。ラッチアップが発生した場合、ウェル電位供給ノードＶＤＤｗからＮウェルＮＷに向かって通常動作時よりも大きな電流が流れる。そのため、ＰＭＯＳトランジスタＭ３のドレインにおける電圧降下が大きくなり、電流検出信号Ｓ１によって伝えられる電位によってＰＭＯＳトランジスタＭ２が導通する。そして、ＰＭＯＳトランジスタＭ２のドレインの電位がほぼウェル電位となる。つまり、ラッチアップ検出信号Ｓ２の電位がほぼウェル電位となる。従って、電源供給素子１０は遮断された状態となり、内部回路１３への電源供給を停止する。

このように、本実施の形態にかかる半導体装置１では、ラッチアップ時に増加するＮウェルＮＷに流れ込む電流を検出して、この検出した電流に応じてラッチアップ検出信号Ｓ２を出力（信号の電位を上昇させる）する。そして、ラッチアップ検出信号Ｓ２の電位に応じて電源供給素子の導通状態を制御することで、ラッチアップ時に動作電源ノードＶＤＤから内部回路１３に流れ込む電流を遮断し、ラッチアップ時の半導体装置の温度上昇の防止及びラッチアップ状態を収束させる。

上記説明より、本実施の形態にかかる半導体装置１によれば、電流検出部１２において、ウェルに流れる電流を検出し、ウェルに流れる電流が所定の大きさ以上となった場合に電源供給素子制御回路１１がラッチアップ検出信号Ｓ２を出力し、ラッチアップ検出信号Ｓ２に基づき電源供給素子の導通状態を制御する。これによって、半導体装置１は、ラッチアップ時に動作電源ノードＶＤＤから内部回路１３に流れ込む電流の遮断し、ラッチアップ時の半導体装置の温度上昇の防止及びラッチアップ状態の収束を行う。

このように、半導体装置１はラッチアップから半導体装置１を保護することに対して有効である。さらに、半導体装置１では、ウェルの電位をモニタする必要がないため、ウェルに別途観測用端子等を設ける必要がない。観測用端子等を別途も受けることで回路面積が増大することがあるが、半導体装置１では、このような回路面積の増大はない。また、半導体装置１は、ラッチアップ時に増大するウェルに流れ込む電流を検出するため、半導体装置の消費電流にかかわらず、ラッチアップを精度良く検出することが可能である。なお、通常動作時にウェルに流れ込む電流はラッチアップ時に比べ非常に小さいため、通常動作時に電流検出部１２及び電源供給素子制御回路１１が誤動作し、電源供給素子１０を遮断状態とする誤動作の危険性はほぼないと考えて良い。

また、電源供給素子１０、電源供給素子制御回路１１及び電流検出部１２を内部回路１３とは別のウェル上に形成することで、内部回路１３で発生したラッチアップの影響による電源供給素子１０、電源供給素子制御回路１１及び電流検出部１２の誤動作を防止することができる。なお、電源供給素子１０、電源供給素子制御回路１１及び電流検出部１２は、半導体装置１とは異なる装置として実現することも可能である。このようにすることによって、内部回路１３で発生したラッチアップによる電源供給素子１０、電源供給素子制御回路１１及び電流検出部１２の誤動作防止の確実性をさらに向上させることが可能である。

実施の形態２
実施の形態２にかかる半導体装置２の回路図を図５に示す。図５に示すように、半導体装置２は、実施の形態１にかかる半導体装置１に電源制御回路１４及び信号合成回路１５を追加したものである。

電源制御回路１４は、例えば半導体装置２内において回路ブロックごとの電源の制御を行うものであって、使用しない回路ブロックに対しては電源供給を遮断し、使用する回路ブロックのみに電源を供給する制御を行う。電源制御回路１４は、電源制御信号Ｓ３を出力し、制御先の回路ブロックに電源を供給するか遮断するかに応じて信号レベルを変化させる。

信号合成回路１５は、ラッチアップ検出信号Ｓ２と電源制御信号Ｓ３とを入力とする。そして、ラッチアップ検出信号Ｓ２の電位がラッチアップ状態を示すものでない場合（例えば、接地電位である場合）は、電源制御信号Ｓ３の信号レベルをブロック制御信号Ｓ４として出力する。一方、ラッチアップ検出信号Ｓ２の電位がラッチアップ状態を示すものである場合（例えば、ウェル電位である場合）、電源制御信号Ｓ３の信号レベルにかかわらずブロック制御信号Ｓ４を電源電位又はウェル電位とする。本実施の形態においては、電源供給素子１０は、このブロック制御信号Ｓ４に基づき導通状態が制御される。

上記説明より、本実施の形態にかかる半導体装置２によれば、ラッチアップ発生時には、実施の形態１にかかる半導体装置１と同様にラッチアップによる半導体装置の発熱の防止及びラッチアップ状態の収束が可能である。そして、半導体装置２では、半導体装置１の動作に加えて、半導体装置内の回路ブロックごとに供給する電源を制御することが可能である。この制御は通常動作時において行われるものであるが、半導体装置２の動作状態に応じた消費電力を低減する効果がある。

実施の形態３
実施の形態３にかかる半導体装置３の回路図を図６に示す。図６に示すように、半導体装置３は、実施の形態１にかかる半導体装置１の電流検出部１２を抵抗によって構成した電流検出部１２ａを有している。電流検出部１２ａは、ウェル電位供給ノードＶＤＤｗとＮウェルＮＷとの間に接続される抵抗Ｒｍを有する。そして、ＮウェルＮＷに流れる電流と抵抗Ｒｍの抵抗値に応じて抵抗ＲｍのＮウェルＮＷ側のノードの電位を変動させる。この電位変動に基づき、抵抗ＲｍのＮウェルＮＷ側のノードの電位を電流検出信号Ｓ１として出力する。

つまり、電流検出部は、ＮウェルＮＷに流れ込む電流を検出できれば良いため、トランジスタによる電流の検出に代えて抵抗による電流の検出によっても実現することが可能である。

実施の形態４
実施の形態４にかかる半導体装置４の回路図を図７に示す。図７に示すように、半導体装置４は、実施の形態１にかかる半導体装置１の電源供給素子制御回路１１の変形例を示すものである。半導体装置４は、電源供給素子制御回路１１の変形例として電源供給素子制御回路１１ａを有する。

電源供給素子制御回路１１ａは、判定電位生成回路１０１とコンパレータＣＯＭＰを有している。判定電位生成回路１０１は、例えばウェル電位供給ノードＶＤＤｗと接地ノードＧＮＤとの間に直列に接続された抵抗Ｒ１、Ｒ２を有する。そして、抵抗Ｒ１と抵抗Ｒ２の抵抗比に基づき、ウェル電位を抵抗分割した電位を判定電位Ｖｒｅｆとして出力する。コンパレータＣＯＭＰは、判定電位Ｖｒｅｆと電流検出信号Ｓ１とを入力とし、判定電位Ｖｒｅｆと電流検出信号Ｓ１の電位との大小関係に基づき出力するラッチアップ検出信号Ｓ２の信号レベルを切り替える。本実施の形態においては、判定電位Ｖｒｅｆの値よりも電流検出信号Ｓ１の電位が大きければラッチアップ検出信号Ｓ２を電源電位（ラッチアップしている状態を示す）とし、判定電位Ｖｒｅｆの値よりも電流検出信号Ｓ１の電位が小さければラッチアップ検出信号Ｓ２を接地電位（ラッチアップが発生していない状態を示す）とする。

半導体装置４では、判定電位Ｖｒｅｆの値を抵抗Ｒ１と抵抗Ｒ２との抵抗比に基づき変更することが可能である。これによって、ラッチアップ検出信号Ｓ２の信号レベルを切り替える電流検出信号Ｓ１の電位を判定電位Ｖｒｅｆの値に基づき変更することができる。つまり、半導体装置４は、ラッチアップの発生を判定する判断基準を任意に設定することができる。このことより、半導体装置４の機能や回路規模に応じてラッチアップを判定する基準を任意に設定することが可能になる。

また、実施の形態４においても、実施の形態３と同様に電流検出部を抵抗Ｒｍによって構成することが可能である。この場合の回路図を図８に示す。

実施の形態５
実施の形態５にかかる半導体装置５の平面レイアウトの模式図を図９に示す。図９に示すように、半導体装置５は、１つの電流検出部１２に対して複数のＮウェルＮＷが接続される。半導体装置においては、回路ブロックに応じてウェルを分離することが一般的に行われる。このように分離されたウェルのうち同じウェル電位を供給するものに対しては、同一のウェル電位供給ノードＶＤＤｗからのウェル電位の供給が可能である。そのため、１つの電流検出部１２に対して同じウェル電位を供給するウェルを接続することが可能である。この場合、１つの電流検出部１２で複数のウェルのうちいずれか１つでラッチアップが発生したことを検出することが可能である。また、このような構成とすることで、ウェルの数の増加による電流検出部及び電源供給素子制御回路の回路規模の増大を抑制することが可能である。

なお、図９においては、ディープＮウェルが示される。ディープＮウェルは、ＰウェルＰＷ及びＮウェルＮＷの下層に形成されるウェルである。このディープＮウェルは、半導体装置のレイアウトによっては形成しなくて良い場合もある。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ＰウェルＰＷ側に電流検出部を設けることも可能である。この場合において電流検出部をトランジスタで構成する場合、ＮＭＯＳトランジスタを使用する。つまり、電流検出部の接続箇所は、いずれのウェルに流れる電流検出するかに応じて適宜変更することが可能である。

実施の形態１にかかる半導体装置の回路図である。 実施の形態１にかかる半導体装置の平面レイアウトの模式図である。 実施の形態１にかかる半導体装置の断面の模式図である。 実施の形態１にかかるＰＭＯＳトランジスタの電流電圧特性を示すグラフである。 実施の形態２にかかる半導体装置の回路図である。 実施の形態３にかかる半導体装置の回路図である。 実施の形態４にかかる半導体装置の回路図である。 実施の形態４にかかる半導体装置の変形例を示す回路図である。 実施の形態４にかかる半導体装置の平面レイアウトの模式図である。

符号の説明

１、２、３、４、４ａ、５ 半導体装置
１０ 電源供給素子
１１、１１ａ 電源供給素子制御回路
１２、１２ａ 電流検出部
１３ 内部回路
１４ 電源制御回路
１５ 信号合成回路
１０１ 判定電位生成回路
ＣＯＭＰ コンパレータ
Ｒ１、Ｒ２、Ｒｍ 抵抗
Ｍ１〜Ｍ３ ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ３ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ３ ＰＭＯＳトランジスタ
ＮＤ、ＰＤ バックゲート端子
ＰＤ バックゲート端子
ＮＷ Ｎウェル
ＰＷ Ｐウェル
ＳＴＩ トレンチ絶縁膜
Ｓ ソース
Ｄ ドレイン
Ｇ ゲート
Ｓ１ 電流検出信号
Ｓ２ ラッチアップ検出信号
Ｓ２ 信号
Ｓ３ 電源制御信号
Ｓ４ ブロック制御信号
Ｖｒｅｆ 判定電位
ＧＮＤ 接地ノード
ＶＤＤ 動作電源ノード
ＶＤＤｗ ウェル電位供給ノード

Claims (9)

1. 内部回路に第１の電源を供給する電源供給素子と、
   前記内部回路が形成されるウェルと前記ウェルにウェル電位を供給するウェル電位供給端子との間に接続される電流検出部と、
   前記電流検出部の検出した電流に基づいて前記電源供給素子の導通状態を制御する電源供給素子制御回路とを有する半導体装置。
2. 前記電源供給素子と、前記電流検出部と、前記電源供給素子制御回路とのうち少なくとも１つは、前記内部回路とは異なるウェル上に形成される請求項１に記載の半導体装置。
3. 前記電源供給素子は、前記第１の電源を供給する第１の電源端子に接続されるソースと、前記内部回路に接続されるドレインと、前記電源供給素子制御回路に接続されるゲートとを有する電源スイッチ用トランジスタを有する請求項１又は２に記載の半導体装置。
4. 前記電流検出部は、前記ウェル電位供給端子に接続されるソースと、前記ウェルに接続されるドレインと、前記第１の電源とは異なる第２の電源に接続されるゲートとを備えるウェル電流検出用トランジスタを有し、当該ウェル電流検出用トランジスタは、前記ウェルに流れる電流に基づき前記ドレインに発生する電位を電流検出信号として出力する請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記電流検出部は、抵抗素子であって、前記抵抗素子は、前記ウェルに流れる電流に基づき前記ウェルに接続される端子に発生する電位を電流検出信号として出力する請求項１乃至３のいずれか１項に記載の半導体装置。
6. 前記半導体装置は、当該半導体装置内の回路ブロックごとの電源制御を行う電源制御回路と、前記電源供給素子制御回路からの信号と前記電源制御回路からの信号とを合成して出力する信号合成回路とを有し、前記電源供給素子は前記信号合成回路からの信号に基づき導通状態が制御される請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記電源供給素子制御回路は、前記電流検出部からの信号に基づき導通状態が制御される制御用トランジスタと、前記ウェル電位と前記第１の電源とは異なる第２の電源との間に前記制御用トランジスタと直列に接続される抵抗とを有する請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記電源供給素子制御回路は、ラッチアップを判定する判定電位を出力する判定電位生成回路と、前記電源供給素子に接続される出力端子と、前記電流検出部に接続される第１の入力端子と、判定電位生成回路に接続される第２の端子とを備えるコンパレータと、を有する請求項１乃至６のいずれか１項に記載の半導体装置。
9. 前記電流検出部は、複数のウェルに流れる電流を検出する請求項１乃至８のいずれか１項に記載の半導体装置。

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