JP2011089850A - 断線検出・逆接続保護装置 - Google Patents

Abstract

【課題】断線機能の実現を図る場合に製造コストの抑制が図れる上に、電源線とグランド線が逆接続された場合に回路素子の保護が図れる断線検出・逆接続保護装置の提供。
【解決手段】この発明は、センサ回路１０Ａと制御回路２０とを接続する電源線３０、グランド線５０、および信号線４０のうちグランド線５０の断線を検出し、かつ電源線３０とグランド線５０の逆接続から回路を保護する。プルダウン抵抗Ｒ１０１は、信号線４０とグランド線５０の間に接続される。断線検出回路１０３は、グランド線５０の断線時に、信号線４０の電位を電源線３０の電源電位付近に上昇させる。さらに、逆接続保護回路１０４は、電源線３０とグランド線５０の逆接続時に、電源線３０と断線検出回路１０３の接続を切り離し、かつ、電源線３０とセンサ１０１および機能回路１０２Ａとの間の接続を切り離す。
【選択図】 図１

Description

本発明は、各回路と接続する電源線、グランド線、および信号線の断線を検出し、かつ電源線とグランド線の逆接続から回路を保護する断線検出・逆接続保護装置に関する。

図９は、この種の断線検出装置が適用される従来のセンサ装置の構成の一例を示すブロック図である。
このセンサ装置は、図９に示すように、センサ回路１０と、センサ回路１０からの出力信号を処理すると共にセンサ回路１０に対して電源電圧を供給する制御回路２０と、を備えている。センサ回路１０と制御回路２０とは、電源線３０、信号線４０、およびグランド線５０を介して互いに接続されている。

センサ回路１０は、センサ１０１と、センサ１０１からの出力信号を内部処理して制御回路２０に出力する例えば増幅処理部のような機能回路１０２と、を備えている。
制御回路２０は、センサ回路１０を駆動する電源電圧を生成する電源回路２０１と、センサ回路１０からの出力信号を処理するＡＤ変換回路２０２と、入力端子Ｖｉｎとグランド端子ＧＮＤとの間に接続されるプルダウン抵抗Ｒ２０１と、を備えている。

図１０は、第９図の機能回路１０２の一部であって、従来の断線検出回路を含む増幅処理部の回路図である（特許文献１参照）。
この増幅処理部は、オペアンプＯＰ３、抵抗Ｒａなどからなり、センサ１０１からの出力信号の増幅処理を行う。
この増幅処理部は、差動増幅回路Ａ１と、ダイオードＤ１と、差動増幅回路Ａ１を駆動するための電流制御回路としてのバイアス回路Ｂ１と、出力側増幅回路Ａ２と、出力側増幅回路Ａ２用の電流制御回路Ｓ１と、トランジスタＴｒ１５およびＴｒ１６からなる出力電流源に電流を供給するための定電流回路Ｓ２とにより構成され、プルダウン抵抗Ｒ２０１と共に断線を検出する。

ここで、差動増幅回路Ａ１は、トランジスタＴｒ１〜Ｔｒ７などにより構成される。出力側増幅回路Ａ２は、トランジスタＴｒ８、Ｔｒ１４などにより構成される。バイアス回路Ｂ１は、トランジスタＴｒ９、Ｔｒ１０などにより構成される。電流制御回路Ｓ１は、トランジスタＴｒ１２、Ｔｒ１３などにより構成される。定電流回路Ｓ２は、トランジスタＴｒ１７、Ｔｒ１８などにより構成される。

次に、このように構成される増幅処理部の動作について説明する。
いま、図９に示すように、制御回路２０の入力端子Ｖｉｎとグランド端子ＧＮＤとの間にプルダウン抵抗Ｒ２０１が接続される状態で外部のグランド線５０が断線すると、図１０のグランド線Ｖｃ２に電流が流れたとしても、ダイオードＤ１が逆接続されているために、その電流はトランジスタＴｒ１、Ｔｒ２、Ｔｒ６、Ｔｒ７には流入しない。

また、電流制御回路Ｓ１がトランジスタＴｒ８のコレクタ電流を遮断するため、出力側増幅回路Ａ２およびトランジスタＴｒ１５が機能しなくなり、出力端子Ｖｏｕｔから電流が流出しない。このためプルダウン抵抗Ｒ２０１で電圧降下を生じることなく断線を検出することができる。
しかし、上述した増幅処理部を構成するトランジスタＴｒ１〜Ｔｒ１７などの素子に寄生素子が存在すると、寄生素子が逆流阻止手段Ｄ１、電流阻止手段Ｔｒ１１などのバイパス経路となり、当該阻止手段の機能を阻害する場合がある。

例えば、トランジスタＴｒ１１において、シリコンＰ基板をアノード、トランジスタＴｒ１１のベース領域をカソードとする寄生ダイオードが存在する場合、断線検出機能が阻害される。
この場合には、トランジスタの構成に際して、ＳＯＩ（Silicon On Insulator）基板上に酸化膜絶縁分離構造を形成すれば、寄生素子は存在しなくなるが、製造コストが嵩むことになる。
その一方、図９に示すセンサ装置などでは、上記のグランド線５０の断線検出の機能に加えて、電源線３０とグランド線５０が誤って逆接続された場合に、センサ回路１０Ａをその逆接続から保護する機能を有する、新たな装置の出現が望まれる。

特開２００４−３０１６７０号公報

そこで、本発明の目的は、断線機能の実現を図る場合に製造コストの抑制が図れる上に、電源線とグランド線が逆接続された場合に回路素子の保護が図れる断線検出・逆接続保護装置を提供することにある。

上記の課題を解決し本発明の目的を達成するために、各発明は以下のような構成からなる。
第１の発明は、各回路を互いに接続する電源線、グランド線、および信号線のうち前記グランド線の断線を検出し、かつ前記電源線とグランド線の逆接続から前記各回路を保護する断線検出・逆接続保護装置であって、前記信号線と前記グランド線の間に設けたプルダウン抵抗と、前記グランド線の断線時に前記電源線と前記信号線を接続させ、前記信号線の電位を前記電源線の電源電位付近に上昇させる第１のスイッチと、前記電源線と前記グランド線の正常接続時に前記電源線と前記各回路を接続させ、前記逆接続時に前記電源線と前記各回路の接続を切り離す第２のスイッチと、前記正常接続時に前記電源線と前記第１のスイッチを接続させ、前記逆接続時に前記電源線と前記第１のスイッチの接続を切り離す第３のスイッチと、を備える。

第２の発明は、第１の発明において、前記第１のスイッチは、第１のＮＭＯＳトランジスタであり、前記第２のスイッチは、ＰＭＯＳトランジスタであり、前記第３のスイッチは、第２のＮＭＯＳトランジスタである。
第３の発明は、第２の発明において、前記第２のＮＭＯＳトランジスタは、Ｐ型基板にＮウェルを介在させてＰウェルを形成し、前記Ｐウェルに形成させた。

第４の発明は、第２または第３の発明において、前記第１のＮＭＯＳトランジスタは、ソースが前記信号線に接続され、ゲートおよび基板が前記グランド線に接続され、ドレインが前記第２のＮＭＯＳトランジスタのソースに接続され、前記ＰＭＯＳトランジスタは、ソースが前記電源線に接続され、ゲートが前記グランド線に接続され、ドレインおよび基板が前記回路の内部電源端子に接続され、前記第２のＮＭＯＳトランジスタは、ソースが前記第１のＮＭＯＳトランジスタのドレインに接続され、ゲート、ドレインおよび基板が前記電源線に接続される。

第５の発明は、第２〜第４の発明において、前記第１、第２のＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタは、同一のＰ型基板に形成させた。
第６の発明は、第１〜第５の発明において、前記各回路は、センサ回路と制御回路からなり、前記制御回路は、前記センサ回路を駆動する電源電圧を生成するとともに、前記センサ回路からの出力信号を処理する。

このような構成の本発明によれば、断線機能の実現を図る場合に製造コストの抑制を図れることができる上に、電源線とグランド線が逆接続された場合に回路素子の保護を図ることができる。

本発明装置の第１実施形態を適用したセンサ装置の構成を示すブロック図である。 第１実施形態の断線検出回路および逆接続保護回路に適用されるトランジスタの断面構造を示す断面図である。 本発明装置の第２実施形態を適用したセンサ装置の構成を示すブロック図である。 第２実施形態の断線検出回路および逆接続保護回路に適用されるトランジスタの断面構造を示す断面図である。 本発明装置の第３実施形態を適用したセンサ装置の構成を示すブロック図である。 第３実施形態の断線検出回路および逆接続保護回路に適用されるトランジスタなどの断面構造を示す断面図である。 本発明装置の第４実施形態を適用したセンサ装置の構成を示すブロック図である。 第４実施形態の断線検出回路および逆接続保護回路に適用されるトランジスタの断面構造を示す断面図である。 従来のセンサ装置の構成を示すブロック図である。 従来の断線検出回路を含む増幅処理部の回路図である

以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
図１は、本発明装置の第１実施形態を、センサ装置に適用したブロック図である。
このセンサ装置は、図１に示すように、センサ回路１０Ａと制御回路２０を備え、センサ回路１０Ａは制御回路２０から供給される電源電圧によって駆動し、かつ、センサ回路１０Ａの出力信号は制御回路２０に出力されて処理される。このため、センサ装置は、センサ回路１０Ａと制御回路２０が、電源線３０、信号線（出力線）４０、およびグランド線５０を介して互いに接続されている。

また、このセンサ装置は、電源線３０、信号線４０、およびグランド線５０のうちの何れか１つが断線したときにその断線を検出し、かつ、電源線３０とグランド線５０の逆接続時に、センサ回路１０Ａのセンサ１０１および機能回路１０２Ａの構成素子を破壊から保護するようになっている。
センサ回路１０Ａは、図１に示すように、センサ１０１と、機能回路１０２Ａと、断線検出回路１０３と、逆接続保護回路１０４と、電源端子Ｖｃｃと、出力端子Ｖｏｕｔと、グランド端子ＧＮＤとを備えている。

センサ１０１は、所定の物理量などを電気信号に変換して出力する。機能回路１０２Ａは、センサ１０１からの出力信号を内部処理して制御回路２０に出力するものであり、例えば増幅処理部のようなものからなる。また、センサ１０１および機能回路１０２Ａは、電源線３０とグランド線５０の逆接続時に、逆接続保護回路１０４により保護されるようになっている。
このため、センサ１０１および機能回路１０２Ａは、逆接続保護回路１０４を介して電源端子Ｖｃｃに接続されるとともに、グランド端子ＧＮＤに接続され、制御回路２０から電源線３０および逆接続保護回路１０４を介して供給される電源電圧により駆動される。機能回路１０２Ａの出力信号は出力端子Ｖｏｕｔに出力され、信号線４０を経由して制御回路２０の入力端子Ｖｉｎに入力される。

断線検出回路１０３は、グランド線５０が断線したときに、プルダウン抵抗Ｒ１０１等と連係し、センサ回路１０Ａの出力端子Ｖｏｕｔの出力電位（信号線４０の電位）を電源端子Ｖｃｃ（電源線３０）の電位付近に上昇させ、その状態を固定させまたは維持させる。言い換えると、断線検出回路１０３は、グランド線５０が断線したときに、プルダウン抵抗Ｒ１０１等と連係し、制御回路２０の入力端子Ｖｉｎの電位を電源電圧Ｖｃｃの電位付近に変化させ、その変化後の状態を固定または維持させる。

このため、断線検出回路１０３は、スイッチ素子として機能するＮ型のＭＯＳトランジスタＴｒ１０１によって構成されている。ＭＯＳトランジスタＴｒ１０１は、ドレインが後述のＭＯＳトランジスタＴｒ２０２のソースに接続され、ソースが出力端子Ｖｏｕｔに接続され、ゲートおよび基板（ボディ端子）がグランド端子ＧＮＤに接続される。また、ＭＯＳトランジスタＴｒ１０１は、図１および図２に示すように、寄生ダイオードＤ１０１、Ｄ１０２を含んでいる。

逆接続保護回路１０４は、電源線３０とグランド線５０の正常接続時に、電源線３０とセンサ１０１および機能回路１０２Ａとの間の接続を行い、かつ、電源線３０と断線検出回路１０３の接続を行う。また、逆接続保護回路１０４は、電源線３０とグランド線５０の逆接続時に、電源線３０とセンサ１０１および機能回路１０２Ａとの間の接続を切り離し、かつ電源線３０と断線検出回路１０３の接続を切り離す。

このため、逆接続保護回路１０４は、スイッチ素子として機能する、Ｐ型のＭＯＳトランジスタＴｒ２０１と、Ｎ型のＭＯＳトランジスタＴｒ２０２と、を備えている。Ｐ型のＭＯＳトランジスタＴｒ２０１は、電源線３０とセンサ１０１および機能回路１０２Ａの間の接続、およびその切り離しを行う。Ｎ型のＭＯＳトランジスタＴｒ２０２は、電源線３０と断線検出回路１０３の接続、およびその切り離しを行う。

ＭＯＳトランジスタＴｒ２０１は、ソースが電源端子Ｖｃｃに接続され、ゲートがグランド端子ＧＮＤに接続され、ドレインおよび基板（ボディ端子）がセンサ１０１および機能回路１０２の電源端子Ｎ２０１に接続される。また、ＭＯＳトランジスタＴｒ２０１は、図１および図２に示すように寄生ダイオードＤ２０１を含んでいる。
ＭＯＳトランジスタＴｒ２０２は、ゲート、ドレイン、および基板（ボディ端子）がそれぞれ電源端子Ｖｃｃに接続され、ソースがＭＯＳトランジスタＴｒ１０１のドレインに接続される。また、ＭＯＳトランジスタＴｒ２０２は、図１および図２に示すように、寄生ダイオードＤ２０２を含んでいる。

制御回路２０は、図１に示すように、電源回路２０１と、ＡＤ変換回路２０２と、プルダウン抵抗Ｒ１０１と、電源端子Ｖｃｃと、入力端子Ｖｉｎと、グランド端子ＧＮＤと、を備えている。
電源回路２０１は、センサ回路１０ＡとＡＤ変換回路２０２をそれぞれ駆動する電源電圧を生成する。この生成される電源電圧は、電源線３０を介してセンサ回路１０Ａに供給される。

ＡＤ変換回路２０２は、電源回路２０１が生成する電源電圧により駆動され、センサ回路１０Ａから出力されるアナログ信号をデジタル信号にＡＤ変換して出力する。このため、ＡＤ変換回路２０２は、電源回路２０１、入力端子Ｖｉｎ、およびグランド端子ＧＮＤと接続されている。
プルダウン抵抗Ｒ１０１は、入力端子Ｖｉｎとグランド端子ＧＮＤとの間に設けられ、その間に接続されている。このプルダウン抵抗Ｒ１０１は、後述のように、断線検出回路１０３と連係して断線検出機能に寄与する。

図２は、断線検出回路１０３に使用されるＮ型のＭＯＳトランジスタＴｒ１０１と、逆接続保護回路１０４に使用されるＰ型のＭＯＳトランジスタＴｒ２０１およびＮ型のＭＯＳトランジスタＴｒ２０２と断面構造を示す断面図である。
これらの３つのＭＯＳトランジスタＴｒ１０１、Ｔｒ２０１、Ｔｒ２０２は、図２に示すように、シリコンの同一のＰ型基板６００を使用して構成される。

まず、ＭＯＳトランジスタＴｒ１０１は、Ｐ型基板６００内に設けたＰウェル６０１内に形成される。すなわち、そのＰウェル６０１内に、ソース領域となるＮ＋領域６０２およびドレイン領域となるＮ＋領域６０３が形成される。また、Ｐウェル６０１上に、絶縁物を介してゲート６０４が形成される。
さらに、ソース領域となるＮ＋領域６０２は出力端子Ｖｏｕｔに接続され、ドレイン領域となるＮ＋領域６０３はＭＯＳトランジスタＴｒ２０２のソース領域となるＮ＋領域６２２に接続され、ゲート６０４はグランド端子ＧＮＤに接続される。また、Ｐ型基板６００およびＰウェル６０１は、それぞれグランド端子ＧＮＤに接続される。

このような構成のＮ型のＭＯＳトランジスタＴｒ１０１では、図２に示すような寄生ダイオードＤ１０１、Ｄ１０２が形成される。すなわち、寄生ダイオードＤ１０１は、Ｐウェル６０１（Ｐ型基板６００）をアノードとし、ソース領域となるＮ＋領域６０２をカソードとする。また、寄生ダイオードＤ１０２は、Ｐウェル６０１をアノードとし、ドレイン領域となるＮ＋領域６０３をカソードとする。

次に、ＭＯＳトランジスタＴｒ２０１は、Ｐ型基板６００内に設けたＮウェル６１１内に形成される。すなわち、そのＮウェル６１１内に、ソース領域となるＰ＋領域６１２およびドレイン領域となるＰ＋領域６１３が形成される。また、Ｎウェル６１１上に、絶縁物を介してゲート６１４が形成される。
さらに、ソース領域となるＰ＋領域６１２は電源端子Ｖｃｃに接続され、ドレイン領域となるＰ＋領域６１３およびＮウェル６１１はセンサ１０１および機能回路１０２の電源端子Ｎ２０１に接続され、ゲート６１４はグランド端子ＧＮＤに接続される。

このような構成のＰ型のＭＯＳトランジスタＴｒ２０１では、図２に示すような寄生ダイオードＤ２０１が形成される。すなわち、寄生ダイオードＤ２０１は、ソース領域となるＰ＋領域６１２をアノードとし、Ｎウェル６１１をカソードとする。
次に、ＭＯＳトランジスタＴｒ２０２は、Ｐ型基板６００内にＮウェル６２０を介してＰウェル６２１を形成し、Ｎウェル６２０によってＰ型基板６００から分離されたＰウェル６２１内に形成される。

すなわち、そのＰウェル６２１内に、ソース領域となるＮ＋領域６２２およびドレイン領域となるＮ＋領域６２３が形成される。また、Ｐウェル６２１上に、絶縁物を介してゲート６２４が形成される。
さらに、ソース領域となるＮ＋領域６２２はＭＯＳトランジスタＴｒ１０１のドレイン領域となるＮ＋領域６０３に接続され、ドレイン領域となるＮ＋領域６２３およびゲート６２４およびＰウェル６２１はそれぞれ出力端子Ｖｏｕｔに接続される。
このような構成のＮ型のＭＯＳトランジスタＴｒ２０２では、図２に示すような寄生ダイオードＤ２０２が形成される。すなわち、寄生ダイオードＤ２０２は、Ｐウェル６２１をアノードとし、ソース領域となるＮ＋領域６２２をカソードとする。

次に、このように構成される第１実施形態の逆接続保護回路１０４の動作例について、図１を参照して説明する。
まず、電源線３０とグランド線５０が逆接続されたとき（電源逆接続時）、すなわち、電源線３０が制御回路２０の電源端子Ｖｃｃとセンサ回路１０Ａのグランド端子ＧＮＤに接続され、かつ、グランド線５０が制御回路２０のグランド端子ＧＮＤとセンサ回路１０Ａの電源端子Ｖｃｃに接続された場合である。
この場合には、Ｐ型のＭＯＳトランジスタＴｒ２０１は、ゲート電圧がソース電圧を基準にして高くなるので、オフ状態となる。このため、電源端子Ｖｃｃとセンサ１０１および機能回路１０２Ａの電源端子Ｎ２０１の電気的な接続が解かれるので、グランド端子ＧＮＤからセンサ１０１および機能回路１０２Ａに電流が流入することが阻止される。この結果、センサ１０１および機能回路１０２Ａは、回路素子の破壊から保護される。

一方、Ｎ型のＭＯＳトランジスタＴｒ２０２は、ゲート電圧がソース電圧を基準にして低くなるので、オフ状態となる。このため、断線検出回路１０３のＭＯＳトランジスタＴｒ１０１はオン状態になることができず、断線検出回路１０３を介してグランド端子ＧＮＤから電源端子Ｖｃｃに向けて貫通電流が流れることが阻止される。
なお、電源線３０とグランド線５０の逆接続時には、寄生ダイオードＤ２０１、Ｄ２０２は逆バイアスされているので、それらはオフ状態となり、上記の逆接続保護の動作を阻害することはない。

次に、図１に示すように、電源線３０とグランド線５０が正しく接続された場合（正常接続時）の動作について説明する。
この場合には、Ｐ型のＭＯＳトランジスタＴｒ２０１は、ゲート電圧がソース電圧を基準にして低くなるためオン状態となる。このため、ＭＯＳトランジスタＴｒ２０１を介して、電源端子Ｖｃｃからセンサ１０１および機能回路１０２Ａの電源端子Ｎ２０１に電流が流入し、電源端子Ｎ２０１の電位が電源端子Ｖｃｃの電位付近になる。この結果、センサ１０１および機能回路１０２Ａは正常に動作する。

一方、Ｎ型のＭＯＳトランジスタＴｒ２０２は、ゲート電位がソース電位を基準にして高くなるためオン状態となる。このため、電源端子ＶｃｃからノードＮ２０４に電流が流入し、ノードＮ２０４の電位が電源端子Ｖｃｃの電位付近になる。この結果、断線検出回路１０３のＭＯＳトランジスタＴｒ１０１は、ゲート電圧がソース電圧を基準にして低くなるのでオフ状態となり、電源端子Ｖｃｃから出力端子Ｖｏｕｔへの電流の流出は生じない。

次に、図１に示すように、電源線３０とグランド線５０が正しく接続され、センサ１０１および機能回路１０２Ａは正常に動作中における、断線検出回路１０３などの断線検出の動作例について、図１を参照して説明する。
いま、制御回路２０の入力端子Ｖｉｎとグランド端子ＧＮＤの間にプルダウン抵抗Ｒ１０１が接続された状態で、グランド線５０が断線したとする。この場合には、電源端子ＶｃｃからＭＯＳトランジスタＴｒ２０１、センサ１０１、および機能回路１０２Ａを介してセンサ回路１０Ａ内のグランド線Ｎ２０２に電流が流入し、グランド線Ｎ２０２の電位が上昇する。

このため、ＭＯＳトランジスタＴｒ１０１は、ゲート電圧がソース電圧を基準にして高くなるので、オン状態になる。このとき、ＭＯＳトランジスタＴｒ２０２もオン状態にあるため、電源端子ＶｃｃからＭＯＳトランジスタＴｒ２０２、Ｔｒ１０１を介して出力端子Ｖｏｕｔへ電流が流出する。そして、制御回路２０の入力端子Ｖｉｎの電位、すなわちＡＤ変換回路２０２の入力電位が電源端子Ｖｃｃの電位付近に上昇し、その状態に固定される。

このように、グランド線５０が断線した場合には、ＭＯＳトランジスタＴｒ１０１とプルダウン抵抗Ｒ１０１の連係動作により、制御回路２０の入力端子Ｖｉｎの電位は、センサ回路１０Ａの電源端子Ｖｃｃの電位付近、すなわち電源回路２０１が生成する電源電圧の近傍の値に上昇して固定される。このため、例えば制御回路２０は、入力端子Ｖｉｎの入力電圧をモニタ（検出）することにより、グランド線５０の断線の有無を認識することができる。

なお、グランド線５０の断線時には、ＭＯＳトランジスタＴｒ１０１の寄生ダイオードＤ１０１は順方向にバイアスされるため、出力端子Ｖｏｕｔから寄生ダイオードＤ１０１介してグランド線Ｎ２０２への電流の流出は生じない。また、寄生ダイオードＤ１０２は逆方向にバイアスされるため、寄生ダイオードＤ１０２はオフ状態となり、グランド線Ｎ２０２から電源端子Ｖｃｃへの電流の流出は生じない。したがって、寄生ダイオードＤ１０１、Ｄ１０２は、グランド線５０の断線検出動作を阻害することはない。

次に、電源線３０が断線した場合の動作について説明する。
この場合には、制御回路２０の電源回路２０１が生成する電源電圧のセンサ回路１０Ａへの供給が停止するので、センサ１０１、機能回路１０２Ａ、およびＭＯＳトランジスタＴｒ１０１、Ｔｒ２０１、Ｔｒ２０２は動作不能となる。しかし、制御回路２０の入力端子Ｖｉｎの電位は、プルダウン抵抗Ｒ１０１によりグランド端子ＧＮＤの電位付近に変化するとともに、その変化後の状態で固定される。
なお、寄生ダイオードＤ１０１、Ｄ１０２はオフ状態になり、断線検出動作を阻害することはない。

次に、信号線４０が断線した場合の動作について説明する。
この場合には、センサ１０１および機能回路１０２Ａは、電源線３０およびグランド線５０が正常であるので、正常動作を行う。また、ＭＯＳトランジスタＴｒ１０１はオフ状態となるので、センサ１０１および機能回路１０２Ａの動作を阻害することはない。
その一方、機能回路１０２Ａの出力信号は、信号線４０を介して制御回路２０の入力端子Ｖｉｎに伝送されなくなる。しかし、制御回路２０の入力端子Ｖｉｎの電位は、プルダウン抵抗Ｒ１０１によりグランド端子ＧＮＤの電位付近に変化するとともに、その変化後の状態で固定される。
なお、寄生ダイオードＤ１０１、Ｄ１０２はオフ状態になり、断線検出動作を阻害することはない。

このように、電源線３０または信号線４０が断線した場合には、制御回路２０の入力端子Ｖｉｎの電位は、グランド端子ＧＮＤの電位の近傍の値に変化し、その変化後の状態で固定される。このため、例えば制御回路２０は、入力端子Ｖｉｎの入力電圧をモニタ（検出）することにより、電源線３０または信号線４０の断線の有無を認識することができる。

以上のように、第１実施形態では、電源線３０とグランド線５０の逆接続時には、センサ１０１および機能回路１０２Ａの破壊から保護できる上に、断線検出回路１０３における貫通電流を阻止できる。
また、第１実施形態では、電源線３０とグランド線５０が正しく接続されて正常に動作している下で、グランド線５０が断線した場合には、ＭＯＳトランジスタＴｒ１０１とプルダウン抵抗Ｒ１０１などの連係動作により、その断線を検出することができる。

（第２実施形態）
図３は、本発明の断線検出装置の第２実施形態を、センサ装置に適用したブロック図である。
このセンサ装置は、図１のセンサ装置の構成と基本的に同様であり、図１の逆接続保護回路１０４を、図３の逆接続保護回路１０４Ａに置き換えたものである。このため、同一の構成要素に同一符号を付して、その説明を省略し、逆接続保護回路１０４Ａの構成と動作について主に説明する。
逆接続保護回路１０４Ａは、図１の逆接続保護回路１０４と同様に機能し、図１のＭＯＳトランジスタＴｒ２０１を、図３のＰＮＰ型のバイポーラトランジスタＴｒ２０３と抵抗Ｒ２０２に置き換えたものである。

バイポーラトランジスタＴｒ２０３は、エミッタが電源端子Ｖｃｃに接続され、ベースが抵抗Ｒ２０２を介してグランド端子ＧＮＤに接続され、コレクタがセンサ１０１および機能回路１０２の電源端子Ｎ２０１に接続される。
図４は、断線検出回路１０３に使用されるＮ型のＭＯＳトランジスタＴｒ１０１と、逆接続保護回路１０４Ａに使用されるＰＮＰ型のバイポーラトランジスタＴｒ２０３およびＮ型のＭＯＳトランジスタＴｒ２０２と断面構造を示す断面図である。

これらの３つのトランジスタＴｒ１０１、Ｔｒ２０３、Ｔｒ２０２は、図４に示すように、同一のシリコンのＰ型基板６００を使用して構成され、トランジスタＴｒ１０１、Ｔｒ２０２は図２と同様に構成される。したがって、同一の構成要素には同一符号を付してその説明は省略し、バイポーラトランジスタＴｒ２０３の構成について説明する。
バイポーラトランジスタＴｒ２０３は、Ｐ型基板６００内に、Ｐ型アイソレーション層６３１、６３２、およびＮ型埋め込み層６３３で囲まれ、ベース領域となるＮ型ベース領域６３４が形成される。また、Ｎ型ベース領域６３４内には、エミッタ領域となるＰ型エミッタ領域６３５と、コレクタ領域となるＰ型コレクタ領域６３６が形成される。
そして、Ｐ型エミッタ領域６３５は電源端子Ｖｃｃに接続され、Ｐ型コレクタ領域６３６はセンサ１０１および機能回路１０２の電源端子Ｎ２０１に接続され、Ｎ型ベース領域６３４は抵抗Ｒ２０２を介してグランド端子ＧＮＤに接続される。

次に、このように構成される第２実施形態の逆接続保護回路１０４Ａの動作例について、図３を参照して説明する。
まず、電源線３０とグランド線５０の逆接続時の動作について説明する。
この場合には、バイポーラトランジスタＴｒ２０３のベース電圧は、コレクタ電圧を基準にして高くなるので、バイポーラトランジスタＴｒ２０３はオフ状態となる。このため、電源端子Ｖｃｃとセンサ１０１および機能回路１０２Ａの電源端子Ｎ２０１の電気的な接続が解かれるので、グランド端子ＧＮＤからセンサ１０１および機能回路１０２Ａに電流が流入することが阻止される。この結果、センサ１０１および機能回路１０２Ａは、回路素子の破壊から保護される。

一方、Ｎ型のＭＯＳトランジスタＴｒ２０２は、第１実施形態の場合と同様に動作してオフ状態になるので、断線検出回路１０３のＭＯＳトランジスタＴｒ１０１に貫通電流が流れることが阻止される。
なお、電源線３０とグランド線５０の逆接続時には、寄生ダイオードＤ２０２は逆バイアスされているので、それらはオフ状態となり、上記の逆接続保護の動作を阻害することはない。

次に、図３に示すように、電源線３０とグランド線５０が正常に接続された場合について説明する。
この場合には、バイポーラトランジスタＴｒ２０３のベース電圧は、コレクタ電圧を基準にして低くなるので、バイポーラトランジスタＴｒ２０３はオン状態となる。このため、バイポーラトランジスタＴｒ２０３を介して、電源端子Ｖｃｃからセンサ１０１および機能回路１０２Ａの電源端子Ｎ２０１に電流が流入し、電源端子Ｎ２０１の電位が電源端子Ｖｃｃの電位付近になる。この結果、センサ１０１および機能回路１０２Ａは正常に動作する。
一方、Ｎ型のＭＯＳトランジスタＴｒ２０２は、第１実施形態の場合と同様に動作してオン状態になるので、ＭＯＳトランジスタＴｒ１０１はオフとなり、電源端子Ｖｃｃから出力端子Ｖｏｕｔへの電流の流出は生じない。
以上のように、第２実施形態によれば、第１実施形態と同様の作用効果を実現することができる。

（第３実施形態）
図５は、本発明の断線検出装置の第３実施形態を、センサ装置に適用したブロック図である。
このセンサ装置は、図１のセンサ装置の構成と基本的に同様であり、図１の逆接続保護回路１０４を、図５の逆接続保護回路１０４Ｂに置き換えたものである。このため、同一の構成要素に同一符号を付して、その説明を省略し、逆接続保護回路１０４Ｂの構成と動作について主に説明する。
逆接続保護回路１０４Ｂは、図１の逆接続保護回路１０４と同様に機能し、図１のＭＯＳトランジスタＴｒ２０１を、図５のダイオードＤ２０３に置き換えたものである。
ダイオードＤ２０３は、アノード側が電源端子Ｖｃｃに接続され、カソード側がセンサ１０１および機能回路１０２Ａの電源端子Ｎ２０１に接続される。
図６は、断線検出回路１０３に使用されるＮ型のＭＯＳトランジスタＴｒ１０１と、逆接続保護回路１０４Ｂに使用されるダイオードＤ２０３およびＮ型のＭＯＳトランジスタＴｒ２０２の断面構造を示す断面図である。

これらのトランジスタＴｒ１０１、Ｔｒ２０２とダイオードＤ２０３は、図６に示すように、同一のシリコンのＰ型基板６００を使用して構成され、トランジスタＴｒ１０１、Ｔｒ２０２は図２と同様に構成される。したがって、同一の構成要素には同一符号を付してその説明は省略し、ダイオードＤ２０３の構成について説明する。
ダイオードＤ２０３は、図６に示すように、Ｐ型基板６００内にＮウェル６４１を形成し、このＮウェル６４１をカソードとする。さらに、そのＮウェル６４１内にＰ＋領域６４２を形成し、これをアノードとする。そして、Ｐ＋領域６４２が電源端子Ｖｃｃに接続され、Ｎウェル６４１はセンサ１０１および機能回路１０２Ａの電源端子Ｎ２０１に接続される。

次に、このように構成される第３実施形態の逆接続保護回路１０４Ｂの動作例について、図５を参照して説明する。
まず、電源線３０とグランド線５０の逆接続時の動作について説明する。
この場合には、ダイオードＤ２０３は、逆バイアス状態になってオフ状態になる。このため、電源端子Ｖｃｃと電源端子Ｎ２０１の電気的な接続が解かれるので、グランド端子ＧＮＤからセンサ１０１および機能回路１０２Ａに電流が流入することが阻止される。この結果、センサ１０１および機能回路１０２Ａは、回路素子の破壊から保護される。

一方、Ｎ型のＭＯＳトランジスタＴｒ２０２は、第１実施形態の場合と同様に動作してオフ状態になるので、断線検出回路１０３のＭＯＳトランジスタＴｒ１０１に貫通電流が流れることが阻止される。
なお、電源線３０とグランド線５０の逆接続時には、寄生ダイオードＤ２０２は逆バイアスされているので、それらはオフ状態となり、上記の逆接続保護の動作を阻害することはない。

次に、図５に示すように、電源線３０とグランド線５０が正しく接続された場合について説明する。
この場合には、ダイオードＤ２０３は、順バイアス状態になってオン状態になる。このため、ダイオードＤ２０３を介して、電源端子Ｖｃｃからセンサ１０１および機能回路１０２Ａの電源端子Ｎ２０１に電流が流入し、電源端子Ｎ２０１の電位が電源端子Ｖｃｃの電位付近になる。この結果、センサ１０１および機能回路１０２Ａは正常に動作する。
一方、Ｎ型のＭＯＳトランジスタＴｒ２０２は、第１実施形態の場合と同様に動作してオン状態になるので、ＭＯＳトランジスタＴｒ１０１はオフとなり、電源端子Ｖｃｃから出力端子Ｖｏｕｔへの電流の流出は生じない。
以上のように、第３実施形態によれば、第１実施形態と同様の作用効果を実現することができる。

（第４実施形態）
図７は、本発明の断線検出装置の第４実施形態を、センサ装置に適用したブロック図である。
このセンサ装置は、図１のセンサ装置の構成と基本的に同様であり、図１の断線検出回路１０３を、図７の断線検出回路１０３Ａに置き換えたものである。このため、同一の構成要素に同一符号を付して、その説明を省略し、断線検出回路１０３Ａの構成と動作について主に説明する。
断線検出回路１０３Ａは、図１の断線検出回路１０３と同様に機能し、図１のＭＯＳトランジスタＴｒ１０１を、図７のＮＰＮ型のバイポーラトランジスタＴｒ１０２に置き換えたものである。

図８は、断線検出回路１０３Ａに使用されるバイポーラトランジスタＴｒ１０２と、逆接続保護回路１０４に使用されるＭＯＳトランジスタＴｒ２０１、Ｔｒ２０２の断面構造を示す断面図である。
これらのトランジスタＴｒ１０２、Ｔｒ２０１、Ｔｒ２０２は、図８に示すように、同一のシリコンのＰ型基板６００を使用して構成され、トランジスタＴｒ２０１、Ｔｒ２０２は図２と同様に構成される。したがって、同一の構成要素には同一符号を付してその説明は省略し、バイポーラトランジスタＴｒ１０２の構成について説明する。

トランジスタＴｒ１０２は、図８に示すように、Ｐ型基板６００内に、Ｐ型アイソレーション層６５１、６５２、およびＮ型埋め込み層６５３で囲まれ、コレクタ領域となるＮ型コレクタ領域６５４が形成される。また、Ｎ型コレクタ領域６５４内には、ベース領域となるＰ型ベース領域６５５が形成される。さらに、Ｐ型ベース領域６５５内に、エミッタ領域となるＮ型エミッタ領域６５６が形成される。

また、Ｎ型コレクタ領域６５４はＭＯＳトランジスタＴｒ２０２のソース領域となるＮ＋領域６２２に接続され、Ｎ型エミッタ領域６５６は出力端子Ｖｏｕｔに接続され、Ｐ型ベース領域６５５はグランド端子ＧＮＤに接続される。このような構成のトランジスタＴｒ１０２では、図８に示すような寄生ダイオードＤ１０３が形成される。すなわち、寄生ダイオードＤ１０３は、Ｐ型基板６００をアノードとし、Ｎ型コレクタ領域６５４をカソードとする。

次に、このように構成される第４実施形態の断線検出回路１０３Ａなどに基づく、断線検出の動作例について、図７を参照して説明する。
図７に示すように、電源線３０とグランド線５０が正しく接続され、制御回路２０の入力端子Ｖｉｎとグランド端子ＧＮＤの間にプルダウン抵抗Ｒ１０１が接続された状態において、グランド線５０が断線した場合について説明する。
この場合には、電源端子ＶｃｃからＭＯＳトランジスタＴｒ２０１、センサ１０１、および機能回路１０２Ａを介してセンサ回路１０Ａ内のグランド線Ｎ２０２に電流が流入し、グランド線Ｎ２０２の電位が上昇する。

このため、トランジスタＴｒ１０２は、ベース電圧がエミッタ電圧を基準にして高くなるのでオン状態になる。このときＭＯＳトランジスタＴｒ２０２もオン状態にあるため、電源端子ＶｃｃからトランジスタＴｒ２０２、Ｔｒ１０２を介して出力端子Ｖｏｕｔへ電流が流出する。そして、制御回路２０の入力端子Ｖｉｎの電位、すなわちＡＤ変換回路２０２の入力電位が電源端子Ｖｃｃの電位付近に上昇し、その状態で固定される。

このように、グランド線５０が断線した場合には、ＭＯＳトランジスタＴｒ１０２とプルダウン抵抗Ｒ１０１の連係動作により、制御回路２０の入力端子Ｖｉｎの電位は、センサ回路１０Ａの電源端子Ｖｃｃの電位付近、すなわち電源回路２０１が生成する電源電圧の近傍の値になる。このため、例えば制御回路２０は、入力端子Ｖｉｎの入力電圧をモニタすることにより、グランド線５０の断線の有無を認識することができる。

なお、グランド線５０の断線時には、寄生ダイオードＤ１０３は逆方向にバイアスされるため、寄生ダイオードＤ１０３はオフ状態となり、グランド線Ｎ２０２から電源端子Ｖｃｃへの電流の流出は生じない。したがって、寄生ダイオードＤ１０３は、グランド線５０の断線検出動作を阻害することはない。
ここで、電源線３０または信号線４０が断線した場合には、第１実施形態の場合と同様に、制御回路２０の入力端子Ｖｉｎの電位は、グランド端子ＧＮＤの電位の近傍の値になる。このため、例えば制御回路２０は、入力端子Ｖｉｎの入力電圧をモニタ（検出）することにより、電源線３０または信号線４０の断線の有無を認識することができる。

本発明装置は、上記のセンサ装置の場合のように、センサ回路のような第１の回路と制御回路のような第２の回路とを、電源線、グランド線、および信号線で相互に接続する各種の装置やシステムに適用できる。

１０Ａ・・・センサ回路
２０・・・制御回路
３０・・・電源線
４０・・・信号線（出力線）
５０・・・グランド線
１０１・・・センサ
１０２Ａ・・・機能回路
１０３、１０３Ａ・・・断線検出回路
１０４、１０４Ａ〜１０４Ｃ・・・逆接続保護回路
Ｒ１０１・・・プルダウン抵抗

Claims (6)

1. 各回路を互いに接続する電源線、グランド線、および信号線のうち前記グランド線の断線を検出し、かつ前記電源線とグランド線の逆接続から前記各回路を保護する断線検出・逆接続保護装置であって、
   前記信号線と前記グランド線の間に設けたプルダウン抵抗と、
   前記グランド線の断線時に前記電源線と前記信号線を接続させ、前記信号線の電位を前記電源線の電源電位付近に上昇させる第１のスイッチと、
   前記電源線と前記グランド線の正常接続時に前記電源線と前記各回路を接続させ、前記逆接続時に前記電源線と前記各回路の接続を切り離す第２のスイッチと、
   前記正常接続時に前記電源線と前記第１のスイッチを接続させ、前記逆接続時に前記電源線と前記第１のスイッチの接続を切り離す第３のスイッチと、
   を備えることを特徴とする断線検出・逆接続保護装置。
2. 前記第１のスイッチは、第１のＮＭＯＳトランジスタであり、
   前記第２のスイッチは、ＰＭＯＳトランジスタであり、
   前記第３のスイッチは、第２のＮＭＯＳトランジスタであることを特徴とする請求項１に記載の断線検出・逆接続保護装置。
3. 前記第２のＮＭＯＳトランジスタは、Ｐ型基板にＮウェルを介在させてＰウェルを形成し、前記Ｐウェルに形成させたことを特徴とする請求項２に記載の断線検出・逆接続保護装置。
4. 前記第１のＮＭＯＳトランジスタは、ソースが前記信号線に接続され、ゲートおよび基板が前記グランド線に接続され、ドレインが前記第２のＮＭＯＳトランジスタのソースに接続され、
   前記ＰＭＯＳトランジスタは、ソースが前記電源線に接続され、ゲートが前記グランド線に接続され、ドレインおよび基板が前記回路の内部電源端子に接続され、
   前記第２のＮＭＯＳトランジスタは、ソースが前記第１のＮＭＯＳトランジスタのドレインに接続され、ゲート、ドレインおよび基板が前記電源線に接続されることを特徴とする請求項２または請求項３に記載の断線検出・逆接続保護装置。
5. 前記第１、第２のＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタは、同一のＰ型基板に形成させたことを特徴とする請求項２乃至請求項４のうちの何れか１項に記載の断線検出・逆接続保護装置。
6. 前記各回路は、センサ回路と制御回路からなり、
   前記制御回路は、前記センサ回路を駆動する電源電圧を生成するとともに、前記センサ回路からの出力信号を処理することを特徴とする請求項１乃至請求項５のうちの何れか１項に記載の断線検出・逆接続保護装置。

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