TWI566367B - 跨域靜電放電保護裝置 - Google Patents

Description

跨域靜電放電保護裝置

本發明係有關於靜電放電保護裝置，特別是有關於用於積體電路之跨域靜電放電保護裝置。

積體電路通常包括多個電源區域。一個裝置，例如，可包括伴隨一核心電路的一輸入/輸出(I/O)電路，而兩者可能和不同的電源區域相關聯，例如輸入/輸出電路可能和高電壓電源區域相關聯而核心電路則可能和低電壓電源區域相關聯。因此，信號可能會從高電壓電源區域傳遞至低電壓電源區域。通常，從靜電放電(ESD)保護設計的觀點，跨域(cross-domain)界面電路的重要議題之一是低壓金氧半場效電晶體(MOSFET)的閘極崩潰。對跨電源區域(cross-power-domain)靜電放電保護而言，靜電放電保護元件須被設置於電壓源或電源節點的任何點對點組合之間。

第1圖顯示用於跨電源區域靜電放電保護的靜電保護配置。第2圖顯示用於跨電源區域之簡單靜電放電保護的例示。例如，2個電源區域VDD1-VSS1和VDD2-VSS2應用於積體電路中，為了簡潔起見，前述積體電路的主要部分和周邊，並未在第1圖和第2圖中顯示。第1圖中，使用6個ESD(靜電放電)單元11~16能對VDD1-VSS1、VDD1-VSS2、VDD1-VDD2、 VDD2-VSS1、VDD2-VSS2及VSS1-VSS2的任何路徑，提供全面的ESD保護，但是也會耗費太多面積。權衡面積和成本的需求，有些ESD單元會要被移除。因此，在第2圖中，有簡化的ESD保護配置被提出。此簡化的配置耗費較少的面積，但其ESD保護效能也降低，主要是因為一些直接路徑(例如VDD1-VSS2和VDD2-VSS1)並未受到保護。

因此，希望提出具有新穎結構之跨域ESD保護單元(裝置)，能夠提供充分的ESD放電路徑以及耗費較少的面積。

依據本發明之一技術特徵，一跨域靜電放電(ESD)保護裝置，包括：一深n型井，形成於一基板；一第一p型井和一第二p型井，形成於該深n型井；一第一n型井，形成於該深n型井中且位於該第一p型井和該第二p型井之間，該第一n型井接觸該第一p型井和該第二p型井；一第一p型摻雜區和一第二p型摻雜區，形成於該第一n型井；一第三p型摻雜區和一第四p型摻雜區，分別形成於該第一p型井和該第二p型井；一第一n型摻雜區，形成於該第一p型井且位於該第三p型摻雜區和該第一p型摻雜區之間；以及，一第二n型摻雜區，形成於該第二p型井且位於該第二p型摻雜區和該第四p型摻雜區之間。其中，該第一p型摻雜區連接一第一電源區域的一第一電壓源，該第三p型摻雜區和該第一n型摻雜區連接該第一電源區域的一第二電壓源；該第二p型摻雜區連接一第二電源區域的一第三電壓源，該第四p型摻雜區和該第二n型摻雜區連接該第二電源區域的一第四電壓源；以及該第一電源區域和該第二電源區域是 不同的電源區域。

依據本發明之另一技術特徵，前述跨域靜電放電保護裝置，更包括：一第三n型摻雜區，形成於該第一p型井和該第一n型井的一第一邊界區，且位於該第一n型摻雜區和該第一p型摻雜區之間；一第一閘極結構，形成於該第一p型井上，且位於該第一n型摻雜區和該第三n型摻雜區之間；一第四n型摻雜區，形成於該第二p型井和該第一n型井的一第二邊界區，且位於該第二n型摻雜區和該第二p型摻雜區之間；以及，一第二閘極結構，形成於該第二p型井上，且位於該第二n型摻雜區和該第四n型摻雜區之間。該第一閘極結構和該第二閘極結構分別連接該第二電壓源和該第四電壓源。

依據本發明之另一技術特徵，前述跨域靜電放電保護裝置，更包括：一p型偏壓區，形成於該第一n型井，且位於該第一p型摻雜區和該第二p型摻雜區之間；一第五p型摻雜區和一第七p型摻雜區，分別形成於該第一p型井和該第一n型井，且被設置於該第一n型摻雜區和該第一p型摻雜區之間；一第六p型摻雜區和一第八p型摻雜區，分別形成於該第二p型井和該第一n型井，且被設置於該第二n型摻雜區和該第二p型摻雜區之間；一第三閘極結構，形成於該第一n型井上且位於該第一和該第七p型摻雜區之間；一第四閘極結構，形成於該第一n型井上且位於該第二和該第八p型摻雜區之間。該第五和該第七p型摻雜區電性連接，該第六和該第八p型摻雜區電性連接，該第三和該第四閘極結構連接至一偵測節點，以及該p型偏壓區連接一偏壓。

依據本發明之另一技術特徵，前述跨域靜電放電保護裝置，更包括一靜電放電偵測及觸發電路，連接該第一及該第二n型摻雜區、該第三及該第四p型摻雜區、該p型偏壓區及該第三和該第四閘極結構。需注意的是，前述靜電放電偵測及觸發電路可包括：一第一二極體，具有一陽極和一陰極，分別連接該第三p型摻雜區和該第四p型摻雜區；一第二二極體，具有一陰極和一陽極，分別連接該第三p型摻雜區和該第四p型摻雜區；一第三二極體和一第四二極體，兩者的陽極連接在一起，兩者的陰極分別連接該第三p型摻雜區和該第四p型摻雜區；一電容器，連接於該第三和該第四二極體的陽極和該偵測節點之間；以及一電阻器，連接於該偵測節點和該p型偏壓區之間。

此外，前述跨域靜電放電保護裝置，可更包括：串聯連接的一第一PMOS電晶體及一第二PMOS電晶體，且該串聯連接的第一PMOS電晶體及第二PMOS電晶體更連接於該第一電壓源及該第三電壓源之間。該第一和該第二PMOS電晶體的閘極分別連接該第三電壓源和該第一電壓源，且該第一和該第二PMOS電晶體的基體極和兩者的一連接節點則連接該p型偏壓區。

依據本發明的另一特徵，一跨域靜電放電(ESD)保護裝置，包括：一深n型井，形成於一基板；一第一p型井和一第二p型井，形成於該深n型井；一第一n型井，形成於該深n型井中且位於該第一p型井和該第二p型井之間，該第一n型井接觸該第一p型井和該第二p型井；一第一p型摻雜區和一第二p型 摻雜區，形成於該第一n型井；一第三p型摻雜區和一第四p型摻雜區，分別形成於該第一p型井和該第二p型井；一第一n型摻雜區，形成於該第一p型井且位於該第三p型摻雜區和該第一p型摻雜區之間；以及，一第二n型摻雜區，形成於該第二p型井且位於該第二p型摻雜區和該第四p型摻雜區之間；一p型偏壓區，形成於該第一n型井，且位於該第一p型摻雜區和該第二p型摻雜區之間；一第五p型摻雜區和一第七p型摻雜區，分別形成於該第一p型井和該第一n型井，且被設置於該第一n型摻雜區和該第一p型摻雜區之間；一第六p型摻雜區和一第八p型摻雜區，分別形成於該第二p型井和該第一n型井，且被設置於該第二n型摻雜區和該第二p型摻雜區之間；一第三閘極結構，形成於該第一n型井上且位於該第一和該第七p型摻雜區之間；一第四閘極結構，形成於該第一n型井上且位於該第二和該第八p型摻雜區之間；以及，一靜電放電偵測及觸發電路，連接該第一及該第二n型摻雜區、該第三及該第四p型摻雜區、該p型偏壓區及該第三和該第四閘極結構。該第一p型摻雜區連接一第一電源區域的一第一電壓源，該第三p型摻雜區和該第一n型摻雜區連接該第一電源區域的一第二電壓源。該第二p型摻雜區連接一第二電源區域的一第三電壓源，該第四p型摻雜區和該第二n型摻雜區連接該第二電源區域的一第四電壓源，以及該第一電源區域和該第二電源區域是不同的電源區域。該第五和該第七p型摻雜區電性連接，該第六和該第八p型摻雜區電性連接，該第三和該第四閘極結構連接至一偵測節點，以及該p型偏壓區連接一偏壓。當靜電放電事件發生在任一該第 一、該第二、該第三及該第四電壓源時，該靜電放電偵測及觸發電路，產生一偵測電壓至該第三和該第四閘極結構，以啟動該跨域靜電放電保護裝置。

此外，該靜電放電偵測及觸發電路包括：一第一二極體，具有一陽極和一陰極，分別連接該第三p型摻雜區和該第四p型摻雜區；一第二二極體，具有一陰極和一陽極，分別連接該第三p型摻雜區和該第四p型摻雜區；一第三二極體和一第四二極體，兩者的陽極連接在一起，兩者的陰極分別連接該第三p型摻雜區和該第四p型摻雜區；一電容器，連接於該第三和該第四二極體的陽極和該偵測節點之間；以及，一電阻器，連接於該偵測節點和該p型偏壓區之間。

此外，該偏壓電路包括：包括串聯連接的一第一PMOS電晶體及一第二PMOS電晶體，且該串聯連接的第一PMOS電晶體及第二PMOS電晶體更連接於該第一電壓源及該第三電壓源之間；其中，該第一和該第二PMOS電晶體的閘極分別連接該第三電壓源和該第一電壓源，且該第一和該第二PMOS電晶體的基體極和兩者的一連接節點則連接該p型偏壓區。

以下會依範例實施例並參照所附圖式，對本發明進行詳細的說明。

11-16‧‧‧ESD單元

VDD1、VSS1、VDD2、VSS2‧‧‧電壓源

30、50、60‧‧‧跨域ESD保護單元

DNW‧‧‧深n型井

PW1‧‧‧第一p型井

PW2‧‧‧第二p型井

NW1‧‧‧第一n型井

P1‧‧‧第一p型摻雜區

P2‧‧‧第二p型摻雜區

P3‧‧‧第三p型摻雜區

P4‧‧‧第四p型摻雜區

P5‧‧‧第五p型摻雜區

P6‧‧‧第六p型摻雜區

P7‧‧‧第七p型摻雜區

P8‧‧‧第八p型摻雜區

N1‧‧‧第一n型摻雜區

N2‧‧‧第二n型摻雜區

N3‧‧‧第三n型摻雜區

N4‧‧‧第四n型摻雜區

N5‧‧‧第五n型摻雜區

N6‧‧‧第六n型摻雜區

SCR1-SCR4‧‧‧SCR結構

41‧‧‧二極體連接

G1‧‧‧第一閘極結構

G2‧‧‧第二閘極結構

G3‧‧‧第三閘極結構

G4‧‧‧第四閘極結構

MN1‧‧‧第一NMOS電晶體

MN2‧‧‧第二NMOS電晶體

61‧‧‧跨域ESD保護單元

62‧‧‧動態n型井偏壓電路

63‧‧‧ESD偵測及觸發電路

NB‧‧‧該p型偏壓區

VB‧‧‧偏壓電源

MP1‧‧‧第一PMOS電晶體

MP2‧‧‧第二PMOS電晶體

Nd‧‧‧偵測節點

Vd‧‧‧偵測電壓

C‧‧‧電容器

R‧‧‧電阻器

NC‧‧‧連接節點

DS1-DS2、D1-D4‧‧‧二極體串

第1圖顯用於跨電源區域之ESD保護配置。

第2圖顯示用於跨電源區域之簡化ESD保護的例示。

第3圖顯示依據本發明之第一示範實施例的跨域ESD保護單元(裝置)的剖面圖。

第4圖顯示內嵌於依據本發明之跨域ESD保護單元中的QSCR結構。

第5圖顯示依據本發明之第二示範實施例的跨域ESD保護單元(裝置)的剖面圖。

第6A圖顯示依據本發明之第三示範實施例的跨域ESD保護裝置的剖面圖。

第6B圖顯示第6A圖的ESD偵測及觸發電路63的示範實作。

第6C圖顯示第6A圖的動態n井偏壓電路62的示範實作。

第7A圖顯示應用到本發明之具有QCSR結構之跨域ESD保護單元的二極體串的配置。

第7B圖顯示應用到不具有QCSR結構之傳統跨域ESD保護單元的二極體串的配置。

以下說明是本發明的各種實施範例及樣態。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範圍當以申請專利範圍所界定者為準。

第3圖顯示依據本發明之第一示範實施例的跨域(cross-domain)靜電放電(ESD)保護單元(裝置)的剖面圖。該跨域ESD保護單元30包括：形成於一基板(未圖示)的一深n型井DNW，形成於該深n型井DNW的一第一p型井PW1和一第二p型井PW2，以及形成於該深n型井DNW且位於該第一p型井PW1和該第二p型井PW2之間的一第一n型井NW1；其中，該第一n型 井NW1接觸該第一p型井PW1和該第二p型井PW2。

參照第3圖，該跨域ESD保護單元30更包括：形成於該第一n型井NW1的一第一p型摻雜區P1和一第二p型摻雜區P2，分別形成於該第一p型井PW1和該第二p型井PW2的一第三p型摻雜區P3和一第四p型摻雜區P4，形成於該第一p型井PW1且位於該第三p型摻雜區P3和該第一p型摻雜區P1之間的一第一n型摻雜區N1，以及形成於該第二p型井PW2且位於該第二p型摻雜區P2和該第四p型摻雜區P4之間的一第二n型摻雜區N2。

該第一p型摻雜區P1連接第一電源區域的一第一電壓源VDD1，該第三p型摻雜區P3和該第一n型摻雜區N1連接該第一電源區域的一第二電壓源VSS1。此外，該第二p型摻雜區P2連接第二電源區域的一第三電壓源VDD2，該第四p型摻雜區P4和該第二n型摻雜區N2連接該第二電源區域的一第四電壓源VSS2。在此，該第一電源區域和該第二電源區域是不同的電源區域。

基於第3圖所述的結構，該跨域ESD保護單元30包括(或內嵌)4個矽控整流器(SCR；silicon-controlled rectifier)結構，在下文中將稱之為QSCR結構。此4個內嵌的SCR結構SCR1~SCR4，分別由P1-NW1-PW1-N1(路徑VDD1至VSS1)、P1-NW1-PW2-N2(路徑VDD1至VSS2)、P2-NW1-PW1-N1(路徑VDD2至VSS1)、及P2-NW1-PW2-N2(路徑VDD2至VSS2)所構成，亦概要的顯示於第4圖。因此，第3圖的該跨域ESD保護單元30，以單一單元佈局設置，即能提供充分的路徑供跨電源區域ESD保護之用；因此能夠滿足少耗費面積和精緻佈局的需 求。

第3圖的跨域ESD保護單元30可更包括一第五n型摻雜區N5和一第六n型摻雜區N6，分別形成於該第一p型井P1和該第二p型井P2，且分別連接該第四電壓源VSS2和該第二電壓源VSS1，可以在該第二電壓源VSS1和該第四電壓源VSS2之間提供二極體連接41(第4圖)之用。該第五和該第六n型摻雜區N5、N6對跨域ESD保護單元30而言是選擇性的配置。

第5圖顯示依據本發明之第二示範實施例的跨域ESD保護單元(裝置)的剖面圖。相較於第3圖，第5圖的跨域ESD保護單元50更包括一第三n型摻雜區N3、一第一閘極結構G1、一第四n型摻雜區N4、以及一第二閘極結構G2。該第三n型摻雜區N3形成於該第一p型井PW1和該該第一n型井NW1的一第邊界區，且位於該第一n型摻雜區N1和該第一p型摻雜區P1之間。該第一閘極結構G1形成於該第一p型井PW1上，且位於該第一n型摻雜區N1和該第三n型摻雜區N3之間。該第四n型摻雜區N4形成於該第二p型井PW2和該該第一n型井NW1的一第二邊界區，且位於該第二n型摻雜區N2和該第二p型摻雜區P2之間。該第二閘極結構G2形成於該第二p型井PW2上，且位於該第二n型摻雜區N2和該第四n型摻雜區N4之間。此外，該第一和該第二閘極結構G1、G2分別連接該第二電壓源VSS1和該第四電壓源VSS2。該跨域ESD保護單元50也具有4個內嵌SCR結構(如第4圖所示的QSCR結構)。

需注意的是該第一閘極結構G1、該第一n型摻雜區N1和該第三n型摻雜區N3構成一第一NMOS電晶體MN1，該第 二閘極結構G2、該第二n型摻雜區N2和該第四n型摻雜區N4構成一第二NMOS電晶體MN2。因此，該跨域ESD保護單元50內嵌2個閘極接地NMOS(GGNMOS；grounded-gate NMOS)MN1和MN2，以提供觸發機制，因此更可以將QSCR結構的觸發電壓降低至安全的準位。簡而言之，針對ESD事件去觸發或啟動跨域ESD保護單元，該跨域ESD保護單元50的觸發電壓會低於該跨域ESD保護單元30的觸發電壓。

該第五和該第六n型摻雜區N5和N6是該跨域ESD保護單元50的選擇性配置。

第6A圖顯示依據本發明之第三示範實施例的跨域ESD保護裝置的剖面圖。該跨域ESD保護裝置60包括一跨域ESD保護單元61，一動態n型井偏壓電路62和一ESD偵測及觸發電路63。

相較於第3圖，該跨域ESD保護單元61更包括一p型(p摻雜)偏壓區NB，一第五p型摻雜區P5，一第六p型摻雜區P6，一第七p型摻雜區P7，一第八p型摻雜區P8，一第三閘極結構G3，以及一第四閘極結構G4。

該p型偏壓區NB形成於該第一n型井NW1且位於該第一p型摻雜區P1和該第二p型摻雜區P2之間。該第五p型摻雜區P5和第七p型摻雜區P7，分別形成於該第一p型井PW1和該第一n型井NW1，且兩者均設置於該第一n型摻雜區N1和該第一p型摻雜區P1之間。該第六p型摻雜區P6和第八p型摻雜區P8，分別形成於該第二p型井PW2和該第一n型井NW1，且兩者均設置於該第二n型摻雜區N2和該第二p型摻雜區P2之間。該第三閘極 結構G3形成於該第一n型井NW1上且位於該第一p型摻雜區P1和該第七p型摻雜區P7之間。該第四閘極結構G4形成於該第一n型井NW1上且位於該第二p型摻雜區P2和該第八p型摻雜區P8之間。

該第五和第七p型摻雜區P5和P7電性連接，該第六和第八p型摻雜區P6和P8電性連接。此外，該第三閘極結構G3和該第四閘極結構G4連接至該ESD偵測及觸發電路63，該p型偏壓區NB連接由該動態n型井偏壓電路62所提供的一偏壓電源VB。應注意的是該第三閘極結構G3、該第一p型摻雜區P1和該第七p型摻雜區P7構成一第一PMOS電晶體MP1，而該第四閘極結構G4、該第二p型摻雜區P2和該第八p型摻雜區P8構成一第二PMOS電晶體MP2。

當ESD事件發生在任何之該第一、第二、第三及第四電壓源VDD1、VSS1、VDD2及VSS2時，該ESD偵測及觸發電路63產生一偵測電壓給該第三和該第四閘極結構G3、G4以啟動該跨域ESD保護單元61。

第6B圖顯示第6A圖的ESD偵測及觸發電路63的示範實作。該ESD偵測及觸發電路63包括：一第一二極體D1具有一陽極和一陰極，分別連接該第三p型摻雜區P3和該第四p型摻雜區P4；一第二二極體D2具有一陰極和一陽極，分別連接該第三p型摻雜區P3和該第四p型摻雜區P4；一第三二極體D3和一第四二極體D4，兩者的陽極連接在一起，兩者的陰極分別連接該第三p型摻雜區P3和該第四p型摻雜區P4；一電容器C連接於該第三二極體D3和該第四二極體D4的陽極和一偵測節點Nd之 間；以及，一電阻器R，連接於該偵測節點Nd和該p型偏壓區NB之間。

該跨域ESD保護單元61具有4個內嵌SCR結構SCR1~SCR4，分別由P1-NW1-PW1-N1(路徑VDD1至VSS1)、P1-NW1-PW2-N2(路徑VDD1至VSS2)、P2-NW1-PW1-N1(路徑VDD2至VSS1)、及P2-NW1-PW2-N2(路徑VDD2至VSS2)所構成。因此，該跨域ESD保護單元61包括如第4圖所示的QSCR結構。當ESD事件發生在任何之該第一、第二、第三及第四電壓源VDD1、VSS1、VDD2及VSS2時，該第三和該第四閘極結構G3、G4接收反應此ESD事件的偵測電壓Vd，藉以產生觸發電壓給該第五及/或該第六摻雜區P5、P6，以觸發或啟動對應之用於ESD保護的SCR1~SCR4結構。第6B圖的該ESD偵測及觸發電路63係作用為一外部觸發電路，以降低該跨域ESD保護單元61的該QSCR(SCR1~SCR4)結構的觸發電壓。對某些應用而言，由GGMOS電晶體(例如第5圖所述ESD保護單元50所述者)提供該觸發電壓並非適當，因此第6B圖所述的該外部觸發電路能用以進一步降低該等SCR結構的觸發電壓。

該動態n型井偏壓電路62，基於該第一電壓源VDD1和該第三電壓源VDD2，提供偏壓VB給該p型偏壓區NB，以在當未發生ESD事件時(亦即，當受到ESD保護的積體電路於正常操時)，減少該跨域ESD保護單元61的漏電流。第6C圖顯示第6A圖的動態n井偏壓電路62的示範實作。第6C圖中，該動態n型井偏壓電路62包括串聯連接的一第三PMOS電晶體MP3和一第四PMOS電晶體MP4。該串聯連接的第三PMOS電晶體 MP3和第四PMOS電晶體MP4，更連接於該第一電壓源VDD1和該第三電壓源VDD2。該第三PMOS電晶體MP3和第四PMOS電晶體MP4的閘極，分別連接該第三電壓源VDD2和該第一電壓源VDD1，該第三PMOS電晶體MP3和第四PMOS電晶體MP4的基體極(bulk)和一連接節點NC，均連接至該p型偏壓區NB。亦即，該偏壓VB是對應於該第一、第三電源VDD1、VDD2的最大者，而被輸出至該連接節點NC。

第6A圖和第6B圖中的該第五n型摻雜區N5和該第六n型摻雜區N6，對該跨域ESD保護單元61而言是一選擇性配置。

為增加第3圖、第5圖、第6A圖及第6B圖的QSCR結構的保持電壓(holding voltage)，可以將2個二極體串(DS1和DS2)分別設置在該第三p型摻雜區P3和該第二電壓源VSS1之間，及該第四p型摻雜區P4和該第四電壓源VSS2之間。用以增加保持電壓的此種配置如第7圖所示，其中每個二極體串DS1和DS2可包括一或多個二極體(串聯連接、並聯連接、或兩者的組合)。沒有本發明的QSCR結構，增加保持電壓的傳統配置方式，如第7B圖所示，需要4個二極體串(D1~D4)分別連接對應的矽控整流器SCR1~SCR4。基於本發明的QSCR結構，只需使用2個二極體串，因此減少矽覆蓋區(silicon footprint)和漏電流。

基於以上的敘述，本發明的QSCR結構能夠使用較少的耗費面積，而對跨電源區域的應用提供強固的ESD保護。

30‧‧‧跨域ESD保護單元

DNW‧‧‧深n型井

PW1‧‧‧第一p型井

PW2‧‧‧第二p型井

NW1‧‧‧第一n型井

P1‧‧‧第一p型摻雜區

P2‧‧‧第二p型摻雜區

P3‧‧‧第三p型摻雜區

P4‧‧‧第四p型摻雜區

N1‧‧‧第一n型摻雜區

N2‧‧‧第二n型摻雜區

N5‧‧‧第五n型摻雜區

N6‧‧‧第六n型摻雜區

VDD1、VDD2、VSS1、VSS2‧‧‧電壓源

Claims (16)

1. 一種跨域靜電放電保護裝置，包括：一深n型井，形成於一基板；一第一p型井和一第二p型井，形成於該深n型井；一第一n型井，形成於該深n型井中且位於該第一p型井和該第二p型井之間，該第一n型井接觸該第一p型井和該第二p型井；一第一p型摻雜區和一第二p型摻雜區，形成於該第一n型井；一第三p型摻雜區和一第四p型摻雜區，分別形成於該第一p型井和該第二p型井；一第一n型摻雜區，形成於該第一p型井且位於該第三p型摻雜區和該第一p型摻雜區之間；以及一第二n型摻雜區，形成於該第二p型井且位於該第二p型摻雜區和該第四p型摻雜區之間；其中，該第一p型摻雜區連接一第一電源區域的一第一電壓源，該第三p型摻雜區和該第一n型摻雜區連接該第一電源區域的一第二電壓源；其中，該第二p型摻雜區連接一第二電源區域的一第三電壓源，該第四p型摻雜區和該第二n型摻雜區連接該第二電源區域的一第四電壓源；以及其中，該第一電源區域和該第二電源區域是不同的電源區域。
2. 如申請專利範圍第1項所述之跨域靜電放電保護裝置，更包 括：一第三n型摻雜區，形成於該第一p型井和該第一n型井的一第一邊界區，且位於該第一n型摻雜區和該第一p型摻雜區之間；一第一閘極結構，形成於該第一p型井上，且位於該第一n型摻雜區和該第三n型摻雜區之間；一第四n型摻雜區，形成於該第二p型井和該第一n型井的一第二邊界區，且位於該第二n型摻雜區和該第二p型摻雜區之間；以及一第二閘極結構，形成於該第二p型井上，且位於該第二n型摻雜區和該第四n型摻雜區之間；其中，該第一閘極結構和該第二閘極結構分別連接該第二電壓源和該第四電壓源。
3. 如申請專利範圍第1項所述之跨域靜電放電保護裝置，更包括：一p型偏壓區，形成於該第一n型井，且位於該第一p型摻雜區和該第二p型摻雜區之間；一第五p型摻雜區和一第七p型摻雜區，分別形成於該第一p型井和該第一n型井，且被設置於該第一n型摻雜區和該第一p型摻雜區之間；一第六p型摻雜區和一第八p型摻雜區，分別形成於該第二p型井和該第一n型井，且被設置於該第二n型摻雜區和該第二p型摻雜區之間；一第三閘極結構，形成於該第一n型井上且位於該第一和該 第七p型摻雜區之間；一第四閘極結構，形成於該第一n型井上且位於該第二和該第八p型摻雜區之間；其中，該第五和該第七p型摻雜區電性連接，該第六和該第八p型摻雜區電性連接，該第三和該第四閘極結構連接至一偵測節點，以及該p型偏壓區連接一偏壓。
4. 如申請專利範圍第3項所述之跨域靜電放電保護裝置，更包括一偏壓電路，提供基於該第一電壓源及該第三電壓源的該偏壓，以減少該跨域靜電放電保護裝置的漏電流。
5. 如申請專利範圍第4項所述之跨域靜電放電保護裝置，其中該偏壓電路包括串聯連接的一第一PMOS電晶體及一第二PMOS電晶體，且該串聯連接的第一PMOS電晶體及第二PMOS電晶體更連接於該第一電壓源及該第三電壓源之間；其中，該第一和該第二PMOS電晶體的閘極分別連接該第三電壓源和該第一電壓源，且該第一和該第二PMOS電晶體的基體極和兩者的一連接節點則連接該p型偏壓區。
6. 如申請專利範圍第3項所述之該跨域靜電放電保護裝置，更包括一靜電放電偵測及觸發電路，連接該第一及該第二n型摻雜區、該第三及該第四p型摻雜區、該p型偏壓區及該第三和該第四閘極結構；其中，當靜電放電事件發生在任一該第一、該第二、該第三及該第四電壓源時，該靜電放電偵測及觸發電路，產生一偵測電壓至該第三和該第四閘極結構，以啟動該跨域靜電放電保護裝置。
7. 如申請專利範圍第6項所述之該跨域靜電放電保護裝置，其中該靜電放電偵測及觸發電路包括：一第一二極體，具有一陽極和一陰極，分別連接該第三p型摻雜區和該第四p型摻雜區；一第二二極體，具有一陰極和一陽極，分別連接該第三p型摻雜區和該第四p型摻雜區；一第三二極體和一第四二極體，兩者的陽極連接在一起，兩者的陰極分別連接該第三p型摻雜區和該第四p型摻雜區；一電容器，連接於該第三和該第四二極體的陽極和該偵測節點之間；以及一電阻器，連接於該偵測節點和該p型偏壓區之間。
8. 如申請專利範圍第4項所述之跨域靜電放電保護裝置，更包括一靜電放電偵測及觸發電路，連接該第一及該第二n型摻雜區、該第三及該第四p型摻雜區、該p型偏壓區及該第三和該第四閘極結構；其中，當靜電放電事件發生在任一該第一、該第二、該第三及該第四電壓源時，該靜電放電偵測及觸發電路，產生一偵測電壓至該第三和該第四閘極結構，以啟動該跨域靜電放電保護裝置。
9. 如申請專利範圍第8項所述之跨域靜電放電保護裝置，其中該靜電放電偵測及觸發電路包括：一第一二極體，具有一陽極和一陰極，分別連接該第三p型摻雜區和該第四p型摻雜區； 一第二二極體，具有一陰極和一陽極，分別連接該第三p型摻雜區和該第四p型摻雜區；一第三二極體和一第四二極體，兩者的陽極連接在一起，兩者的陰極分別連接該第三p型摻雜區和該第四p型摻雜區；一電容器，連接於該第三和該第四二極體的陽極和該偵測節點之間；以及一電阻器，連接於該偵測節點和該p型偏壓區之間。
10. 如申請專利範圍第1項所述之跨域靜電放電保護裝置，其中更包括一第五n型雜區和一第六n型摻雜區，分別形成於該第一p型井和該第二p型井且分別連接該第四電壓源和該第二電壓源。
11. 如申請專利範圍第2項所述之跨域靜電放電保護裝置，更包括一第五n型雜區和一第六n型摻雜區，分別形成於該第一p型井和該第二p型井且分別連接該第四電壓源和該第二電壓源。
12. 如申請專利範圍第3項所述之跨域靜電放電保護裝置，更包括一第五n型雜區和一第六n型摻雜區，分別形成於該第一p型井和該第二p型井且分別連接該第四電壓源和該第二電壓源。
13. 一種跨域靜電放電保護裝置，包括：一深n型井，形成於一基板；一第一p型井和一第二p型井，形成於該深n型井；一第一n型井，形成於該深n型井中且位於該第一p型井和該 第二p型井之間，該第一n型井接觸該第一p型井和該第二p型井；一第一p型摻雜區和一第二p型摻雜區，形成於該第一n型井；一第三p型摻雜區和一第四p型摻雜區，分別形成於該第一p型井和該第二p型井；一第一n型摻雜區，形成於該第一p型井且位於該第三p型摻雜區和該第一p型摻雜區之間；以及一第二n型摻雜區，形成於該第二p型井且位於該第二p型摻雜區和該第四p型摻雜區之間；一p型偏壓區，形成於該第一n型井，且位於該第一p型摻雜區和該第二p型摻雜區之間；一第五p型摻雜區和一第七p型摻雜區，分別形成於該第一p型井和該第一n型井，且被設置於該第一n型摻雜區和該第一p型摻雜區之間；一第六p型摻雜區和一第八p型摻雜區，分別形成於該第二p型井和該第一n型井，且被設置於該第二n型摻雜區和該第二p型摻雜區之間；一第三閘極結構，形成於該第一n型井上且位於該第一和該第七p型摻雜區之間；一第四閘極結構，形成於該第一n型井上且位於該第二和該第八p型摻雜區之間；以及一靜電放電偵測及觸發電路，連接該第一及該第二n型摻雜區、該第三及該第四p型摻雜區、該p型偏壓區及該第三和 該第四閘極結構；其中，該第一p型摻雜區連接一第一電源區域的一第一電壓源，該第三p型摻雜區和該第一n型摻雜區連接該第一電源區域的一第二電壓源；其中，該第二p型摻雜區連接一第二電源區域的一第三電壓源，該第四p型摻雜區和該第二n型摻雜區連接該第二電源區域的一第四電壓源，以及該第一電源區域和該第二電源區域是不同的電源區域；其中，該第五和該第七p型摻雜區電性連接，該第六和該第八p型摻雜區電性連接，該第三和該第四閘極結構連接至一偵測節點，以及該p型偏壓區連接一偏壓；其中，當靜電放電事件發生在任一該第一、該第二、該第三及該第四電壓源時，該靜電放電偵測及觸發電路，產生一偵測電壓至該第三和該第四閘極結構，以啟動該跨域靜電放電保護裝置。
14. 如申請專利範圍第13項所述之該跨域靜電放電保護裝置，其中，該靜電放電偵測及觸發電路包括：一第一二極體，具有一陽極和一陰極，分別連接該第三p型摻雜區和該第四p型摻雜區；一第二二極體，具有一陰極和一陽極，分別連接該第三p型摻雜區和該第四p型摻雜區；一第三二極體和一第四二極體，兩者的陽極連接在一起，兩者的陰極分別連接該第三p型摻雜區和該第四p型摻雜區； 一電容器，連接於該第三和該第四二極體的陽極和該偵測節點之間；以及一電阻器，連接於該偵測節點和該p型偏壓區之間。
15. 如申請專利範圍第14項所述之跨域靜電放電保護裝置，更包括一偏壓電路，提供基於該第一電壓源及該第三電壓源的該偏壓，以減少該跨域靜電放電保護裝置的漏電流。
16. 如申請專利範圍第15項所述之跨域靜電放電保護裝置，其中，該偏壓電路包括串聯連接的一第一PMOS電晶體及一第二PMOS電晶體，且該串聯連接的第一PMOS電晶體及第二PMOS電晶體更連接於該第一電壓源及該第三電壓源之間；其中，該第一和該第二PMOS電晶體的閘極分別連接該第三電壓源和該第一電壓源，且該第一和該第二PMOS電晶體的基體極和兩者的一連接節點則連接該p型偏壓區。