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JP2009076761A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】従来の保護ダイオードは、降伏特性が急峻でなく、定電圧ダイオードとしての良質な特性が得られない問題があった。また、保護ダイオードは大部分がＭＯＳトランジスタと別工程で形成するため、工程数の削減、コストの削減が進まない問題があった。
【解決手段】ＭＯＳトランジスタと同一の単結晶基板にｐ−型不純物領域、ｎ＋型不純物領域を環状に設けｎｐｎ接合を形成する。ｎｐｎ接合を複数設ける場合は、それぞれ離間して同心円の環状に設ける。降伏特性が急峻となるため、良好な定電圧ダイオード特性を得られる。また、ＭＯＳトランジスタの製造プロセスを利用して形成できるので、合理化、コストダウンに寄与する。更に耐圧に応じてｎｐｎ接合数を選択することにより、耐圧の制御も容易となる。
【選択図】 図３

Description

本発明はＭＯＳトランジスタと保護装置を集積化した半導体装置およびその製造方法に係り、特に保護装置の定電圧特性が良好で、プロセスを簡素化できる半導体装置及びその製造方法に関する。
ＭＯＳ型半導体のディスクリート・デバイスにおいて、ゲート酸化膜は最も重要であるが、最も脆弱な部分でもある。このゲート酸化膜の保護対策として外部から過電流、過電圧、静電気等がゲート端子に加わった際、ゲート酸化膜を保護するためにツェナー型の保護ダイオードを設置している。
図１４は、従来の半導体装置を示す。図１４（Ａ）は平面図であり、図１４（Ｂ）は図１４（Ａ）のｅ−ｅ線断面図である。
半導体装置は、例えばＭＯＳＦＥＴ５６と保護ダイオード５７を同一チップ上に集積化したものである。素子領域５５は多数のセルからなるＭＯＳＦＥＴ５６が配置され、ＭＯＳＦＥＴ５６のゲート電極はポリシリコン層により素子領域５５外に引き出され、ゲートパッド電極５８と接続する。
半導体基板は、ｎ＋型シリコン半導体基板４１上にｎ−型半導体層４２が積層されその表面にチャネル層４３が設けられる。チャネル層４３を貫通するトレンチ４４内にゲート酸化膜４５を設け、ゲート電極４６を埋設する。チャネル層４３表面にはボディ領域４９およびソース領域４８を設ける。ゲート電極４６上は層間絶縁膜５０を介して、ソース電極４７が設けられる。
保護ダイオード５７はゲートパッド電極５８下方に配置され、ｐ型領域５１およびｎ型領域５２によってｐｎ接合ダイオードを複数接続した双方向のツェナーダイオードである。保護ダイオード５７は一端がＭＯＳＦＥＴ５６のソース電極４７に接続し、他端がゲートパッド電極５８に接続する。抵抗体５３はポリシリコンで形成され、一端がゲートパッド電極５８に接続し、他端がＭＯＳＦＥＴ５６のゲート電極４６に接続するポリシリコン層５４と、接続している。
保護ダイオード５７の降伏電圧は、ＭＯＳＦＥＴのゲート酸化膜４５の耐圧（酸化膜の破壊電圧）よりわずかに低く設定する。これにより、ゲート端子に過負荷が加わった場合に保護ダイオードに電流をバイパスし、ゲート電極４６への過負荷を避けることによりゲート酸化膜４５を保護している。
特開２００２−４３５７４号公報
従来の保護ダイオード５７は、図１４（Ｂ）の如く多結晶シリコンにｐ型とｎ型の不純物を固相拡散またはイオン注入などでドーピングした多結晶ｐｎ接合のツェナーダイオードである。しかし、多結晶ｐｎ接合によるツェナーダイオードは、単結晶ｐｎ接合の場合と比較して定電圧ダイオードとして良好な特性が得られない。
図１５には、多結晶ｐｎ接合のＩ−Ｖ特性を示す。
このように、多結晶ｐｎ接合はＩ−Ｖ特性（降伏電圧特性）が急峻ではなく、なだらかな特性となる。このため、外部から過負荷が加わった場合、小さい負荷には対応できるが、大きな負荷では保護ダイオード５７で電流をバイパスしきれない。すなわちゲート電極４６にゲート酸化膜４５耐圧以上の電圧が印加されることになり、ゲート酸化膜４５の破壊に至る問題がある。
また、なだらかなＩ−Ｖ特性は降伏電圧に到達するまでのリーク電流が過多であることを示す。従って多結晶ｐｎ接合による保護ダイオード５７を接続することにより、ＭＯＳＦＥＴのスイッチング特性を低下させる原因となる。
すなわち、ゲート酸化膜４５の膜厚は保護ダイオード５７の性能に制限されていることになる。つまり、ゲート酸化膜４５は過電圧を想定して必要以上の膜厚にせざるを得ない。このようなオーバーマージンは、ＭＯＳＦＥＴのデバイス性能を低下させる一因となる。
更に、上記の保護ダイオード５７は、基板表面に多結晶シリコンをパターンニングし、所定の領域にｐ型不純物及びｎ型不純物をドーピングして形成している。すなわち、ＭＯＳＦＥＴの製造工程において保護ダイオードの形成工程を付加しており、プロセスの複雑化とコスト上昇を招いている。
本発明はかかる課題に鑑みてなされ、第１に、単結晶の一導電型半導体基板に設けた縦型のＭＯＳトランジスタと、前記基板表面に環状に不純物を拡散した逆導電型不純物領域と、前記逆導電型不純物領域内に該領域と同心円の環状に不純物を拡散した第１および第２の一導電型不純物領域を有する保護素子と、を具備し、前記保護素子の前記第１および第２の一導電型不純物領域を前記ＭＯＳトランジスタのソース電極およびゲート電極にそれぞれ接続することにより解決するものである。
第２に、単結晶の一導電型半導体基板に縦型のＭＯＳトランジスタと、該ＭＯＳトランジスタの保護素子を形成する半導体装置の製造方法であって、前記基板に環状に不純物を拡散し、逆導電型不純物領域を形成する工程と、前記逆導電型不純物領域表面に該領域と同心円の環状に不純物を拡散し、２つの一導電型不純物領域を形成する工程と、前記一導電型不純物領域と前記ＭＯＳトランジスタのソース電極およびゲート電極とそれぞれ接続する工程と、を具備することにより解決するものである。
第３に、単結晶の一導電型半導体基板に逆導電型のチャネル層を形成する工程と、前記基板に環状に不純物を拡散し、逆導電型不純物領域を形成する工程と、前記チャネル層に絶縁膜を介して接するゲート電極を形成する工程と、前記ゲート電極に隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、前記逆導電型不純物領域表面に該逆導電型不純物領域と同心円の環状に不純物を拡散し、２つの一導電型不純物領域を形成する工程と、前記ソース領域と前記一導電型不純物領域の一方に接続するソース電極を形成する工程と、前記ゲート電極と前記一導電型不純物領域の他方に接続するゲートパッド電極を形成する工程と、を具備することにより解決するものである。
第４に、単結晶の一導電型半導体基板表面に逆導電型のチャネル層を形成する工程と、前記基板に環状に不純物を拡散し、逆導電型不純物領域を形成する工程と、前記チャネル層を貫通し前記半導体基板に達するトレンチを形成する工程と、前記トレンチ内壁を絶縁膜で被覆し、ゲート電極を埋設する工程と、前記ゲート電極に隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、前記逆導電型不純物領域表面に該逆導電型不純物領域と同心円の環状に不純物を拡散し、第１および第２の一導電型不純物領域を形成する工程と、前記ソース領域と前記第１の一導電型不純物領域に接続するソース電極を形成する工程と、前記ゲート電極と前記第２の一導電型不純物領域に接続するゲートパッド電極を形成する工程と、を具備することにより解決するものである。
本発明に依れば、以下の効果が得られる。
第１に、シリコン基板に不純物を拡散してｐｎ接合（ｎｐｎ接合またはｐｎｐ接合）を形成した単結晶のツェナーダイオードを、保護ダイオードとする。単結晶ｐｎ接合はＩ−Ｖ特性が急峻となるため、降伏特性として理想的な定電圧特性が得られる。これにより、外部から大きな過負荷が加わっても保護ダイオードで過電流を十分にバイパスできる。従ってＭＯＳＦＥＴのゲート電極には保護ダイオードの降伏電圧以上の電圧が印加されず、ゲート酸化膜の破壊を抑制できる。
第２に、降伏前にほとんどリーク電流が発生しないため、ＭＯＳＦＥＴのスイッチング特性に悪影響を与えることがない。
第３に、保護ダイオードは全てＭＯＳＦＥＴの製造工程中に形成できる。従って、保護ダイオードを別途形成する工程が不要となり、それに伴うマスク工程と、不純物のドーピング工程あるいはエッチング工程が削除できるのでプロセスを大幅に短縮できる。また、ＭＯＳＦＥＴのプロセス条件を変更する必要もない。すなわち、本実施形態によれば工程合理化やコストダウンに伴う性能の劣化はなく、保護ダイオードの性能の向上と同時にプロセスの簡略化、およびコストダウンを実現できる。
第４に、保護ダイオードで過電流を十分に保護できるため、ゲート酸化膜を印加電圧以上に厚くする必要がない。従って、ゲート酸化膜の耐圧マージンが不要あるいは大幅に低減でき、ＭＯＳＦＥＴのデバイス性能を最大限に引き出すことができる。
第５に、保護ダイオードを多重の環状に設けてｎｐｎ接合（ｐｎｐ接合）を複数形成し、コンタクトホールとメタル配線のパターンで、耐圧に応じて任意個数のｎｐｎ接合を選択できる。従って保護ダイオードの降伏電圧の制御が容易となる。
本発明の実施の形態を図１から図１３を参照し、ｎチャネル型ＭＯＳＦＥＴを例に説明する。
図１は本実施形態のチップ１の平面図である。図１（Ａ）はソース電極、ゲートパッド電極を構成するメタル配線層は省略した平面図であり、図１（Ｂ）はメタル配線層のパターンを示す図である。
チップ１は同一の単結晶シリコン基板上にＭＯＳＦＥＴ６と保護ダイオード２を集積化したものである。すなわち、チップの大部分を占める素子領域５（破線で示す）には多数のセルからなるＭＯＳＦＥＴ６が配置される。素子領域５外の、例えばチップコーナー部には環状パターンの保護ダイオード２が配置される。
素子領域５上にはメタル配線層７によりソース電極７ｓおよびゲートパッド電極７ｇが設けられる。ソース電極７ｓはＭＯＳＦＥＴ６のソース領域に接続し、ゲートパッド電極７ｇは、保護ダイオード２と重畳するように設けられる。保護ダイオード２は環状に形成され、最内周の一端はゲートパッド電極７ｇと接続し、他端はソース電極７ｓと接続する。
ゲートパッド電極７ｇは、素子領域５の周囲に配置され、ポリシリコン層よりなるゲート配線４によりＭＯＳＦＥＴ６のそれぞれのゲート電極と接続される。つまり保護ダイオード２はＭＯＳＦＥＴ６のソース−ゲート間に接続され、外部の静電気や動作中の過電圧からゲート酸化膜を保護している。
図２は、本実施形態の保護ダイオード２を説明する図である。図２（Ａ）は保護ダイオード２の平面図であり、メタル配線層７を省略して破線で示した図である。図２（Ｂ）はメタル配線層と保護ダイオード２のコンタクトのパターン図であり、コンタクトホールを破線で示した。
図２（Ａ）の如く、保護ダイオード２は、単結晶のシリコン基板表面にそれぞれ環状に不純物を拡散したｐ−型不純物領域２１と、第１ｎ＋型不純物領域２２ａ、第２ｎ＋型不純物領域２２ｂからなる。これらの領域は、全て同心円である。そして、第１ｎ＋型不純物領域２２ａと第２ｎ＋型不純物領域２２ｂは同じ不純物濃度を有し、ｐ−型不純物領域２１表面に所定の間隔で離間して配置される。尚、第１ｎ＋型不純物領域２２ａおよび第２ｎ＋型不純物領域２２ｂの表記は、説明上の区別のために付したものであり、構成としては全く同等である。
図では、１つのｐ−型不純物領域２１を示している。この１つのｐ−型不純物領域２１とその表面に設けられた第１ｎ＋型不純物領域２２ａおよび第２ｎ＋型不純物領域２２ｂにより、保護ダイオード２の最小単位（単位保護ダイオード２ａ）が構成される。すなわち、ここでは１つの単位保護ダイオード２ａで保護ダイオード２を構成した場合を説明する。尚、本実施形態では、耐圧に応じて、単位保護ダイオード２ａを同心円の環状に多重に設けて保護ダイオード２を構成できるが、これについては後述する。
シリコン基板表面には、保護ダイオード２の中心と同心円のポリシリコン層２３ａが配置され、保護ダイオード２の外周を囲んで環状ポリシリコン層２３ｂが配置される。ポリシリコン層２３ａおよび環状ポリシリコン層２３ｂは連結部２３ｃにより連結され、これらは全て同一のポリシリコン層２３によりパターンニングされる。
保護ダイオード２上は絶縁膜（不図示）で被覆される。絶縁膜はポリシリコン層も覆い、図２（Ｂ）の破線のパターンでコンタクトホールＣＨが形成され、その上にメタル配線層７が配置される。コンタクトホールＣＨは第１ｎ＋型不純物領域２２ａおよび第２ｎ＋型不純物領域２２ｂに対応してこれらが露出するように設けられる。
メタル配線層７により、保護ダイオード２上のゲートパッド電極７ｇと、素子領域５上のソース電極７ｓが形成される。
ゲートパッド電極７ｇは、図２（Ａ）の破線の如く、保護ダイオード２の中心のポリシリコン層２３ａと、最内周の第２ｎ＋型不純物領域２２ｂにコンタクトする。ポリシリコン層２３ａは、ＭＯＳＦＥＴ６のゲート電極に接続する。
ソース電極７ｓは、図２（Ａ）の破線の如く、ゲートパッド電極７ｇと所定の距離で離間して、これらの周囲を覆うようにパターンニングされる。ソース電極７ｓは保護ダイオード２の外周の第１ｎ＋型不純物領域２２ａとＭＯＳＦＥＴ６のソース領域とコンタクトする。
図３は保護ダイオード２付近の断面を示す。図３（Ａ）は図１のａ−ａ線断面図である。また図３（Ａ）において図２（Ｂ）のｂ−ｂ線の断面における保護ダイオード２も示される。図３（Ｂ）には図２（Ａ）のｃ−ｃ線断面における保護ダイオード２を示す。
単結晶シリコン基板１０は、ｎ＋型シリコン半導体基板１１上にｎ−型半導体層（たとえばエピタキシャル層）１２を設けたものであり、ＭＯＳＦＥＴのドレイン領域となる。
素子領域５は、ｎ−型半導体層１２の表面にｐ型の不純物をドープしてチャネル層１３を形成し、ＭＯＳＦＥＴ６の多数のセルを配置した領域である。本実施形態において素子領域５とは、チャネル層１３内のＭＯＳＦＥＴ６の配置領域とする（図１破線参照）。
トレンチ１４は、単結晶シリコン基板１０をエッチングし、チャネル層１３を貫通してｎ−型半導体層１２まで到達させる。トレンチ１４の内壁はゲート酸化膜１５で被膜され、トレンチ１４内にゲート電極１６が埋設される。ゲート電極は不純物が導入されたポリシリコンよりなる。
トレンチ１４に隣接したチャネル層１３表面にはｎ＋型のソース領域１７が形成され、隣り合う２つのソース領域１７間のチャネル層１３表面にはｐ＋型のボディ領域１８が形成される。ゲート電圧印加時にはチャネル層１３にはソース領域１７からトレンチ１４に沿って単結晶シリコン基板１０の垂直方向にチャネル領域（不図示）が形成される。すなわち、本実施形態のＭＯＳＦＥＴはソース−ドレイン間の電流経路が基板の垂直方向に形成される縦型のトランジスタである。
ゲート電極１６上は層間絶縁膜１９で覆われ、その上に設けたソース電極７ｓがコンタクトホールＣＨを介してソース領域１７およびボディ領域１８に接続する。また、チップの端部には、ガードリング３２が設けられる。
保護ダイオード２は、単結晶シリコン基板１０（ｎ−型半導体層１２）表面に環状に不純物を拡散したｐ−型不純物領域２１と、ｐ−型不純物領域２１内に該領域と同心円の環状に不純物を拡散した第１ｎ＋型不純物領域２２ａおよび第２ｎ＋型不純物領域２２ｂを有する。
ｐ−型不純物領域２１は、ＭＯＳＦＥＴ６のチャネル層１３と同等の不純物濃度（ドーズ量３．０×１０１３ｃｍ-２程度）を有し、第１および第２ｎ＋型不純物領域２２ａ、２２ｂはＭＯＳＦＥＴ６のソース領域１７と同程度の不純物領域（ドーズ量５．０×１０１５ｃｍ-２〜６．０×１０１５ｃｍ-２程度）を有する。
保護ダイオード２の中心には、単結晶シリコン基板１０表面に設けた絶縁膜３１を介してポリシリコン層２３ａが配置される。ポリシリコン層２３ａは、ＭＯＳＦＥＴ６のゲート電極１６の形成時に保護ダイオード２の形成領域にパターンニングされ、ゲート電極１６と接続する。
更に、保護ダイオード２と隣接し、その外側に環状ポリシリコン層２３ｂが配置される。中心のポリシリコン層２３ａと環状ポリシリコン層２３ｂは連結部２３ｃにより図２（Ａ）、図３（Ｂ）の如く連結される。環状ポリシリコン層２３ｂ、連結部２３ｃはポリシリコン層２３ａと同時にパターンニングされ、絶縁膜３１上に配置される。環状ポリシリコン層２３ｂにより単結晶シリコン基板１０表面における反転層の形成を防止できる。
なお、これらのポリシリコン層２３の下方に配置された絶縁膜３１、およびポリシリコン層２３の周囲を被覆する絶縁膜３１は、ＭＯＳＦＥＴのチャネル層１３、ゲート酸化膜１５または層間絶縁膜１９の形成等、ＭＯＳＦＥＴの製造工程中に成膜されたものであり、これらを総称している。
保護ダイオード２の中心と最内周の第２ｎ＋型不純物領域２２ｂ上を覆ってこれらとコンタクトするゲートパッド電極７ｇが設けられる。更に保護ダイオード２の外側に素子領域５と第１ｎ＋型不純物領域２２ａを覆い、これらとコンタクトするソース電極７ｓが設けられる。これらは、ｐ−型不純物領域２１上で所定の距離で離間される。
このように、本実施形態では、単結晶シリコン基板１０に、ｎｐｎ接合を形成し、例えば第２ｎ＋型不純物領域２２ｂをＭＯＳＦＥＴ６のゲート電極１６（ゲートパッド電極７ｇ）に接続し、第１ｎ＋型不純物領域２２ａをＭＯＳＦＥＴ６のソース電極７ｓに接続する。
これにより、ＭＯＳＦＥＴ６のゲート−ソース間に単結晶ｎｐｎ接合の双方向ツェナーダイオードが接続したことになる。つまり、脆弱なゲート酸化膜１５を正負両方向の過負荷から保護することができる。
図４には、単結晶ｎｐｎ接合の降伏特性を示す。
このように、単結晶ｎｐｎ接合（又はｐｎｐ接合）は、バイポーラトランジスタのエミッタ−コレクタ間耐圧ＶＣＥＯ特性に相当するため、最も急峻な降伏特性（ハードブレイクダウン）を有する。このため、定電圧ダイオードとして理想的な降伏特性を実現できる。
このように降伏が急峻なため、外部から加わった電気的負荷が大きい場合でも保護ダイオード２で十分電流をバイパスすることができ、ゲート酸化膜を確実に保護することができる。
また、降伏電圧に達するまでのリーク電流が極めて少ない。従って、保護ダイオード２を接続してもＭＯＳＦＥＴ６のスイッチングと構成を低下させることはない。
過剰な電気的負荷を想定してゲート酸化膜の膜厚を必要以上に厚くし、オーバーマージンを確保する必要もなくなるため、デバイス性能を劣化させることもない。
更には後述するが、保護ダイオード２は、ＭＯＳＦＥＴ６の製造工程を利用して形成できるので、従来の如く保護ダイオードの製造工程を別途追加することはなく、プロセスの複雑化とコストの上昇を回避できる。
次に、図５から図７を参照して、保護ダイオード２を多重の環状（多重環）に形成する場合を説明する。すなわち、図２に示す単位保護ダイオード２ａを多重に配置して直列接続し、保護ダイオード２を構成する場合である。
図５および図６は２重環の場合であり、図５が保護ダイオード２の平面図（図５（Ａ））およびメタル配線層７の平面図（図５（Ｂ））、図６が図５のｄ−ｄ線断面図である。
また、図７は３重環の場合であり、図５のｄ−ｄ−線に相当する断面図のみ示した。
図５（Ａ）の如く、２重環の場合は、同心円の２つの単位保護ダイオード２ａを所定の距離で離間して単結晶シリコン基板１０表面に設ける。すなわち、１つのｐ型不純物領２１と所定の距離で離間して、同心円の他のｐ−型不純物領域２１を配置する。それぞれのｐ−型不純物領域２１は、第１ｎ＋型不純物領域２２ａ、第２ｎ＋型不純物領域２２ｂを有しており、これらもすべて同心円である。
また、図５および図６のごとく、２重環の場合、保護ダイオード２上のメタル配線層７は、ゲートパッド電極７ｇとソース配線７ｗおよびソース電極７ｓにパターンニングされる。ゲートパッド電極７ｇは、保護ダイオード２のポリシリコン層２３ａおよび最内周の第２ｎ＋型不純物領域２２ｂ上を覆ってこれらとコンタクトする。また、ソース配線７ｗは、１つの単位保護ダイオード２ａの第１ｎ＋型不純物領域２２ａと、その外周の他の単位保護ダイオードの第２ｎ＋型不純物領域２２ｂ上を覆い、これらとコンタクトする。
そして、素子領域５上を覆うソース電極７ｓは、他の単位保護ダイオード２ａの第１ｎ＋型不純物領域２２ａ上まで覆い、当該第１ｎ＋型不純物領域２２ａとＭＯＳＦＥＴ６のソース領域１７とコンタクトする。
これにより、２つの単位保護ダイオード２ａが直列接続して２重環の保護ダイオード２を構成する。そして最内周の第２ｎ＋型不純物領域２２ｂがＭＯＳＦＥＴ６のゲート電極に接続し、最外周の第１ｎ＋型不純物領域２２ａがＭＯＳＦＥＴ６のソース電極に接続して、保護ダイオード２がＭＯＳＦＥＴ６のゲート−ソース間に接続される。
図７のごとく、３重環の場合は３つの単位保護ダイオード２ａが同心円に配置され、直列接続されて保護ダイオード２が形成される。この場合ソース配線７ｗは２本である。ソース配線７ｗは、隣り合う２つの単位保護ダイオード２ａの第１ｎ＋型不純物領域２２ａと第２ｎ＋型不純物領域２２ｂとを接続する。そして最内周の第２ｎ＋型不純物領域２２ｂがＭＯＳＦＥＴ６のゲート電極に接続し、最外周の第１ｎ＋型不純物領域２２ａがＭＯＳＦＥＴ６のソース電極に接続して、保護ダイオード２がＭＯＳＦＥＴ６のゲート−ソース間に接続される。
隣り合う２つの単位保護ダイオード２ａ間の単結晶シリコン基板１０表面には、絶縁膜３１を介して環状ポリシリコン層２３ｂが配置される。環状ポリシリコン層２３ｂは、単結晶シリコン基板１０表面における反転層の形成を防止できる。すなわち、環状ポリシリコン層２３ｂには、ゲート電極１６と同じ電圧が印加されるため、ゲート電極１６に正電圧が印加されるとドレイン領域（ｎ−型半導体層）１２の表面には電子が引きつけられる。従って隣り合うｐ−型不純物領域２１同士の接続を防止できる。
単位保護ダイオード２ａの接続数は、保護ダイオード２の降伏電圧を決定する。すなわち、予め複数の単位保護ダイオード２ａにより多重環（例えば３重環）の保護ダイオード２を構成し、ソース配線７ｗで任意の単位保護ダイオード２ａを選択して接続することにより、降伏電圧を制御することができる。
つまり、デバイスに要求される降伏電圧が異なる場合でも、コンタクトホールＣＨのパターンと、ソース配線７ｗのパターンにより容易に制御できるので、保護ダイオード２の降伏耐圧の設定において自由度を高めることができる。
次に、図８から図１３を参照して上記の半導体装置の製造方法を、ｎチャネル型ＭＯＳＦＥＴおよび１重環の保護ダイオード２（単位保護ダイオード２ａ）を同一チップに集積化する場合（図２および図３参照）を例に説明する。
第１工程（図８）：単結晶の一導電型半導体基板表面に逆導電型のチャネル層を形成する工程、および基板に環状に不純物を拡散し、逆導電型不純物領域を形成する工程。
ｎ＋型シリコン半導体基板１１にｎ−型半導体層１２を積層した単結晶シリコン基板１０を準備する。単結晶シリコン基板１０はドレイン領域となる。表面に酸化膜３１を形成した後、マスクを設けてガードリングの形成領域が露出するレジストマスクを設けて酸化膜をエッチングする。全面に例えばボロン（Ｂ）をイオン注入する。注入条件は、ドーズ量２．０×１０１５〜５．０×１０１５ｃｍ-２、注入エネルギーは５０〜１００ＫｅＶである。その後熱処理（１０００℃）により拡散し、ガードリング３２を形成する（図８（Ａ））。
全面の酸化膜をウェットエッチングにより除去した後、新たな酸化膜３１を堆積する。チャネル層の形成領域、および保護ダイオードのｐ−型不純物領域の形成領域が露出するレジストマスクを設けて酸化膜３１を選択的に除去し、例えばボロンをイオン注入する。注入条件は、ドーズ量３．０×１０１３ｃｍ-２程度、注入エネルギーは５０ＫｅＶである（図８（Ｂ））。
その後、窒素雰囲気中で１１００℃でアニールを行い、注入した不純物を拡散する。これにより素子領域５にｐ−型のチャネル層１３を形成する。同時に、保護ダイオードのｐ−型不純物領域２１を形成する。ｐ−型不純物領域２１は、図８（Ｂ）のマスクにより素子領域の形成領域外の例えばチップコーナー部に環状に形成される。また、チャネル層１３と同一工程および同一条件で形成され、同一の不純物濃度を有する（図８（Ｃ））。
第２工程（図９）：チャネル層を貫通し半導体基板に達するトレンチを形成する工程。
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜３３を生成する。その後、トレンチの開口部分が露出するレジストマスクＰＲを設け、ＣＶＤ酸化膜３３および酸化膜３１をドライエッチングして選択的に除去し、チャネル層１３が露出するトレンチ開口部１４ａを形成する（図９（Ａ））。
その後、ＣＶＤ酸化膜３３および酸化膜３１をマスクとしてトレンチ開口部１４ａに露出する単結晶シリコン基板１０をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層１３を貫通してｎ−型半導体層１２まで達するトレンチ１４を形成する（図９（Ｂ））。
第３工程（図１０）：トレンチ内壁を絶縁膜で被覆し、ゲート電極を埋設する工程。
ダミー酸化を行いトレンチ１４内壁とチャネル層１３表面にダミー酸化膜（不図示）を形成して、ダミー酸化膜とＣＶＤ酸化膜３３をエッチングにより除去する。これによりドライエッチングの際のエッチングダメージを除去する。またトレンチ１４開口部が丸みを帯びるのでこの部分での電界集中を緩和できる。
更に、全面を酸化してトレンチ１４内壁を覆うにゲート酸化膜１５を駆動電圧に応じて例えば厚み約３００Å〜７００Åに形成する。尚、チャネル層１３の外側では酸化膜３１上も酸化され、ゲート酸化膜１５は酸化膜３１と融合する（図１０（Ａ））。
全面にポリシリコン層２３を、ＬＰ−ＣＶＤ方により８０００Å程度の膜厚に堆積する。ポリシリコン層は不純物を含むポリシリコンを堆積した層でもよいし、ノンドープのポリシリコンを堆積後、不純物を導入した層でもよい。ポリシリコン層２３はトレンチ１４内に埋め込まれ、素子領域および保護ダイオードの形成領域の基板表面を覆って設けられる（図１０（Ｂ））。
素子領域全面と、保護ダイオード形成領域の所定のパターンとが露出するレジストマスクを設けてポリシリコン層２３をドライエッチングする。これにより、素子領域の形成領域においては単結晶シリコン基板１０表面のポリシリコン層２３が全てエッチングされトレンチ１４に埋設されたゲート電極１６が形成される。同時に、チップコーナー部の酸化膜３１上に、保護ダイオード部のポリシリコン層２３ａ、環状ポリシリコン層２３ｂ、連結部２３（ここでは不図示）が形成される（図１０（Ｃ））。
第４工程（図１１および図１２）：ゲート電極に隣接するチャネル層表面に一導電型のソース領域を形成する工程、および逆導電型不純物領域表面に該領域と同心円の環状に不純物を拡散し、第１および第２の一導電型不純物領域を形成する工程。
新たなレジスト膜を設け、ソース領域および保護ダイオードのｎ＋型不純物領域の形成領域が露出するレジストマスクＰＲを形成する。その後例えば砒素（Ａｓ）をイオン注入する。注入条件は、ドーズ量５．０×１０１５ｃｍ-２〜６．０×１０１５ｃｍ-２程度で注入エネルギーは１４０ＫｅＶである（図１１（Ａ））。
レジストマスクを除去し、新たなレジスト膜を設けてボディ領域およびガードリング３２表面が露出するレジストマスクＰＲを形成する。レジストマスクＰＲから露出した単結晶シリコン基板１０表面を若干エッチングし、例えばボロンをイオン注入する。注入条件は、ドーズ量２．０×１０１５ｃｍ-２〜５．０×１０１５ｃｍ-２程度であり、注入エネルギーは４０ＫｅＶである（図１１（Ｂ））。
レジストマスクＰＲを除去後、全面に新たなＣＶＤ酸化膜（例えばＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜）１９’を堆積する。チャネル層１３上方も絶縁膜１９’で覆われる。保護ダイオードの形成領域上もＢＰＳＧ膜１９’で被覆されるが、以降の工程ではチャネル層１３の上方以外の絶縁膜は絶縁膜３１と総称する。（図１２（Ａ））。
その後、ＢＰＳＧ膜のフロー（９００℃）を行う。これにより注入された砒素およびボロンが拡散し、トレンチ１４に隣接したチャネル層１３表面にｎ＋型のソース領域１７が形成される。
また、ソース領域１７間のチャネル層１３表面にボディ領域１８が形成され、ガードリング３２表面にもコンタクト部３２ａが形成される。これにより、多数のセルからなる縦型のＭＯＳＦＥＴ６が配置された素子領域５が形成される。
そして同時に、環状のｐ−型不純物領域２１表面に、所定の間隔で離間した第１ｎ＋型不純物領域２２ａおよび第２ｎ＋型不純物領域２２ｂが形成される。第１ｎ＋型不純物領域２２ａおよび第２ｎ＋型不純物領域２２ｂは、ソース領域１７と同一工程および同一条件で形成される。
また、これらは、ｐ−型不純物領域２１と同心円に形成され、これにより、保護ダイオード２（単位保護ダイオード２ａ）が形成される（図１２（Ｂ））。
尚、本工程において、ボディ領域１４とソース領域１５の不純物注入の順序は入れ替えてもよい。
第５工程（図１３）：ソース領域と第１の一導電型不純物領域に接続するソース電極を形成する工程、およびゲート電極と第２の一導電型不純物領域に接続するゲートパッド電極を形成する工程。
絶縁膜１９’、３１上に所望のコンタクトホールが露出するレジストマスクＰＲを設けて絶縁膜１９’、３１をエッチングする。
これによりＭＯＳＦＥＴ６のゲート電極１６上を少なくとも覆う層間絶縁膜１９を形成すると共にソース領域１７、ボディ領域１８が露出するコンタクトホールＣＨを形成する。
また、保護ダイオード２の第１ｎ＋型不純物領域２２ａ、第２ｎ＋型不純物領域２２ｂおよびポリシリコン層２３ａが露出するコンタクトホールＣＨを形成する。
その後、レジストマスクＰＲを除去し、アルミニウム等を全面にスパッタし、ソース電極７ｓおよびゲートパッド電極７ｇをパターンニングしたメタル配線層７を形成する。ソース電極７ｓは、素子領域５全面と保護ダイオード２の最外周の第１ｎ＋型不純物領域２２ａ上を覆い、ソース領域１７、ボディ領域１８、第１ｎ＋型不純物領域２２ａにコンタクトする。また、ゲートパッド電極７ｇは、保護ダイオード２のポリシリコン層２３ａと、保護ダイオード２の最内周の第２ｎ＋型不純物領域２２ｂ上を覆い、これらとコンタクトする。これにより、図３（Ａ）に示す最終構造を得る。
尚、多重環の保護ダイオード２を形成する場合には、第１工程および第４工程において、それぞれｐ−型不純物領域２１と、第１および第２ｎ＋型不純物領域２１ｂ、２２ｂのパターンを同心円の多重の環状に形成すればよい。
更に、第５工程において、所望の耐圧に応じて任意個数の単位保護ダイオード２ａを選択するソース配線７ｗをパターンニングすればよい。ソース配線７ｗは、隣り合う２つの単位保護ダイオード２ａの第１ｎ＋型不純物領域２２ａと第２ｎ＋型不純物領域２２ｂとを接続する。
ダイオードの耐圧は加算ができる。上述のプロセスで形成したｎｐｎ接合の耐圧は５Ｖ程度であるから、２個で１０Ｖ、３個で１５Ｖ、４個で２０Ｖ程度の耐圧が得られる。
このように、本実施形態によれば、ＭＯＳＦＥＴ６の製造プロセスを利用して、単結晶ｐｎ接合の保護ダイオード２を形成できる。すなわち、従来、多結晶ポリシリコン層により保護ダイオードを形成していた場合と比較して、保護ダイオードのみの形成工程が不要となり、製造プロセスの簡略化およびコストダウンを実現できる。
また、ＭＯＳＦＥＴの現行プロセス条件を変更することなく実施でき、ＭＯＳＦＥＴの既存の特性を劣化させることがない。
更に、保護ダイオード２は単結晶シリコン基板に不純物を拡散して形成するため、定電圧ダイオードとして良好な特性を得ることができる。
一般的に工程合理化やコストダウンに伴う性能の劣化が発生しやすいが、本実施形態によれば保護ダイオードの性能およびＭＯＳＦＥＴの性能を向上させ、なおかつプロセスの簡略化、コストダウンを実現できる。
更に耐圧に応じて単位保護ダイオードの接続数を選択することにより、耐圧の制御も容易となる。
尚、ＭＯＳトランジスタとしてトレンチ構造のｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。その場合、保護ダイオードは、環状のｎ−型不純物領域２１内に２つのｐ＋型不純物領域２２ａ、２２ｂを拡散した構成となり、ｐｎｐ接合を形成する。
また、トレンチ構造のＭＯＳＦＥＴに限らず、単結晶シリコン基板１０表面にゲート酸化膜１５を介してゲート電極１６を配置したプレーナー構造の縦型ＭＯＳＦＥＴでも同様に実施できる。
さらには、ｎ＋型シリコン半導体基板１１の下方にｐ型半導体層を設けたＩＧＢＴであっても同様に実施できる。
本実施形態の半導体装置を説明する平面図である。 本実施形態の保護ダイオードを説明する平面図である。 本実施形態の保護ダイオードを説明する断面図である。 本実施形態の保護ダイオードを説明する特性図である。 本実施形態の保護ダイオードを説明する平面図である。 本実施形態の保護ダイオードを説明する断面図である。 本実施形態の保護ダイオードを説明する断面図である。 本実施形態の半導体装置の製造方法を説明する断面図である。 本実施形態の半導体装置の製造方法を説明する断面図である。 本実施形態の半導体装置の製造方法を説明する断面図である。 本実施形態の半導体装置の製造方法を説明する断面図である。 本実施形態の半導体装置の製造方法を説明する断面図である。 本実施形態の半導体装置の製造方法を説明する断面図である。 従来の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。 従来の保護ダイオードを説明する特性図である。
符号の説明
１ チップ
２ 保護ダイオード
４ ゲート配線
５ 素子領域
６ ＭＯＳＦＥＴ
７ メタル配線層
７ｓ ソース電極
７ｗ ソース配線
７ｇ ゲートパッド電極
１０ 単結晶シリコン基板
１１ ｎ＋型シリコン半導体基板
１２ ｎ−型半導体層
１３ チャネル層
１４ トレンチ
１５ ゲート酸化膜
１６ ゲート電極
１７ ソース領域
１８ ボディ領域
１９’ 絶縁膜
１９ 層間絶縁膜
２１ ｐ−型不純物領域
２２ａ 第１ｎ＋型不純物領域
２２ｂ 第２ｎ＋型不純物領域
２３、２３ａ ポリシリコン層
２３ｂ 環状ポリシリコン層
２３ｃ 連結部
３１ 絶縁膜
３２ ガードリング
３２ａ コンタクト部
ＣＨ コンタクトホール
４１ ｎ＋型半導体基板
４２ ｎ−型半導体層
４３ チャネル層
４４ トレンチ
４５ ゲート酸化膜
４６ ゲート電極
４７ ソース電極
４８ ソース領域
４９ ボディ領域
５０ 層間絶縁膜
５１ ｐ型領域
５２ ｎ型領域
５５ 素子領域
５６ ＭＯＳＦＥＴ
５７ 保護ダイオード
５８ ゲートパッド電極

Claims (10)

  1. 単結晶の一導電型半導体基板に設けた縦型のＭＯＳトランジスタと、
    前記基板表面に環状に不純物を拡散した逆導電型不純物領域と、前記逆導電型不純物領域内に該領域と同心円の環状に不純物を拡散した第１および第２の一導電型不純物領域を有する保護素子と、を具備し、
    前記保護素子の前記第１および第２の一導電型不純物領域を前記ＭＯＳトランジスタのソース電極およびゲート電極にそれぞれ接続することを特徴とする半導体装置。
  2. 前記保護素子と同心円の環状に他の保護素子を設け、隣り合う前記保護素子の前記第１の一導電型不純物領域と前記他の保護素子の他の第２の一導電型不純物領域を直列接続することを特徴とする請求項１に記載の半導体装置。
  3. 前記逆導電型不純物領域は前記ＭＯＳトランジスタのチャネル層と同程度の不純物濃度を有することを特徴とする請求項１に記載の半導体装置。
  4. 前記保護素子に隣接する前記基板表面に絶縁膜を介して伝導体層が設けられ、該伝導体層は前記ゲート電極に接続することを特徴とする請求項１に記載の半導体装置。
  5. 単結晶の一導電型半導体基板に縦型のＭＯＳトランジスタと、該ＭＯＳトランジスタの保護素子を形成する半導体装置の製造方法であって、
    前記基板に環状に不純物を拡散し、逆導電型不純物領域を形成する工程と、
    前記逆導電型不純物領域表面に該領域と同心円の環状に不純物を拡散し、２つの一導電型不純物領域を形成する工程と、
    前記一導電型不純物領域と前記ＭＯＳトランジスタのソース電極およびゲート電極とそれぞれ接続する工程と、を具備することを特徴とする半導体装置の製造方法。
  6. 単結晶の一導電型半導体基板に逆導電型のチャネル層を形成する工程と、
    前記基板に環状に不純物を拡散し、逆導電型不純物領域を形成する工程と、
    前記チャネル層に絶縁膜を介して接するゲート電極を形成する工程と、
    前記ゲート電極に隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、
    前記逆導電型不純物領域表面に該逆導電型不純物領域と同心円の環状に不純物を拡散し、２つの一導電型不純物領域を形成する工程と、
    前記ソース領域と前記一導電型不純物領域の一方に接続するソース電極を形成する工程と、
    前記ゲート電極と前記一導電型不純物領域の他方に接続するゲートパッド電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
  7. 単結晶の一導電型半導体基板表面に逆導電型のチャネル層を形成する工程と、
    前記基板に環状に不純物を拡散し、逆導電型不純物領域を形成する工程と、
    前記チャネル層を貫通し前記半導体基板に達するトレンチを形成する工程と、
    前記トレンチ内壁を絶縁膜で被覆し、ゲート電極を埋設する工程と、
    前記ゲート電極に隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、
    前記逆導電型不純物領域表面に該逆導電型不純物領域と同心円の環状に不純物を拡散し、第１および第２の一導電型不純物領域を形成する工程と、
    前記ソース領域と前記第１の一導電型不純物領域に接続するソース電極を形成する工程と、
    前記ゲート電極と前記第２の一導電型不純物領域に接続するゲートパッド電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
  8. 前記逆導電型不純物領域は、前記チャネル層と同一工程にて形成されることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
  9. 前記一導電型不純物領域は、前記ソース領域と同一工程にて形成されることを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
  10. 他の逆導電型不純物領域を前記逆導電型不純物領域と同心円の環状に前記基板表面に形成し、前記他の逆導電型不純物領域表面に他の第１および第２の一導電型不純物領域を形成し、隣り合う前記第１の一導電型不純物領域と前記他の第２の一導電型不純物領域を直列接続することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
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