JP2008182121A

JP2008182121A - 半導体装置及びその製造方法

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Publication number: JP2008182121A
Application number: JP2007015462A
Authority: JP
Inventors: Seiji Otake; 誠治大竹
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-01-25
Filing date: 2007-01-25
Publication date: 2008-08-07

Abstract

【課題】クランプ回路に用いられるダイオードがエピタキシャル層に水平方向に形成され、チップサイズが縮小され難いという問題を解決し、ＥＳＤ（Ｅｌｅｃｔｒｏ−ＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）耐量を向上させた半導体装置を提供する。
【解決手段】半導体装置１は、基板２及びエピタキシャル層３に渡り、Ｎ型の埋込拡散層６とＰ型の埋込拡散層７が重畳して形成されている。そして、Ｎ型の拡散層９が、Ｐ型の埋込拡散層７と重畳するように形成されている。この構造により、ＰＮ接合領域１５を有するダイオードＤ１とＰＮ接合領域１７を有するダイオードＤ２が、エピタキシャル層３の深さ方向（Ｙ軸方向）に形成されている。そして、双方向型ダイオード１の水平方向（Ｘ軸方向）の広がりを防止し、チップサイズを縮小することができる。
【選択図】図１

Description

本発明は、ＥＳＤ（Ｅｌｅｃｔｒｏ−ＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）耐量を向上させる半導体装置に関する。

従来の半導体装置の一実施例として、下記の半導体装置が知られている。Ｐチャネル型絶縁ゲート型トランジスタのゲート−ソース間にＮ／Ｐ／Ｎ型双方向ツェナーダイオードが配置されている。具体的には、Ｐ型の半導体基板上にＰ型のエピタキシャル層が形成されている。エピタキシャル層上には、多結晶シリコン膜が、例えば、４０００〜６０００（Å）の膜厚により形成されている。そして、多結晶シリコン膜には、Ｎ型領域とＰ型領域とが交互に形成されている。多結晶シリコン膜の一端側に位置するＮ型領域は、ゲート電極と電気的に接続し、多結晶シリコン膜の他端側に位置するＮ型領域は、ソース電極と電気的に接続している（例えば、特許文献１参照。）。
特開平１０−６５１５７号公報（第３−４頁、第１−２図）

上述したように、従来の半導体装置では、Ｎ／Ｐ／Ｎ型双方向ツェナーダイオードは、エピタキシャル層上に配置されたポリシリコン膜を利用して形成されている。そして、Ｎ／Ｐ／Ｎ型双方向ツェナーダイオードにおける電流能力を増大させるために、ポリシリコン膜にはＮ型領域とＰ型領域とが交互に形成されている。特に、耐圧特性が高い半導体素子を保護する際に用いられる場合には、Ｎ型領域とＰ型領域とを連続して繰り返し配置する必要があり、Ｎ／Ｐ／Ｎ型双方向ツェナーダイオードの形成領域が増大する。この構造により、保護する半導体素子の耐圧特性に応じて、Ｎ／Ｐ／Ｎ型双方向ツェナーダイオードの形成領域が増大し、チップサイズが縮小され難いという問題がある。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層を複数の素子形成領域に区分する分離領域と、一方の前記素子形成領域に形成された双方向型ダイオードとを有し、前記双方向型ダイオードは前記半導体層の深さ方向に形成された複数の拡散層から成り、前記双方向型ダイオードは前記複数の拡散層により前記深さ方向に複数のＰＮ接合領域が形成されていることを特徴とする。従って、本発明では、双方向型ダイオードは、分離領域により区画された素子形成領域において、半導体層の深さ方向に形成されている。この構造により、双方向型ダイオードの形成領域の広がりを抑え、チップサイズが縮小される。

また、本発明の半導体装置では、前記双方向型ダイオードは、前記半導体層上に配置された配線層を介して、他方の前記素子形成領域に形成された半導体素子と電気的に接続していることを特徴とする。従って、本発明では、双方向型ダイオードが内蔵されつつ、チップサイズが縮小される。

また、本発明の半導体装置では、一導電型の半導体基板と、前記半導体基板上に積層された逆導電型のエピタキシャル層と、前記エピタキシャル層を複数の素子形成領域に区分する一導電型の分離領域と、一方の前記素子形成領域に形成された双方向型ダイオードとを有し、前記双方向型ダイオードは、前記基板と前記エピタキシャル層に渡り形成された第１の逆導電型の拡散層と、前記第１の逆導電型の拡散層上方に配置され、前記第１の逆導電型の拡散層と第１のＰＮ接合領域を形成する一導電型の拡散層と、前記一導電型の拡散層上方に配置され、前記一導電型の拡散層と第２のＰＮ接合領域を形成する第２の逆導電型の拡散層とから形成されていることを特徴とする。従って、本発明では、双方向型ダイオードの第１及び第２のＰＮ接合領域は、エピタキシャル層深部に形成されている。この構造により、双方向型ダイオードが、エピタキシャル層表面の結晶欠陥等の影響を受けることを防止できる。

また、本発明の半導体装置の製造方法では、一導電型の半導体基板に第１の逆導電型の拡散層を形成する逆導電型の不純物を拡散させた後、前記半導体基板に一導電型の拡散層を形成する不純物を拡散させる工程と、前記半導体基板上に逆導電型のエピタキシャル層を形成し、前記第１の逆導電型の拡散層上方に前記一導電型の拡散層を拡散させ、前記第１の逆導電型の拡散層と前記一導電型の拡散層とから成る第１のＰＮ接合領域を形成する工程と、前記エピタキシャル層に第２の逆導電型の拡散層を形成する逆導電型の不純物を拡散させ、前記第２の逆導電型の拡散層と前記一導電型の拡散層とから成る第２のＰＮ接合領域を形成する工程とを有することを特徴とする。従って、本発明では、一導電型の拡散層と逆導電型の拡散層とを重畳させ、双方向型ダイオードのＰＮ接合領域を形成する。この製造方法により、拡散層の不純物濃度の調整等によりＰＮ接合領域の接合耐圧を任意に設定でき、双方向型ダイオードは、逆方向に接続された２つのダイオードにより構成することができる。

本発明では、分離領域により区画された素子形成領域の一領域に双方向型ダイオードが形成されている。双方向型ダイオードは半導体層の深さ方向に形成されている。この構造により、双方向型ダイオードの形成領域の広がりが抑えられ、チップサイズが縮小される。

また、本発明では、双方向型ダイオードのＰＮ接合領域は半導体層深部に形成されている。この構造により、半導体層表面の結晶欠陥による影響やＰＮ接合領域がアバランシェ降伏し、発生する電子や正孔による影響を回避することができる。

また、本発明では、双方向型ダイオードが、分離領域により区画された素子形成領域の一領域に拡散層を用いて形成されている。この構造により、双方向型ダイオードのＰＮ接合領域の接合耐圧が任意に設定され、双方向型ダイオードは２つの逆方向に接続されたダイオードにより構成される。

また、本発明では、Ｐ型の拡散層とＮ型の拡散層とを半導体層の深さ方向に積層しＰＮ接合領域を形成し、双方向型ダイオードを形成する。この製造方法により、拡散層の不純物濃度や接合面積を調整することで、双方向型ダイオードのＰＮ接合領域の接合耐圧を任意に設定することができる。

以下に、本発明の一実施の形態である半導体装置について、図１〜図２を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２は、図１に示す半導体装置を用いたクランプ回路を説明するための回路図である。

図１に示す如く、双方向型ダイオード１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、分離領域４、５と、カソード領域として用いられるＮ型の埋込拡散層６と、アノード領域として用いられるＰ型の埋込拡散層７と、カソード領域として用いられるＮ型の拡散層８、９、１０とから構成されている。

Ｎ型のエピタキシャル層３が、Ｐ型の単結晶シリコン基板２上に形成されている。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。

分離領域４、５が、基板２及びエピタキシャル層３に形成されている。分離領域４は、Ｐ型の埋込拡散層１１とＰ型の拡散層１２とが連結し、形成されている。同様に、分離領域５は、Ｐ型の埋込拡散層１３とＰ型の拡散層１４とが連結し、形成されている。そして、分離領域４、５により、エピタキシャル層３は複数の素子形成領域に区分されている。尚、分離領域４、５は、一体に形成されている場合でもよい。

Ｎ型の埋込拡散層６が、基板２及びエピタキシャル層３に形成されている。図示したように、Ｎ型の埋込拡散層６は、分離領域４、５により区画された双方向型ダイオード１の形成領域に渡り、形成されている。

Ｐ型の埋込拡散層７が、エピタキシャル層３に形成されている。Ｐ型の埋込拡散層７は、少なくともＮ型の埋込拡散層６上に這い上がるように、配置されている。Ｐ型の埋込拡散層７は、Ｎ型の埋込拡散層６とＰＮ接合領域１５を形成している。この構造により、Ｐ型の埋込拡散層７をアノード領域とし、Ｎ型の埋込拡散層６をカソード領域としたダイオードＤ１が構成されている。尚、図示したように、Ｐ型の埋込拡散層７を形成する際に、Ｎ型の埋込拡散層６の下方にＰ型の埋込拡散層１６が形成される場合でもよい。

Ｎ型の拡散層８、９、１０が、エピタキシャル層３に形成されている。Ｎ型の拡散層８は、Ｎ型の埋込拡散層６と連結し、ダイオードＤ１のカソード領域として用いられる。Ｎ型の拡散層９は、Ｐ型の埋込拡散層７とＰＮ接合領域１７を形成している。この構造により、Ｐ型の埋込拡散層７をアノード領域とし、Ｎ型の拡散層９をカソード領域としたダイオードＤ２が構成されている。尚、Ｎ型の拡散層９には、Ｎ型の拡散層１０が重畳して形成され、コンタクト抵抗の低減が実現されている。

絶縁層１８が、エピタキシャル層３上面に形成されている。絶縁層１８は、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層１８にコンタクトホール１９、２０が形成されている。

コンタクトホール１９、２０には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、カソード電極２１、２２が形成されている。

上述したように、ＰＮ接合領域１５は、Ｎ型の埋込拡散層６とＰ型の埋込拡散層７とにより形成されている。ＰＮ接合領域１５の接合耐圧は、Ｎ型の埋込拡散層６及びＰ型の埋込拡散層７の不純物濃度や、その接合面積により任意に設計される。同様に、ＰＮ接合領域１７は、Ｐ型の埋込拡散層７とＮ型の拡散層９とにより形成されている。ＰＮ接合領域１７の接合耐圧は、Ｐ型の埋込拡散層７及びＮ型の拡散層９の不純物濃度や、その接合面積により任意に設計される。そして、双方向型ダイオード１は、ＭＯＳトランジスタ等の半導体素子をＥＳＤサージから保護するために用いられる。その為、ＰＮ接合領域１５、１７の接合耐圧は、保護される半導体素子内のＰＮ接合耐圧より低く、且つ、保護される半導体素子の駆動電圧ではブレークダウンしない耐圧となるように設定される。つまり、双方向型ダイオード１では、保護される半導体素子の耐圧特性に応じて、拡散層の不純物濃度や接合面積により、逆方向に設定されたＰＮ接合領域１５、１７のみで対応することができる。その結果、保護される半導体素子の耐圧特性に応じてＰＮ接合領域の数を増大させるために拡散層の数を増大させることはなく、製造コストの増大や製造プロセスの煩雑化が防止される。

更に、双方向型ダイオード１では、ＰＮ接合領域１５、１７が、エピタキシャル層３の深さ方向（Ｙ軸方向）に配置されている。また、上述したように、双方向型ダイオード１は、拡散層の不純物濃度や接合面積の調整により、双方向に設定されたＰＮ接合領域１５、１７のみで形成されている。この構造により、双方向型ダイオード１では、エピタキシャル層の水平方向（Ｘ軸方向）における面積の増大が防止され、チップサイズを縮小しつつ、所望のＥＳＤ耐量が実現される。

更に、双方向型ダイオード１では、ＰＮ接合領域１５、１７が、エピタキシャル層３の深部に形成されている。そして、ＥＳＤサージが双方向型ダイオード１に印加されることで、ＰＮ接合領域１５またはＰＮ接合領域１７がアバランシェ降伏し、半導体素子が保護される。このとき、ＰＮ接合領域１５、１７がエピタキシャル層３の深部に位置することで、アバランシェ降伏により発生する電子や正孔がエピタキシャル層３表面近傍の絶縁層にトラップされ難い構造となる。また、双方向型ダイオード１では、結晶性が悪いエピタキシャル層３表面近傍ではなく、結晶性の良好なエピタキシャル層３の深さ方向（Ｙ軸方向）に電流経路が形成される。この構造により、ＥＳＤサージが双方向型ダイオード１に印加され、双方向型ダイオード１に大電流が流れるが、エピタキシャル層３表面の絶縁層にトラップされた電子や正孔に起因するショートが起こり難い構造が実現される。

次に、図２に示す如く、Ｎチャネル型ＭＯＳトランジスタを保護するため、双方型ダイオード１が、ドレイン−ソース間に接続されている。図示したように、ダイオードＤ２では、カソード領域にはドレイン電位（例えば、Ｖｃｃ電位）が印加されている。一方、ダイオードＤ１では、カソード領域にはソース電位（例えば、ＧＮＤ電位）が印加されている。Ｎチャネル型ＭＯＳトランジスタに通常の設定電位が印加されている状態では、上述したように、ＰＮ接合領域１５、１７（図１参照）は、Ｎチャネル型ＭＯＳトランジスタの駆動電圧ではブレークダウンすることはなく、Ｎチャネル型ＭＯＳトランジスタは動作する。

しかしながら、例えば、Ｎチャネル型ＭＯＳトランジスタのドレイン電極用のパッドに過電圧、例えば、正のＥＳＤサージが印加された場合には、Ｎチャネル型ＭＯＳトランジスタ内のＰＮ接合領域がブレークダウンする前に、ＰＮ接合領域１７がブレークダウンする。そして、ブレークダウン電流が、双方向型ダイオード１を流れることで、ＥＳＤサージからＮチャネル型ＭＯＳトランジスタを保護することができる。尚、双方向型ダイオード１のＰＮ接合領域１５は順方向にバイアスされている。また、例えば、Ｎチャネル型ＭＯＳトランジスタのソース電極用のパッドに過電圧、例えば、正のＥＳＤサージが印加された場合も同様である。Ｎチャネル型ＭＯＳトランジスタ内のＰＮ接合領域がブレークダウンする前に、ＰＮ接合領域１５がブレークダウンし、ＥＳＤサージからＮチャネル型ＭＯＳトランジスタを保護することができる。

更に、例えば、Ｎチャネル型ＭＯＳトランジスタのドレイン電極用のパッドに過電圧、例えば、負のＥＳＤサージが印加された場合には、Ｎチャネル型ＭＯＳトランジスタ内のＰＮ接合領域がブレークダウンする前に、ＰＮ接合領域１５がブレークダウンする。そして、ブレークダウン電流が、双方向型ダイオード１を流れることで、ＥＳＤサージからＮチャネル型ＭＯＳトランジスタを保護することができる。尚、双方向型ダイオード１のＰＮ接合領域１７は順方向にバイアスされている。また、例えば、Ｎチャネル型ＭＯＳトランジスタのソース電極用のパッドに過電圧、例えば、負のＥＳＤサージが印加された場合も同様である。Ｎチャネル型ＭＯＳトランジスタ内のＰＮ接合領域がブレークダウンする前に、ＰＮ接合領域１７がブレークダウンし、ＥＳＤサージからＮチャネル型ＭＯＳトランジスタを保護することができる。

つまり、保護される半導体素子にＥＳＤサージが印加された場合には、双方向型ダイオード１のＰＮ接合領域１５またはＰＮ接合領域１７が、保護される半導体素子内のＰＮ接合より先にブレークダウンすることで、半導体素子を保護することができる。

尚、本実施の形態では、双方向型ダイオード１において、ＰＮ接合領域１７を有するダイオードＤ２のカソード領域が、Ｎチャネル型ＭＯＳトランジスタのドレイン領域と接続されるクランプ回路について説明したが、この場合に限定されるものではない。上述したように、ＰＮ接合領域１５、１７の接合耐圧は、拡散層の不純物濃度、接合面積を調整することで、任意に設定することができる。そのため、ＰＮ接合領域１５を有するダイオードＤ１のカソード領域が、Ｎチャネル型ＭＯＳトランジスタのドレイン領域と接続されるクランプ回路の場合でもよい。また、本実施の形態では、双方向型ダイオード１を構成するダイオードＤ１またはＤ２の両ダイオード側からＥＳＤサージが印加される場合について説明したが、この場合に限定するものではない。例えば、ダイオードＤ１側にＥＳＤサージが印加される場合にのみ対処する構造では、順方向バイアスが印加されるダイオードＤ２側では、拡散層の不純物濃度を高濃度とすることで、双方向型ダイオード１での寄生抵抗を低減することができる。また、本実施の形態では、双方向型ダイオード１によりＮチャネル型ＭＯＳトランジスタを保護する場合について説明したが、この場合に限定するものではない。双方向型ダイオード１は、例えば、Ｐチャネル型ＭＯＳトランジスタ、ＮＰＮトランジスタ、ＰＮＰトランジスタ等の半導体素子を保護する場合にも用いられる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の一実施の形態である半導体装置の製造方法について、図３〜図７を参照し、詳細に説明する。図３〜図７は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、図３〜図７では、図１に示す半導体装置の製造方法について説明する。

先ず、図３に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２上にシリコン酸化膜３１を形成し、Ｎ型の埋込拡散層６の形成領域上に開口部が形成されるように、シリコン酸化膜３１を選択的に除去する。そして、シリコン酸化膜３１をマスクとして用い、基板２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース３２を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層６を形成した後、シリコン酸化膜３１及び液体ソース３２を除去する。

次に、図４に示す如く、基板２上にシリコン酸化膜３３を形成し、シリコン酸化膜３３上にフォトレジスト３４を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層７、１１、１３が形成される領域上のフォトレジスト３４に開口部を形成する。そして、基板２の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１４０〜１７０（ｋｅＶ）、導入量１．０×１０^１４〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。その後、フォトレジスト３４を除去し、熱拡散し、Ｐ型の拡散層７、１１、１３を形成する。

次に、図５に示す如く、シリコン酸化膜３３を除去し、基板２を気相エピタキシャル成長装置のサセプタ上に配置し、基板２上にＮ型のエピタキシャル層３を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層３の形成工程における熱処理により、Ｎ型の埋込拡散層６及びＰ型の埋込拡散層７、１１、１３が熱拡散される。このとき、Ｐ型の埋込拡散層７を形成するホウ素（Ｂ）は、Ｎ型の埋込拡散層６を形成するアンチモン（Ｓｂ）より拡散係数が大きく、Ｐ型の埋込拡散層７がＮ型の埋込拡散層６上方に這い上がる形状となる。また、図示したように、上述した拡散係数の違いにより、Ｐ型の埋込拡散層１６が、Ｎ型の埋込拡散層６下方に這い下がる形状となる場合でもよい。

次に、エピタキシャル層３上にシリコン酸化膜３５を形成し、シリコン酸化膜３５上にフォトレジスト３６を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層８が形成される領域上のフォトレジスト３６に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０^１４〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。その後、フォトレジスト３６を除去し、熱拡散し、Ｎ型の拡散層８を形成する。

次に、図６に示す如く、公知のフォトリソグラフィ技術を用い、エピタキシャル層３にＰ型の拡散層１２、１４を形成する。シリコン酸化膜３５上にフォトレジスト３７を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層９が形成される領域上のフォトレジスト３７に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０^１４〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。その後、フォトレジスト３７を除去し、熱拡散し、Ｎ型の拡散層９を形成する。このとき、図７に示すように、Ｎ型の拡散層９は、Ｐ型の埋込拡散層７と重畳するように形成される。

最後に、図７に示す如く、公知のフォトリソグラフィ技術を用い、エピタキシャル層３にＮ型の拡散層１０を形成する。エピタキシャル層３上に絶縁層１８として、例えば、ＢＰＳＧ膜、ＰＳＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングで、絶縁層１８にコンタクトホール１９、２０を形成する。コンタクトホール１９、２０には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、カソード電極２１、２２を形成する。

尚、本実施の形態では、基板２上に１層のエピタキシャル層３を形成し、基板２にＮ型の埋込拡散層６を形成する不純物とＰ型の埋込拡散層７を形成する不純物とを注入した後、エピタキシャル層３を形成する場合について説明したが、この場合に限定するものではない。例えば、基板上２層のエピタキシャル層を形成し、基板と１層目のエピタキシャル層とに渡りＮ型の埋込拡散層を形成し、１層目及び２層目のエピタキシャル層に渡りＰ型の埋込拡散層を形成し、両拡散層によりＰＮ接合領域を形成する場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の実施の形態における半導体装置を説明する断面図である。本発明の実施の形態における半導体装置を用いたクランプ回路説明するための図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。本発明の実施の形態における半導体装置の製造方法を説明する断面図である。

符号の説明

１双方向型ダイオード
２Ｐ型の単結晶シリコン基板
３Ｎ型のエピタキシャル層
４分離領域
５分離領域
６Ｎ型の埋込拡散層
７Ｐ型の埋込拡散層
９Ｎ型の拡散層

Claims

半導体層と、前記半導体層を複数の素子形成領域に区分する分離領域と、一方の前記素子形成領域に形成された双方向型ダイオードとを有し、
前記双方向型ダイオードは前記半導体層の深さ方向に形成された複数の拡散層から成り、前記双方向型ダイオードは前記複数の拡散層により前記深さ方向に複数のＰＮ接合領域が形成されていることを特徴とする半導体装置。
前記双方向型ダイオードは、前記半導体層上に配置された配線層を介して、他方の前記素子形成領域に形成された半導体素子と電気的に接続していることを特徴とする請求項１に記載の半導体装置。
一導電型の半導体基板と、前記半導体基板上に積層された逆導電型のエピタキシャル層と、前記エピタキシャル層を複数の素子形成領域に区分する一導電型の分離領域と、一方の前記素子形成領域に形成された双方向型ダイオードとを有し、
前記双方向型ダイオードは、前記基板と前記エピタキシャル層に渡り形成された第１の逆導電型の拡散層と、前記第１の逆導電型の拡散層上方に配置され、前記第１の逆導電型の拡散層と第１のＰＮ接合領域を形成する一導電型の拡散層と、前記一導電型の拡散層上方に配置され、前記一導電型の拡散層と第２のＰＮ接合領域を形成する第２の逆導電型の拡散層とから形成されていることを特徴とする請求項１に記載の半導体装置。
前記エピタキシャル層には前記第１の逆導電型の拡散層と接続する第３の逆導電型の拡散層が形成され、前記第２の逆導電型の拡散層及び前記第３の逆導電型の拡散層は、それぞれ他方の前記素子形成領域に形成された半導体素子と電気的に接続していることを特徴とする請求項３に記載の半導体装置。
一導電型の半導体基板に第１の逆導電型の拡散層を形成する逆導電型の不純物を拡散させた後、前記半導体基板に一導電型の拡散層を形成する不純物を拡散させる工程と、
前記半導体基板上に逆導電型のエピタキシャル層を形成し、前記第１の逆導電型の拡散層上方に前記一導電型の拡散層を拡散させ、前記第１の逆導電型の拡散層と前記一導電型の拡散層とから成る第１のＰＮ接合領域を形成する工程と、
前記エピタキシャル層に第２の逆導電型の拡散層を形成する逆導電型の不純物を拡散させ、前記第２の逆導電型の拡散層と前記一導電型の拡散層とから成る第２のＰＮ接合領域を形成する工程とを有することを特徴とする半導体装置の製造方法。