JP2008118144A - 不揮発性メモリ装置及びその製造方法 - Google Patents

Abstract

【課題】動作特性の低下を防止することができる不揮発性メモリ装置を提供する。
【解決手段】不揮発性メモリ装置は、セル領域及び周辺回路領域を具備する半導体基板１００と、セル領域のセルゲート１３０と、周辺回路領域の周辺回路のゲート１２０Ｌ，１２０Ｈと、を含む。セルゲート１３０は、半導体基板１００上に順次に積層された電荷貯蔵絶縁膜１３２、ゲート電極１３４、及び導電膜１３６を含む。周辺回路のゲート１２０Ｌ，１２０Ｈは、半導体基板１００上に順次に積層されたゲート絶縁膜１２２Ｌ，１２２Ｈ、半導体膜絶縁膜１２４Ｌ，１２４Ｈ、オーミック膜１２６Ｌ，１２６Ｈ、及び導電膜１２８Ｌ，１２８Ｈを含む。
【選択図】図３

Description

本発明は、半導体装置及びその製造方法に関するものであり、より詳しくは、不揮発性メモリ装置及びその製造方法に関する。

半導体装置の集積度の増加によって、半導体装置を構成するパターンの幅が狭くなっている。半導体装置のパターンは、ゲートパターン及び配線を含む導電性パターンである。導電性パターンの幅の減少は、電気的な抵抗（ｅｌｅｃｔｒｉｃａｌ ｒｅｓｉｓｔａｎｃｅ）の増加及びそれによるＲＣ（Ｒｅｓｉｓｔａｎｃｅ−ｃａｐａｃｉｔａｎｃｅ）遅延などの問題を招く。この為に、近年、ゲートパターンを比抵抗（ｓｐｅｃｉｆｉｃ ｒｅｓｉｓｔａｎｃｅ）が低い金属物質で形成する技術が提案されている。例えば、ゲートパターンを形成する物質として、比抵抗が５．５×１０^−８Ωｍであるタングステン（Ｗ）がある。タングステンを含むタングステンシリサイド（ＷＳｉｘ）は、比抵抗が３×１０^−７〜７×１０^−７Ωｍである。タングステンシリサイドは、多結晶シリコン（ポリシリコン）の比抵抗（１０^−５Ωｍ）と比較すれば、数十倍ほど小さい比抵抗を有する。

タングステンが低い比抵抗を有していても、タングステンがゲート絶縁膜に直接的に接触する場合、ゲート絶縁膜の信頼性の低下を招く。従って、タングステンとゲート絶縁膜との間に、半導体膜が介在される。半導体膜は、多結晶シリコン膜である。又、タングステンと半導体膜との間にバリア金属膜（Ｂａｒｒｉｅｒ ｍａｔｅｒｉａｌ）をさらに含む。バリア金属膜は、半導体膜とタングステン膜との間で界面反応（ｉｎｔｅｒｆａｃｉａｌ ｒｅａｃｔｉｏｎ）及び相互拡散を防止する役割を果たす。通常、バリア金属膜は、タングステン窒化膜（ＷＮ）又はチタン窒化膜（ＴｉＮ）を含む金属窒化膜である。しかしながら、金属窒化膜が半導体膜と直接的に接触すれば、接触抵抗（ｃｏｎｔａｃｔ ｒｅｓｉｓｔａｎｃｅ）が増加して半導体素子の動作特性に悪影響を及ぼす。

本発明は上記のような問題点を解決する為に案出されたものであり、動作特性の低下を防止することができる不揮発性メモリ装置及びその製造方法を提供する。

本発明の不揮発性メモリ装置は、セル領域及び周辺回路領域を具備する半導体基板と、前記セル領域のセルゲートと、前記周辺回路領域の周辺回路のゲートと、を含む。前記セルゲートは、前記半導体基板上に順次に積層された電荷貯蔵絶縁膜、ゲート電極、及び導電膜を含む。前記周辺回路のゲートは、前記半導体基板上に順次に積層されたゲート絶縁膜、半導体膜、オーミック膜、及び導電膜を含む。

本発明の不揮発性メモリ装置の製造方法は、セル領域及び周辺回路領域を具備した半導体基板を形成する段階と、前記周辺回路領域に、順次に積層される絶縁パターン、半導体パターン、オーミックパターン、及び第１マスクパターンを含む予備周辺回路のゲートパターンを形成する段階と、前記セル領域に、順次に積層される予備電荷貯蔵絶縁パターン、ゲートパターン、及び第２マスクパターンを含む予備セルゲートパターンを形成する段階と、を含む。

本発明によると、セル領域のセルゲートと周辺回路領域の周辺回路のゲートを別の段階で形成して、セルゲートと周辺回路のゲートの構成物質が異なるようにする。従って、オーミック膜を周辺回路領域にだけ形成して非オーミック接触による界面抵抗の増加を防止することができる一方で、セル領域のセルゲートにはオーミック膜がないので、セルゲートの特性の低下を防止することができる。

以下に、本発明の属する技術分野における通常の知識を有する者が本発明の技術を容易に実施できるように詳しく説明する。本発明の好ましい実施形態は、添付された図面を参照して説明する。しかしながら、本発明はここに説明される実施形態に限定されるものではなく、他の形態に具体化できる。図面において、膜及び領域などの厚さは明確性の為に誇張して示した。

まず、図１〜図３を参照して、本発明の一実施形態による不揮発性メモリ装置を説明する。

図１〜図３を参照すれば、本実施の形態の不揮発性メモリ装置は、セル領域と周辺回路領域とを具備する半導体基板１００を含む。半導体基板１００は、素子分離膜１０２によって定義される活性領域１１０を有する。周辺回路領域は、高電圧の動作をする高電圧領域と、低電圧の動作をする低電圧領域とを含む。

周辺回路領域には周辺回路のゲート１２０Ｌ，１２０Ｈが形成され、セル領域にはセルゲート１３０が形成される。低電圧領域の低電圧トランジスタと高電圧領域の高電圧トランジスタは、各々の機能に適合する特性を有する。従って、これらのゲートの構造、例えば、絶縁膜の厚さならびにソース及びドレインの構造が異なる。

周辺回路のゲートは、低電圧トランジスタの為の低電圧ゲート１２０Ｌと、高電圧トランジスタの為の高電圧ゲート１２０Ｈとを含む。低電圧ゲート１２０Ｌは、半導体基板１００上に形成された低電圧ゲート絶縁膜１２２Ｌ、低電圧ゲート絶縁膜１２２Ｌ上に形成された半導体膜１２４Ｌ、半導体膜１２４Ｌ上に形成されたオーミック膜１２６Ｌ、及びオーミック膜１２６Ｌ上に形成された導電膜１２８Ｌを含む。高電圧ゲート１２０Ｈは、半導体基板１００上に形成された高電圧ゲート絶縁膜１２２Ｈ、高電圧ゲート絶縁膜１２２Ｈ上に形成された半導体膜１２４Ｈ、半導体膜１２４Ｈ上に形成されたオーミック膜１２６Ｈ、及びオーミック膜１２６Ｈ上に形成された導電膜１２８Ｈを含む。

低電圧ゲートの半導体膜１２４Ｌと高電圧ゲートの半導体膜１２４Ｈとは、同じものである。低電圧ゲートのオーミック膜１２６Ｌと高電圧ゲートのオーミック膜１２６Ｈとは同じものである。低電圧ゲートの導電膜１２８Ｌと高電圧ゲートの導電膜１２８Ｈとは同じものである。低電圧ゲート絶縁膜１２２Ｌは、高電圧ゲート絶縁膜１２２Ｈよりも薄い厚さを有する。低電圧及び高電圧ゲート絶縁膜１２２Ｌ，１２２Ｈは、熱酸化膜である。

セルゲート１３０は、半導体基板１００上に形成された電荷貯蔵絶縁膜１３２、電荷貯蔵絶縁膜１３２上に形成されたゲート電極１３４、及びゲート電極１３４上に形成された導電膜１３６を含む。セルゲート１３０は、メモリセルゲート、接地選択ゲート、及びソース選択ゲートを含む。図示されたように、メモリセルゲート、接地選択ゲート、及びソース選択ゲートは、同じ構造を有する。しかしながら、メモリセルゲートの構造はこれに限定されるものではなく、他の構造にしても良い。

半導体基板１００は、単結晶シリコン膜、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）、シリコンゲルマニウム（ＳｉＧｅ）膜上に形成されたシリコン膜、絶縁膜上に形成されたシリコン単結晶膜、及び絶縁膜上に形成された多結晶シリコン膜などのなかから選択される一つを含む。

電荷貯蔵絶縁膜１３２は、トンネル絶縁膜１３２ａ、電荷貯蔵膜１３２ｂ、及びブロッキング絶縁膜１３２ｃを含む。トンネル絶縁膜１３２ａ及びブロッキング絶縁膜１３２ｃは、シリコン酸化膜、シリコン窒化膜、Ａｌ_２Ｏ_３、ハフニウムアルミネート（ＨｆＡｌＯ）、ＨｆＡｌＯＮ、ハフニウムシリケート（ＨｆＳｉＯ）、及びＨｆＳｉＯＮからなる群から選択される少なくとも一つを含む。ブロッキング絶縁膜１３２ｃは、トンネル絶縁膜１３２ａのなかで最も高い誘電率を有する絶縁膜よりも高い誘電率の絶縁膜を含む。又は、ブロッキング絶縁膜１３２ｃは、トンネル絶縁膜１３２ａのなかで最も高い誘電率を有する絶縁膜の厚さよりも厚い。電荷貯蔵膜１３２ｂは、多結晶シリコン膜、シリコン窒化膜（Ｓｉ_３Ｎ_４）、ナノ結晶シリコン（ｎａｎｏ ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）、ナノ結晶シリコンゲルマニウム（ｎａｎｏ ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ）、ナノ結晶金属（ｎａｎｏ ｃｒｙｓｔａｌｌｉｎｅ ｍｅｔａｌ）、アルミニウム酸化膜（Ａｌ_２Ｏ_３）、ハフニウム酸化膜（ＨｆＯ_２）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、及びハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）からなる群から選択される少なくとも一つを含む。

ゲート電極１３４は、仕事関数が４ｅＶよりも大きい物質を含む。ゲート電極１３４と電荷貯蔵絶縁膜１３２との間の電位障壁を高くする。互いに接触するブロッキング絶縁膜１３２ｃとゲート電極１３４との間の電位障壁が高いほど、ゲート電極１３４と電荷貯蔵膜１３２ｂとの間の電荷のトンネリングの確率が減少する。ゲート電極１３４は、例えば、ｐ型にドーピングされた半導体膜、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、窒化タングステン（ＷＮ）、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタルチタン（ＴａＴｉ）、タンタルプラチナ（ＴａＰｔ）、タンタル窒化シリコン（ＴａＳｉＮ）、窒化ハフニウム（ＨｆＮ）、窒化チタンアルミニウム（Ｔｉ_２ＡｌＮ）、モリブデン（Ｍｏ）、及びプラチナ（Ｐｔ）からなる群から選択される少なくとも一つを含む。

セルゲートの導電膜１３６は、下部導電膜及び上部導電膜を含む。下部導電膜は、金属窒化物、導電性金属酸化物、及びシリコン又はアルミニウムを含む金属窒化物（ｍｅｔａｌｌｉｃ ｎｉｔｒｉｄｅ ｈａｖｉｎｇ Ｓｉ ｏｒ Ａｌ）からなる群から選択される少なくとも一つを含む。金属窒化物は、ＴａＮ、ＴｉＮ、又はＷＮを含む。金属酸化物は、ＩｒＯ_２又はＲｕＯ_２を含む。シリコン又はアルミニウムを含む金属窒化物は、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＡｌＮ、又はＴｉＡｌＮを含む。上部導電膜は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、及びパラジウム（Ｐｄ）からなる群から選択される少なくとも一つを含む。好ましくは、導電膜１３６の下部導電膜及び上部導電膜には、各々タングステン窒化膜及びタングステン膜が使用される。

周辺回路のゲートの半導体膜１２４Ｌ，１２４Ｈは、多結晶シリコン膜である。オーミック膜１２６Ｌ，１２６Ｈは、金属シリサイド膜である。オーミック膜１２６Ｌ，１２６Ｈは、例えば、ＷＳｉ、ＴｉＳｉ、ＴａＳｉ、又はＣｏＳｉを含む。オーミック膜１２６Ｌ，１２６Ｈ上の導電膜１２８Ｌ，１２８Ｈは、セルゲートの導電膜１３６と同じ物質である。

一方、不揮発性メモリ装置は、周辺回路のゲート１２０Ｌ，１２０Ｈの縁部の側壁に、側壁絶縁膜１４０をさらに含む。側壁絶縁膜１４０は、例えば、シリコン酸化膜１４２及びシリコン窒化膜１４４の少なくとも一つを含む。図１は、側壁絶縁膜１４０が低電圧ゲート１２０Ｌの縁部の側壁に形成されたものを図示しているが、必ずしも、これに限定されるものではない。側壁絶縁膜１４０は、セル領域と周辺回路領域との間に形成される。例えば、側壁絶縁膜１４０は、高電圧ゲート１２０Ｈの縁部の側壁に形成される。

図１及び図３を参照すれば、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬが活性領域１１０を横切って平行に配列される。複数のワードラインＷＬなどが、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬとの間に、活性領域１１０を横切って平行に配列される。互いに隣り合うストリング選択ラインＳＳＬの間に、ビットライン（図示せず）に電気的に接続されるコンタクトプラグＤＣが形成される。互いに隣り合う接地選択ラインＧＳＬの間に、共通ソースラインＣＳＬが形成される。ストリング選択ラインＳＳＬ、複数のワードラインＷＬ、及び接地選択ラインＧＳＬに隣接して、ソース／ドレイン領域の不純物領域１１２が形成される。ストリング選択ラインＳＳＬ、複数のワードラインＷＬ、及び接地選択ラインＧＳＬのゲートの側壁には、側壁スペーサ１１４が形成される。周辺回路のゲートの側壁に、側壁スペーサ１１６が形成され、周辺回路領域のゲートの両側の半導体基板１００に、ソース／ドレイン領域の不純物領域１１２が形成される。不純物領域１１２は、セル領域、低電圧領域、及び高電圧領域において各々互いに異なる構造を有する。

次に、図４〜図８を参照して、本発明の一実施形態による不揮発性メモリ装置の製造方法を説明する。

まず、図４を参照すれば、半導体基板１００にセル領域及び周辺回路領域が定義される。セル領域及び周辺回路領域は、不揮発性メモリ装置のデザインによって定義される。周辺回路領域は、低電圧領域と高電圧領域とを有する。半導体基板１００に素子分離膜１０２が形成されて、活性領域１１０などを限定する。半導体基板上に絶縁膜１２１が形成される。絶縁膜１２１は、低電圧領域の低電圧絶縁膜１２１Ｌと高電圧領域の高電圧絶縁膜１２１Ｈとを含む。必要によって、低電圧絶縁膜１２１Ｌ及び高電圧絶縁膜１２１Ｈは、絶縁膜１２１として表現される。低電圧絶縁膜１２１Ｌは、高電圧絶縁膜１２１Ｈよりも薄い。互いに異なる厚さを持つ低電圧絶縁膜１２１Ｌと高電圧絶縁膜１２１Ｈとは、よく知られた一般的な工程で形成される。例えば、半導体基板に高電圧絶縁膜を形成し、低電圧領域の高電圧絶縁膜をエッチングして、低電圧領域の半導体基板を露出させる。露出された低電圧領域の半導体基板に低電圧絶縁膜が形成される。

絶縁膜１２１が形成された基板上に、予備半導体膜１２３及び予備半導体膜１２３上の予備オーミック膜１２５が順次に形成される。予備半導体膜１２３は、多結晶シリコン膜である。予備オーミック膜１２５は、金属シリサイド膜である。予備オーミック膜１２５は、例えば、ＷＳｉ、ＴｉＳｉ、ＴａＳｉ、又はＣｏＳｉを含む。

次に、図５を参照すれば、予備オーミック膜１２５上に第１マスク膜が形成される。第１マスク膜は、シリコン酸化膜又はシリコン窒化膜を含む。セル領域の第１マスク膜を除去することによって、第１マスクパターン１２７が形成される。第１マスクパターン１２７をエッチングマスクに利用して、セル領域の予備オーミック膜１２５、予備半導体膜１２３、及び絶縁膜１２１を除去して、オーミックパターン１２５ｐ、半導体パターン１２３ｐ、及び絶縁パターン１２１ｐが形成される。また、セル領域の半導体基板１００が露出される。これによって、周辺回路領域に、予備周辺回路のゲートパターン１２０ｐが形成される。予備周辺回路のゲートパターン１２０ｐは、絶縁パターン１２１ｐ、絶縁パターン１２１ｐ上の半導体パターン１２３ｐ、半導体パターン１２３ｐ上のオーミックパターン１２５ｐ、及びオーミックパターン１２５ｐ上の第１マスクパターン１２７を含む。

次に、図６を参照すれば、周辺回路領域とセル領域との間の予備周辺回路のゲートパターン１２０ｐの縁部の側壁に、側壁絶縁膜１４０が形成される。側壁絶縁膜１４０は、予備周辺回路のゲートパターン１２０ｐに酸素が浸透されることを防止する酸素浸透防止膜を含む。側壁絶縁膜１４０は、次のように形成される。膜などが除去されたセル領域及び予備周辺回路のゲートパターン１２０ｐ上に、シリコン酸化膜が形成される。シリコン酸化膜上にシリコン窒化膜が形成される。シリコン酸化膜及びシリコン窒化膜を異方性エッチングすることによって、側壁絶縁膜１４０が形成される。側壁絶縁膜１４０は、シリコン酸化膜パターン１４２及びシリコン窒化膜パターン１４４を含む。

次に、図７を参照すれば、半導体基板１００上に、予備電荷貯蔵絶縁膜１３１及びゲート導電膜１３３が順次に形成される。予備電荷貯蔵絶縁膜１３１は、予備トンネル絶縁膜１３１ａ、予備電荷貯蔵膜１３１ｂ、及び予備ブロッキング絶縁膜１３１ｃを含む。予備トンネル絶縁膜１３１ａ及び予備ブロッキング絶縁膜１３１ｃは、シリコン酸化膜、シリコン窒化膜、Ａｌ_２Ｏ_３、ハフニウムアルミネート（ＨｆＡｌＯ）、ＨｆＡｌＯＮ、ハフニウムシリケート（ＨｆＳｉＯ）、及びＨｆＳｉＯＮからなる群から選択される少なくとも一つを含む。予備ブロッキング絶縁膜１３１ｃは、予備トンネル絶縁膜１３１ａなかで最も高い誘電率を有する絶縁膜よりも高い誘電率の絶縁膜を含む。又は、予備ブロッキング絶縁膜１３１ｃは、予備トンネル絶縁膜１３１ａなかで最も高い誘電率を有する絶縁膜の厚さよりも厚い。予備電荷貯蔵膜１３１ｂは、多結晶シリコン膜、シリコン窒化膜（Ｓｉ_３Ｎ_４）、ナノ結晶シリコン（ｎａｎｏ ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）、ナノ結晶シリコンゲルマニウム（ｎａｎｏ ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ）、ナノ結晶金属（ｎａｎｏ ｃｒｙｓｔａｌｌｉｎｅ ｍｅｔａｌ）、アルミニウム酸化膜（Ａｌ_２Ｏ_３）、ハフニウム酸化膜（ＨｆＯ_２）、ハフニウムアルミニウム酸化膜（ＨｆＡｌＯ）、及びハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）からなる群から選択される少なくとも一つを含む。

ゲート導電膜１３３は、仕事関数が４ｅＶよりも大きい物質を含む。ゲート導電膜１３３と予備電荷貯蔵絶縁膜１３１との間の電位障壁を高くする。ゲート導電膜１３３は、例えば、ｐ型にドーピングされた半導体膜、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、窒化タングステン（ＷＮ）、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタルチタン（ＴａＴｉ）、タンタルプラチナ（ＴａＰｔ）、タンタル窒化シリコン（ＴａＳｉＮ）、窒化ハフニウム（ＨｆＮ）、窒化チタンアルミニウム（Ｔｉ_２ＡｌＮ）、モリブデン（Ｍｏ）、及びプラチナ（Ｐｔ）からなる群から選択される少なくとも一つを含む。

次に、図８を参照すれば、ゲート導電膜１３３上にセル領域を覆う第２マスクパターン１３７が形成される。第２マスクパターン１３７をエッチングマスクとして、ゲート導電膜１３３及び予備電荷貯蔵絶縁膜１３１をパターニングして、予備周辺回路のゲートパターン１２０ｐを露出させる。セル領域に予備電荷貯蔵絶縁パターン１３１ｐ及び予備電荷貯蔵絶縁パターン上のゲートパターン１３３ｐが形成される。これによって、セル領域に、予備セルゲートパターン１３０ｐが形成される。予備セルゲートパターン１３０ｐは、予備電荷貯蔵絶縁パターン１３１ｐ、予備電荷貯蔵絶縁パターン１３１ｐ上のゲートパターン１３３ｐ、及びゲートパターン１３３ｐ上の第２マスクパターン１３７を含む。

次に、図９を参照すれば、第１マスクパターン１２７及び第２マスクパターン１３７が除去されて、オーミックパターン１２５ｐ及びゲートパターン１３３ｐが露出される。露出されたオーミックパターン１２５ｐ及びゲートパターン１３３ｐ上に、予備導電膜１２９が形成される。予備導電膜１２９は、下部予備導電膜及び上部予備導電膜を含む。下部予備導電膜は、金属窒化物、導電性金属酸化物、及びシリコン又はアルミニウムを含む金属窒化物（ｍｅｔａｌｌｉｃ ｎｉｔｒｉｄｅ ｈａｖｉｎｇ Ｓｉ ｏｒ Ａｌ）からなる群から選択される少なくとも一つを含む。金属窒化物は、ＴａＮ、ＴｉＮ、又はＷＮを含む。金属酸化物は、ＩｒＯ_２、又はＲｕＯ_２を含む。シリコン又はアルミニウムを含む金属窒化物は、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＡｌＮ、又はＴｉＡｌＮを含む。上部予備導電膜は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、及びパラジウム（Ｐｄ）からなる群から選択される少なくとも一つを含む。例えば、予備導電膜１２９は、タングステン窒化膜とタングステン窒化膜上のタングステン膜とを含む。

次に、図９及び図３を参照すれば、予備周辺回路のゲートパターン１２０ｐ、予備セルゲートパターン１３０ｐ、及び予備導電膜１２９をパターニングして、周辺回路領域上に周辺回路のゲートパターン１２０を形成し、セル領域上にセルゲートパターン１３０を形成する。周辺回路領域に、ゲート絶縁膜１２２Ｌ，１２２Ｈ、ゲート絶縁膜上の半導体膜１２４Ｌ，１２４Ｈ、半導体膜上のオーミック膜１２６Ｌ、１２６Ｈ、オーミック膜上の導電膜１２８Ｌ，１２８Ｈが形成される。セル領域に、電荷貯蔵絶縁膜１３２、電荷貯蔵絶縁膜上のゲート電極１３４、ゲート電極上の導電膜１３６が形成される。周辺回路のゲート１２０は、ゲート絶縁膜１２２Ｌ，１２２Ｈ、半導体膜１２４Ｌ，１２４Ｈ、オーミック膜１２６Ｌ，１２６Ｈ、及び導電膜１２８Ｌ，１２８Ｈを含む。セルゲート１３０は、電荷貯蔵絶縁膜１３２、ゲート電極１３４、及び導電膜１３６を含む。

セルゲート１３０の側壁に側壁スペーサ１１４が形成され、周辺回路のゲート１２０の側壁に側壁スペーサ１１６が形成される。側壁スペーサ１１４，１１６は、ＭＴＯ（ｍｉｄｄｌｅ ｔｈｅｒｍａｌ ｏｘｉｄｅ）膜とシリコン窒化膜とを含む。ゲートの両側の半導体基板１００に、ソース／ドレイン領域の不純物領域１１２が形成される。

本発明の一実施形態による不揮発性メモリ装置の平面図である。 図１のＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線に沿った断面図である。 図１のI−I’線、II−II’線、及びIII−III’線に沿った断面図である。 本発明の実施形態による不揮発性メモリ装置の製造方法を説明する為の図１のＡ−Ａ’線、Ｂ−Ｂ’線、及びＣ−Ｃ’線に沿った断面図である。 図４に後続する図である。 図５に後続する図である。 図６に後続する図である。 図７に後続する図である。 図８に後続する図である。

符号の説明

１００ 半導体基板、
１０２ 素子分離膜、
１２０Ｌ，１２０Ｈ 周辺回路のゲート、
１２０ｐ 予備周辺回路のゲートパターン、
１２１ｐ 絶縁パターン、
１２３ｐ 半導体パターン、
１２５ｐ オーミックパターン、
１２７ 第１マスクパターン、
１３０ セルゲート、
１３１ 予備電荷貯蔵絶縁膜、
１３１ａ 予備トンネル絶縁膜、
１３１ｂ 予備電荷貯蔵膜、
１３１ｃ 予備ブロッキング絶縁膜、
１３２ 電荷貯蔵絶縁膜、
１３３ ゲート導電膜、
１３４ ゲート電極、
１３６ 導電膜。

Claims (21)

1. セル領域及び周辺回路領域を具備する半導体基板と、
   前記セル領域のセルゲートと、
   前記周辺回路領域の周辺回路のゲートと、を含み、
   前記セルゲートは、前記半導体基板上に順次に積層された電荷貯蔵絶縁膜、ゲート電極、及び導電膜を含み、
   前記周辺回路のゲートは、前記半導体基板上に順次に積層されたゲート絶縁膜、半導体膜、オーミック膜、及び導電膜を含む、不揮発性メモリ装置。
2. 前記電荷貯蔵絶縁膜は、トンネル絶縁膜と、電荷貯蔵膜と、ブロッキング絶縁膜とを含む、請求項１に記載の不揮発性メモリ装置。
3. 前記電荷貯蔵膜は、シリコン窒化膜、ナノ結晶シリコン、ナノ結晶シリコンゲルマニウム、ナノ結晶金属、アルミニウム酸化膜、ハフニウム酸化膜、ハフニウムアルミニウム酸化膜、及びハフニウムシリコン酸窒化膜からなる群から選択される少なくとも一つを含む、請求項２に記載の不揮発性メモリ装置。
4. 前記ブロッキング絶縁膜は、前記トンネル絶縁膜よりも誘電率が大きい物質を含む、請求項２に記載の不揮発性メモリ装置。
5. 前記ゲート電極は、仕事関数が４ｅＶよりも大きい金属を含む、請求項１に記載の不揮発性メモリ装置。
6. 前記ゲート電極は、窒化タンタル、タンタル、ルテニウム、窒化タングステン、タングステン、チタン、窒化チタン、タンタルチタン、タンタルプラチナ、タンタル窒化シリコン、窒化ハフニウム、窒化チタンアルミニウム、モリブデン、及びプラチナからなる群から選択される少なくとも一つを含む、請求項５に記載の不揮発性メモリ装置。
7. 前記半導体膜は、多結晶シリコン膜である、請求項１に記載の不揮発性メモリ装置。
8. 前記オーミック膜は、金属シリサイド膜である、請求項１に記載の不揮発性メモリ装置。
9. 前記導電膜は、金属窒化物膜と、前記金属窒化物膜上に形成された金属膜とを含む、請求項１に記載の不揮発性メモリ装置。
10. 前記周辺回路のゲートの縁部の側壁に、側壁絶縁膜をさらに含む、請求項１に記載の不揮発性メモリ装置。
11. 前記側壁絶縁膜は、シリコン酸化膜及びシリコン窒化膜の少なくとも一つを含む、請求項１０に記載の不揮発性メモリ装置。
12. セル領域及び周辺回路領域を具備した半導体基板を形成する段階と、
    前記周辺回路領域に、順次に積層される絶縁パターン、半導体パターン、オーミックパターン、及び第１マスクパターンを含む予備周辺回路のゲートパターンを形成する段階と、
    前記セル領域に、順次に積層される予備電荷貯蔵絶縁パターン、ゲートパターン、及び第２マスクパターンを含む予備セルゲートパターンを形成する段階と、を含む、不揮発性メモリ装置の製造方法。
13. 前記予備周辺回路のゲートパターンを形成する段階は、
    前記予備周辺回路のゲートパターンの縁部の側壁に側壁絶縁膜を形成する段階を含む、請求項１２に記載の不揮発性メモリ装置の製造方法。
14. 前記側壁絶縁膜は、前記予備周辺回路のゲートパターンに酸素が浸透されることを防止する酸素浸透防止膜を含む、請求項１３に記載の不揮発性メモリ装置の製造方法。
15. 前記側壁絶縁膜を形成する段階は、
    前記セル領域及び前記予備周辺回路のゲートパターン上に、シリコン酸化膜を形成する段階と、
    前記シリコン酸化膜上にシリコン窒化膜を形成する段階と、
    前記シリコン酸化膜及び前記シリコン窒化膜を異方性エッチングする段階と、を含む、請求項１４に記載の不揮発性メモリ装置の製造方法。
16. 前記予備周辺回路のゲートパターンを形成する段階は、
    前記半導体基板上に、絶縁膜、予備半導体膜、及び予備オーミック膜を順次に形成する段階と、
    前記予備オーミック膜上に前記第１マスクパターンを形成する段階と、
    前記第１マスクパターンをエッチングマスクとして、前記セル領域の前記予備オーミック膜、前記予備半導体膜、及び前記絶縁膜を除去する段階と、を含む、請求項１２に記載の不揮発性メモリ装置の製造方法。
17. 前記予備セルゲートパターンを形成する段階は、
    前記予備オーミック膜、前記予備半導体膜、及び前記絶縁膜が除去されたセル領域及び前記予備周辺回路のゲートパターン上に、予備電荷貯蔵絶縁膜及びゲート導電膜を順次に形成する段階と、
    前記ゲート導電膜上に前記セル領域を覆う前記第２マスクパターンを形成する段階と、
    前記第２マスクパターンをエッチングマスクとして、前記ゲート導電膜及び前記予備電荷貯蔵絶縁膜をパターニングして、前記予備周辺回路のゲートパターンを露出させる段階と、を含む、請求項１６に記載の不揮発性メモリ装置の製造方法。
18. 前記第１マスクパターン及び前記第２マスクパターンを除去して、前記オーミックパターン及び前記ゲートパターンを露出させる段階と、
    前記露出されたオーミックパターン及び前記ゲートパターン上に、予備導電膜を形成する段階と、をさらに含む、請求項１７に記載の不揮発性メモリ装置の製造方法。
19. 前記予備導電膜は、タングステン窒化膜と前記タングステン窒化膜上に形成されたタングステン膜とを含む、請求項１８に記載の不揮発性メモリ装置の製造方法。
20. 前記ゲート導電膜は、仕事関数が４ｅＶよりも大きい金属を含む、請求項１８に記載の不揮発性メモリ装置の製造方法。
21. 前記予備周辺回路のゲートパターン、前記予備セルゲートパターン、及び前記予備導電膜をパターニングして、
    前記周辺回路領域上に、順次に積層されたゲート絶縁膜、半導体膜、オーミック膜、及び導電膜を含む周辺回路のゲートパターンを形成し、
    前記セル領域上に、順次に積層された電荷貯蔵絶縁膜、ゲート電極、導電膜を含むセルゲートパターンを形成する段階をさらに含む、請求項１８に記載の不揮発性メモリ装置の製造方法。