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JP2010219099A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】選択ゲートトランジスタに隣接するメモリセルに発生するＧＩＤＬ電流を防止する。
【解決手段】本発明の例に係わる不揮発性半導体記憶装置は、半導体基板１と、半導体基板１上に形成され、絶縁膜で構成される電荷蓄積層３及びゲート電極９をそれぞれ有する第１及び第２のメモリセルと、第１のメモリセルＭＣａに隣接して形成される選択ゲートトランジスタＳＴ１とを具備し、選択ゲートトランジスタＳＴ１のチャネル領域は、第１導電型の領域１２と、第１導電型の領域１２の上面に第１導電型とは反対の第２導電型の領域１３で形成され、第１のメモリセルＭＣａのチャネル領域は、第１導電型の領域１４と、第１導電型の領域１４の上面の少なくとも一部に第２導電型の領域１５が形成され、第１のメモリセルＭＣａに格納されるデータ数は、第２のメモリセルＭＣに格納されるデータ数より少なく形成される。
【選択図】図３

Description

本発明は、不揮発性半導体記憶装置に関し、特にＮＡＮＤ型フラッシュメモリに用いられるものである。
不揮発性半導体記憶装置の１つの例として、ＮＡＮＤ型フラッシュメモリがある。このＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画等の大容量のデータを扱う用途の増加と共に需要が急増している。このＮＡＮＤ型フラッシュメモリにおいて、メモリ容量の増大を図るため、世代毎にメモリセルのサイズを縮小（Shrink）している。
選択ゲートトランジスタに隣接するメモリセルは、選択ゲートトランジスタに隣接しないメモリセルと比較して、周囲の電位関係が異なる。そのため、メモリセル特性が変動するという問題がある。この問題を解決するため、選択ゲートトランジスタに隣接するメモリセルは、選択ゲートトランジスタに隣接しないメモリセルに格納するデータより少なくすることがある。
しかしながら、上記のように形成しても、例えば、書き込み動作時、選択ゲートトランジスタのソース／ドレイン領域で発生したＧＩＤＬ電流（Gate-Induced Drain Leakage Current）によるホットエレクトロンの注入によって、選択ゲートトランジスタに隣接するメモリセルに誤書き込みが生じ、誤動作が起きる問題がある（例えば、非特許文献１参照）。
本発明は、選択ゲートトランジスタに隣接するメモリセルに発生するＧＩＤＬ電流を防止する技術を提案する。
本発明の例に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の上面に近い領域に形成されるチャネル領域と、前記チャネル領域上にトンネル絶縁膜を介して形成され、絶縁膜で構成される電荷蓄積層と、前記電荷蓄積層上にブロック絶縁膜を介して形成されるゲート電極をそれぞれ有する第１及び第２のメモリセルと、前記第１のメモリセルに隣接して形成され、前記半導体基板の上面に近い領域に形成されるチャネル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されるゲート電極を有する選択ゲートトランジスタとを具備し、前記選択ゲートトランジスタのチャネル領域は、第１導電型の領域と、前記第１導電型の領域の表面に前記第１導電型とは反対の第２導電型の領域で形成され、前記第１のメモリセルのチャネル領域は、前記第１導電型の領域と、前記第１導電型の領域の表面の少なくとも一部に前記第２導電型の領域で形成され、前記第１のメモリセルに格納されるデータ数は、前記第２のメモリセルに格納されるデータ数より少なく形成される。
本発明の例に係る不揮発性半導体記憶装置の製造方法は、半導体基板上のメモリセルのチャネル領域に第１導電型の不純物をイオン注入する工程と、選択ゲートトランジスタのチャネル領域に前記第１導電型の不純物をイオン注入する工程と、前記選択ゲートトランジスタのチャネル領域と前記選択ゲートトランジスタに隣接するメモリセルのチャネル領域の少なくとも一部に、前記第１導電型とは逆の第２導電型の不純物を同時にイオン注入する工程と、前記メモリセルのソース／ドレイン領域に前記第２導電型の不純物をイオン注入する工程とを具備する。
本発明によれば、選択ゲートトランジスタに隣接するメモリセルに発生するＧＩＤＬ電流を防止できる。
セルアレイ領域の等価回路図。 セルアレイ領域の平面図。 セルアレイ領域のカラム方向における断面図。 セルアレイ領域のロウ方向における断面図。 セルアレイ領域の平面図。 セルアレイ領域のカラム方向における断面図。 セルアレイ領域のカラム方向における断面図。 本発明の製造工程に係るカラム方向に沿った断面図。 本発明の製造工程に係るロウ方向に沿った断面図。 本発明の製造工程に係るカラム方向に沿った断面図。 本発明の製造工程に係るカラム方向に沿った断面図。 本発明の製造工程に係るカラム方向に沿った断面図。 本発明の製造工程に係るカラム方向に沿った断面図。 本発明の製造工程に係るカラム方向に沿った断面図。 本発明の製造工程に係るカラム方向に沿った断面図。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例において、選択ゲートトランジスタのチャネル領域は、ｐ型の領域の上面がｎ型の領域になるよう形成され、選択ゲートトランジスタに隣接するメモリセルのチャネル領域は、ｐ型の領域の上面の一部又は全ての領域がｎ型になるよう形成される。
更に、選択ゲートトランジスタに隣接するメモリセルは、ダミーセル、又は、選択ゲートトランジスタに隣接しないメモリセルに格納されるデータ数より少なくなるよう制御される。
その結果、書き込み動作時、選択ゲートトランジスタに隣接するメモリセルのゲート電極端近傍で発生するＧＩＤＬ電流を抑制することが出来る。
また、メモリセルのサイズが縮小されるにつれて、メモリセルのチャネル長は縮小されるが、選択ゲートトランジスタのチャネル長は、パンチスルー耐圧を一定以上にする必要があるため縮小できない。そのため、メモリセルのチャネル長と選択ゲートトランジスタのチャネル長との差が大きくなる傾向にある。
特に、ＭＯＮＯＳ型メモリセルにおいて、メモリセルのブロック膜に用いられているｈｉｇｈ−ｋ膜が選択ゲートトランジスタのゲート絶縁膜の一部に用いられることがある。この場合、ｈｉｇｈ−ｋ膜の固定電荷の影響で選択ゲートトランジスタの中性閾値電圧が高くなり過ぎる為、選択ゲートトランジスタのオン電流が低下してしまうという問題がある。
ここで、ｎ型の選択ゲートトランジスタのチャネル領域の上面付近にｎ型の領域が形成する。その結果、選択ゲートトランジスタの中性閾値電圧は、低減される。ここで、選択ゲートトランジスタのチャネル長を短くしても、ソース／ドレイン領域間のパンチスルー耐圧及びカットオフ特性が劣化しないという特徴も有する。
２． 実施形態
(1) 第１の実施形態
以下、ＮＡＮＤ型フラッシュメモリを例に第１の実施形態について図面を参照しながら説明する。
ＮＡＮＤ型フラッシュメモリの構造について、図１及び図２を用いて説明する。図１は、ＮＡＮＤ型フラッシュメモリのセルアレイ領域の等価回路図を示している。図２は、ＮＡＮＤ型フラッシュメモリのセルアレイ領域の平面図を示している。
図１で示されるように、セルアレイ領域１１０には、カラム方向に配置される複数のブロックＢＫ１，ＢＫ２，・・・，を有する。複数のブロックＢＫ１，ＢＫ２，・・・，各々は、ロウ方向に配置される複数のユニットメモリセル１１１を有する。
複数のユニットメモリセル１１１各々は、直列接続された複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つの選択ゲートトランジスタＳＴ１，ＳＴ２とから構成される。
ユニットメモリセル１１１の一端は、各々センスアンプに接続されるビット線ＢＬ１，ＢＬ２，・・・ＢＬｍに接続され、他端は、ソース線ＳＬに共通接続される。
また、ユニットメモリセル１１１は、メモリセルＭＣの個数に対応するだけのワード線が配置され、それぞれのメモリセルＭＣのゲート電極と互いに電気的に接続される。
制御線ＳＧＤは、選択ゲートトランジスタＳＴ１のゲート電極と互いに電気的に接続される。
また、制御線ＳＧＴは、選択ゲートトランジスタＳＴ２のゲート電極と互いに電気的に接続される。
選択ゲートトランジスタに隣接するメモリセルＭＣａは、データを格納しないダミーセル、又は、選択ゲートトランジスタに隣接しないメモリセルＭＣよりも格納するデータ数が少ないメモリセルＭＣａとして機能する。
図２で示されるように、セルアレイ領域１１０では、ソース線ＳＬ、制御線ＳＧＳ、ＳＧＤ及びワード線がカラム方向に互いに離間され並列配置される。ビット線がそれぞれロウ方向に互いに離間され並列配置される。このビット線の下方には素子領域が形成され、この素子領域の間には素子分離領域が設けられている。すなわち、半導体基板は素子分離領域によって複数の素子領域に分離されているといえる。
ワード線とビット線との交点にメモリセルＭＣが配置され、ビット線と選択ゲート線ＳＧＳ，ＳＧＤとの交点に選択ゲートトランジスタが形成される。
また、選択ゲート線ＳＧＤの間のビット線ＢＬには、ユニットメモリセル１１１の他端へ接続されるビット線コンタクトＢＬＣが設けられる。
図３は、図２のIII−III´線に沿った断面図であり、図４は、図２のIV−IV´線に沿った断面図である。また、ビット線コンタクト側の断面図を用いて説明するが、ソース線においても同様の構造、または、ＬＩ構造で形成されてもよい。
図３に示されるように、メモリセルＭＣは、ｐ型の半導体基板１の上面に近い領域にチャネル領域が形成される。更に、チャネル領域上にトンネル絶縁膜２を介して絶縁膜で形成された電荷蓄積層３が形成され、電荷蓄積層３上にブロック絶縁膜７を介してゲート電極９が形成される。また、選択ゲートトランジスタＳＴ１は、ｐ型の半導体基板１上にゲート絶縁膜８が形成され、ゲート絶縁膜８上にゲート電極９が形成される。
ここで、「チャネル領域」とは「反転層」そのものを意味するのではなく、ＭＯＳトランジスタのゲート電極９に加えられた電圧により、ゲート絶縁膜８下に形成される反転層が形成される領域、すなわち、ソース／ドレイン領域１６に挟まれた領域を意味する。
また、選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａはメモリセルＭＣとほぼ同じ構造となっているが、チャネル領域の不純物構成が異なる。
また、第１の実施形態では、選択ゲートトランジスタＳＴ１は、メモリセルＭＣとほぼ同じ構造となっている。すなわち、選択ゲートトランジスタＳＴ１は、ｐ型の半導体基板１の上面付近にチャネル領域が形成されており、チャネル領域上にゲート絶縁膜８を介してゲート電極９が形成される。ゲート絶縁膜８は、メモリセルＭＣのトンネル絶縁膜２、電荷蓄積層３、ブロック絶縁膜７がそれぞれ積層された構造となっている。
ゲート電極９の側面には絶縁膜１７が形成されており、絶縁膜１７上に形成された絶縁膜１９にコンタクト孔が開口され、ビット線コンタクトＢＬＣとなるコンタクトプラグ２０が形成される。
選択ゲートトランジスタＳＴ１のチャネル領域は、ｐ型の領域１２と、ｐ型の領域１２の上面にｎ型の領域１３から構成されている。ここで、ｎ型の領域１３の不純物濃度は、ＭＯＮＯＳ型で形成された選択ゲートトランジスタＳＴ１のゲート電極９の電位が０Ｖの時においてチャネルを形成しない（トランジスタがオンしない）ように調整する。すなわち、選択ゲートトランジスタＳＴ１は、埋め込みチャネルを有するＥ−ｔｙｐｅのトランジスタである。このことは、選択ゲートトランジスタＳＴ１が固定電荷の多いブロック絶縁膜７及び、仕事関数の高いゲート電極９を有することにより可能となる。
また、選択ゲートトランジスタＳＴ１に隣接したメモリセルＭＣａのチャネル領域も選択ゲートトランジスタＳＴ１のチャネル領域と同様に、ｐ型の領域１４と、ｐ型の領域１４の上面にｎ型の領域１５から構成されている。ここで、選択ゲートトランジスタＳＴ１に隣接したメモリセルＭＣａは、埋め込みチャネルを有するがＥ−ｔｙｐｅでもＤ−ｔｙｐｅのでもどちらのタイプであっても良い。これは、選択ゲートトランジスタＳＴ１が書き込み動作時において、非選択のユニットメモリセル１１１をカットオフする必要があるのに対して、メモリセルＭＣａはカットオフする必要が無いからである。
更に、メモリセルＭＣ、ＭＣａ及び選択ゲートトランジスタＳＴ１のチャネル領域の間には、ｎ型のソース／ドレイン領域１６が形成される。また、ビット線コンタクトＢＬＣの直下には、ｎ型のソース／ドレイン領域１６より不純物濃度の濃いｎ＋型の拡散領域１８が形成される。
選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、選択ゲートトランジスタＳＴ１に隣接していないメモリセルＭＣに格納されるデータ数より少ないデータが格納されるよう制御される。ここで、格納されるデータ数には、データ数が０（ダミーセル）も含むものとする。
つまり、選択ゲートトランジスタＳＴ１に隣接しないメモリセルＭＣに多値（２値より多い）のデータが格納される場合、選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、例えば、ダミーセルや２値のデータが格納されるよう制御される。また、選択ゲートトランジスタＳＴ１に隣接しないメモリセルＭＣに２値のデータが格納される場合、選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、例えば、ダミーセルとして制御される。
図４において、ｐ型の半導体基板１内には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜５が形成される。素子分離絶縁膜５は、カラム方向に延びる長いストライプ状に形成され、ロウ方向に沿って並ぶメモリセルＭＣを分離している。
また、素子分離絶縁膜５に挟まれたｐ型の半導体基板１上にトンネル絶縁膜２及び電荷蓄積層３が形成される。また、素子分離絶縁膜５の上面は電荷蓄積層３の上面より低くなるよう形成される。電荷蓄積層３及び素子分離絶縁膜５上にブロック絶縁膜７が形成され、ブロック絶縁膜７上にゲート電極９が形成される。
第１の実施形態において、選択ゲートトランジスタＳＴ１及び選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域は、ｐ型の領域１２，１４の上面にｎ型の領域１３，１５が形成される。このｎ型の領域１３，１５上にトンネル絶縁膜２が形成される。一方、選択ゲートトランジスタＳＴ１に隣接しないメモリセルＭＣのチャネル領域は、ｐ型の領域１１のみで形成される。
従って、選択ゲートトランジスタ及び選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域に形成されるｐ型の領域１２，１４は、それぞれトンネル絶縁膜２の界面と離れた領域に形成される。そのため、データの書き込み動作時、選択ゲートトランジスタＳＴ１のゲート端近傍及び選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａの電荷蓄積層３端近傍で発生するＧＩＤＬ電流を抑制することが出来る。
また、選択ゲートトランジスタＳＴ１のチャネル領域の上面付近にｎ型の領域１３が形成される。そのため、選択ゲートトランジスタＳＴ１の中性閾値電圧は、低減される。その結果、選択ゲートトランジスタＳＴ１のオン電流の低下を防止することができる。
選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａが、例えば、ダミーセルとして使用される場合、他のメモリセルＭＣのデータを読み出す際、ダミーセルは、オン状態にする必要がある。そのため、ダミーセルの中性閾値電圧は、低い状態を維持しておく必要がある。
選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、チャネル領域の上面付近にｎ型の領域１５を形成している。そのため、選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、選択ゲートトランジスタＳＴ１に隣接しないメモリセルＭＣに比べて中性閾値電圧が低くなる。その結果、読み出し動作時において、メモリセルＭＣａのゲート電極９に加える電圧をメモリセルＭＣよりも低くすることができる。すなわち、メモリセルＭＣａは他のメモリセルＭＣのデータを読み出す際に生じる読み出しストレスが低減されるため、読み出し動作における誤動作を防止することが出来る。
更に、本発明において、選択ゲートトランジスタＳＴ１のチャネル長を短くしても、ソース／ドレイン領域１６間のパンチスルー耐圧及びカットオフ特性が劣化しないという特徴も有する。
また、選択ゲートトランジスタＳＴ１及び選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域に形成されるｎ型の領域１３，１５は、同じ不純物イオン注入によって形成することも可能である。その結果、それぞれのチャネル領域に形成されるｎ型の領域１３，１５は、１回のイオン注入工程で行うことが可能となるため、製造コストを下げることができる。
(2) 第２の実施形態
以下、ＮＡＮＤ型フラッシュメモリを例に第２の実施形態について図面を参照しながら説明する。
図５は、ＮＡＮＤ型フラッシュメモリのセルアレイ領域の平面図を示している。
ＮＡＮＤ型フラッシュメモリのセルアレイ領域１１０の構成は、第１の実施形態と同様であるため、説明を省略する。
図６は、図５のVI−VI´線に沿った断面図である。また、ビット線コンタクト側の断面図を用いて説明するが、ソース線コンタクト側においても同様の構造、または、ＬＩ構造で形成されてもよい。
図６に示されるように、メモリセルＭＣは、ｐ型の半導体基板１の上面に近い領域にチャネル領域が形成される。更に、チャネル領域上にトンネル絶縁膜２を介して絶縁膜で形成された電荷蓄積層３が形成され、電荷蓄積層３上にブロック絶縁膜７を介してゲート電極９が形成される。また、選択ゲートトランジスタＳＴ１は、ｐ型の半導体基板１上にゲート絶縁膜８が形成され、ゲート絶縁膜８上にゲート電極９が形成される。
ここで、「チャネル領域」とは「反転層」そのものを意味するのではなく、ＭＯＳトランジスタのゲート電極９に加えられた電圧により、ゲート絶縁膜８下に形成される反転層が形成される領域、すなわち、ソース／ドレイン領域１６に挟まれた領域を意味する。
また、第２の実施形態では、選択ゲートトランジスタＳＴ１は、メモリセルＭＣとほぼ同じ構造となっている。すなわち、選択ゲートトランジスタＳＴ１は、ｐ型の半導体基板１の上面付近にチャネル領域が形成されており、チャネル領域上にゲート絶縁膜８を介してゲート電極９が形成される。
ゲート絶縁膜８は、メモリセルＭＣのトンネル絶縁膜２、電荷蓄積層３、ブロック絶縁膜７が積層された構造となっている。
ゲート電極９の側面には絶縁膜１７が形成されており、絶縁膜１７上に形成された絶縁膜１９にコンタクト孔が開口され、ビット線コンタクトＢＬＣとなるコンタクトプラグ２０が形成される。
選択ゲートトランジスタＳＴ１のチャネル領域は、ｐ型の領域１２と、ｐ型の領域１２の上面にｎ型の領域１３から構成されている。ここで、ｎ型の領域１３の不純物濃度は、ＭＯＮＯＳ型で形成された選択ゲートトランジスタＳＴ１のゲート電極９の電位が０Ｖの時においてチャネルを形成しない（トランジスタがオンしない）よう調整する。すなわち、選択ゲートトランジスタＳＴ１は、埋め込みチャネルを有するＥ−ｔｙｐｅのトランジスタとなる。このことは、選択ゲートトランジスタＳＴ１が固定電荷の多いブロック絶縁膜７及び、仕事関数の高いゲート電極９を有することにより可能となる。
また、選択ゲートトランジスタＳＴ１に隣接したメモリセルＭＣａのチャネル領域は、ｐ型の領域１４と、ｐ型の領域１４の上面の一部がｎ型の領域１５で構成されている。ここで、選択ゲートトランジスタＳＴ１に隣接したメモリセルＭＣａは、埋め込みチャネルを有するがＥ−ｔｙｐｅでもＤ−ｔｙｐｅのどちらのタイプであっても良い。これは、選択ゲートトランジスタＳＴ１が書き込み動作時において、非選択のユニットメモリセル１１１をカットオフする必要があるのに対して、メモリセルＭＣａは、カットオフする必要が無いからである。
更に、メモリセルＭＣ、ＭＣａ及び選択ゲートトランジスタＳＴ１のチャネル領域の間には、ｎ型のソース／ドレイン領域１６が形成される。また、ビット線コンタクトＢＬＣの直下には、ｎ型のソース／ドレイン領域１６より不純物濃度の濃いｎ＋型の拡散領域１８が形成される。
選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、選択ゲートトランジスタＳＴ１に隣接していないメモリセルＭＣに格納されるデータ数より少ないデータが格納されるよう制御される。ここで、格納されるデータ数には、データ数が０（ダミーセル）も含むものとする。
つまり、選択ゲートトランジスタＳＴ１に隣接しないメモリセルＭＣに多値のデータが格納される場合、選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、例えば、ダミーセルや２値のデータを格納するよう制御される。また、選択ゲートトランジスタＳＴ１に隣接しないメモリセルＭＣに２値のデータが格納される場合、選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、例えば、ダミーセルとして制御される。
第２の実施形態において、第１の実施形態と異なる点は、選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域がｐ型の領域１４と、ｐ型の領域１４の上面の一部にｎ型の領域１５から構成された第１部分Ｐ１と、ｐ型の領域１４から構成された第２部分Ｐ２から構成されている点である。ここで、第１部分Ｐ１と第２部分Ｐ２の境界はメモリセルＭＣａのチャネル領域のいずれかに有ればよい。
上記のように形成されることで、第１の実施形態と比べて、ｎ型の拡散層１３を形成する際のリソグラフィーの合わせマージンが向上する。選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域は、上面付近の一部の領域がｎ型の領域１３となっていれば良い。そのため、合わせずれを考慮した新たなスペースを確保する必要がないという特徴を有する。
第２の実施形態において、選択ゲートトランジスタＳＴ１のチャネル領域は、ｐ型の領域１２の上面にｎ型の領域１３を形成し、選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域は、ｐ型の領域１４の上面の一部にｎ型の領域１５が形成される。このｐ型の領域１４の一部及びｎ型の領域１５上にトンネル絶縁膜２が形成される。一方、選択ゲートトランジスタＳＴ１に隣接しないメモリセルＭＣのチャネル領域は、ｐ型の領域１１のみで形成される。
従って、選択ゲートトランジスタＳＴ１のｐ型の領域１２及び選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域に形成されるｐ型の領域１４の一部は、トンネル絶縁膜２の界面と離れた領域に形成される。そのため、データの書き込み動作時、選択ゲートトランジスタＳＴ１のゲート端近傍及び選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａの電荷蓄積層３端近傍で発生するＧＩＤＬ電流を抑制することが出来る。
また、選択ゲートトランジスタＳＴ１のチャネル領域の上面付近にｎ型の領域１３が形成される。そのため、選択ゲートトランジスタＳＴ１の中性閾値電圧は、低減される。その結果、選択ゲートトランジスタＳＴ１のオン電流が低下を防止することができる。
選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａが、例えば、ダミーセルとして使用される場合、他のメモリセルＭＣのデータを読み出す際、ダミーセルは、オン状態にする必要があるため、中性閾値電圧を低い状態で維持しておく必要がある。
選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、のチャネル領域の上面付近の一部にｎ型の領域１５を形成している。そのため、選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、選択ゲートトランジスタＳＴ１に隣接しないメモリセルＭＣに比べて中性閾値電圧が低くなる。
その結果、読み出し動作時において、メモリセルＭＣａのゲート電極９に加える電圧をメモリセルＭＣよりも低くすることができる。すなわち、メモリセルＭＣａは、他のメモリセルＭＣのデータを読み出す際に生じる読み出しストレスが低減されるため、読み出し動作における誤動作を防止することが出来る。
また、第２の実施形態のように選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域において、ｐ型の領域１４の上面の一部をｎ型の領域１５で形成することによって、所望の中性閾値電圧に調節することができるという特徴も有する。
更に、本発明において、選択ゲートトランジスタＳＴ１のチャネル長を短くしても、ソース／ドレイン領域１６間のパンチスルー耐圧及びカットオフ特性が劣化しないという特徴も有する。
また、選択ゲートトランジスタＳＴ１及び選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域に形成されるｎ型の領域１５は、同じ不純物イオン注入によって形成することも可能である。その結果、それぞれのチャネル領域に形成されるｎ型の領域１３，１５は、１回のイオン注入工程で行うことが可能となるため、製造コストを下げることができる。
(3) 変形例
以下、第１の実施形態及び第２の実施形態における変形例について説明する。
図７は、変形例に対応するＮＡＮＤ型フラッシュメモリのメモリセルのチャネル長方向の断面図を示す。
変形例において、コンタクトプラグ２０に隣接する２つの選択ゲートトランジスタＳＴ１のうち、一方の選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａ１のチャネル領域は、ｐ型の領域１４とｐ型領域１４の上面に形成されたｎ型の領域１５から構成され、他方の選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａ２のチャネル領域は、ｐ型の領域１４とのｐ型の領域１４の上面に形成されたｎ型の領域１５からなる第１部分Ｐ１と、ｐ型の領域１４のみからなる第２部分Ｐ２から構成される。つまり、第１の実施形態と第２の実施形態とを組み合わせた構造となる。
上記のように形成することで、第２の実施形態と比べて、ｎ型の拡散層１３を形成する際のリソグラフィーの合わせマージンが向上する。通常、メモリセルＭＣａ１及びＭＣａ２に形成されるｎ型の拡散層１３はコンタクトプラグ２０を挟んで別々に形成されるのではない。レジストマスクに、コンタクトプラグ２０を含むメモリセルＭＣａ１とメモリセルＭＣａ２との間の領域に開口を形成し、この開口からイオンインプランテーション法によりｎ型の拡散層１３を形成する。そのため、リソグラフィーの合わせマージンは、メモリセルＭＣとメモリセルＭＣａ間の合わせマージンに加え、メモリセルＭＣａのチャネル長を加えた値まで大きくなる。その結果、合わせずれを考慮した新たなスペースを確保する必要がないという特徴を有する。
第１及び第２の実施形態における変形例において、選択ゲートトランジスタＳＴ１のチャネル領域のｐ型の領域１２及び選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域に形成されるｐ型の領域１４の一部、又は、全ての領域は、トンネル絶縁膜２の界面と離れた領域に形成される。そのため、書き込み動作時、選択ゲートトランジスタＳＴ１のゲート端近傍及び選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａの電荷蓄積層３端近傍で発生するＧＩＤＬ電流を抑制することが出来る。
また、第１及び第２の実施形態と同様に、選択ゲートトランジスタＳＴ１のチャネル領域の上面付近にｎ型の領域１３が形成される。そのため、選択ゲートトランジスタＳＴ１の中性閾値電圧は、低減される。その結果、転送トランジスタのオン電流の低下を防止することができる。
選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、チャネル領域の上面付近にｎ型の領域１５を形成している。そのため、選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、選択ゲートトランジスタＳＴ１に隣接しないメモリセルＭＣに比べて中性閾値電圧が低くなる。その結果、読み出し動作時において、メモリセルＭＣａのゲート電極９に加える電圧をメモリセルＭＣよりも低くすることができる。すなわち、メモリセルＭＣａは、他のメモリセルＭＣのデータを読み出す際に生じる読み出しストレスが低減されるため、読み出し動作における誤動作を防止することが出来る。
更に、本発明において、選択ゲートトランジスタＳＴ１のチャネル長を短くしても、ソース／ドレイン領域１６間のパンチスルー耐圧及びカットオフ特性が劣化しないという特徴も有する。
更に、本発明において、選択ゲートトランジスタＳＴ１のチャネル長を短くしても、ソース／ドレイン領域１６間のパンチスルー耐圧及びカットオフ特性が劣化しないという特徴も有する。
また、選択ゲートトランジスタＳＴ１及び選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域に形成されるｎ型の領域１５は、同じ不純物イオン注入によって形成することも可能である。その結果、それぞれのチャネル領域に形成されるｎ型の領域１３，１５は、１回のイオン注入工程で行うことが可能となるため、製造コストを下げることができる。
(4) 製造方法
以下、ＮＡＮＤ型フラッシュメモリを例に本実施形態の製造方法について、図８乃至１５を参照しながら説明する。
図８は図２に示す、III−III´線に沿った断面図であり、図９は、図２のIV−IV´線に沿った断面図である。
また、図１０乃至１５は図２に示す、III−III´線に沿った断面図である。
まず、図８に示すように、Ｐ型の半導体基板１内のセルアレイ領域１１０にｎ型／ｐ型の二重ウェル領域をイオン注入により形成し、ｐ型ウェルの表面にｐ型のチャネル領域をイオン注入により形成する。尚、図８乃至図１５において、ｎ型／ｐ型の二重ウェル領域は、省略している。
次に、例えば、熱酸化法により半導体基板の表面にメモリセルＭＣのトンネル絶縁膜材２Ａを形成し、トンネル絶縁膜材２Ａ上に、例えば、ＣＶＤ（Chemical Vapor Deposition）成膜を用いて電荷蓄積層材３Ａを形成する。
ここで、トンネル絶縁膜材２Ａは、例えば、シリコン酸化膜、ＯＮＯ（Oxide-Nitride-Oxide）膜又はホールのトンネル効率を改善させたバンドエンジニアリング積層膜で形成され、
電荷蓄積層材３Ａは、シリコン窒化膜で形成される。
次に、図９に示すように、電荷蓄積層材３Ａ上に、例えば、シリコン酸化膜４及びシリコン窒化膜の積層膜からなるマスク材を堆積した後、リソグラフィー工程により素子分離領域を開口し、シリコン窒化膜、シリコン酸化膜４、電荷蓄積層材３Ａ、トンネル絶縁膜材２Ａ、ｐ型の半導体基板１を順にエッチングし、ｐ型の半導体基板１中に素子分離領域となる溝を形成する。その後、ｐ型の半導体基板１中に形成した溝に、例えば、シリコン酸化膜からなる素子分離絶縁膜５を埋め込み、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化した後、エッチングにより素子分離絶縁膜５の高さを調節し、マスク材のシリコン窒化膜を除去する。
次に、図１０に示すように、レジスト６を堆積した後、リソグラフィーにより、選択ゲートトランジスタＳＴ１と選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域となる領域が開口するようにレジスト６のパターニングを行う。パターニングによって開口された領域にｎ型の不純物をイオン注入しｐ型の半導体基板１の上面近傍の領域にｎ型の領域１３、１５を形成する。その結果、ｎ型の領域１３及び１５を別々のリソグラフィーで形成するよりも製造コストを下げることができる。その後、レジスト６及びマスク材のシリコン酸化膜４を除去する。
尚、ｎ型の領域１３は、トンネル絶縁膜材２Ａを形成する前に形成しても良い。つまり、最終的な構造において、選択ゲートトランジスタＳＴ１のチャネル領域は、ｐ型の領域１２の上面にｎ型の領域１３が形成されていれば良く、更に、選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａのチャネル領域もｐ型の領域１４の上面の一部又は全ての領域がｎ型の領域１５になっていれば良い。
次に、図１１に示すように、ブロック絶縁膜材７Ａを形成する。ブロック絶縁膜材７Ａは、Ａｌ２Ｏ３やＨＦＳｉＯＮなどの高誘電体材料の単層構造又はこれらを含む積層構造で形成される。その後、例えば、ＴａＮ膜９−１とポリシリコン９−２の積層膜からなるゲート電極層を形成し、ゲート電極加工のマスク材となるシリコン窒化膜１０を順次形成する。
次に、図１２に示すように、リソグラフィーによりゲート電極層をパターニングし、シリコン窒化膜１０、ポリシリコン９−２、ＴａＮ膜９−１、ブロック絶縁膜材７Ａ、電荷蓄積層材３Ａを順にエッチングする。
次に、図１３に示すように、イオン注入によりｐ型の半導体基板１の上面付近に選択ゲートトランジスタＳＴ１とメモリセルＭＣのｎ型のソース／ドレイン領域１６を形成する。
次に、図１４に示すように、メモリセルＭＣ間、メモリセルＭＣとメモリセルＭＣａ間を埋め、選択ゲート間は埋まらないように、例えば、シリコン酸化膜で構成される絶縁膜１７を堆積し、異方性ＲＩＥにより選択ゲートトランジスタＳＴ間側の選択ゲートトランジスタＳＴの側面に絶縁膜１７を形成した後、ビット線コンタクト及びソース線コンタクトが形成されるｐ型の半導体基板１の上面付近に、ソース／ドレイン領域１６よりも濃度の濃い、ｎ＋型の拡散領域１８を形成する。
次に、図１５に示すように、シリコン窒化膜１０を除去した後、低抵抗の第３ゲート電極層となるＣｏＳｉ層９−３をポリシリコン９−２の上面に形成した後、例えば、シリコン酸化膜で構成される絶縁膜１９を堆積し、リソグラフィーにより、ビット線コンタクト孔とソース線コンタクト孔を開口し、例えばタングステンを埋め込み、ビット線コンタクトまたはソース線コンタクトとなるコンタクトプラグ２０を形成する。
この後、トンネル絶縁膜材２Ａをトンネル絶縁膜２、電荷蓄積層材３Ａを電荷蓄積層３、ブロック絶縁膜材７Ａをブロック絶縁膜７及びＴａＮ膜、ポリシリコンとＣｏＳｉ層の３層構造のゲート電極層をゲート電極９とする。更に、一般的に知られた手法を用いて、層間絶縁膜を堆積し、上層の配線層を形成し、不揮発性半導体記憶装置が完成する。
３． 適用例
本発明の実施形態において、選択ゲートトランジスタＳＴ１に隣接するメモリセルＭＣａは、Ｅ−ｔｙｐｅでもＤ−ｔｙｐｅでも良いとしたが、選択ゲートトランジスタＳＴ１に隣接していないメモリセルＭＣも、Ｅ−ｔｙｐｅでもＤ−ｔｙｐｅでも良い。
また、ｐ型の領域１４の不純物濃度はｐ型の半導体基板の不純物濃度と同じでなくても良い。
４． むすび
本発明によれば、選択ゲートトランジスタに隣接するメモリセルに発生するＧＩＤＬ電流を防止できる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
１１０： セルアレイ領域、 １１１： ユニットメモリセル、 １： ｐ型の半導体基板、 ２： トンネル絶縁膜、 ２Ａ：トンネル絶縁膜材、 ３： 電荷蓄積層、 ３Ａ： 電荷蓄積層材、 ４： シリコン酸化膜、 ５：素子分離絶縁膜、 ６： レジスト、 ７： ブロック絶縁膜、 ７Ａ： ブロック絶縁膜材、 ８： ゲート絶縁膜、 ９： ゲート電極、 １０： シリコン窒化膜、 １１： ｐ型の領域、 １２： ｐ型の領域、 １３： ｎ型の領域、 １４： ｐ型の領域、 １５： ｎ型の領域、 １６： ソース／ドレイン領域、 １７： 絶縁膜、 １８： ｎ＋型の拡散領域、 １９： 絶縁膜、 ２０ ：コンタクトプラグ。

Claims (5)

  1. 半導体基板と、前記半導体基板の上面に近い領域に形成されるチャネル領域と、前記チャネル領域上にトンネル絶縁膜を介して形成され、絶縁膜で構成される電荷蓄積層と、前記電荷蓄積層上にブロック絶縁膜を介して形成されるゲート電極をそれぞれ有する第１及び第２のメモリセルと、
    前記第１のメモリセルに隣接して形成され、前記半導体基板の上面に近い領域に形成されるチャネル領域と、前記チャネル領域上にゲート絶縁膜を介して形成されるゲート電極を有する選択ゲートトランジスタとを具備し、
    前記選択ゲートトランジスタのチャネル領域は、第１導電型の領域と、前記第１導電型の領域の上面に前記第１導電型とは反対の第２導電型の領域で形成され、
    前記第１のメモリセルのチャネル領域は、前記第１導電型の領域と、前記第１導電型の領域の上面の少なくとも一部に前記第２導電型の領域で形成され、
    前記第１のメモリセルに格納されるデータ数は、前記第２のメモリセルに格納されるデータ数より少なく形成されることを特徴とする不揮発性半導体記憶装置。
  2. 前記第２のメモリセルのチャネル領域は、前記第１導電型で形成され、
    前記前記選択ゲートトランジスタのチャネル領域に形成される反転層は、前記第２のメモリセルのチャネル領域に形成される反転層よりも、前記半導体基板の表面から深い位置に形成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記選択ゲートトランジスタのゲート絶縁膜は、前記前記メモリセルのブロック絶縁膜と同じ材料で形成される層を有することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
  4. 前記メモリセルのブロック絶縁膜の誘電率は、前記メモリセルのトンネル絶縁膜の誘電率よりも大きいことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 半導体基板上のメモリセルのチャネル領域に第１導電型の不純物をイオン注入する工程と、
    選択ゲートトランジスタのチャネル領域に前記第１導電型の不純物をイオン注入する工程と、
    前記選択ゲートトランジスタのチャネル領域と前記選択ゲートトランジスタに隣接するメモリセルのチャネル領域の少なくとも一部に、前記第１導電型とは逆の第２導電型の不純物を同時にイオン注入する工程と、
    前記メモリセルのソース／ドレイン領域に前記第２導電型の不純物をイオン注入する工程とを具備することを特徴とする不揮発性半導体記憶装置の製造方法。
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