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CN101179077B - 非易失性存储器件及其制造方法 - Google Patents

非易失性存储器件及其制造方法 Download PDF

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CN101179077B CN2007101657256A CN200710165725A CN101179077B CN 101179077 B CN101179077 B CN 101179077B CN 2007101657256 A CN2007101657256 A CN 2007101657256A CN 200710165725 A CN200710165725 A CN 200710165725A CN 101179077 B CN101179077 B CN 101179077B
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Abstract

一种非易失性存储器件，包括：包括有单元区和外围电路区的半导体衬底，在所述单元区上的单元栅，以及在所述外围电路区上的外围电路栅极，其中所述单元栅包括所述半导体衬底上的电荷存储绝缘层、所述电荷存储绝缘层上的栅电极以及所述栅电极上的导电层，以及所述外围电路栅极包括所述半导体衬底上的栅绝缘层、所述栅绝缘层上的半导体层、所述半导体层上的欧姆层以及所述欧姆层上的导电层。

Description

非易失性存储器件及其制造方法
技术领域
在此公开的本发明涉及一种半导体器件及制造半导体器件的方法。更具体地讲，本发明涉及非易失性存储器件及制造非易失性存储器件的方法。
背景技术
随着半导体器件变得更集成，构成半导体器件的图形的线宽正被减小。所述图形可以是包括栅极图形和线路的导电图形。所述导电图形的线宽的减小导致电阻增加和阻-容(RC)滞延。由此，已提出了利用具有低电阻率的金属材料形成栅极图形的技术。例如，栅极图形可以由具有5.5×10-8Ωm的电阻率的钨(W)形成。同时，包括有硅的硅化钨(WSix)具有3×10-7Ωm至7×10-7Ωm范围内的电阻率。多晶硅具有10-5Ωm的电阻率，且因此，硅化钨的电阻率比多晶硅的电阻率小几十倍。
尽管钨具有低的电阻率，但是当钨层与栅绝缘层直接接触时，栅绝缘层的可靠性被退化。因此，在钨层和栅绝缘层之间可以插入半导体层。所述半导体层可以是多晶硅层。此外，在钨层和半导体层之间可以布置阻挡金属层。所述阻挡金属层可以起减小和/或防止半导体层和钨层之间的界面反应和相互扩散的作用。通常，所述阻挡金属层可以是包括氮化钨(WN)层和氮化钛(TiN)层的金属氮化物层。但是，当金属氮化物层与半导体层直接接触时，所述接触电阻可能增加，这在半导体器件的工作性能中可能导致相当大的问题。
发明内容
因此本发明涉及非易失性存储器件及制造非易失性存储器件的方法，所述器件和方法基本上克服了由于现有技术的限制和缺点的一个或多个问题。
因此本发明的实施例的特点是提供非易失性存储器件以及提供制造这种器件的方法，所述器件即便包括具有较薄线宽的元件也能保持它们的工作特性。
通过提供一种非易失性存储器件可以实现本发明的上述及其他特点和优点的至少一个，所述非易失性存储器件包括：包括有单元区和外围电路区的半导体衬底，所述单元区上的单元栅，以及所述外围电路区上的外围电路栅极，其中所述单元栅包括半导体衬底上的电荷存储绝缘层，所述电荷存储绝缘层上的栅电极以及所述栅电极上的导电层，以及所述外围电路栅极包括所述半导体衬底上的栅绝缘层，所述栅绝缘层上的半导体层，所述半导体层上的欧姆层以及所述欧姆层上的导电层。
所述电荷存储绝缘层可以包括隧穿绝缘层、电荷存储层和阻挡绝缘层。所述电荷存储层可以包括氮化硅(Si3N4)、纳米晶体硅、纳米晶体硅锗、纳米晶体金属、氧化铝(Al2O3)、氧化铪(HfO2)、铝酸铪(HfAlO)和/或氮氧化铪硅(HfSiON)的至少一种。所述阻挡绝缘层可以包括具有大于隧穿绝缘层的介电常数的介电常数的材料。所述栅电极可以包括具有大于4eV的功函数的金属。所述栅电极可以包括氮化钽(TaN)、钽(Ta)、钌(Ru)、氮化钨(WN)、钨(W)、钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化钽硅(TaSiN)、氮化铪(HfN)、氮化钛硅(Ti2AlN)、钼(Mo)和/或铂(Pt)的至少一种。
所述半导体层可以包括多晶硅层。所述欧姆层可以包括金属硅化物层。所述导电层可以包括金属氮化物层和其上具有钨层的氮化钨层的至少一种。所述存储器件可以包括外围电路栅的侧壁上的侧壁隔片。所述侧壁隔片可以包括氧化硅层和氮化硅层的至少一种。
通过提供一种制造非易失性存储器件的方法可以实现本发明的上述及其他特点的至少一个，所述方法包括：提供包括单元区和外围区的半导体衬底，在所述外围电路区中形成外围电路栅图形，以及在所述单元区中形成初级单元栅图形，其中形成所述外围电路栅图形包括在半导体衬底上形成绝缘层，在所述绝缘层上形成半导体层，在所述半导体图形上形成欧姆层，以及在所述欧姆层上形成第一掩模层，以及形成所述单元栅图形包括，形成电荷存储绝缘层，在所述初级电荷存储绝缘层上形成导电栅极，以及在所述导电栅极层上形成第二掩模层。
形成所述外围电路栅图形可以包括，在所述外围电路栅图形的侧壁上形成侧壁隔片。所述侧壁隔片可以包括用于抑制或防止氧扩散到外围电路栅图形中的氧扩散阻挡层。形成所述侧壁隔片可以包括，在单元区上和外围电路栅图形上氧化硅层，在所述氧化硅层上形成氮化硅层，以及各向异性地刻蚀所述氧化硅层和氮化硅层。
形成所述外围电路栅图形还可以包括，使用第一掩模图形作为刻蚀掩模，除去单元区上的部分欧姆层、半导体层和绝缘层。形成所述单元栅图形可以包括，在除去部分欧姆层、半导体层和绝缘层之后，形成电荷存储绝缘层和导电栅极层和第二掩模图形，以及使用第二掩模图形作为刻蚀掩模，构图所述导电栅极层和电荷存储绝缘层，其中所述第二掩模图形覆盖单元区。
所述方法还可以包括除去第一和第二掩模图形，以露出欧姆层和导电栅极层的剩余部分，以及在露出的欧姆层和导电栅极层上形成导电层。所述导电层可以包括氮化钨层和氮化钨层上的钨层。
所述方法还可以包括构图所述外围电路栅图形、单元栅图形和导电层，以使得所述外围电路栅极图形包括栅绝缘图形、栅绝缘图形上的半导体图形、半导体图形上的欧姆图形以及欧姆图形上的导电图形，以及所述单元栅图形包括电荷存储绝缘图形、电荷存储绝缘图形上的栅电极以及栅电极上的相应导电图形。
附图说明
对所属领域的普通技术人员来说，通过参考附图详细描述其优选示例性实施例，将使本发明的上述及其他特点和优点变得更明显，其中：
图1图示了采用本发明的一个或多个方面的非易失性存储器件的示例性实施例的平面图；
图2图示了图1所示的非易失性存储器件的剖面图，其是沿图1的线A-A’、B-B’和C-C’所截取的；
图3图示了图1所示的非易失性存储器件的剖面图，其是沿图2的线I-I’、II-II’和III-III’所截取的；
图4至9图示了根据本发明的一个或多个方面制造非易失性存储器件的示例性方法中的阶段的剖面图，其是沿图1的线A-A’，B-B’和C-C’所截取的。
具体实施方式
在此将2006年11月6日在韩国知识产权局申请的，名称为“Nonvolatile Memory Device and Method of Fabricating the Same”的韩国专利申请No.10-2006-109128全部内容通过引用并入于此。
现在将参考附图更完全地描述本发明，在附图中图示了本发明的示例性实施例。但是，本发明可以以多种不同的形式体现，不应所述认为局限于在此阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将本发明的范围完全传达给所属领域的技术人员。
在图中，为了图示的清楚可以放大层和区域的尺寸。还应所述理解，当一个或元件被称为在另一层或衬底“上”时，它可以直接在另一层或衬底上，或者也可能存在插入层。此外，应当理解，当一个层称为在另一层“下面”时，它可以直接在下面，并且也可能存在一个或多个插入层。另外，还应当理解，当一个层称为在两个层“之间”时，它可以是两个层之间唯一的层，或者也可能存在一个或多个插入层。在整个说明书中，相同的附图标记指相同的元件。
下面，将参考附图描述本发明的示例性实施例。具体，下面将参考图1至9描述采用本发明的一个或多个方面的非易失性存储器件的示例性实施例。
图1图示了采用本发明的一个或多个方面的非易失性存储器件的示例性实施例的平面图。图2图示了图1所示的非易失性存储器件的剖面图，其是沿图1的线A-A’、B-B’和C-C’所截取的。图3图示了图1所示的非易失性存储器件的剖面图，其是沿图2的线I-I’、II-II’和III-III’所截取的。
参考图1至3，非易失性存储器件可以包括半导体衬底100，包括单元区和外围区。半导体衬底100可以包括被器件隔离层102限定的有源区110。所述外围电路区可以包括用于高压操作的高压区和用于低压操作的低压区。
外围栅极120L，120H的一个、一些或全部都可以被布置在外围电路区中，以及单元栅130可以被设置在单元区中。低压区的低压晶体管和高压区的高压晶体管可以具有各自的功能。因此，低压晶体管和高压晶体管的栅极结构可以具有不同的特性，例如，低压晶体管的绝缘层厚度可以不同于高压晶体管的绝缘层厚度，低压晶体管的源/漏区结构可以不同于高压晶体管的绝缘层的厚度。
所述外围栅极可以包括用于低压晶体管的低压栅极120L和用于高压晶体管的高压栅极120H。低压栅极120L可以包括半导体衬底100上的低压栅绝缘层122L、低压栅绝缘层122L上的半导体层124L、半导体层124L上的欧姆层126L以及欧姆层126L上的导电层128L。高压栅极120H可以包括半导体衬底100上的高压栅绝缘层122H、高压栅绝缘层122H上的半导体层124H、半导体层124H上的欧姆层126H以及欧姆层126H上的导电层128H。
低压栅极120L的半导体层124L可以与高压栅极120H的半导体层124H基本上类似和/或相同。低压栅极120L的欧姆层126L可以与高压栅极120H的欧姆层126H基本上类似和/或相同。低压栅极120L的导电层128L可以与高压栅极120H的导电层128H基本上类似和/或相同。低压栅绝缘层122L的厚度可以小于高压栅绝缘层122H的厚度。低压和高压栅绝缘层122L和122H可以包括，例如，热氧化物。
单元栅130的一个、一些或全部可以包括半导体衬底100上的电荷存储绝缘层132、电荷存储绝缘层132上的栅电极134以及栅电极134上的导电层136。单元栅130可以对应于存储单元栅、接地选择栅和源极选择栅。在本发明的某些实施例中，存储单元栅、接地选择栅和源极选择栅可以具有相同的结构。但是，单元栅130的结构，例如，存储单元栅，不局限于上述结构。因此，例如，存储单元栅可以具有各种不同的结构。
半导体衬底100可以包括单晶硅层、绝缘体上的硅(SOI)、硅锗(SiGe)层上的硅层、绝缘层上的硅单晶层和/或绝缘层上的多晶硅层。
电荷存储绝缘层132可以包括，例如，隧穿绝缘层132a、电荷存储层132b和阻挡绝缘层132c。隧穿绝缘层132a和阻挡绝缘层132c可以包括，例如，氧化硅、氮化硅、氧化铝(Al2O3)、铝酸铪(HfAlO)、HfAlON、硅酸铪(HfSiO)、和/或氮氧化铪硅(HfSiON)。在本发明的某些实施例中，阻挡绝缘层132c可以包括这样的绝缘层，例如，其介电常数大于隧穿绝缘层132a的最高-k绝缘层介电常数。在本发明的某些实施例中，阻挡绝缘层132c的厚度可以大于隧穿绝缘层132a的最高-k绝缘层的厚度。电荷存储层132b可以包括，例如，多晶硅、氮化硅(Si3N4)、纳米晶体硅、纳米晶体硅锗、纳米晶体金属、氧化铝(Al2O3)、氧化铪(HfO2)、铝酸铪(HfAlO)和/或氮氧化硅铪(HfSiON)。
栅电极134可以包括，例如，具有大于4eV的功函数的材料。栅电极134和电荷存储绝缘层132之间的势垒可以增加。随着阻挡绝缘层132c和栅电极134之间的势垒增加，在栅电极134和电荷存储层132b之间的电荷的隧穿可以被降低。例如，栅电极134可以包括用p型掺杂剂掺杂的半导体、氮化钽(TaN)、钽(Ta)、钌(Ru)、氮化钨(WN)、钨(W)、钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化钽硅(TaSiN)、氮化铪(HfN)、氮化钛铝(Ti2AlN)、钼(Mo)和/或铂(Pt)。
单元栅130的导电层136可以包括下导电层(未示出)和上导电层(未示出)。下导电层可以包括，例如，金属氮化物、导电金属氧化物和/或具有Si或Al的金属氮化物。金属氮化物可以包括，例如，TaN、TiN和/或WN。金属氧化物可以包括，例如，IrO2和/或RuO2。具有Si或Al的金属氮化物可以包括，例如，TiSiN、TaSiN、TaAlN和/或TiAlN。上导电层可以包括，例如，钨(W)、铜(Cu)、铝(Al)、金(Au)、银(Ag)、铂(Pt)和/或钯(Pd)。在本发明的某些实施例中，导电层136的下和上导电层分别可以是，例如，氮化钨层和钨层。
外围栅极120L，120H的半导体层124L和124H可以是，例如，多晶硅层。欧姆层126L和126H可以是，例如，金属硅化物层。欧姆层126L和126H可以包括，例如，WSi、TiSi、TaSi和/或CoSi。在本发明的某些实施例中，欧姆层126L和126H上的导电层128L和128H可以包括与单元栅130的导电层136相同的材料。
在本发明的某些实施例中，所述非易失性存储器件还可以包括外围栅120L和120H的边缘侧壁上的侧壁绝缘层140。侧壁绝缘层140可以包括，例如，氧化硅层142和/或氮化硅层144。尽管图2示出了在低压栅120L的侧壁边缘上设置侧壁绝缘层140，但是本发明的实施例不局限于这些。在本发明的某些实施例中，例如，可以在单元区和外围区之间形成侧壁绝缘层140。例如，在高压栅120H的边缘侧壁上可以设置侧壁绝缘层140。
再次参考图1至3，串选择线SSL和接地选择线GSL可以被平行布置，以便它们跨越有源区110。在串选择线SSL和接地选择线GSL之间可以布置多个字线WL。字线WL可以被互相平行布置，以便它们也跨越有源区110。在相邻的串选择线SSL之间可以设置电连接到位线(未示出)的接触栓塞DC。在相邻接地选择线GSL之间可以布置公共源极线CSL。在邻近于串选择线SSL、多个字线WL和接地选择线GSL的有源区110中可以设置源区/漏区的杂质区112。在串选择线SSL、多个字线WL和接地选择线GSL的的单元栅130的侧壁上可以设置侧壁隔片114。在外围电路区的栅极120L，120H的侧壁上可以设置侧壁隔片116。在外围电路区的栅极120L，120H的两侧，可以在半导体衬底100中设置源区/漏区的杂质区112。在低压区和高压区中，杂质区112分别可以具有不同的结构。
图4至9图示了根据本发明的一个或多个方面制造非易失性存储器件的示例性方法中的阶段的剖面图，其是沿图1的线A-A’，B-B’和C-C’所截取的。
参考图4，在半导体衬底100中可以限定单元区和外围区。所述单元区和外围区可以基于非易失性存储器件的设计来限定。所述外围电路区可以包括低压区和高压区。在半导体衬底100中可以形成限定有源区110的器件隔离层102。在半导体衬底100上可以形成绝缘层121。绝缘层121可以包括低压区的低压绝缘层121L和高压区的高压绝缘层121H。在下面的描述中，低压绝缘层121H和高压绝缘层121H可以被表示为绝缘层121。低压栅绝缘层121L可以具有小于高压栅绝缘层121H的厚度。这种具有不同厚度的低压和高压绝缘层121L和121H可以通过常规工艺形成。例如，可以在半导体衬底100上形成高压绝缘层(未示出)。然后，低压区上的高压绝缘层可以被刻蚀，以露出低压区的半导体衬底。然后，可以在低压区的半导体衬底100上形成低压绝缘层(未示出)。
在其上形成绝缘层121的半导体衬底100上形成半导体层123。在半导体层123上可以形成欧姆层125。半导体层123可以是，例如，多晶硅层。欧姆层125可以是，例如，金属硅化物层。欧姆层125可以包括，例如，WSi、TiSi、TaSi和/或CoSi。
参考图4和5，在欧姆层125上可以形成第一掩模层(未示出)。所述第一掩模层可以包括，例如，氧化硅层和/或氮化硅层。所述单元区的第一掩模层可以通过构图工艺除去，由此形成第一掩模图形127。可以使用第一掩模图形127作为刻蚀掩模，除去单元区上的欧姆层125、半导体层123和绝缘层121的露出部分，由此形成欧姆图形125p、半导体图形123p以及绝缘图形121p。如图5所示，在单元区中，半导体衬底100可以被露出，以及在外围区中，可以形成外围栅图形120p。外围栅图形120p可以包括绝缘图形121p、绝缘图形121p上的半导体图形123p、半导体图形123p上的欧姆图形125p以及欧姆图形125p上的第一掩模图形127。
参考图6，在外围电路区和单元区之间，在外围栅图形120p的侧壁上可以形成侧壁绝缘层140。侧壁绝缘层140可以包括，例如，防止一些或全部氧扩散到外围栅图形120p中的氧扩散阻挡层。侧壁绝缘层140可以使用例如以下步骤形成。在包括单元区和外围电路栅图形120p的半导体衬底100上可形成氧化硅层，在所述单元区中(例如)欧姆层125、半导体层123和绝缘层121可以被除去。在所述氧化硅层上可以形成氮化硅层。所述氧化硅层和氮化硅层可以被各向异性地刻蚀，以形成侧壁绝缘层140。参考图6，在本发明的实施例中，侧壁绝缘层140可以包括，例如，氧化硅层142和氮化硅层144。
参考图7，在半导体衬底100上可以形成电荷存储绝缘层131，以及在电荷存储绝缘层131上可以形成栅导电层133。电荷存储绝缘层131可以包括，例如，隧穿绝缘层131a、电荷存储层131b和阻挡绝缘层131c。隧穿绝缘层131a和阻挡绝缘层131c可以包括，例如，氧化硅、氮化硅、氧化铝(Al2O3)、铝酸铪(HfAlO)、HfAlON、硅酸铪(HfSiO)、和/或氮氧化铪硅(HfSiON)。阻挡绝缘层131c可以包括，例如，绝缘层，所述绝缘层的介电常数大于隧穿绝缘层131a的最高-k绝缘层的介电常数。在本发明的某些实施例中，阻挡绝缘层131c的厚度可以大于隧穿绝缘层131a的最高-k绝缘层的厚度。电荷存储层131b可以包括，例如，多晶硅、氮化硅(Si3N4)、纳米晶体硅、纳米晶体硅锗、纳米晶体金属、氧化铝(Al2O3)、氧化铪(HfO2)、铝酸铪(HfAlO)和/或氮氧化硅铪(HfSiON)。
栅导电层133可以包括，例如，具有大于4eV的功函数的材料。栅导电层133和电荷存储绝缘层131之间的势垒可以增加。例如，栅导电层133可以包括，例如，用p型掺杂剂掺杂的半导体、氮化钽(TaN)、钽(Ta)、钌(Ru)、氮化钨(WN)、钨(W)、钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化钽硅(TaSiN)、氮化铪(HfN)、氮化钛铝(Ti2AlN)、钼(Mo)和/或铂(Pt)。
参考图8，在栅导电层133上可以形成第二掩模图形137，以便覆盖所述单元区。如图8所示，使用掩模图形137，可以除去栅导电层133和电荷存储层131的露出部分。更具体，例如，可以使用第二掩模图形137作为刻蚀掩模，构图栅导电层133和电荷存储绝缘层131，以便可以露出外围区上方的第一掩模图形127，以及在单元区中可以形成电荷存储绝缘图形131p和栅极图形133p。栅极图形133p可以形成在电荷存储绝缘图形131p上。因此，在单元区中可以形成单元栅图形130p。在该阶段，单元栅图形130p可以包括，例如，电荷存储绝缘图形131p、电荷存储绝缘图形131p上的栅极图形133p以及栅极图形133p上的第二掩模图形137。
参考图9，然后，可以除去第一和第二掩模图形127和137，以露出欧姆图形125p和栅极图形133p。在露出的欧姆图形125p和栅极图形133p上可以形成导电层129。导电层129可以包括，例如，下导电层(未示出)和上导电层(未示出)。所述下导电层可以包括，例如，金属氮化物、导电金属氧化物和/或具有Si或Al的金属氮化物。所述金属氮化物可以包括，例如，TaN、TiN和/或WN。所述金属氧化物可以包括，例如，IrO2和/或RuO2。具有Si或Al的金属氮化物可以包括，例如，TiSiN、TaSiN、TaAlN和/或TiAlN。上初级导电层可以包括，例如，钨(W)、铜(Cu)、铝(Al)、金(Au)、银(Ag)、铂(Pt)和/或钯(Pd)。例如，导电层129可以包括氮化钨层和氮化钨层上的钨层。
然后，可以构图图9中所示的外围栅图形120p、单元栅图形130p以及导电层129，以形成，如图2所示，外围电路区上方的外围栅图形120L、120H以及单元区上方的单元栅图形130。在外围电路区中，可以形成外围栅极120L、120H的栅绝缘层122L和122H、半导体层124L和124H、欧姆层126L和126H以及导电层128L和128h。在单元区中，可以形成单元栅130的电荷存储绝缘层132、栅电极134以及导电层136。
在单元栅130的侧壁上可以形成侧壁隔片114。在外围电路栅的侧壁上可以形成侧壁隔片116。侧壁隔片114和116可以包括，例如，中温氧化物层和氮化硅层。在栅极120L，120H，130的两侧，可以在半导体衬底100中设置源区/漏区的杂质区112，如可以参见图3。
本发明的实施例提供包括不同元件的单元栅和外围栅，例如，通过使用不同的制造工艺形成单元区的单元栅和外围电路区的外围栅的层。因此，通过仅仅在外围电路区中形成欧姆层，可以克服由于非欧姆接触引起的界面电阻的增加，同时因为在单元区的单元栅上未布置欧姆而可以克服单元栅的性能退化。
在此已经公开了本发明的示例性实施例，尽管使用了具体的术语，但是它们仅仅被一般性使用和解释，而不是用于限制。由此，所属领域的普通技术人员应当明白，在不脱离下面的权利要求所阐述的本发明的精神和范围的条件下，可以在形式上和细节上进行各种改变。

Claims (20)

1.一种非易失性存储器件，包括：
包括单元区和外围电路区的半导体衬底，
在所述单元区上的单元栅；以及
在所述外围电路区上的外围电路栅，
其中：
所述单元栅包括所述半导体衬底上的电荷存储绝缘层、所述电荷存储绝缘层上的栅电极以及所述栅电极上的导电层，其中，所述单元区的所述单元栅不包括欧姆层；以及
所述外围电路栅极包括所述半导体衬底上的栅绝缘层、所述栅绝缘层上的半导体层、所述半导体层上的欧姆层以及所述欧姆层上的导电层。
2.如权利要求1所述的非易失性存储器件，其中所述电荷存储绝缘层包括隧穿绝缘层、电荷存储层和阻挡绝缘层。
3.如权利要求2所述的非易失性存储器件，其中所述电荷存储层包括氮化硅(Si3N4)、纳米晶体硅、纳米晶体硅锗、纳米晶体金属、氧化铝(Al2O3)、氧化铪(HfO2)、铝酸铪(HfAlO)和氮氧化硅铪(HfSiON)的至少一种。
4.如权利要求2所述的非易失性存储器件，其中所述阻挡绝缘层包括具有大于所述隧穿绝缘层的介电常数的介电常数的材料。
5.如权利要求1所述的非易失性存储器件，其中所述栅电极包括具有大于4eV的功函数的金属。
6.如权利要求5所述的非易失性存储器件，其中所述栅电极包括氮化钽(TaN)、钽(Ta)、钌(Ru)、氮化钨(WN)、钨(W)、钛(Ti)、氮化钛(TiN)、钽钛(TaTi)、钽铂(TaPt)、氮化钽硅(TaSiN)、氮化铪(HfN)、氮化钛硅铝(Ti2AlN)、钼(Mo)和/或铂(Pt)的至少一种。
7.如权利要求1所述的非易失性存储器件，其中所述半导体层包括多晶硅层。
8.如权利要求1所述的非易失性存储器件，其中所述欧姆层包括金属硅化物层。
9.如权利要求1所述的非易失性存储器件，其中所述导电层包括金属氮化物层和其上具有钨层的氮化钨层的至少一种。
10.如权利要求1所述的非易失性存储器件，还包括外围电路栅的侧壁上的侧壁隔片。
11.如权利要求10所述的非易失性存储器件，其中所述侧壁隔片包括氧化硅层和氮化硅层的至少一种。
12.一种制造非易失性存储器件的方法，所述方法包括：
提供包括单元区和外围区的半导体衬底，
在所述外围电路区中形成外围电路栅图形；以及
在所述单元区中形成初级单元栅图形，
其中：
形成所述外围电路栅图形包括：在所述半导体衬底上形成绝缘层，在所述绝缘层上形成半导体层，在所述半导体图形上形成欧姆层，以及在所述欧姆层上形成第一掩模层，以及
形成所述单元栅图形包括：形成电荷存储绝缘层，在所述初级电荷存储绝缘层上形成导电栅极层，以及在所述导电栅极层上形成第二掩模层，其中形成所述单元栅图形不包括形成欧姆层。
13.如权利要求12所述的方法，其中形成所述外围电路栅图形包括在所述外围电路栅图形的侧壁上形成侧壁隔片。
14.如权利要求13所述的方法，其中所述侧壁隔片包括用于抑制或防止氧扩散到所述外围电路栅图形中的氧扩散阻挡层。
15.如权利要求14所述的方法，其中形成所述侧壁隔片包括：
在单元区上和外围电路栅图形上形成氧化硅层；
在所述氧化硅层上形成氮化硅层；以及
各向异性地刻蚀所述氧化硅层和所述氮化硅层。
16.如权利要求12所述的方法，其中形成所述外围电路栅图形还包括：
使用第一掩模图形作为刻蚀掩模，来除去单元区上的欧姆层、半导体层和绝缘层的一部分。
17.如权利要求16所述的方法，其中形成单元栅图形包括：
在除去部分欧姆层、半导体层和绝缘层之后，形成电荷存储绝缘层、导电栅极层和第二掩模图形；以及
使用所述第二掩模图形作为刻蚀掩模，来构图所述导电栅极层和电荷存储绝缘层，其中所述第二掩模图形覆盖所述单元区。
18.如权利要求17所述的方法，还包括：
除去所述第一和第二掩模图形，以露出所述欧姆层和所述导电栅极层的剩余部分；以及
在所述露出的欧姆层和导电栅极层上形成导电层。
19.如权利要求18所述的方法，其中所述导电层包括氮化钨层和所述氮化钨层上的钨层。
20.如权利要求17所述的方法，还包括构图所述外围电路栅极图形、单元栅图形和导电层，以使得外围电路栅极图形包括栅绝缘图形、所述栅绝缘图形上的半导体图形、所述半导体图形上的欧姆图形以及所述欧姆图形上的导电图形，以及所述单元栅图形包括电荷存储绝缘图形、所述电荷存储绝缘图形上的栅电极以及所述栅电极上的相应导电图形。
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