JP2008198275A - 不揮発性半導体記憶装置及びその書き換え方法 - Google Patents

Abstract

【課題】 抵抗変化現象の統一的な現象把握に基づき構造設計された、精度高く安定した抵抗制御ができる信頼性の高い大規模な不揮発性半導体記憶装置を提供する。
【解決手段】 両端に電圧が印加されることで抵抗特性が遷移し、抵抗特性に応じて異なる情報が関連付けられることで情報の記憶が可能な可変抵抗素子を有するメモリセルを複数備えるメモリセルアレイ１１と、可変抵抗素子の一方の端子に直列に接続する負荷回路１４と、前記直列回路の両端に電圧を印加する電圧発生回路１７とを備える。可変抵抗素子が、負荷回路の負荷抵抗特性又は前記電圧発生回路からの発生電圧条件の何れか一方、又は双方を変更することで設定された遷移条件の下で電圧発生回路１４からの発生電圧が印加されると、少なくとも３つの異なる抵抗特性の中から選択される一の抵抗特性に対して選択的に遷移され、少なくとも３値の情報の記憶が可能に構成されている。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置に関し、特に電圧印加によって抵抗特性の変化する可変抵抗素子を備えてなる不揮発性半導体記憶装置に関する。又、本発明はこのような不揮発性半導体記憶装置の書き換え方法に関する。

フラッシュメモリに代表される不揮発性半導体記憶装置は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置及び個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性半導体記憶装置に対する需要は非常に大きい。これは、電気的に書き換えが可能であり、しかも電源を切ってもデ−タが消えない点から、容易に持ち運びの可能なメモリカードや携帯電話等や装置稼動の初期設定として不揮発に記憶しておくデータストレージ、プログラムストレージなどとしての機能を発揮することが可能等の理由による。

一方、昨今のアプリケーションプログラムやデ−タ自身の肥大化傾向の状況を鑑み、今後はフラッシュメモリに格納されているソフトウェアの書き換えやバグの修正、機能のアップグレード等が可能なシステムの実現が望まれている。しかしながら、従来の不揮発性半導体記憶装置の代表であるフラッシュメモリでは、書き換えのために非常に長い時間を要し、更に一度に書き換えられるデ−タ量に制限があるためファイルをバッファリングするための余分な記憶領域を確保する必要があり、その結果として書き換えの際の処理手順が非常に煩雑化するという問題がある。

又、フラッシュメモリは原理的に微細化の限界に突き当たることが予測されているところ、昨今フラッシュメモリに代わる新型の不揮発性半導体記憶装置が広く研究されている。中でも金属酸化膜に電圧を印加することで抵抗を変化が起きる現象を利用した抵抗変化型の不揮発性半導体記憶装置は、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデ−タ書き換えが可能であることから近年研究開発が盛んに行われている。

これらの背景になるニッケル、鉄、銅、チタン等の金属酸化物に電圧を印加して抵抗が変化する現象自体については、１９６０年代から研究されていたが（非特許文献１参照）、当時は実際のデバイスに実用化されることはなかった。１９９０年代末に、ペロブスカイト構造を有するマンガンや銅の酸化物に短時間の電圧パルスを与えることで、材料の劣化を最小限に抑え不可逆的に抵抗を増減できることを利用し不揮発性半導体記憶装置に応用することが提案され、続いてこれらの金属酸化物の可変抵抗素子をトランジスタまたはダイオ−ドと組み合わせてメモリ単位素子（メモリセル）としたメモリセルアレイが実際に半導体チップ上に形成できることが実証され、２００２年のＩＥＤＭ(International Elecron Device Meeting)において報告され（非特許文献２参照）、広く半導体業界で研究が行われる契機となった。その後、１９６０年代に研究がなされたニッケルや銅の酸化物でも同様の考えでトランジスタやダイオードとの組み合わせが報告されている（非特許文献３、非特許文献４参照）。

これらの技術は全て、電圧パルスの印加により誘起される金属酸化物の抵抗変化を利用し、異なる抵抗状態を不揮発性半導体記憶装置（を構成する記憶素子）の記憶情報として利用するもので、基本的には同一技術であると考えられる。

上記のような電圧印加によって抵抗変化が誘起される可変抵抗素子（金属酸化物による抵抗素子）は、使用される金属酸化物（以下、電圧が印加されることで抵抗値を変化させる金属酸化物を「可変抵抗体」と称する）の材料、電極材料、素子の形状、大きさ、動作条件により、様々な抵抗特性や抵抗変化特性を示す。しかしながら、かかる特性の多様性の要因は明らかではない。即ち研究者は、たまたま作製した範囲で不揮発性半導体記憶装置を構成する記憶素子（以下、「不揮発性半導体記憶素子」と記載）として最良の特性を示す動作条件を、その素子の動作条件としたものであり、これらの特性の全体像は十分に把握されず、統一的な設計指針のない状況で現在に至っている。

かかる統一的な設計指針が存在しない状況は、上記可変抵抗素子が真の意味の工業的に利用可能な技術に至っていないことを示している。換言すれば、上記のような経験的に最適化された技術では、上記可変抵抗素子は、不揮発性半導体記憶素子単体、或いは、当該記憶素子を小規模に集積化した部品としては利用可能であっても、フラッシュメモリのような１００万〜１億個以上の大規模な集積度の高い品質保証を必要とする現在の半導体記憶装置に応用することは不可能である。

上述のような全体像が把握されていない具体的事象として、上記可変抵抗素子の素子抵抗の制御が挙げられる。現在までに、様々な素子材料におけるスイッチング特性が報告されているが、その多くは作成したメモリ素子の特性を述べるに止まっている。抵抗値の制御に関しては、書き込み時に流れる電流値を基準電流値と比較し、基準電流量を超えた時点で電圧印加を遮断することで書き込み後の電流を制御する方法（例えば特許文献１参照）、選択トランジスタと可変抵抗素子の組み合わせによりメモリセルを構成する不揮発性半導体記憶装置において、書き込み或いは消去時に選択トランジスタのゲート電圧に印加する電圧を変更することで可変抵抗素子に流れる電流量を制御する方法（例えば特許文献２参照）が開示されている。

特開２００６−１３５３３５号公報 特開２００５−２５９１４号公報 H.Pagnia et al., "Bistable Switching in Electroformed Metal‐Insulator‐Metal Devices", Physica Status Solidi(a), 108, pp.11-65, 1988 W.W.Zhuang et al., "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)", IEDM Technical Digest, pp.193-196, 2002.12 I.G.Beak et al., "Highly Scalable Non-Volatile Resistive Memory Using Simple Binary Oxide Driven By Asymmetricunipolar Voltage Pulses", IEDM, 2004 A.Chen et al., "Non-Volatile Resistive Switching For Advanced Memory Applications", IEDM, 2005

まず、本発明が解決しようとする課題及びその解決手段について説明する前に、上述の可変抵抗素子の抵抗変化現象につき、本発明の基礎となる技術思想として説明する。

図１７は、上部電極と下部電極の間に可変抵抗体を挟持した構造の可変抵抗素子における両電極間への電圧印加による基本的な抵抗変化特性を示す電流電圧特性である。図１７に示す電流電圧特性の測定は、電流の上限値（コンプライアンス）を設定できる市販の測定器（例えば、アジレントテクノロジー社のパラメータアナライザ、型番４１５６Ｂ）を用いて行われたものであり、横軸に示される電圧値を可変抵抗素子の両端に印加した際に、当該可変抵抗素子に対して流れる電流値を縦軸にとり、この電流電圧特性でもって抵抗変化特性を表現している。具体的な電圧値及び電流値は、測定対象となる個々の試料の材料、素子構造、製造工程、素子サイズにより異なるが、定性的な特性については、可変抵抗体の種類を問わず、例えば可変抵抗体の材料が、鉄、ニッケル、銅、チタン等の酸化膜である場合に図１７に示す特性を示す。

即ち、高抵抗状態の抵抗特性（図中の電流電圧特性曲線Ｓａ）を示す可変抵抗素子に、閾値電圧Ｖａ（Ｖａ^＋またはＶａ⁻）以上の電圧を印加すると、低抵抗状態の抵抗特性（図中の電流電圧特性曲線Ｓｂ）に遷移する。可変抵抗素子を流れる電流は、印加電圧Ｖａ以上で電流コンプライアンス値Ｉｃ１まで増加する。このとき電流コンプライアンス値Ｉｃ１を低抵抗状態（特性Ｓｂ）から高抵抗状態（特性Ｓａ）への遷移点Ｔｂでの電流値を超えない値に設定することで、コンプライアンス値Ｉｃ１以上の電流は流れず、電流値Ｉｃ１を維持したまま印加電圧を低下させると、高抵抗状態（特性Ｓａ）から低抵抗状態（特性Ｓｂ）に遷移する。このとき、低抵抗状態に遷移後の印加電圧が遷移点Ｔｂでの閾値電圧Ｖｂ（Ｖｂ^＋またはＶｂ⁻）より低いため、抵抗特性は高抵抗状態（特性Ｓａ）に逆戻りせずに安定的に低抵抗状態（特性Ｓｂ）に遷移する。次に、電流コンプライアンス値を、遷移点Ｔｂでの電流値以上に設定するか、或いは、最初の設定を解除し、低抵抗状態の抵抗特性Ｓｂを示す可変抵抗素子に、閾値電圧Ｖｂ以上の電圧を印加すると、可変抵抗素子を流れる電流が減少して、高抵抗状態の抵抗特性Ｓａに遷移する。

高抵抗状態（特性Ｓａ）にあるとき、電流コンプライアンス値を設定せずに閾値電圧Ｖａ以上の電圧を印加し続けた場合、当該印加電圧が閾値電圧Ｖｂよりも大きいため、高抵抗状態（特性Ｓａ）から低抵抗状態（特性Ｓｂ）への遷移が起こると直ぐに低抵抗状態（特性Ｓｂ）から高抵抗状態（特性Ｓａ）への遷移が発生する。結果として、可変抵抗素子の抵抗特性が高抵抗状態（特性Ｓａ）と低抵抗状態（特性Ｓｂ）の間で変化し続けるという不安定な発振現象が発生することになる。このような発振状態から印加電圧を低下させると、大きい方の閾値電圧Ｖａ未満の電圧になったときに発振は停止し、その時点で印加電圧が閾値電圧Ｖｂ以上であるため、可変抵抗素子の抵抗特性は低抵抗状態（特性Ｓｂ）となり、実際に閾値電圧Ｖａ以上の電圧を印加しても高抵抗状態（特性Ｓａ）への遷移は起こらない。つまり、可変抵抗素子単体に対して電流コンプライアンス値を設定せずに電圧印加しても所望のスイッチング動作は実現できない。

又、図１７に示した抵抗特性では高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａよりも低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂの方が低い場合を示したが、この閾値電圧Ｖａ、Ｖｂの大小関係は逆の場合もあり得る。この場合、閾値電圧Ｖａで高抵抗状態から低抵抗状態への遷移は安定して起きるが、閾値電圧Ｖｂ以上では上記発振が起こり、閾値電圧Ｖｂ以上の電圧パルスを印加しても低抵抗状態への遷移は起こらない。

上記の特許文献１に開示されている抵抗値制御方法は、上述した可変抵抗素子の特性を利用し、書き込み時に流れる電流値を基準電流値（図１７におけるコンプライアンス値Ｉｃ１）と比較し、基準電流値を超えた時点で電圧印加を遮断することで書き込み後の電流を制御する方法である。即ち、特許文献１に記載の方法は、書き込み中の可変抵抗素子に流れる電流値を基準電流と比較し、基準電流を超える電流が流れた場合に書き込みを停止させるという方法であり、具体的には、可変抵抗素子を流れる電流を測定し、当該測定結果に基づいて電圧の印加時間を変化させることで可変素子抵抗の制御を行う方法である。従って、本方法による場合、可変抵抗素子を流れる電流と基準電流との電流値の比較を行った後に電圧印加を遮断するという時間を要するステップが必要になる。

しかしながら、可変抵抗素子が高速に抵抗変化を生じさせる場合においては、印加電圧の時間の調整によって可変抵抗素子の抵抗値の制御を的確に行うことは困難と言える。即ち、本方法は抵抗変化が比較的遅い可変抵抗素子にしか適用できない。更に、本方法では、抵抗値の変化現象が発生している最中に電圧印加の遮断が行われる構成であるため、抵抗値が安定する抵抗状態の遷移現象が完全に完了する前の不安定な状態で抵抗変化を止めるとこととなり、安定した抵抗値に制御することが困難であると言える。

従って、抵抗値の変化が生じている最中に外部から意図的に電圧印加を遮断させることなく、抵抗値の変化を生じさせるべく所定の条件下で電圧を印加することのみで、当該電圧印加条件に応じて抵抗値の制御を可能にするような抵抗値の制御方法が求められる。

ここで、可変抵抗素子として安定したスイッチング動作を行うためには、図１７に示したグラフより以下の２つの条件を具備することが必要であると言える。即ち、（１）可変抵抗素子の抵抗特性を高抵抗状態Ｓａから低抵抗状態Ｓｂに遷移させる場合には、閾値電圧Ｖａが閾値電圧Ｖｂより低電圧である可変抵抗素子に対して閾値電圧Ｖａより高く閾値電圧Ｖｂより低い電圧を印加することが必要となる。又、（２）逆に可変抵抗素子の抵抗特性を高抵抗状態Ｓａから低抵抗状態Ｓｂに遷移させる場合には、閾値電圧Ｖｂが閾値電圧Ｖａより低電圧である可変抵抗素子に対して閾値電圧Ｖｂより高く閾値電圧Ｖａより低い電圧を印加することが必要となる。

しかしながら、従来より報告されていた対称構造の可変抵抗素子では可変抵抗素子単体でスイッチング動作を行わせる場合、即ち、負荷抵抗がゼロまたは一定の負荷抵抗特性に固定された条件下で可変抵抗素子への印加電圧をオンオフする場合、２つの抵抗状態間を遷移させる夫々の印加電圧が同一極性では、上記２つの条件を同時に満たすことはできない。そのため、上記２つの条件を満たすためには、下記のような非対称構造の可変抵抗素子に対するバイポーラスイッチング特性の非対称性、または、温度上昇による抵抗特性の変化を用いたモノポーラスイッチング動作を用いる必要があった。

図１８に、上記２つの条件を満たしてバイポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示す。尚、図１８では、可変抵抗素子の２つの抵抗特性Ｓａ、Ｓｂと負荷回路の負荷抵抗特性Ｓｃを合わせて表示している。負荷回路は可変抵抗素子に対して電気的に直列に接続して直列回路を形成しており、当該直列回路の両端に電圧を印加することで、可変抵抗素子と負荷回路の抵抗分圧によって決定される電圧が可変抵抗素子に印加される構成である。図１８中において、負荷抵抗特性Ｓｃと抵抗特性Ｓａ（高抵抗状態）、Ｓｂ（低抵抗状態）との交点の電圧が実際に可変抵抗素子に印加される電圧となり、負荷抵抗特性Ｓｃと電圧軸との交点が当該直列回路の両端へ印加される電圧を示す。当該直列回路の両端への印加電圧の増減によって、負荷抵抗特性Ｓｃが横方向（電圧軸方向）に平行移動する。図１８に示す例では、負荷回路として線形な（直線的な）負荷抵抗特性を示す負荷抵抗を想定して説明する。

図１８に示す電流電圧特性では、一方の極性（正極性）側の直列回路への電圧印加によって高抵抗状態（特性Ｓａ）から低抵抗状態（特性Ｓｂ）へ遷移する閾値電圧ＶＡ^＋が同じ極性（正極性）側で低抵抗状態Ｓｂから高抵抗状態Ｓａへ遷移する閾値電圧ＶＢ^＋よりも絶対値で小さく、絶対値が閾値電圧ＶＡ^＋以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧Ｖａ^＋以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。即ち、図１８に示す例では、負荷回路の存在が、図１７を参照して上述した電流コンプライアンスを設定することによる作用と同様の作用を奏していると言える。つまり、負荷回路の存在によって、高抵抗状態Ｓａから低抵抗状態Ｓｂへの遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧Ｖｂ^＋より低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。一方、低抵抗状態へ遷移後に、直列回路へ同一極性（正極性）の閾値電圧ＶＢ^＋以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖａ^＋より高電圧の閾値電圧Ｖｂ^＋以上の電圧が印加されるため、低抵抗状態から高抵抗状態への遷移は起こらない。

しかも、この方法によれば、可変抵抗素子を流れる電流の電流量が基準値を上回った時点（高抵抗状態から低抵抗状態に変化させる場合）で電圧の印加を停止させる特許文献１に記載の方法とは異なり、可変抵抗素子の抵抗値が変化するに連れて当該可変抵抗素子の抵抗値と負荷回路の抵抗比が変化することで、当該抵抗比によって印加電圧が分圧されることで定められる可変抵抗素子の両端に対する印加電圧が連続的に変化する構成であるため、予め負荷抵抗の大きさと印加電圧を所定の条件下に設定してさえおけば、可変抵抗素子の抵抗値の変化と、それに伴う印加電圧の変化とに基づいて、可変抵抗素子がそれ以上抵抗状態を変化させることのできない状態（安定状態）に自動的に遷移した後、自動的に抵抗状態の遷移が停止されるため、特許文献１の方法と比較して抵抗値を容易に、且つ厳密に制御することが可能となる。

同様に、他方の極性（負極性）側の直列回路への電圧印加によって低抵抗状態（特性Ｓｂ）から高抵抗状態（特性Ｓａ）へ遷移する閾値電圧ＶＢ⁻が同じ極性（負極性）側で高抵抗状態から低抵抗状態へ遷移する閾値電圧ＶＡ⁻よりも絶対値で小さく、絶対値が閾値電圧ＶＢ⁻以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧Ｖｂ⁻以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性を負極性側においても正極性側と共通に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧Ｖａ⁻より低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、直列回路へ同一極性（負極性）の絶対値が閾値電圧ＶＡ⁻以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖｂ⁻より高電圧の閾値電圧Ｖａ⁻以上の電圧が印加されるため、高抵抗状態から低抵抗状態への遷移は起こらない。

ここで、注目すべき点は、可変抵抗素子単体では、印加電圧の極性に拘らず、低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂ^＋及びＶｂ⁻が高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａ^＋及びＶａ⁻より夫々低電圧であるにも拘らず、閾値電圧Ｖａ^＋及びＶｂ^＋の相対関係（例えば、電圧差や電圧比）と閾値電圧Ｖａ⁻及びＶｂ⁻の相対関係を非対称とすることで、負荷回路の負荷抵抗特性を適正に設定することで、直列回路へ印加電圧の閾値電圧として、正極性側において閾値電圧ＶＡ^＋を閾値電圧ＶＢ^＋よりも絶対値で小さく、負極性側において閾値電圧ＶＢ⁻を閾値電圧ＶＡ⁻よりも絶対値で小さくできる点である。この結果、閾値電圧ＶＡ^＋及びＶＢ^＋の大小関係と閾値電圧ＶＢ⁻及びＶＡ⁻の大小関係を反転させることができ、正負両極性の電圧印加によって安定したバイポーラスイッチング動作が可能となる。

ここで、図１８に示す可変抵抗素子の閾値電圧の相対関係における正負両極性間の非対称性は、可変抵抗素子の下部電極及び上部電極の材料、可変抵抗体の組成、素子形状、または、素子サイズ等を上下非対称に構成することで実現できる。特に、安定したバイポーラスイッチングを実現するためには、下部電極と上部電極を別材料としたり、下部電極と可変抵抗体間の界面構造或いは上部電極と可変抵抗体間の界面構造を別構造とする等の極端な非対称性が必要となる場合がある。例えば、下部電極と可変抵抗体間の界面と上部電極と可変抵抗体間の界面の何れか一方側でショットキー接合のような整流特性を示す場合に良好な非対称性が発現し易い。

しかし、このようなバイポーラスイッチング特性を利用する構成である場合には、正極性側、及び負極性側において、夫々低抵抗状態から高抵抗状態に対する遷移現象、又はその逆の遷移現象を発生させることで低抵抗状態と高抵抗状態の２状態を実現することができるに留まる。即ち、バイポーラスイッチング特性を示す可変抵抗素子を用いて実現できるのは最大で２値の情報の記憶に留まり、３値以上の情報の記憶を行うことができない。このことは、占有面積の増大を抑制しつつ、記憶容量の更なる増大を可能とする半導体記憶装置の実現には一定の限界があることを示唆している。

又、上述したバイポーラスイッチング特性とは別に、可変抵抗素子に対する印加電圧の極性は同一のまま、当該電圧印加時間を変化させることによって可変抵抗素子の抵抗値の変化の制御が可能となる場合があり、かかる特性をモノポーラスイッチング特性という。又、このモノポーラスイッチング特性を利用した可変抵抗素子の抵抗値変化現象を以下では「モノポーラスイッチング動作」という。

図１９（Ａ）及び（Ｂ）に、上記２つの条件を満たしてモノポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示す。図１９（Ａ）はパルス幅（電圧印加時間）が短い電圧パルス印加時の可変抵抗素子の抵抗特性（電流電圧特性）を示し、図１９（Ｂ）はパルス幅（電圧印加時間）が長い電圧パルス印加時の可変抵抗素子の抵抗特性（電流電圧特性）を示す。尚、図１９では、図１８と同様の要領で、可変抵抗素子の２つの抵抗特性Ｓａ、Ｓｂと負荷回路の負荷抵抗特性Ｓｃを併せて表示している。

図１９（Ａ）に示す電流電圧特性では、直列回路への短いパルス幅の電圧パルス印加によって高抵抗状態（特性Ａ）から低抵抗状態（特性Ｂ）へ遷移する閾値電圧ＶＡｓが、同じパルス幅における低抵抗状態から高抵抗状態へ遷移する閾値電圧ＶＢｓよりも絶対値で小さく、絶対値が閾値電圧ＶＡｓ以上の電圧パルスを直列回路の両端に印加することで、可変抵抗素子の両端子間には閾値電圧Ｖａｓ以上の電圧が印加され、高抵抗状態から低抵抗状態への遷移が起こる。ここで、図１９に示す例では、図１８に示した場合と同様、図１７に示す電流コンプライアンスを設定する代わりに負荷回路を用いて図１７で説明したのと同様の効果を実現している。つまり、負荷回路の存在によって、高抵抗状態から低抵抗状態への遷移による可変抵抗素子を流れる電流の増加によって負荷回路を介した電圧降下が発生して可変抵抗素子への印加電圧が自動的に低減する。負荷回路の負荷抵抗特性を適正に設定することで、低抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を低抵抗状態から高抵抗状態に遷移させる閾値電圧Ｖｂｓより低電圧となり、安定的に高抵抗状態から低抵抗状態への遷移が実現する。しかし、低抵抗状態へ遷移後に、同じパルス幅の電圧パルス印加により直列回路へ閾値電圧ＶＢｓ以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖａｓより高電圧の閾値電圧Ｖｂｓ以上の電圧が印加されるため、低抵抗状態から高抵抗状態への遷移は起こらない。

逆に、図１９（Ｂ）に示す電流電圧特性では、直列回路への長いパルス幅の電圧パルス印加によって低抵抗状態Ｓｂから高抵抗状態Ｓａへ遷移する閾値電圧ＶＢｌが同じ長いパルス幅における高抵抗状態から低抵抗状態へ遷移する閾値電圧ＶＡｌよりも絶対値で小さく、絶対値が閾値電圧ＶＢｌ以上の電圧を直列回路の両端に印加することで、可変抵抗素子の両端子間には絶対値が閾値電圧Ｖｂｌ以上の電圧が印加され、低抵抗状態から高抵抗状態への遷移が起こる。負荷回路の負荷抵抗特性を長いパルス幅においても短いパルス幅と共通に設定することで、高抵抗状態へ遷移後の可変抵抗素子への印加電圧の絶対値が、抵抗特性を高抵抗状態から低抵抗状態に遷移させる閾値電圧Ｖａｌより低電圧となり、安定的に低抵抗状態から高抵抗状態への遷移が実現する。しかし、高抵抗状態へ遷移後に、同じ長いパルス幅の電圧パルス印加により直列回路へ閾値電圧ＶＡｌ以上の電圧を印加しても、可変抵抗素子の両端子間には閾値電圧Ｖｂｌより高電圧の閾値電圧Ｖａｌ以上の電圧が印加されるため、高抵抗状態から低抵抗状態への遷移は起こらない。

従って、同じパルス幅では、可変抵抗素子の抵抗特性は、高抵抗状態Ｓａと低抵抗状態Ｓｂの一方から他方へのみ遷移するがその逆の遷移ができないため、安定したスイッチング動作が不可能であるところ、上記のモノポーラスイッチング動作では、長短２種類のパルス幅の同一極性の電圧パルス印加を使用することにより、２つの異なるパルス幅の電圧パルス印加の一方で、高抵抗状態から低抵抗状態への遷移を安定的に実現し、他方で低抵抗状態から高抵抗状態への遷移を安定的に実現できる。

ここで、注目すべき点は、可変抵抗素子単体では、パルス幅の長短に拘らず、低抵抗状態から高抵抗状態へ遷移する閾値電圧Ｖｂｓ及びＶｂｌが高抵抗状態から低抵抗状態へ遷移する閾値電圧Ｖａｓ及びＶａｌより夫々低電圧であるにも拘らず、閾値電圧Ｖａｓ及びＶｂｓの相対関係（例えば、電圧差や電圧比）と閾値電圧Ｖａｌ及びＶｂｌの相対関係をパルス幅の長短によって異ならせ、負荷回路の負荷抵抗特性を適正に設定することで、直列回路へ印加電圧の閾値電圧として、短いパルス幅において閾値電圧ＶＡｓを閾値電圧ＶＢｓよりも絶対値で小さく、長いパルス幅において閾値電圧ＶＢｌを閾値電圧ＶＡｌよりも絶対値で小さくできる点である。この結果、閾値電圧ＶＡｓ及びＶＢｓの大小関係と閾値電圧ＶＢｌ及びＶＡｌの大小関係を反転させることができ、パルス幅の異なる電圧パルス印加によって安定したモノポーラスイッチング動作が可能となる。

ここで、図１９に示す可変抵抗素子の閾値電圧Ｖａｌ及びＶｂｌの相対関係におけるパルス幅の長短による相違は、長いパルス幅の電圧パルス印加時において、可変抵抗素子で発生するジュール熱によって、可変抵抗素子またはその近傍の抵抗成分の抵抗値が変化することにより、可変抵抗素子の高抵抗状態Ｓａ及び低抵抗状態Ｓｂの抵抗特性が変化することで発現すると考えられる。特に、直列回路に印加する電圧パルスの電圧振幅を固定した場合、低抵抗状態Ｓｂの可変抵抗素子に長いパルス幅の電圧パルスを印加する場合において、ジュール熱の発生が顕著となり、低抵抗状態Ｓｂの抵抗特性においてパルス幅の違いによる特性変化が顕著に現れると考えられる。つまり、図１９（Ａ）及び（Ｂ）を比較すると分かるように、ジュール熱の影響により、長いパルス幅の電圧パルスを印加時の方が、低抵抗状態Ｓｂの抵抗特性がより低抵抗化し（電流電圧特性の勾配が急峻化している）、閾値電圧ＶＢｌが、パルス幅が短い場合の閾値電圧ＶＢｓより低電圧化する。

上記のモノポーラスイッチング動作を利用すれば、同一極性の電圧の印加によって少なくとも２値の情報を記憶することができる。従って、このモノポーラスイッチング特性と前記のバイポーラスイッチング特性とを組み合わせることにより、一のメモリセルで多値の情報を記憶することも可能であると考えられる。

しかしながら、上述したモノポーラスイッチング動作を用いる場合では、長短２種類のパルス幅の電圧パルスを利用する必要があるところ、少なくとも印加電圧のパルス幅に依存せず抵抗値の制御が可能であるバイポーラスイッチング動作を用いる場合と比較して、電圧印加に要する時間が増大する。このことは、情報の書き換えに要する時間が増大することを意味している。昨今、需要者によって取り扱われる各種情報のサイズ（容量）が増加の一途を辿っていることを鑑みれば、一のメモリセルに対する書き換えに要する時間の増大は、利用者が所望の情報の読み出し或いは書き込みを行う際に要する時間の増大につながり、読み出し或いは書き込み処理の完了までに一定の待ち時間を利用者に与える懸念があるところ、操作を行う利用者に対して一定のストレスを生じさせる可能性も否定できない。

ところで、上記特許文献２に、選択トランジスタと可変抵抗素子の組み合わせによりメモリセルを構成する不揮発性半導体記憶装置において、書き込み或いは消去時に選択トランジスタのゲート電圧に印加する電圧を変更することで可変抵抗素子に流れる電流量を制御し、安定なスイッチング動作を実現する方法が提案されている。しかし、当該特許文献２は、あくまで２値記憶のメモリセルを想定し、かかるメモリセルに対して安定的に書き込み或いは消去を実行させることを目的とするものであり、３値以上の記憶が可能なメモリセルについての言及は全くなされていない。即ち、上記特許文献２と本件発明とはその目的を異にするものである。

本発明は、電圧印加によって抵抗特性が変化する可変抵抗素子を備えた不揮発性半導体記憶装置における従来の抵抗制御における上記問題点に鑑みてなされたものであり、その目的は、抵抗変化現象の統一的な現象把握に基づき構造設計された、精度高く安定した抵抗制御ができる信頼性の高い大規模な不揮発性半導体記憶装置を提供することにある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、両端に所定条件を充足する電圧が印加されることで、当該両端の電流電圧特性で規定される抵抗特性が遷移し、前記抵抗特性に応じて異なる情報が関連付けられることで情報の記憶が可能な２端子構造の可変抵抗素子を有するメモリセルを複数配列してなるメモリセルアレイと、前記可変抵抗素子の一方の端子に直列に接続する負荷回路と、前記可変抵抗素子と前記負荷回路との直列回路の両端に電圧を印加するための電圧発生回路と、を備えてなる不揮発性半導体記憶装置であって、前記負荷回路が、電流電圧特性で規定される負荷抵抗特性の変更制御を可能に構成され、前記電圧発生回路が、当該電圧発生回路から発生される電圧の発生電圧条件を変更制御可能に構成され、前記可変抵抗素子が、前記直列回路に前記電圧発生回路からの発生電圧が印加されると、前記負荷回路の負荷抵抗特性と前記電圧発生回路から発生電圧条件に基づいて決定される一の抵抗特性に抵抗特性を遷移可能に構成され、前記負荷回路の負荷抵抗特性又は前記電圧発生回路からの発生電圧条件の何れか一方、又は双方を変更することで一の遷移条件を設定し、当該設定された遷移条件の下で書き換え対象である対象メモリセルが備える前記直列回路に対して前記電圧発生回路からの発生電圧を印加し、前記対象メモリセルが備える前記可変抵抗素子の抵抗特性を、電圧印加前に示される抵抗特性を含めた少なくとも３つの異なる抵抗特性の中から選択される一の抵抗特性に選択的に遷移させることで、少なくとも３値の情報の記憶が可能に構成されていることを第１の特徴とする。

本発明に係る不揮発性半導体記憶装置は、電圧印加後の可変抵抗素子の抵抗特性が当該可変抵抗素子の物性値として定まる低抵抗化終端曲線又は高抵抗化終端曲線（以下、「終端曲線」と総称）と負荷抵抗特性との交点によって決定されるという新知見の下、負荷抵抗特性と終端曲線を選択可能にすることで電圧印加後の抵抗特性の制御を行うという新しい着想に基づくものである。即ち、本発明に係る不揮発性半導体記憶装置の上記第１の特徴構成によれば、電圧印加後の可変抵抗素子の抵抗特性が、負荷抵抗特性或いは発生電圧条件の何れか一方又は双方を変更することで設定された遷移条件に基づいて決定される構成であり、この負荷抵抗特性並びに発生電圧条件の組み合わせによって少なくとも３つの異なる抵抗特性の中から選択される一の抵抗特性に対して遷移させることができる。従って、各メモリセルが備える可変抵抗素子の抵抗特性に応じて夫々異なる記憶情報の関連付けを行っておくことで、各メモリセル毎に少なくとも３値の情報記憶が可能な構成となる。これにより、メモリセルの占有面積の拡大を抑制しながら記憶容量の増大化を図ることができ、大規模記憶装置の実現が図られる。

更に、本構成によれば、書き換えを行うに際しては、予め書き換え後の記憶情報に関連付けられている抵抗特性に遷移させるために必要な遷移条件に設定した後に、書き換え対象となるメモリセルに対して電圧印加処理を行うのみで良いため、書き換え処理を行う際に複雑な処理が必要とされることはない。

又、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴構成に加えて、前記負荷回路が、少なくとも２つの異なる負荷抵抗特性に対して設定可能に構成されており、前記可変抵抗素子が、同一の前記発生電圧条件で、前記直列回路に対して前記電圧発生回路からの発生電圧が印加されると、前記負荷回路の負荷抵抗特性が前記２つの異なる負荷抵抗特性の何れに設定されているかによって、夫々異なる抵抗特性に遷移可能であることを第２の特徴とする。

本発明に係る不揮発性半導体記憶装置の上記第２の特徴構成によれば、同一の発生電圧条件下であっても負荷回路の負荷抵抗特性を変化させることで可変抵抗素子を夫々異なる抵抗特性に遷移させることができる。この負荷抵抗特性の変更制御と発生電圧条件の変更制御とを組み合わせて行うことにより、可変抵抗素子を３以上の異なる抵抗特性に対して遷移可能な構成となり、多値記憶可能なメモリセルの実現が図られる。

又、本発明に係る不揮発性半導体記憶装置は、上記第１又は第２の特徴構成に加えて、前記可変抵抗素子が、少なくとも第１抵抗特性、第２抵抗特性、第３抵抗特性、及び第４抵抗特性の４つの異なる抵抗特性から一の抵抗特性を選択可能に構成されており、前記負荷抵抗特性又は前記発生電圧条件の何れか一方、又は双方を変更して一の遷移条件を設定し、当該設定された遷移条件の下で前記直列回路に対して前記電圧発生回路からの発生電圧を印加する処理を一回以上行うことで、前記直列回路に接続される前記可変抵抗素子の抵抗特性が前記第１乃至第４抵抗特性間で相互に選択的に遷移可能に構成されていることを第３の特徴とする。

本発明に係る不揮発性半導体記憶装置の上記第２の特徴構成によれば、第１乃至第４抵抗特性に対して夫々異なる記憶情報の関連付けを行うことで、一のメモリセルに対して異なる４値の情報記憶が可能となる。これにより、メモリセルの占有面積の拡大を抑制しながら記憶容量の増大化を図ることができ、大規模記憶装置の実現が図られる。

又、本発明に係る不揮発性半導体記憶装置は、上記第３の特徴構成に加えて、前記負荷抵抗特性及び前記発生電圧条件を所定の第１遷移条件に設定した状態で、前記第２抵抗特性又は前記第４抵抗特性を示す前記可変抵抗素子と前記負荷回路との直列回路に対して前記電圧発生回路からの発生電圧を印加すると、前記可変抵抗素子が前記第１抵抗特性に遷移し、前記負荷抵抗特性及び前記発生電圧条件を所定の第２遷移条件に設定した状態で、前記第１抵抗特性又は前記第３抵抗特性を示す前記可変抵抗素子と前記負荷回路との直列回路に対して前記電圧発生回路からの発生電圧を印加すると、前記可変抵抗素子が前記第２抵抗特性に遷移し、前記負荷抵抗特性及び前記発生電圧条件を所定の第３遷移条件に設定した状態で、前記第２抵抗特性又は前記第４抵抗特性を示す前記可変抵抗素子と前記負荷回路との直列回路に対して前記電圧発生回路からの発生電圧を印加すると、前記可変抵抗素子が前記第３抵抗特性に遷移し、前記負荷抵抗特性及び前記発生電圧条件を所定の第４遷移条件に設定した状態で、前記第１抵抗特性又は前記第３抵抗特性を示す前記可変抵抗素子と前記負荷回路との直列回路に対して前記電圧発生回路からの発生電圧を印加すると、前記可変抵抗素子が前記第４抵抗特性に遷移することを第４の特徴とする。

本発明に係る不揮発性半導体記憶装置の上記第４の特徴構成によれば、第１乃至第４遷移条件夫々に対応した負荷抵抗特性及び発生電圧条件の中から指定される書き込み処理内容に応じて適宜切り換え可能な構成としておくことで、対象メモリセルを第１乃至第４抵抗特性の各抵抗特性に遷移させることができる。即ち、遷移条件に応じた負荷抵抗特性及び発生電圧条件を予め設定しておき、書き換え処理に応じてこれらの中から一の処理を選択可能にしておくことにより、書き換え処理時に複雑な制御を要することなく、多値情報の記憶が可能な不揮発性半導体記憶装置を提供することが可能となる。

又、本発明に係る不揮発性半導体記憶装置は、上記第４の特徴構成に加えて、前記第１及び第２遷移条件は、前記負荷抵抗特性が共通で前記発生電圧条件のみが異なる構成であり、前記第１及び第３遷移条件、並びに前記第２及び第４遷移条件は、夫々前記発生電圧条件が共通で前記負荷抵抗特性のみが異なる構成であることを第５の特徴とする。

本発明に係る不揮発性半導体記憶装置の上記第５の特徴構成によれば、遷移条件に応じて設定しておくべき負荷抵抗特性並びに発生電圧条件の数を少なくすることができるため、制御内容の一層の簡素化が図られる。

又、本発明に係る不揮発性半導体記憶装置は、上記第４又は第５の特徴構成に加えて、前記第１及び第３抵抗特性は、前記第２及び第４抵抗特性より低抵抗状態を示す抵抗特性であることを第６の特徴とする。

又、本発明に係る不揮発性半導体記憶装置は、上記第１〜第６の何れか一の特徴構成に加えて、前記メモリセルアレイが、前記メモリセルを行方向及び列方向に夫々複数配列するとともに、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの他端側を共通の前記ビット線に接続して構成され、前記負荷回路が、前記メモリセルアレイ外に形成されると共に、前記複数のワード線の中から選択される選択ワード線、又は前記複数のビット線の中から選択される選択ビット線との少なくとも何れか一方側に電気的に接続可能に構成されていることを第７の特徴とする。

本発明に係る不揮発性半導体記憶装置の上記第７の特徴構成によれば、可変抵抗素子との直列回路を構成する負荷回路をメモリセルアレイ外に形成することができるため、メモリセルアレイ内に負荷回路を構成する場合と比較してメモリセルアレイの占有面積の縮小化を図ることができる。

又、本発明に係る不揮発性半導体記憶装置は、上記第１〜第７の何れか一の特徴構成に加えて、前記負荷回路が抵抗値の異なるオーミック特性を示す複数の多結晶シリコン体を備え、前記可変抵抗素子の一方の端子に接続させて前記直列回路を構成する前記多結晶シリコン体を複数の中から選択することで前記負荷抵抗特性の変更制御が行われることを第８の特徴とする。

又、本発明に係る不揮発性半導体記憶装置は、上記第１〜第７の何れか一の特徴構成に加えて、前記負荷回路がＭＯＳトランジスタを備え、前記ＭＯＳトランジスタのゲート電極に対する印加電圧が制御されることで前記負荷抵抗特性の変更制御が行われることを第９の特徴とする。

又、本発明に係る不揮発性半導体記憶装置は、上記第１〜第９の何れか一の特徴構成に加えて、前記可変抵抗素子が、酸窒化チタン、酸化ニッケル、又は酸化銅で構成されることを第１０の特徴とする。

又、本発明に係る不揮発性半導体記憶装置の書き換え方法は、上記第１〜第１０の何れか一に記載の不揮発性半導体記憶装置の書き換え方法であって、前記負荷抵抗特性又は前記発生電圧条件の何れか一方、又は双方を変更することで、少なくとも３種類の遷移条件の中から選択される一の遷移条件を設定し、当該設定された遷移条件の下で書き換え対象となる前記メモリセルが備える前記可変抵抗素子と前記負荷回路との直列回路の両端に前記電圧発生回路からの発生電圧を印加して、前記可変抵抗素子の抵抗特性を、書き換え後の記憶状態に関連付けられている一の抵抗特性に遷移させることで、少なくとも３値の情報の内の一の情報状態に書き換えを行うことを第１の特徴とする。

本発明に係る不揮発性半導体記憶装置の書き換え方法の上記第１の特徴によれば、予め設定されている負荷抵抗特性並びに発生電圧条件の何れか一方又は双方の変更制御が行われるのみで３値以上の記憶が可能なメモリセルに対する書き換え処理を行うことができる。

本発明の構成によれば、簡易な制御内容によって多値記憶が可能な不揮発性半導体記憶装置を提供することができる。これにより、装置規模の拡大を抑制しつつ大容量の記憶装置の実現が可能になる。

［第１実施形態］
以下において、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称する）、及びその書き換え方法（以下、適宜「本発明方法」と称する）の第１実施形態（以下、適宜「本実施形態」と称する）について図１〜図８の各図を参照して説明する。

（本発明装置の構造についての説明）
図１は、本発明装置の概略構成を示すブロック図の一例である。図１に示すように、本発明装置１０は、メモリセルアレイ１１、ワード線デコーダ（ワード線選択回路に相当）１２、ビット線デコーダ（ビット線選択回路に相当）１３、負荷回路１４、読み出し回路１５、制御回路１６、及び、電圧スイッチ回路（電圧発生回路）１７を備えて構成される。

メモリセルアレイ１１は、不揮発性のメモリセルを行方向及び列方向に夫々複数配列して構成され、外部からのアドレス入力で指定されるメモリセルに情報を電気的に書き込むことができ、更に、アドレス入力で指定されるメモリセルに記憶された情報を読み出すことができる。より詳細には、アドレス線１８から入力されたアドレス信号に対応したメモリセルアレイ１１内の特定のメモリセルに情報が記憶され、その情報はデータ線１９を通り、外部装置に出力される。ここで、各メモリセルは、上部電極と下部電極との間に可変抵抗体が狭持されることで３層構造体を構成する可変抵抗素子を備えるものとする。本実施形態では、上述したバイポーラスイッチング特性を有する可変抵抗素子を用いるものとする。

ワード線デコーダ１２は、メモリセルアレイ１１の各ワード線に接続し、アドレス線１８に入力された行選択用のアドレス信号に対応するメモリセルアレイ１１のワード線を選択ワード線として選択し、選択ワード線と選択されなかった非選択ワード線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ワード線電圧と非選択ワード線電圧を各別に印加する。

ビット線デコーダ１３は、メモリセルアレイ１１の各ビット線に接続し、アドレス線１８に入力された列選択用のアドレス信号に対応するメモリセルアレイ１１のビット線を選択ビット線として選択し、選択ビット線と選択されなかった非選択ビット線に、書き込み、消去、読み出しの各メモリ動作に応じた選択ビット線電圧と非選択ビット線電圧を各別に印加する。

負荷回路１４は、書き込み又は消去動作時において、メモリセルアレイ１１の中からワード線デコーダ１２とビット線デコーダ１３によって書き換え対象として選択された選択メモリセルに電気的に直列接続可能に構成されている。又、電流電圧特性で規定される負荷抵抗特性は、制御回路１６からの制御により変更可能に構成されている。本実施形態では、負荷回路１４が多結晶シリコンで構成されており、その負荷抵抗特性がオーミック特性であって、例えば夫々１０Ω、２００Ω、４００Ωに設定されており、これらの間で切換可能であるとする。又、負荷回路１４がワード線デコーダ１２と電圧スイッチ回路１７の間に設けられており、メモリセルアレイ１１に対し一つの上記負荷回路１４をメモリセル外に備える構成となっている。

制御回路１６は、メモリセルアレイ１１の書き込み、消去、読み出しの各メモリ動作の制御を行う。制御回路１６は、アドレス線１８から入力されたアドレス信号、データ線１９から入力されたデータ入力（書き込み動作時）、制御信号線２０から入力された制御入力信号に基づいて、ワード線デコーダ１２、ビット線デコーダ１３を制御して、メモリセルアレイ１１の読み出し、書き込み、及び、消去動作を制御する。具体的には、各メモリ動作において、選択ワード線、非選択ワード線、選択ビット線、及び、非選択ビット線の夫々に対して、各メモリ動作に応じた所定の電圧を印加するための制御を、電圧スイッチ回路１７、ワード線デコーダ１２、ビット線デコーダ１３等に対して実行する。特に、書き込み及び消去動作時においては、書き換え対象のメモリセルに負荷回路を介して印加する各電圧パルスの電圧振幅及びパルス幅の制御を行う。更に、書き換え動作時において、負荷回路１４の負荷抵抗特性の切換制御を行う。図１に示す例では、制御回路１６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

尚、書き込みと消去は、メモリセルを構成する可変抵抗素子の抵抗特性の遷移（スイッチング）を意味している。ここで、本発明装置が備えるメモリセルは３以上の異なる抵抗特性を取り得る構成であり、各抵抗特性に対して異なる情報が関連付けられることで、３値以上の記憶が可能に構成されているとする。

本実施形態では、負荷回路１４が、ワード線デコーダ１２と電圧スイッチ回路１７の間（即ちメモリセルアレイ１１の外部）に設けられており、多数のメモリセルで構成されたメモリセルアレイ１１に対して一の負荷回路を設ける構成である。そして上述したように、この負荷回路１４は異なる３負荷抵抗特性の間で相互に切換制御が可能に構成されている。

電圧スイッチ回路（電圧発生回路）１７は、メモリセルアレイ１１の読み出し、書き込み、消去動作時に必要な選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、非選択ビット線電圧をワード線デコーダ１２及びビット線デコーダ１３に与える。Ｖｃｃは本発明装置１０の供給電圧（電源電圧）、Ｖｓｓは接地電圧、Ｖｐｐは書き込み又は消去用の電圧（処理に応じた電圧とする）、Ｖｒは読み出し用の電圧である。図１の構成では、書き込み及び消去動作時の選択ワード線電圧は、負荷回路１４を介してワード線デコーダ１２に供給される。

データの読み出しは、メモリセルアレイ１１からビット線デコーダ１３、読み出し回路１５を介して行われる。読み出し回路１５は、データの状態を判定し、その結果を制御回路１６に送り、データ線１９へ出力する。

図２に、本発明装置１のメモリセルアレイ１１の部分的な構成を模式的に示す。図２では、メモリセルアレイ１１は４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３の各交点にメモリセルＭが挟持されている。図２に示すように、メモリセルアレイ１１は、電気抵抗の変化により情報を記憶する可変抵抗素子を有する２端子構造のメモリセルＭを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行のメモリセルの夫々が、メモリセルの一端側を共通のワード線に接続し、同一列のメモリセルの夫々が、メモリセルの他端側を共通のビット線に接続してなるクロスポイント型のメモリセルアレイ構造を有している。

本発明装置１０が備えるメモリセルアレイ１１を構成する各メモリセルとしては、２端子構造の可変抵抗素子の２端子間に書き換え用（書き込み用或いは消去用）の電圧パルスが印加されることで、可変抵抗素子の電流電圧特性で規定される抵抗特性が変化することにより、つまり、一定のバイアス条件下での電気抵抗が変化することにより、情報を書き込み可能に構成されているものを想定する。

図３は、本発明装置１０の各メモリセルを構成する可変抵抗素子の模式的な断面構造図である。メモリセルＭを構成する可変抵抗素子２１は、図３に示すように、下部電極２２と可変抵抗体２３と上部電極２４からなる３層構造体を構成する。尚、図３では、可変抵抗体２３が下部電極２２と上部電極２４の２電極に上下方向から狭持される構成であるとしているが、狭持される方向については上下方向（即ち基板面に対して鉛直な方向）に限られず、基板面と平行な方向に形成された２電極間に可変抵抗体が狭持される構成であっても良い。以下では、可変抵抗素子２１は、図３のように可変抵抗体２３が上下方向に形成される２電極間に狭持される構成であるものとして説明する。

本実施形態におけるメモリセルを構成する可変抵抗素子２１は、上下が非対称に構成されており、例えば、下部電極２２と上部電極２４とが異なる金属材料で構成されているか、電極面積が異なる構成である。或いは、可変抵抗体２３と下部電極２２との界面の接触状態と、可変抵抗体２３と上部電極２４との界面の接触状態とに差異を設けることで上下を非対称に構成するものとしても良い。例えば、下部電極２２としてＴｉＮを用い、このＴｉＮ電極の上面を酸化させることで形成されるチタン酸窒化物（ＴｉＯ_ｘＮ_ｙ）を可変抵抗体２３とし、この上部にＰｔ、ＴｉＮ、Ｗ、Ｃｏ、Ｎｉ等を堆積することで上部電極２４を構成するものとすることができる。即ち、本発明装置１０が備えるメモリセルアレイ１１を構成する各メモリセルは、上下非対称な可変抵抗素子２１によって構成されており、正負両極性の電圧が印加されることで上記のバイポーラスイッチングが可能な構成であるものとする。例えば、可変抵抗素子２１の両端に、下部電極２２を基準としたときの上部電極２４の極性が負極性である第１書き換え電圧と、その逆極性である正極性の第２書き換え電圧とを交互に所定時間印加することで、可変抵抗素子２１の抵抗特性を低抵抗状態と高抵抗状態との間で切り換えることが可能である。

（本発明装置の動作についての説明）
次に、まず本発明の基礎となる新知見についての説明を行った後、本発明装置に対する書き換え動作の一例について説明する。

図４は、上部電極と下部電極の間に可変抵抗体を挟持した構造の可変抵抗素子における両電極間への電圧印加による基本的な抵抗変化特性を示す電流電圧特性の概略図であり、図１８のグラフを説明のために更に簡素化したものである。図４に示される特性曲線によれば、初め抵抗特性Ｓａで表される高抵抗状態だった可変抵抗素子に、ある抵抗値を有する負荷抵抗（負荷回路１４であっても良い）を介して矩形の電圧パルスを印加する。電圧パルスが印加されている間に可変抵抗素子の抵抗特性は低抵抗化が起こり抵抗特性Ｓｂで表される低抵抗状態となる。このとき可変抵抗素子に印加される電圧と、可変抵抗素子を流れる電流は、印加電圧と負荷抵抗の電流電圧特性から決まる負荷曲線Ｌａ上を遷移していくことになる。つまり、低抵抗化に伴って電流は増加し、それに伴い可変抵抗素子に印加される実効電圧Ｖｅｆｆは減少する方向に遷移する。結局、負荷曲線上のある電圧・電流値に到達すると抵抗変化は停止する。この停止する電圧・電流値を「低抵抗化終端点Ｒｔａ」とする。このとき、低抵抗化後の可変抵抗素子は低抵抗化終端点Ｒｔａを通過する電圧電流特性（図４上では特性Ｓｂ）に遷移する。尚、印加電圧の極性は、下部電極２２に対する上部電極２４の極性によって表すものとする（以下において同じ）。

ここで、可変抵抗体２３として酸窒化チタンを用い、下部電極２２及び上部電極２４として白金を用いて構成される可変抵抗素子２１と負荷回路１４の直列回路の両端に、負荷回路１４の負荷抵抗特性を変化させながら同一条件（電圧２．２Ｖ、パルス幅５０ｎｓ）のパルス電圧を印加したときの抵抗特性の変化の状態を測定した。この測定結果を図５に示す。尚、印加前の可変抵抗素子の条件を統一するために、印加前の可変抵抗素子の抵抗特性はメモリセル両端に読み出し電圧０．１Ｖが印加された時に示される抵抗値が２ｋΩに設定されているとする。以下の可変抵抗素子においても、メモリセル両端に前記読み出し電圧０．１Ｖが印加された時に示される抵抗値によって可変抵抗素子の抵抗特性を記載するものとする。

例えば、負荷回路１４の負荷抵抗特性を１０Ωにして電圧パルスを前記直列回路に印加した場合、可変抵抗素子の抵抗特性は点Ｒｔａ１（約１００Ω）を示し、低抵抗状態に遷移した（２ｋΩ→１００Ω）。又、負荷抵抗特性を４００Ωにして同様の印加をした場合には点Ｒｔａ２（約１ｋΩ）を示し、低抵抗状態に遷移した（２ｋΩ→１ｋΩ）。ここで、負荷回路１４の負荷抵抗特性を種々変更して電圧印加後の可変抵抗素子の抵抗特性を示す特性点（低抵抗化終端点Ｒｔａ）を結ぶことで、図５に示される曲線Ｅｔａを得ることができた。曲線Ｅｔａは、低抵抗化終端点Ｔａを結ぶことで得られた曲線であるため、以下では「低抵抗化終端曲線Ｅｔａ」と記載する。

尚、実際には、負荷回路１４以外に、コンタクト抵抗、配線抵抗、及び測定系の持つ寄生抵抗等の抵抗（以下、「不可避抵抗」と称する）が約１２０Ω存在しており、負荷回路１４を１０Ωに設定した場合であっても系全体での負荷抵抗が１３０Ω程度であるとする。又、電圧印加前後の可変抵抗素子の抵抗値の読み出しは、０．１Ｖの電圧印加によって行われており、前記不可避抵抗を除いた値で表している。後述する図７においても同様とする。

又、本発明装置の構造についての説明の項で上述したように、負荷回路１４は、１０Ω、２００Ω、４００Ωの間で負荷抵抗特性を切換可能に構成されているとした（あくまでこれらの値は一例であって、もちろんこれらの値に限定されるものではない）が、図５に示されるグラフを得る際においては、負荷抵抗特性をこれらの値以外にも複数取り得るものとする。負荷回路１４は、あくまで、本発明装置を用いて書き込み或いは消去動作を行う際においては、１０Ω、２００Ω、４００Ω等の抵抗値で代表される抵抗特性の間で負荷抵抗特性を切換可能に構成されていれば良く、本発明装置の動作を説明する際に前提となる新知見を説明する上での根拠となる図４及び後述する図５のグラフを得るためだけに負荷回路１４が更に複数の負荷抵抗特性を切り換えられる構成としたものである。

図５を参照すれば、可変抵抗素子を低抵抗化した後の抵抗特性（低抵抗化終端点Ｒｔａ）は、負荷抵抗特性と、低抵抗化時に印加される電圧と同電圧が印加されることで低抵抗化される際に得られる低抵抗化終端点を結ぶことで得られる低抵抗化終端曲線の交点によって決定されることが分かる。そして、各低抵抗化終端点は、負荷抵抗特性と印加電圧の値に基づいて各可変抵抗素子夫々に対して固有に定まる特性値であるところ、上記低抵抗化終端曲線は各可変抵抗素子夫々に対して固有に定まる特性曲線であると言える。従って、印加電圧パルスの値に基づいて可変抵抗素子固有の低抵抗化終端曲線が選択され、更に、負荷抵抗の負荷抵抗特性に基づいて上記低抵抗化終端曲線上の低抵抗化終端点が選択される。即ち、印加電圧パルスの値と負荷抵抗の負荷抵抗特性との値に基づいて可変抵抗素子の低抵抗状態の抵抗値を容易に制御できることを意味する。

同様に、可変抵抗素子の抵抗状態が高抵抗化する場合についても検証を行う。図６は、素子抵抗が高抵抗化する場合の電圧印加による基本的な抵抗変化特性を示す電流電圧特性を示す。尚、図４並びに図６に示される特性を有する可変抵抗素子は、バイポーラスイッチング特性を有するため、図４とは異なり負電圧の印加によって抵抗状態の遷移を生じさせている。

図６の特性曲線によれば、初め抵抗特性Ｓｂで表される低抵抗状態だった可変抵抗素子に、ある抵抗値を有する負荷抵抗（負荷回路１４であっても良い）を介して矩形の電圧パルスを印加する。電圧パルスが印加されている間に可変抵抗素子の抵抗値は高抵抗化を生じるが、可変抵抗素子に印加される電圧と、可変抵抗素子を流れる電流は印加電圧と負荷抵抗の電流電圧特性から決まる負荷曲線Ｌｂ上を遷移していくことになる。つまり、高抵抗化に伴って電流は減少し、それに伴い可変抵抗素子に印加される実効電圧Ｖｅｆｆは増大する方向に遷移する。このとき、負荷曲線上のある電圧、電流値に到達すると抵抗変化は停止する。この停止する電圧、電流値を「高抵抗化終端点Ｒｔｂ」とする。結局、低抵抗化の時と遷移の方向が異なるだけである点を考慮すれば、可変抵抗素子はパルス印加によって高抵抗化終端点Ｒｔｂを通過する電圧電流特性（図６上では特性Ｓａ）に遷移することが想定される。

ここで、図５と同様に、下部電極２２及び上部電極２４として白金を用いて構成される可変抵抗素子２１と負荷回路１４の直列回路の両端に、負荷回路１４の負荷抵抗特性を変化させながら同一条件（電圧−２．５Ｖ、パルス幅５０ｎｓ）のパルス電圧を印加したときの抵抗特性の変化の状態を測定した。この測定結果を図７に示す。尚、印加前の可変抵抗素子の条件を統一するために、印加前の可変抵抗素子は１００Ωに設定されているとする。又、図７では、図５と視覚的に統一させるために、電圧を絶対値で表現することで抵抗特性を第１象限内に表記している。

例えば、負荷回路１４の負荷抵抗特性を１０Ωにして電圧パルスを前記直列回路に印加した場合、可変抵抗素子の抵抗特性は点Ｒｔｂ１（約２ｋΩ）を示し、高抵抗状態に遷移した（１００Ω→２ｋΩ）。又、負荷抵抗特性を２００Ωにして同様の印加をした場合には点Ｒｔｂ２（約４ｋΩ）を示し、高抵抗状態に遷移した（１００Ω→４ｋΩ）。ここで、負荷回路１４の負荷抵抗特性を種々変更して電圧印加後の可変抵抗素子の抵抗特性を示す特性点（低抵抗化終端点Ｒｔｂ）を結ぶことで、図７に示される曲線Ｅｔｂを得ることができた。曲線Ｅｔｂは、高抵抗化終端点Ｒｔｂを結ぶことで得られた曲線であるため、以下では「高抵抗化終端曲線Ｅｔｂ」と記載する。

図７を参照すれば、図５の場合と同様に、可変抵抗素子を高抵抗化した後の抵抗特性（高抵抗化終端点Ｒｔｂ）は、負荷抵抗特性と、物性値として決まる低抵抗化終端曲線の交点によって決定されることが分かる。つまり、負荷抵抗の抵抗特性と印加電圧パルスの値を変化させることで負荷曲線は選択することができ、高抵抗状態の抵抗値を容易に制御できることを意味する。

即ち、上述の考察により、印加電圧と負荷回路１４の負荷抵抗特性を変化させることで、可変抵抗素子の抵抗特性を高抵抗状態、並びに低抵抗状態の双方に制御することが可能であり、更には、印加電圧及び負荷抵抗特性を所定の条件下で設定することで可変抵抗素子の抵抗特性を３以上の異なる抵抗特性とすることも可能であることが推察される。

上記の推察に鑑み、同一の可変抵抗素子に対して印加電圧及び負荷回路１４の負荷抵抗特性を変化させて電圧印加を行い、可変抵抗素子の抵抗特性の推移を測定した。

図８は、可変抵抗体２３として酸窒化チタンを利用して構成される可変抵抗素子２１と直列に負荷回路１４を接続し、負荷回路１４の負荷抵抗特性並びに電圧発生回路（電圧スイッチ回路）１７から発生される発生電圧条件の一方又は双方を変更させながら、可変抵抗素子２１と負荷回路１４との直列回路の両端に電圧を印加し、印加後の可変抵抗素子２１の抵抗特性の推移を示すグラフである。図８のグラフでは、横軸が負荷抵抗特性並びに発生電圧条件（以下、両条件を併せて「遷移条件」と総称する）を、縦軸が電圧印加後の可変抵抗素子２１の抵抗値を夫々表している。尚、以下では負荷抵抗特性をＺ、印加電圧をＶｐｐとして示す。又、各印加時における電圧印加時間については５０ｎｓとして共通とした。

例えば、図８において初期状態として抵抗特性Ｒｔ０（約２Ωとする）にある可変抵抗素子を含む前記直列回路に対し、Ｚ＝１０Ω、Ｖｐｐ＝＋２．２Ｖの遷移条件（以下、この条件で電圧印加を行う場合を「第１遷移条件」と称する。図８のグラフの横軸にも丸数字でその旨を表記）の下で電圧印加を行った（印加＃１）後、可変抵抗素子２１の抵抗特性を測定すると、抵抗特性がＲｔ１（約１００Ω）を示した。次に、この抵抗特性Ｒｔ１の可変抵抗素子を含む前記直列回路に対し、Ｚ＝１０Ω、Ｖｐｐ＝−２．５Ｖの遷移条件（以下、この条件で電圧印加を行う場合を「第２遷移条件」と称する。図８のグラフの横軸にも丸数字でその旨を表記）の下で電圧印加を行った（印加＃２）後、可変抵抗素子２１の抵抗特性を測定すると、抵抗特性がＲｔ２（約２ｋΩ）を示した。以下同様に、第２遷移条件、及び第１遷移条件で電圧印加を繰り返す（印加＃３〜印加＃６）ことで、約１００Ωと約２ｋΩとの間で抵抗特性の遷移が繰り返された（抵抗特性Ｒｔ３〜Ｒｔ６）。

引き続き抵抗特性Ｒｔ６を示す可変抵抗素子含む前記直列回路に対し、Ｚ＝４００Ω、Ｖｐｐ＝＋２．２Ｖの遷移条件（以下、この条件で電圧印加を行う場合を「第３遷移条件」と称する。図８のグラフの横軸にも丸数字でその旨を表記）の下で電圧印加を行った（印加＃７）後、可変抵抗素子２１の抵抗特性を測定すると、抵抗特性がＲｔ７（約１ｋΩ）を示した。次に、この抵抗特性Ｒｔ７の可変抵抗素子を含む前記直列回路に対し前記第２遷移条件（Ｚ＝１０Ω、Ｖｐｐ＝−２．５Ｖ）の下で電圧印加を行った（印加＃８）後、可変抵抗素子２１の抵抗特性を測定すると、抵抗特性がＲｔ８（約２ｋΩ）を示した。以下同様に、第３遷移条件、及び第２遷移条件で電圧印加を繰り返す（印加＃９〜印加＃１１）ことで、約１ｋΩと約２ｋΩとの間で抵抗特性の遷移が繰り返された（抵抗特性Ｒｔ９〜Ｒｔ１１）。

引き続き抵抗特性Ｒｔ１１を示す可変抵抗素子含む前記直列回路に対し、Ｚ＝２００Ω、Ｖｐｐ＝−２．５Ｖの遷移条件（以下、この条件で電圧印加を行う場合を「第４遷移条件」と称する。図８のグラフの横軸にも丸数字でその旨を表記）の下で電圧印加を行った（印加＃１２）後、可変抵抗素子２１の抵抗特性を測定すると、抵抗特性がＲｔ１２（約４ｋΩ）を示した。次に、この抵抗特性Ｒｔ１２の可変抵抗素子を含む前記直列回路に対し前記第３遷移条件（Ｚ＝４００Ω、Ｖｐｐ＝＋２．２Ｖ）の下で電圧印加を行った（印加＃１３）後、可変抵抗素子２１の抵抗特性を測定すると、抵抗特性がＲｔ１３（約１ｋΩ）を示した。以下同様に、第４遷移条件、及び第３遷移条件で電圧印加を繰り返す（印加＃１４〜印加＃１６）ことで、約４ｋΩと約２ｋΩとの間で抵抗特性の遷移が繰り返された（抵抗特性Ｒｔ１４〜Ｒｔ１６）。

更に引き続き抵抗特性Ｒｔ１６を示す可変抵抗素子含む前記直列回路に対し、前記第１遷移条件（Ｚ＝１０Ω、Ｖｐｐ＝＋２．２Ｖ）の下で電圧印加を行った（印加＃１７）後、可変抵抗素子２１の抵抗特性を測定すると、抵抗特性がＲｔ１７（約１００Ω）を示した。次に、この抵抗特性Ｒｔ１７の可変抵抗素子を含む前記直列回路に対し前記第４遷移条件（Ｚ＝２００Ω、Ｖｐｐ＝−２．５Ｖ）の下で電圧印加を行った（印加＃１８）後、可変抵抗素子２１の抵抗特性を測定すると、抵抗特性がＲｔ１８（約４ｋΩ）を示した。以下同様に、第１遷移条件、及び第４遷移条件で電圧印加を繰り返す（印加＃１９〜印加＃２１）ことで、約１００Ωと約４ｋΩとの間で抵抗特性の遷移が繰り返された（抵抗特性Ｒｔ１９〜Ｒｔ２１）。

以上の各印加＃１〜＃２１に係る可変抵抗素子の抵抗特性の遷移より、以下の（１）〜（４）に示す結論を導くことができる。

（１） 可変抵抗素子の抵抗特性が、第２抵抗特性（約２ｋΩ）であるか第４抵抗特性（約４ｋΩ）であるかに拘らず、第１遷移条件の下で可変抵抗素子と負荷回路の直列回路に対して電圧印加を行うと、抵抗特性が第１抵抗特性（約１００Ω）に遷移する（印加＃１、＃３、＃５、＃１７、＃１９、＃２１）。

（２） 可変抵抗素子の抵抗特性が、第１抵抗特性（約１００Ω）であるか第３抵抗特性（約１ｋΩ）であるかに拘らず、第２遷移条件の下で可変抵抗素子と負荷回路の直列回路に対して電圧印加を行うと、抵抗特性が第２抵抗特性（約２ｋΩ）に遷移する（印加＃２、＃４、＃６、＃８、＃１０）。

（３） 可変抵抗素子の抵抗特性が、第２抵抗特性（約２ｋΩ）であるか第４抵抗特性（約４ｋΩ）であるかに拘らず、第３遷移条件の下で可変抵抗素子と負荷回路の直列回路に対して電圧印加を行うと、抵抗特性が第３抵抗特性（約１ｋΩ）に遷移する（印加＃７、＃９、＃１１、＃１３、＃１５）。

（４） 可変抵抗素子の抵抗特性が、第１抵抗特性（約１００Ω）であるか第３抵抗特性（約１ｋΩ）であるかに拘らず、第４遷移条件の下で可変抵抗素子と負荷回路の直列回路に対して電圧印加を行うと、抵抗特性が第４抵抗特性（約４ｋΩ）に遷移する（印加＃１２、＃１４、＃１６、＃１８、＃２０）。

以上の結果より、当該可変抵抗素子２１は、遷移条件を適宜設定することにより、第１〜第４抵抗特性の異なる抵抗特性に遷移させることができる。従って、各抵抗特性に対して夫々異なる情報の関連付けを行うことで、当該可変抵抗素子をメモリセルに利用する不揮発性半導体装置は最大で異なる４値の情報の記憶が可能となる。尚、遷移後の可変抵抗素子は、新たな遷移条件の下での電圧印加が行われるまでその抵抗状態を持続する。

尚、図８の結果を参照すると、第１抵抗特性と第２抵抗特性との遷移は、負荷抵抗特性を変化させずに印加電圧の正負を変化させることによって行われており、従来のバイポーラスイッチング特性を利用した抵抗特性の遷移に相当する。本件発明によれば、この従来構成に加え、直列回路両端に対する印加電圧と負荷抵抗特性とを制御することで、更に第３並びに第４抵抗特性に対しても遷移可能となっていることが示されている。これにより、従来のバイポーラスイッチング特性を利用した２値記憶のメモリセルに対して、印加電圧と負荷抵抗特性とを夫々制御可能な構成とすることで３値以上の多値記憶メモリセルの実現が可能となる。

又、上記の例では、第１抵抗特性と第３抵抗特性との間の直接的な遷移、並びに第２抵抗特性と第４抵抗特性との間の直接的な遷移を行うことができない構成であるが、この場合、例えば第１抵抗特性に関連付けられている情報ｉ１から第３抵抗特性に関連付けられている情報ｉ３に対して書き換えを行うに際しては、第１抵抗特性から第２又は第４何れかの抵抗特性に遷移させた後に第３抵抗特性に遷移させることで情報ｉ１からｉ３に対する書き換えが可能である。第２抵抗特性に関連付けられている情報ｉ２から第４抵抗特性に関連付けられている情報ｉ４に対する書き換えを行う場合にも同様である。しかし、上記の例に示されるような特性を持つ可変抵抗素子をメモリセルに利用する場合には、できるだけ変化の組み合わせの頻度が高い情報の組み合わせを、直接的遷移が可能な抵抗特性の組み合わせに関連付けを行うことで情報の書き換えに要する時間の抑制が担保される。

尚、上述の各遷移条件並びに抵抗特性における数値は一例であって、これらの数値に限定されるものではない。更に、上述の例で用いた可変抵抗素子においては、異なる４つの抵抗特性を取り得る場合を説明したが、この数についても４に限定される訳ではない。即ち、遷移条件を適宜設定して電圧印加を行うことで、遷移条件に応じた３以上の異なる抵抗特性を取り得る可変抵抗素子であれば、各メモリセル毎に３値以上の情報記憶が可能となる。即ち、例えば８の異なる遷移条件に基づいて電圧印加を行うことで８の異なる抵抗特性を取り得る可変抵抗素子をメモリセルに備えることで、一メモリセル毎に８値の異なる情報記憶が可能となる。これにより、占有面積の増大を抑制しながら大容量の記憶が可能な半導体記憶装置を実現することが可能となる。尚、この場合、上記の例では負荷回路１４の負荷抵抗特性を１０Ω、２００Ω、４００Ωの３値の間で切換可能に構成されているものとしたが、４値以上の負荷抵抗特性の中から適宜選択した一の負荷抵抗特性に切換可能に構成されるものとすれば良い。又、発生電圧条件についても、上記の例では＋２．２Ｖと−２．５Ｖの間での切り換えを想定して説明したが、３値以上の異なる電圧の中から適宜選択した一の電圧を印加可能に構成されるものとすれば良い。

又、上記負荷回路１４は、各メモリセル毎に備える必要はなく、複数のメモリセルに対して一の負荷回路が備えられる構成とすることができる。例えば、各ワード線毎に一の負荷回路１４を備えるものとしても良い。

ところで、図８に示したデータを参照すれば、発生電圧条件が同一である第１遷移条件と第３遷移条件、或いは第２遷移条件と第４遷移条件とを夫々比較すると、負荷抵抗特性が大きい遷移条件の下で電圧印加が行われた場合の方が可変抵抗素子の抵抗特性が高抵抗状態を示している（第３抵抗特性（１ｋΩ）＞第１抵抗特性（１００Ω）、第４抵抗特性（４ｋΩ）＞第２抵抗特性（２ｋΩ））。図９は、同一の発生電圧条件の下（電圧−２．５Ｖ、パルス幅５０ｎｓ）で負荷抵抗特性を変化させて電圧印加を行った場合の可変抵抗素子の抵抗特性を示すグラフであるが、このグラフからも負荷抵抗特性を大きくするほど可変抵抗素子が高抵抗化することが伺える。

ところが、上記特許文献２には、ベリファイの手法として、高抵抗化させる手順においても十分に高抵抗化しなかった場合にはゲート電圧を昇圧させることで素子の高抵抗化を実施すると開示されており、この記述は上記図８或いは図９に示される結果と異なる内容となっている（ゲート電圧を昇圧させることは負荷抵抗特性を小さくすることを意味する）。即ち、特許文献２における当該記述内容は、高抵抗化させるための閾値電圧に満たない電圧印加が行われることで十分に抵抗値が高抵抗化されなかった場合に、可変抵抗素子の内の一部の領域のみが高抵抗化し、残りの領域が低抵抗状態のままである場合があり、かかる状態においては選択トランジスタのゲート電圧を昇圧することでより強い電圧を印加可能とし、これによって抵抗変化が起こらなかった領域にも抵抗変化が起こるだけの電圧を印加させることで可変抵抗素子の多くの領域で高抵抗化が起こるため結果として高抵抗化する場合があることを示唆しているに過ぎず、高抵抗化終端曲線Ｅｔｂと負荷抵抗特性とが交わる点によって可変抵抗素子の（この場合は高抵抗化に係る）抵抗特性を制御するという本発明の抵抗制御方法とは明らかに主旨も方法も異なるものであることを確認のために明記しておく。

［第２実施形態］
以下において、本発明装置及び本発明方法の第２実施形態（以下、適宜「本実施形態」と称する）について、図１０を参照して説明する。尚、本実施形態は、第１実施形態と比較して、負荷回路１４の構成が異なるのみであり、他は第１実施形態の構成と同一である。以下では、第１実施形態と異なる部分についてのみ説明を行い、第１実施形態と同一の部分についての説明は省略する。

本実施形態では、負荷回路１４として第１実施形態における多結晶シリコンに代えて、一以上のＭＯＳトランジスタで構成されており、このＭＯＳトランジスタのゲート電圧が制御回路１６によって制御されることで、ＭＯＳトランジスタの負荷抵抗（導通抵抗）が制御される構成である。制御回路１６は、ＭＯＳトランジスタの負荷抵抗を予め登録されている書き換え処理に必要な遷移条件を充足するための負荷抵抗特性にすべく、指定された書き換え処理に応じてＭＯＳトランジスタのゲート電圧を変更し、これによってＭＯＳトランジスタの負荷抵抗が指定された負荷抵抗特性を示す。尚、以下では適宜「トランジスタ１４」と記載する。

このような構成を有する場合において、可変抵抗素子の抵抗特性を遷移させる場合の処理について、図１０に示すフローチャートを用いて説明する。尚、以下では、第１実施形態における例を用いて、第１抵抗特性から第２抵抗特性に対して遷移させる（高抵抗化）処理を行う場合について説明する。又、可変抵抗素子が第２抵抗特性である場合には当該可変抵抗素子を備えるメモリセルが消去状態にある旨の関連付けがされているものとして以下説明する。

本実施形態では、第１実施形態と異なり、負荷抵抗特性の切換制御をトランジスタのオン抵抗の制御で行う構成であるため、ゲート電圧を変化させることで負荷抵抗特性を細かく制御することが可能である。一方で、トランジスタの特性によっては指定されたゲート電圧に基づいて遷移条件を充足する負荷抵抗特性を満たさず、直列回路に対して電圧を印加した後においても可変抵抗素子が目的とする抵抗特性に遷移しない可能性も考えられる。

従って、目的とする抵抗特性に遷移させるのに必要な遷移条件を充足する負荷抵抗特性を実現可能なゲート電圧の範囲を予め測定しておき、当該ゲート電圧の下限値から順次微少電圧ずつ増加させながら抵抗特性が推移されるまで繰り返し電圧印加を行うか、逆に、ゲート電圧の上限値から順次微少電圧ずつ減少させながら抵抗特性が推移されるまで繰り返し電圧印加を行う。尚、このとき、下限値からゲート電圧を徐々に増加させるか、上限値からゲート電圧を徐々に減少させるかについては、可変抵抗素子の抵抗特性を高抵抗化する場合と低抵抗化する場合とで異ならせるものとして良い。以下では、一例としてゲート電圧を順次減少させながら直列回路に対して電圧印加を行って抵抗状態の遷移を行う場合（可変抵抗素子を高抵抗化、即ち消去処理を行う場合）につき説明する。

一のメモリセルに対する消去処理を行う場合、まず、トランジスタ１４のゲート電極に対して印加するゲート電圧Ｖｇを所定の基準電圧Ｖｇ０に設定し（ステップ＃５１）、ゲート電圧Ｖｇをゲート電極に印加する（ステップ＃５２）。この基準電圧Ｖｇ０は、上述したように、第２抵抗特性に遷移させる際に必要な前記第２遷移条件を充足する負荷抵抗特性をトランジスタ１４が実現するのに必要な最大の電圧とする。

このような状態の下、電圧発生回路１７から直列回路に対して第２遷移条件を充足する発生電圧条件の下（上記の例では−２．５Ｖ）で電圧印加を行う（ステップ＃５３）。この後、対象となるメモリセルが備える可変抵抗素子の抵抗値を読み出し回路１５を用いて読み出し、正しく第２抵抗特性に遷移できているかどうかの評価を行う。印加後の抵抗値Ｒと第２抵抗特性に係る抵抗値Ｒ２（上記の例では約２ｋΩ）との抵抗差が定められた微小な値ｄ以下であれば（ステップ＃５４においてＹｅｓ）、正しく第２抵抗特性に遷移できていると判断し、電圧印加処理を終了する。一方、抵抗差が前記ｄを上回っていれば、即ち、正しく高抵抗化がされていなければ（ステップ＃５４においてＮｏ）、ゲート電圧を所定の微小電圧ΔＶｇだけ減少させ（ステップ＃５５）、トランジスタ１４の負荷抵抗特性を微小増加させた状態で再び直列回路に対する電圧印加を行う（ステップ＃５３）。以下、抵抗値Ｒと抵抗値Ｒ２とがｄ以下の差になるまで上記のゲート電圧の減少処理と、直列回路に対する電圧印加処理を繰り返す。これにより、一回のパルス電圧印加によって可変抵抗素子を目的とする抵抗特性に遷移できなかった場合であっても、２回以上のパルス電圧印加によって目的とする抵抗特性に正しく遷移させることが可能となる。

尚、ステップ＃５４において、測定された抵抗値Ｒが目的とする抵抗値Ｒ２を大きく逸脱する所定の範囲内の値にある場合においては、一旦異なる遷移条件の下での電圧印加を行うことで抵抗特性を異なる特性に遷移させた後に、改めてステップ＃５１〜ステップ＃５４（及びステップ＃５５）の各ステップを行うものとしても良い。例えば、図８の例で言えば、パルス電圧印加前の可変抵抗素子の抵抗特性が第４抵抗特性（約４ｋΩ）である場合も想定され得る。この場合、第２遷移条件の下で電圧印加を行っても第２抵抗特性に遷移させることができない。即ち、ステップ＃５４において、抵抗値Ｒが第２遷移条件の下での電圧印加では第２抵抗特性に遷移できない抵抗値の範囲内にないかどうかの判断を行い、当該範囲内に属する抵抗値である場合には、第２遷移条件とは異なる遷移条件（例えば第１遷移条件）の下で電圧印加を行って抵抗特性を異なる抵抗特性（この場合は第１抵抗特性）に遷移させた後、改めてステップ＃５１〜ステップ＃５４（及びステップ＃５５）を行う。これにより、可変抵抗素子の抵抗制御性が向上する。

［別実施形態］
本発明装置の別実施形態につき、以下に説明する。

〈１〉 上述の実施形態では、正負両極性のパルス電圧が印加されることで抵抗特性を変化するバイポーラスイッチング特性を有する可変抵抗素子を各メモリセルが備える構成であるものとしたが、正極性或いは負極性の何れか一方の電圧印加のみで抵抗特性を遷移させる構成としても構わない。この場合、負荷抵抗特性の制御に加えて、パルス電圧の印加時間を変更することで抵抗特性の遷移を行う構成としても良い。

この場合には、各メモリセルが、可変抵抗素子とダイオードとが組み合わされることで１Ｄ１Ｒ型のクロスポイント構造を有するものとすることもできる。

図１１（Ａ）に可変抵抗素子６１とダイオード６２を直列に接続した１Ｄ１Ｒ構造の概略図、図１１（Ｂ）に図１１（Ａ）の等価回路図、図１２に１Ｄ１Ｒクロスポイント構造のセルアレイの概略図を示す。図１１（Ａ）に示すように、下部電極６３と可変抵抗体６４と上部電極６５からなる３層構造の可変抵抗素子６１と、Ｐ型半導体層６６とＮ型半導体層６７のＰＮ接合で構成されるダイオード６２を上下に直列に接続されて構成される。Ｐ型半導体層６６とＮ型半導体層６７は、夫々シリコンにＰ型とＮ型の不純物を注入して形成される。図１２では、メモリセルアレイは４本のビット線ＢＬ０〜ＢＬ３と４本のワード線ＷＬ０〜ＷＬ３の交点に挟持されている。１Ｄ１Ｒクロスポイント構造の場合は回り込み電流を抑制できるため、高集積化に適している。ただし、ダイオードとの直列構造であるためバイポーラスイッチングとできず、モノポーラスイッチング動作とする必要がある。

尚、Ｐ型半導体層とＮ型半導体層との両半導体層を備える構成の他に、Ｐ型又はＮ型の何れかの半導体層と電極との界面でショットキー接続を形成することで、ダイオードを構成するものとしても良い。

〈２〉 上述の各実施形態、及び別実施形態１では、１Ｒ型或いは１Ｄ１Ｒ型のメモリセルに適用可能である旨を記載したが、本発明装置の構成を１Ｔ１Ｒ型のメモリセルに対して適用することも可能である。

図１３に、１Ｔ１Ｒ型のメモリセルをマトリクス状に配置したメモリセルアレイ１１の部分的な構成を模式的に示す。図１３において、各メモリセルの選択トランジスタのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタのソースは共通のソース線ＳＬに接続され、各メモリセルの可変抵抗素子の一方端（上部電極側）はビット線（ＢＬ１〜ＢＬｍ）に接続されている。又、図１３の構成は、各メモリセルの可変抵抗素子がモノポーラスイッチング動作を想定しているため、書き込み、消去、読み出しの各メモリ動作においてソース線には接地電圧が印加される構成である。このため、メモリ動作の種類に応じてソース線電圧を切り換える必要がないので、ソース線電圧を切り換えるための電圧スイッチ回路１７を介さず直接接地電圧に固定できる。尚、バイポーラスイッチング動作を想定する場合には、ソース線電圧の正負を逆転させるために、電圧スイッチ回路１７及びソース線デコーダ（不図示）を介してソース線に所定電圧を選択的に印加可能に構成されているものとすれば良い。

図１４（Ａ）に、１Ｔ１Ｒ型のメモリセルの模式的な断面構造を示す。メモリセルアレイ１１を構成するメモリセルは、半導体基板上に作成したソース領域８６とドレイン領域８７、及び、ゲート酸化膜上に形成されたゲート電極８８からなる選択トランジスタ８２と、下部電極８３と可変抵抗体８４と上部電極８５を積層してなる３層構造の可変抵抗素子８１を、選択トランジスタ８２のドレイン領域８７と可変抵抗素子８１の下部電極８３とを電気的に接続して、選択トランジスタ８２と可変抵抗素子８１の直列回路として形成されている。ゲート電極８８はワード線ＷＬに接続され、ソース領域８６はソース線ＳＬに接続され、上部電極８５はビット線ＢＬに接続される。可変抵抗体８４としてＴｉＮを酸化して作成したＴｉＯＮを用い、電極は上部電極、下部電極ともＴｉＮを用いた。図１４（Ｂ）は、図１４（Ａ）に示す断面構造の１Ｔ１Ｒ型メモリセルの等価回路図である。

このように構成される場合であっても、同様に負荷回路の負荷抵抗特性を所定の条件に設定した状態で、対象メモリセルに接続される選択ビット線或いは選択ワード線に対して遷移条件を充足する所定の電圧を印加することで、メモリセルを構成する可変抵抗素子の抵抗特性の遷移が可能である。

更に、このとき、負荷回路として選択トランジスタのオン抵抗を用いる構成としても良い。この場合は、負荷回路がメモリセルアレイ１１の内部に含まれる構成に相当する。このとき、選択トランジスタのゲート電極に印加するパルス電圧の大きさによって負荷抵抗特性を変更することとなる。

〈３〉 上述の実施形態では、可変抵抗素子２１を構成する可変抵抗体２３が酸窒化チタンで構成されるものとしたが、他の金属酸化物で構成されるものとしても良い。図１５は、可変抵抗体として酸化銅を用いて可変抵抗素子を構成した場合の抵抗特性の遷移を示すグラフ、図１６は、可変抵抗体として酸化ニッケルを用いて可変抵抗素子を構成した場合の抵抗特性の遷移を示すグラフである。

図１５並びに図１６に示されるように、可変抵抗体が酸化銅或いは酸化ニッケルの場合であっても、図８に示される酸窒化チタンの場合と同様、異なる４の遷移条件（以下、酸窒化チタンの場合と同様に第１〜第４遷移条件と称する）の下で電圧印加を行うことで、異なる４の抵抗特性（以下、酸窒化チタンの場合と同様に第１〜第４遷移条件と称する）を取ることができる。

即ち、酸化銅（図１５）の場合には、（１）抵抗特性が、第２抵抗特性（約３２ｋΩ）であるか第４抵抗特性（約１００ｋΩ）であるかに拘らず、第１遷移条件（Ｚ＝１０Ω、Ｖｐｐ＝＋３．２Ｖ）の下で可変抵抗素子と負荷回路の直列回路に対して電圧印加を行うと、抵抗特性が第１抵抗特性（約５００Ω）に遷移し、（２）抵抗特性が第１抵抗特性（約５００Ω）であるか第３抵抗特性（約２．２ｋΩ）であるかに拘らず、第２遷移条件（Ｚ＝１０Ω、Ｖｐｐ＝−３．５Ｖ）の下で可変抵抗素子と負荷回路の直列回路に対して電圧印加を行うと、抵抗特性が第２抵抗特性（約３２ｋΩ）に遷移し、（３）抵抗特性が第２抵抗特性（約３２ｋΩ）であるか第４抵抗特性（約１００ｋΩ）であるかに拘らず、第３遷移条件（Ｚ＝３ｋΩ、Ｖｐｐ＝＋３．２Ｖ）の下で可変抵抗素子と負荷回路の直列回路に対して電圧印加を行うと、抵抗特性が第３抵抗特性（約２．２ｋΩ）に遷移し、（４）抵抗特性が第１抵抗特性（約５００Ω）であるか第３抵抗特性（約２．２ｋΩ）であるかに拘らず、第４遷移条件（Ｚ＝２ｋΩ、Ｖｐｐ＝−３．５Ｖ）の下で可変抵抗素子と負荷回路の直列回路に対して電圧印加を行うと、抵抗特性が第４抵抗特性（約１００ｋΩ）に遷移する。

同様に、酸化ニッケル（図１６）の場合には、（１）抵抗特性が、第３抵抗特性（約５５０Ω）であるか第４抵抗特性（約１０ｋΩ）であるかに拘らず、第１遷移条件（Ｚ＝１０Ω、Ｖｐｐ＝＋１．７Ｖ）の下で可変抵抗素子と負荷回路の直列回路に対して電圧印加を行うと、抵抗特性が第１抵抗特性（約８０Ω）に遷移し、（２）抵抗特性が第１抵抗特性（約８０Ω）であるか第３抵抗特性（約５５０Ω）であるかに拘らず、第２遷移条件（Ｚ＝１０Ω、Ｖｐｐ＝−２．２Ｖ）の下で可変抵抗素子と負荷回路の直列回路に対して電圧印加を行うと、抵抗特性が第２抵抗特性（約１．３ｋΩ）に遷移し、（３）抵抗特性が第２抵抗特性（約１．３ｋΩ）であるか第４抵抗特性（約１０ｋΩ）であるかに拘らず、第３遷移条件（Ｚ＝７００Ω、Ｖｐｐ＝＋１．７Ｖ）の下で可変抵抗素子と負荷回路の直列回路に対して電圧印加を行うと、抵抗特性が第３抵抗特性（約５５０Ω）に遷移し、（４）抵抗特性が第１抵抗特性（約８０Ω）であるか第３抵抗特性（約５５０Ω）であるかに拘らず、第４遷移条件（Ｚ＝６００Ω、Ｖｐｐ＝−２．２Ｖ）の下で可変抵抗素子と負荷回路の直列回路に対して電圧印加を行うと、抵抗特性が第４抵抗特性（約１０ｋΩ）に遷移する。

即ち、可変抵抗素子２１が酸化銅或いは酸化ニッケルで構成される場合においても、遷移条件を適宜設定することにより、第１〜第４抵抗特性の異なる抵抗特性に遷移させることができる。従って、各抵抗特性に対して夫々異なる情報の関連付けを行うことで、当該可変抵抗素子をメモリセルに利用する不揮発性半導体装置は最大で異なる４値の情報の記憶が可能となる。図８、図１５、及び図１６の各結果を参照すれば、一般的に、従来スイッチング動作が確認されている金属酸化物に対しても、同様に印加電圧と負荷抵抗特性とを変化させることで抵抗特性の制御が可能であることが推察される。即ち、他の材料を可変抵抗素子の材料として用いた場合であっても、同様に多値記憶が可能なメモリセルの実現が可能であると考えられる。

本発明に係る不揮発性半導体記憶装置の概略構成を示すブロック図の一例 本発明に係る不揮発性半導体記憶装置が備えるメモリセルアレイの部分的な構成を示す図 本発明に係る不揮発性半導体記憶装置の各メモリセルを構成する可変抵抗素子の模式的な断面構造図 可変抵抗素子の抵抗変化特性を示す概略図（１） 低抵抗化終端曲線を示すグラフ 可変抵抗素子の抵抗変化特性を示す概略図（２） 低抵抗化終端曲線を示すグラフ 可変抵抗体が酸窒化チタンで構成される可変抵抗素子の抵抗特性の推移を示すグラフ 同一発生条件の下で負荷抵抗特性を変化させて電圧印加を行った場合の可変抵抗素子の抵抗特性を示すグラフ 本発明の第２実施形態に係る不揮発性半導体記憶装置において可変抵抗素子の抵抗特性を遷移させる際の処理方法を示すフローチャート １Ｄ１Ｒ型の可変抵抗素子の概略構造及び等価回路 １Ｄ１Ｒ型の可変抵抗素子をメモリセルに備えるメモリセルアレイの部分的な構成を示す図 図１３に示す１Ｔ１Ｒ型のメモリセルを用いたメモリセルアレイ１１の部分的な構成を示す回路図 １Ｔ１Ｒ型のメモリセルの一構成例を示す模式的な垂直断面図と等価回路図 可変抵抗体が酸化銅で構成される可変抵抗素子の抵抗特性の推移を示すグラフ 可変抵抗体が酸化ニッケルで構成される可変抵抗素子の抵抗特性の推移を示すグラフ 上部電極と下部電極の間に可変抵抗体を挟持した構造の可変抵抗素子における両電極間への電圧印加による基本的な抵抗変化特性を示す電流電圧特性を示すグラフ バイポーラスイッチング動作可能な可変抵抗素子の抵抗特性（電流電圧特性）を示すグラフ モノポーラスイッチング動作可能な可変抵抗素子の抵抗特性を示すグラフ

符号の説明

１０： 本発明に係る不揮発性半導体記憶装置
１１： メモリセルアレイ
１２： ワード線デコーダ
１３： ビット線デコーダ
１４： 負荷回路
１５： 読み出し回路
１６： 制御回路
１７： 電圧スイッチ回路
１８： アドレス線
１９： データ線
２０： 制御信号線
２１： 可変抵抗素子
２２： 下部電極
２３： 可変抵抗体
２４： 上部電極
６１： 可変抵抗素子
６２： ダイオード
６３： 下部電極
６４： 可変抵抗体
６５： 上部電極
６６： Ｐ型半導体層
６７： Ｎ型半導体層
６８： 下部配線
６９： 上部配線
８１： 可変抵抗素子
８２： 選択トランジスタ
８３： 下部電極
８４： 可変抵抗体
８５： 上部電極
８６： ソース領域
８７： ドレイン領域
８８： ゲート電極
ＢＬ０〜ＢＬ３、ＢＬ： ビット線
Ｅｔａ： 低抵抗化終端曲線
Ｉｃ１： 電流コンプライアンス値
Ｌａ、Ｌｂ： 負荷曲線
Ｍ： メモリセル
Ｒｔ０〜Ｒｔ２１： 抵抗特性
Ｒｔａ： 低抵抗化終端点
Ｒｔｂ： 高抵抗化終端点
Ｒｔａ１、Ｒｔａ２： 抵抗特性
Ｓａ、Ｓｂ： 抵抗特性（電流電圧特性曲線）
Ｓｃ： 負荷抵抗特性
ＳＬ： ソース線
Ｔｂ： 遷移点
ＷＬ０〜ＷＬ３、ＷＬ： ワード線
Ｖａ、Ｖｂ： 閾値電圧
Ｖｇ： ゲート電圧
Ｚ： 負荷抵抗特性

Claims (11)

1. 両端に所定条件を充足する電圧が印加されることで、当該両端の電流電圧特性で規定される抵抗特性が遷移し、前記抵抗特性に応じて異なる情報が関連付けられることで情報の記憶が可能な２端子構造の可変抵抗素子を有するメモリセルを複数配列してなるメモリセルアレイと、
   前記可変抵抗素子の一方の端子に直列に接続する負荷回路と、
   前記可変抵抗素子と前記負荷回路との直列回路の両端に電圧を印加するための電圧発生回路と、を備えてなる不揮発性半導体記憶装置であって、
   前記負荷回路が、電流電圧特性で規定される負荷抵抗特性の変更制御を可能に構成され、
   前記電圧発生回路が、当該電圧発生回路から発生される電圧の発生電圧条件を変更制御可能に構成され、
   前記可変抵抗素子が、前記直列回路に前記電圧発生回路からの発生電圧が印加されると、前記負荷回路の負荷抵抗特性と前記電圧発生回路からの発生電圧条件に基づいて決定される一の抵抗特性に抵抗特性を遷移可能に構成され、
   前記負荷回路の負荷抵抗特性又は前記電圧発生回路からの発生電圧条件の何れか一方、又は双方を変更することで一の遷移条件を設定し、当該設定された遷移条件の下で書き換え対象である対象メモリセルが備える前記直列回路に対して前記電圧発生回路からの発生電圧を印加し、前記対象メモリセルが備える前記可変抵抗素子の抵抗特性を、電圧印加前に示される抵抗特性を含めた少なくとも３つの異なる抵抗特性の中から選択される一の抵抗特性に選択的に遷移させることで、少なくとも３値の情報の記憶が可能に構成されていることを特徴とする不揮発性半導体記憶装置。
2. 前記負荷回路が、少なくとも２つの異なる負荷抵抗特性に対して設定可能に構成されており、
   前記可変抵抗素子が、
   同一の前記発生電圧条件で、前記直列回路に対して前記電圧発生回路からの発生電圧が印加されると、前記負荷回路の負荷抵抗特性が前記２つの異なる負荷抵抗特性の何れに設定されているかによって、夫々異なる抵抗特性に遷移可能であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記可変抵抗素子が、少なくとも第１抵抗特性、第２抵抗特性、第３抵抗特性、及び第４抵抗特性の４つの異なる抵抗特性から一の抵抗特性を選択可能に構成されており、
   前記負荷抵抗特性又は前記発生電圧条件の何れか一方、又は双方を変更して一の遷移条件を設定し、当該設定された遷移条件の下で前記直列回路に対して前記電圧発生回路からの発生電圧を印加する処理を一回以上行うことで、前記直列回路に接続される前記可変抵抗素子の抵抗特性が前記第１乃至第４抵抗特性間で相互に選択的に遷移可能に構成されていることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
4. 前記負荷抵抗特性及び前記発生電圧条件を所定の第１遷移条件に設定した状態で、前記第２抵抗特性又は前記第４抵抗特性を示す前記可変抵抗素子と前記負荷回路との直列回路に対して前記電圧発生回路からの発生電圧を印加すると、前記可変抵抗素子が前記第１抵抗特性に遷移し、
   前記負荷抵抗特性及び前記発生電圧条件を所定の第２遷移条件に設定した状態で、前記第１抵抗特性又は前記第３抵抗特性を示す前記可変抵抗素子と前記負荷回路との直列回路に対して前記電圧発生回路からの発生電圧を印加すると、前記可変抵抗素子が前記第２抵抗特性に遷移し、
   前記負荷抵抗特性及び前記発生電圧条件を所定の第３遷移条件に設定した状態で、前記第２抵抗特性又は前記第４抵抗特性を示す前記可変抵抗素子と前記負荷回路との直列回路に対して前記電圧発生回路からの発生電圧を印加すると、前記可変抵抗素子が前記第３抵抗特性に遷移し、
   前記負荷抵抗特性及び前記発生電圧条件を所定の第４遷移条件に設定した状態で、前記第１抵抗特性又は前記第３抵抗特性を示す前記可変抵抗素子と前記負荷回路との直列回路に対して前記電圧発生回路からの発生電圧を印加すると、前記可変抵抗素子が前記第４抵抗特性に遷移することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記第１及び第２遷移条件は、前記負荷抵抗特性が共通で前記発生電圧条件のみが異なる構成であり、
   前記第１及び第３遷移条件、並びに前記第２及び第４遷移条件は、夫々前記発生電圧条件が共通で前記負荷抵抗特性のみが異なる構成であることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記第１及び第３抵抗特性は、前記第２及び第４抵抗特性より低抵抗状態を示す抵抗特性であることを特徴とする請求項４又は請求項５に記載の不揮発性半導体記憶装置。
7. 前記メモリセルアレイが、前記メモリセルを行方向及び列方向に夫々複数配列するとともに、行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記メモリセルの一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々が、前記メモリセルの他端側を共通の前記ビット線に接続して構成され、
   前記負荷回路が、前記メモリセルアレイ外に形成されると共に、前記複数のワード線の中から選択される選択ワード線、又は前記複数のビット線の中から選択される選択ビット線との少なくとも何れか一方側に電気的に接続可能に構成されていることを特徴とする請求項１〜請求項６の何れか１項に記載の不揮発性半導体記憶装置。
8. 前記負荷回路が抵抗値の異なるオーミック特性を示す複数の多結晶シリコン体を備え、前記可変抵抗素子の一方の端子に接続させて前記直列回路を構成する前記多結晶シリコン体を複数の中から選択することで前記負荷抵抗特性の変更制御が行われることを特徴とする請求項１〜請求項７の何れか１項に記載の不揮発性半導体記憶装置。
9. 前記負荷回路がＭＯＳトランジスタを備え、前記ＭＯＳトランジスタのゲート電極に対する印加電圧が制御されることで前記負荷抵抗特性の変更制御が行われることを特徴とする請求項１〜請求項７の何れか１項に記載の不揮発性半導体記憶装置。
10. 前記可変抵抗素子が、酸窒化チタン、酸化ニッケル、又は酸化銅で構成されることを特徴とする請求項１〜請求項９の何れか１項に記載の不揮発性半導体記憶装置。
11. 請求項１〜請求項１０の何れか１項に記載の不揮発性半導体記憶装置の書き換え方法であって、
    前記負荷抵抗特性又は前記発生電圧条件の何れか一方、又は双方を変更することで、少なくとも３種類の遷移条件の中から選択される一の遷移条件を設定し、当該設定された遷移条件の下で書き換え対象となる前記メモリセルが備える前記可変抵抗素子と前記負荷回路との直列回路の両端に前記電圧発生回路からの発生電圧を印加して、前記可変抵抗素子の抵抗特性を、書き換え後の記憶状態に関連付けられている一の抵抗特性に遷移させることで、少なくとも３値の情報の内の一の情報状態に書き換えを行うことを特徴とする不揮発性半導体記憶装置の書き換え方法。
    

Images