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WO2012153488A1 - クロスポイント型抵抗変化不揮発性記憶装置およびその読み出し方法 - Google Patents

クロスポイント型抵抗変化不揮発性記憶装置およびその読み出し方法 Download PDF

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WO2012153488A1
WO2012153488A1 PCT/JP2012/002904 JP2012002904W WO2012153488A1 WO 2012153488 A1 WO2012153488 A1 WO 2012153488A1 JP 2012002904 W JP2012002904 W JP 2012002904W WO 2012153488 A1 WO2012153488 A1 WO 2012153488A1
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WO
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word line
memory cell
voltage
current
bit line
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PCT/JP2012/002904
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French (fr)
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亮太郎 東
一彦 島川
佳一 加藤
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Panasonic Corp
Original Assignee
Panasonic Corp
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Publication date
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Priority to US13/636,169 priority patent/US8982603B2/en
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    • G11C2213/71—Three dimensional array

Definitions

  • the present invention relates to a cross-point type resistance change nonvolatile memory device and a reading method thereof, that is, a nonvolatile memory device having a cross-point type memory cell configured using a so-called resistance change element and a reading method thereof.
  • the resistance change element has a property that a resistance value changes according to an electric signal (transition between a high resistance state and a low resistance state), and information can be stored by the change in the resistance value. A possible element.
  • each memory cell using resistance change elements is a so-called cross point structure.
  • each memory cell is configured by being sandwiched between a bit line and a word line at a position of an intersection between a bit line and a word line arranged orthogonally.
  • various types of such cross-point variable resistance nonvolatile memory devices have been developed (see, for example, Patent Document 1 and Patent Document 2).
  • Patent Document 1 discloses a nonvolatile memory device of a memory cell using a bidirectional variable resistor as a cross-point structure. Among them, it is shown that, for example, a varistor is used as a bidirectional nonlinear element constituting a memory cell for the purpose of reducing a so-called leakage current flowing in an unselected memory cell, and a read voltage Vr is applied to a selected bit line at the time of reading. It is disclosed that VSS is applied to a selected word line, and a voltage lower than a read voltage Vr is applied to an unselected word line and an unselected bit line to perform reading.
  • Patent Document 2 a plurality of word lines in which memory cells constituted by a bidirectional variable resistor and a bidirectional nonlinear element are wired in parallel and a plurality of bit lines wired orthogonally to the word lines 1 shows a nonvolatile memory device having a memory cell array with a cross-point structure arranged in a matrix at each of the intersections.
  • the bidirectional nonlinear element disclosed therein is also described for the purpose of reducing so-called leakage current flowing through the unselected memory cell.
  • the leakage current amount depends on the array size of the memory cell array, the leakage current cannot be ignored when the array size is increased.
  • Patent Document 2 discloses means for applying a predetermined voltage to unselected word lines and unselected bit lines, and more stable reading can be performed. It becomes.
  • the present invention is a cross-point variable resistance nonvolatile memory device that uses a memory cell whose current characteristics are sensitive to voltage fluctuations, and is an actual device that takes into account variations in electrical signals such as applied voltage. It is a first object of the present invention to provide a nonvolatile memory device capable of expanding a read margin and performing stable reading and a reading method thereof.
  • the present invention also provides a cross-point variable resistance nonvolatile memory device capable of stable operation with respect to the problem of generation of electromagnetic noise (EMI) due to a change in current flowing into a selected word line via a non-selected cell.
  • EMI electromagnetic noise
  • a second object is to provide a reading method thereof.
  • One form of the cross-point type resistance change nonvolatile memory device includes a resistance change element that reversibly transits at least two states of a low resistance state and a high resistance state by applying voltages having different polarities, A plurality of memory cells having a bidirectional current control element having a non-linear current-voltage characteristic connected in series to the variable resistance element, the memory cells each having a plurality of bit lines extending in the X direction; A cross-point type memory cell array formed at intersections with a plurality of word lines extending in the Y direction, at least one bit line is selected from the plurality of bit lines, and at least one word is selected from the plurality of word lines A decoder circuit that selects at least one memory cell from the memory cell array by selecting a line, and data from the selected memory cell A read circuit for reading, a first current source for supplying a first constant current, and a control circuit for controlling reading of data from the selected memory cell, wherein the control circuit is configured to read data from the read circuit.
  • a first voltage that is a voltage for reading output from the read circuit is applied to a selected bit line that is a bit line selected by the decoder circuit, and a word line selected by the decoder circuit is applied.
  • the decoder circuit, the read circuit, and the read circuit are configured to apply a second voltage to a selected word line and supply the first constant current to a non-selected word line that is not selected by the decoder circuit. Control the first current source.
  • the present invention has the above-described configuration, and in a cross-point variable resistance nonvolatile memory device, the actual read margin is increased in consideration of variations in electric signals such as applied voltage, and the stability of read characteristics is improved. There is an effect that can be made.
  • FIG. 1 is a three-dimensional structure diagram of single-layer and multilayer cross-point memory cells.
  • FIG. 2 is a cross-sectional configuration diagram of the memory cell.
  • FIG. 3 is a cross-sectional configuration diagram of the memory cell.
  • FIG. 4 is an equivalent circuit diagram of the memory cell.
  • FIG. 5 is an IV characteristic graph of the memory cell.
  • FIG. 6 is a circuit diagram of a memory cell array in which memory cells are arranged in a matrix.
  • FIG. 7 is an explanatory diagram of development of the memory cell array into an array equivalent circuit.
  • FIG. 8 is a degenerate equivalent circuit diagram of the memory cell array.
  • FIG. 9 is an equivalent circuit diagram for explaining a read state at the time of the non-selection line Hi-z.
  • FIG. 9 is an equivalent circuit diagram for explaining a read state at the time of the non-selection line Hi-z.
  • FIG. 10 is an IV characteristic graph of the memory cell array.
  • FIG. 11 is an equivalent circuit diagram when a voltage is applied to an unselected word line.
  • FIG. 12 is an IV characteristic graph of the memory cell array.
  • FIG. 13 is an equivalent circuit diagram when a current is applied to an unselected word line according to the first embodiment of the present invention.
  • FIG. 14 is an IV characteristic graph of the memory cell array.
  • FIG. 15 is an IV characteristic graph of the memory cell array.
  • 16A is a graph showing the Isel (LR) / Isel (HR) current ratio with respect to the leakage current Ib_nw
  • FIG. 16A is a graph showing the sense current Isen with respect to the leakage current Ib_nw.
  • FIG. 16B is an IV characteristic graph of the memory cell array.
  • FIG. 17 is a cross-sectional configuration diagram of a memory cell when memory cells are stacked in a two-layer structure.
  • FIG. 18 is a diagram for explaining the graphical notation of memory cells.
  • FIG. 19 is a cross-sectional configuration diagram of a two-layer cross-point memory cell array according to an embodiment of the present invention.
  • FIG. 20 is a circuit diagram showing a configuration of the memory cell array according to Embodiment 1 of the present invention.
  • FIG. 21 is a circuit diagram showing the memory cell array of FIG. 20 and its peripheral circuits.
  • FIG. 22 is a circuit diagram showing a main part of a cross-point variable resistance nonvolatile memory device using a plurality of memory cell arrays of FIG. FIG.
  • FIG. 23 is a circuit diagram showing a configuration of the cross-point variable resistance nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 24 is a circuit diagram showing an example of a word line control system peripheral circuit according to Embodiment 1 of the present invention.
  • FIG. 25 is a circuit diagram showing an example of a peripheral circuit constituting the readout system according to Embodiment 1 of the present invention.
  • FIG. 26 is a diagram showing a read sequence by the cross-point variable resistance nonvolatile memory device according to the first embodiment of the present invention.
  • FIG. 27 is a cross-sectional configuration diagram of a memory cell when memory cells according to Embodiment 2 of the present invention are stacked in a four-layer structure.
  • FIG. 28 is a cross-sectional configuration diagram of an eight-layer cross-point memory cell array according to the second embodiment of the present invention.
  • FIG. 29 is a circuit diagram showing a configuration of a memory cell array according to Embodiment 2 of the present invention.
  • FIG. 30 is a circuit diagram showing an example of a word line control system peripheral circuit according to Embodiment 2 of the present invention.
  • FIG. 1A shows a three-dimensional structure of a so-called single-layer cross-point memory cell array.
  • a plurality of word lines (for example, second layer wiring) 52 wired in parallel in any one direction and parallel, and bit lines (for example, the first layer) wired in many directions in one direction so as to be orthogonal to the word line 52 Wiring) 53 and a memory cell 51 arranged at a location where the word line 52 and the bit line 53 intersect and electrically connected to the word line 52 and the bit line 53 are shown.
  • FIG. 1B is a diagram showing a three-dimensional structure of a so-called multilayer cross-point memory cell array.
  • the bit line 53 is arranged in the first wiring layer (first layer bit line 53a), and the word line 52 is arranged in the second wiring layer so as to be orthogonal to the bit line 53 (first layer).
  • the bit line 53 is arranged in the third wiring layer (second layer bit line 53b) so as to be orthogonal to the word line 52, and is further orthogonal to the bit line 53 in the upper layer.
  • the word line 52 is arranged in the fourth wiring layer (second layer word line 52b), and the bit line 53 is arranged in the fifth wiring layer so as to be orthogonal to the word line 52 in the upper layer (third layer bit line).
  • the structure is shown stacked several times in the form of line 53c).
  • a memory cell 51 is configured by being sandwiched between the bit line 53 and the word line 52 at each intersection of the word line 52 and the bit line 53.
  • the cross-point memory cell array has a simple structure in which memory cells are formed at the intersections of wiring, and by stacking them in the vertical direction, the memory cell area per unit area can be reduced without depending on miniaturization. Therefore, it is known as a structure suitable for high integration.
  • FIG. 2 shows a cross-sectional configuration diagram of a memory cell 51 used in the cross-point memory cell array.
  • the memory cell 51 has a configuration in which the resistance change element 10 and the current control element 29 are connected in series, and constitutes one bit.
  • the variable resistance layer constituting the variable resistance element 10 includes a first variable resistance layer (here, a first transition metal oxide layer) 13 and a second variable resistance layer (here, a second transition metal oxide).
  • Layer 12 is laminated.
  • a first tantalum oxide layer an example of the first resistance change layer 13
  • a second tantalum oxide layer an example of the second resistance change layer 12
  • an oxygen-deficient first tantalum oxide (TaO x , 0 ⁇ x ⁇ 2.5) is formed on the lower electrode 14 made of tantalum nitride (TaN) as a first resistance change.
  • a second tantalum oxide having a higher oxygen concentration than TaO x is formed by laminating as a layer (first region constituting a resistance change layer) 13 and irradiating the upper interface with oxygen plasma at 300 ° C., 200 W for 20 seconds.
  • the second resistance change layer (second region constituting the resistance change layer) 12 composed of (TaO y , x ⁇ y) is thinly formed, and the upper electrode 11 composed of platinum (Pt) is formed thereon. It is made the structure which laminated
  • the oxygen-deficient type refers to a composition state of a metal oxide that has a semi-stoichiometric composition that exhibits insulating properties and has a smaller amount of oxygen than a metal oxide composition that exhibits semiconducting electrical characteristics.
  • the oxygen content of the second variable resistance layer (hereinafter referred to as second tantalum oxide layer) 12 composed of the second tantalum oxide is the same as that of the first variable resistance layer (hereinafter referred to as second tantalum oxide layer).
  • the oxygen content of the first tantalum oxide layer) 13 is higher.
  • the oxygen content of Ta 2 O 5 that is a stoichiometric composition is the ratio of oxygen to the total number of atoms (O / (Ta + O)), which is 71.4%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0% and less than 71.4%.
  • the resistance value of the transition metal oxide used for the resistance change element is higher as the oxygen content is higher.
  • the degree of oxygen deficiency of the second tantalum oxide layer 12 is less than the degree of oxygen deficiency of the first tantalum oxide layer 13.
  • the degree of oxygen deficiency refers to the proportion of oxygen that is deficient with respect to the amount of oxygen constituting the oxide of the stoichiometric composition in each transition metal.
  • the transition metal is tantalum (Ta)
  • the stoichiometric oxide composition is Ta 2 O 5 and can be expressed as TaO 2.5 .
  • the degree of oxygen deficiency of TaO 2.5 is 0%.
  • the metal which comprises the 1st and 2nd resistance change layer may use transition metals other than a tantalum.
  • transition metals tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the composition of the first tantalum oxide layer 13 is TaO x
  • x is 0.8 or more and 1.9 or less
  • the second tantalum oxide layer 12 It has been confirmed that when the composition is TaO y and y is larger than the value of x, the resistance value of the variable resistance layer can be stably changed at high speed.
  • the thickness of the second tantalum oxide layer 12 is preferably 1 nm or more and 8 nm or less.
  • the composition of the first hafnium oxide layer 13 as an example of the first variable resistance layer 13 is HfO x
  • x is 0.9 or more and 1.6 or less
  • the composition of the second hafnium oxide layer 12 as an example of the second variable resistance layer 12 is HfO y and y is larger than the value of x
  • the resistance value of the variable resistance layer is stabilized.
  • the thickness of the second hafnium oxide layer 12 is preferably 3 nm or more and 4 nm or less.
  • the thickness of the second zirconium oxide layer 12 is preferably 1 nm or more and 5 nm or less.
  • the voltage applied to the resistance change element is formed by configuring the resistance change film with the laminated structure of the second resistance change layer having a high resistance and a thin film thickness and the first resistance change layer having a low resistance. More voltage is distributed to the second variable resistance layer having a high resistance, and the oxidation-reduction reaction generated in the second variable resistance layer can be more easily caused.
  • the first transition metal constituting the first transition metal oxide layer 13 as an example of the first variable resistance layer 13 and the second transition metal oxide as an example of the second variable resistance layer 12 A material different from the second transition metal constituting the layer 12 may be used.
  • the second transition metal oxide layer 12 has a lower degree of oxygen deficiency than the first transition metal oxide layer 13, that is, has a higher resistance.
  • the standard electrode potential represents a characteristic that the higher the value, the less likely it is to oxidize.
  • the upper electrode 11 serving as an electrode in contact with the second resistance change layer 12 uses platinum (Pt).
  • the upper electrode 11 is not limited to platinum, but includes tantalum (1) constituting the first resistance change layer 13. It is preferable to use a material higher than the standard electrode potential of Ta) and the standard electrode potential of tantalum nitride (TaN) constituting the lower electrode 14.
  • the resistance change is in contact with the upper electrode 11 made of platinum (Pt), and the second resistance change layer 12 made of TaO y having a higher oxygen concentration. It occurs in.
  • the resistance change element 10 changes to a high resistance state, and conversely, the voltage of the lower electrode 14 is changed from the voltage of the upper electrode 11 to a predetermined voltage.
  • the resistance change element 10 changes to a low resistance state.
  • the current control element 29 is a diode element having non-linear current-voltage characteristics in both positive and negative directions of the applied voltage, and the current control layer 22 made of nitrogen-deficient silicon nitride is a lower electrode made of tantalum nitride (TaN) or the like. 23 and the upper electrode 21.
  • the bidirectionally non-linear current-voltage characteristic means that a current flows in both directions, and in a predetermined voltage range, the current control element 29 exhibits a high resistance (off) state, and a region where the voltage is higher than the predetermined voltage range and It means that a low resistance (on) state is exhibited in a low voltage region.
  • the current control element 29 exhibits a high resistance (off) state when the absolute value of the applied voltage is equal to or less than a predetermined value, and the current control element 29 exhibits a low resistance (on) state when the absolute value of the applied voltage is greater than the predetermined value.
  • the memory cell 51 is a memory cell in which the resistance change element 10 and the current control element 29 are connected in series using the via 27.
  • Via 26 connects upper electrode 11 of resistance change element 10 and upper wiring 70 (corresponding to either bit line 53 or word line 52), and via 28 lower electrode 23 and lower electrode 23 of current control element 29 are connected to each other.
  • a wiring 71 (corresponding to the other of the bit line 53 and the word line 52) is connected.
  • the memory cell 51 may have a structure in which the via 27 is omitted as shown in FIG. Further, it may have a structure in which one or both of the via 26 and the via 28 are omitted.
  • FIG. 3 is a diagram showing a cross-sectional structure of the memory cell 51 constituting the cross-point type resistance change nonvolatile memory device of the multi-layered memory cell array according to the embodiment of the present invention.
  • the memory cell 51 includes a first electrode 23 made of tantalum nitride (TaN), a current control layer 22 made of nitrogen-deficient silicon nitride, a second electrode 21 made of TaN, and an oxygen-deficient tantalum oxide (
  • the first resistance change layer 13 composed of TaO x ) is formed by oxidizing the first resistance change layer 13 in an oxygen plasma atmosphere and is TaO y (x ⁇ y) having a higher oxygen concentration than TaO x.
  • the second resistance change layer 12 and the third electrode 11 made of platinum (Pt) are sequentially stacked.
  • a lower wiring 71 made of aluminum (Al) is disposed below the memory cell 51, and the lower wiring 71 and the first electrode 23 of the memory cell 51 are connected by a first via 28.
  • an upper wiring 70 made of aluminum (Al) is disposed above the memory cell 51, and the upper wiring 70 and the third electrode 11 of the memory cell 51 are connected by the third via 26.
  • the lower wiring 71 and the upper wiring 70 are arranged so as to be orthogonal to each other.
  • the first electrode 23, the current control layer 22, and the second electrode 21 form a current control element 29, and the second electrode 21, the first resistance change layer 13, the second resistance change layer 12, and the third electrode
  • the electrode 11 constitutes the variable resistance element 10. That is, the memory cell 51 is connected in series to the resistance change element 10 that reversibly transitions between at least two states of a low resistance state and a high resistance state when voltages having different polarities are applied. Current control element 29.
  • the second electrode 21 also serves as one of the electrodes.
  • the resistance change is the constituent material of the second electrode 21 corresponding to the tantalum that is the constituent material of the first resistance change layer 13 and the lower electrode of the resistance change element 10.
  • TaO y which is in contact with a third electrode made of a material having a standard electrode potential higher than any standard electrode potential of TaN (here, platinum (Pt)) and has an oxygen concentration higher than that of the first resistance change layer 13.
  • the second variable resistance layer 12 configured by: When the voltage of the upper wiring 70 is applied higher than the voltage of the lower wiring 71 by a predetermined voltage or more, the resistance change element 10 changes in the direction of increasing resistance.
  • the resistance change element 10 changes in the direction of decreasing resistance. That is, in the resistance change element 10, the second electrode, the third electrode, the first resistance change layer 13 and the second resistance change layer 12 sandwiched between them are sequentially arranged in the Z direction (stacking direction), and the second
  • the structure viewed from the electrode in the direction of the third electrode and the structure viewed from the third electrode in the direction of the second electrode are asymmetric, and are high when a voltage higher than a predetermined voltage is applied to the third electrode with respect to the second electrode. It changes to a resistance state and has a characteristic of changing to a low resistance state when a voltage higher than a predetermined voltage is applied to the second electrode with reference to the third electrode.
  • FIG. 4 is a circuit diagram showing a connection relationship corresponding to the structure of the variable resistance element 10, that is, an equivalent circuit diagram corresponding to the memory cell 51.
  • FIG. 5 is a characteristic diagram in which the relationship between the voltage and the current when the voltage is applied to the memory cell 51 having the structure of FIG. 2 with the polarity at which the upper wiring 70 is higher than the lower wiring 71 being positive is measured. It is.
  • the memory cell 51 is in a high resistance state.
  • a negative voltage in which the lower wiring 71 has a higher potential than the upper wiring 70 is gradually applied to the memory cell 51 from the applied voltage 0 V, a current flows from the point C, and the resistance change element has a high resistance. The change starts from the state to the low resistance state. Further, a voltage is applied in the negative direction up to the point A, but the resistance is rapidly reduced according to the applied voltage. Thereafter, the voltage is gradually applied until the applied voltage becomes 0 V while in the low resistance state.
  • the point A is determined by the value of the current flowing through the resistance change element when the resistance is lowered.
  • the actual measurement data shown in FIG. 5 indicates that the memory cell 51 having the structure of FIG. 2 is in a low resistance state when the voltage of the lower wiring 71 becomes higher than the predetermined voltage VLth (point C) with reference to the voltage of the upper wiring Shows a bidirectional resistance change characteristic that changes to a high resistance state when the voltage of the upper wiring 70 becomes higher than a predetermined voltage VHth (point B) with reference to the voltage of the lower wiring 71, It is shown that the applied voltage (point A) in the state and the change start voltage (point B) to the high resistance state are in a relation of voltage and current that are substantially point-symmetric.
  • the resistance value in the low resistance state is a predetermined voltage that can change the resistance of the resistance change element 10 when the memory cell 51 is changed from the high resistance state to the low resistance state (the absolute value is a voltage equal to or higher than VLth).
  • the absolute value is a voltage equal to or higher than VLth.
  • the applied voltage and current in the low resistance state (point A) and the change start voltage and current in the high resistance state and current (point B) exhibit characteristics that are substantially point-symmetric with respect to the origin, and therefore the high resistance voltage and current Must have the same absolute value as the low resistance voltage and current (opposite polarity), or must be driven with a voltage and current that have absolute values equal to or higher than the low resistance voltage and current.
  • a predetermined low resistance state is obtained by limiting the current with a predetermined current value in low resistance, whereas in high resistance, the opposite of low resistance is achieved. It is necessary for stable resistance change to apply a voltage in the direction and drive more current than when the resistance is reduced.
  • the points C and D correspond to the total voltage of the threshold voltage (hereinafter referred to as VF) of the current control element 29 and the resistance change voltage of the resistance change element 10.
  • VF threshold voltage
  • the non-selected memory cell is controlled so that the operating point is between this point C and the point D. It is desirable to perform read and write operations of the cross-point memory cell array while reducing the leakage current to the memory cell.
  • FIG. 6 shows a circuit diagram of the memory cell array 1 in which the memory cells 51 are arranged in a matrix as in FIG.
  • 24 is a word line in which n wirings are arranged in parallel
  • 25 is a bit line in which m wirings orthogonal to the word lines are arranged in parallel
  • the memory cell 51 in which the resistance change element 10 and the current control element 29 are connected in series is located at each intersection of the word line 24 and the bit line 25, and one end of the resistance change element 10 is connected to the corresponding bit line 25.
  • One end of the current control element 29 is connected to the corresponding word line 24. That is, the memory cell array 1 of FIG. 6 includes (n ⁇ m) memory cells 51 in which n memory cells 51 are arranged in the bit line direction and m memory cells 51 are arranged in the word line direction. It is configured.
  • FIG. 7 schematically shows the connection relationship between a selected memory cell and a non-selected memory cell formed between a selected bit line and a selected word line as a reference in order to explain the development of the memory cell array to an array equivalent circuit. It is a so-called selected viewpoint configuration diagram.
  • FIG. 6 is connected to the selected bit line BL1 and the selected word line WL1.
  • FIG. 7 is a diagram illustrating the configuration of FIG. 6 divided into a selected memory cell 30 and a non-selected memory cell group in the equivalent circuit of FIG. One end of the selected memory cell 30 is connected to the selected bit line BL1, and the other end is connected to the selected word line WL1.
  • a number of other unselected memory cells include (1) (n ⁇ 1) first unselected memory cell groups 190 in which one end of the memory cell 51 is connected to the selected bit line BL1, and (2) the memory cell 51 (M-1) third unselected memory cell groups 192 having one end connected to the selected word line WL1, and (3) memory of the first unselected memory cell group 190 via a large number of unselected word line groups. (N ⁇ 1) ⁇ (m ⁇ 1) pieces connected to the other end of the cell 51 and connected to the other end of the memory cell 51 of the third unselected memory cell group 192 through a number of unselected bit line groups. The second unselected memory cell group 191.
  • a bit line is also referred to as “BL” and a word line is also referred to as “WL”.
  • the other end of one memory cell 51 in the first unselected memory cell group 190 is connected to one end of the memory cell 51 in the (m ⁇ 1) second unselected memory cell group 191.
  • the other end of one memory cell 51 in the third unselected memory cell group 192 is connected to the other end of the memory cells 51 in the (n ⁇ 1) second unselected memory cell group 191.
  • the state in which one memory cell 51 of the first unselected memory cell group 190 and (m ⁇ 1) memory cells 51 of the second unselected memory cell group 191 are connected is the first unselected memory cell group 190. Since there are a plurality of similar relationships between the second unselected memory cell group 191 and the second unselected memory cell group 191, each node of the unselected word line group has substantially the same voltage.
  • the state in which one memory cell 51 of the third non-selected memory cell group 192 and (n ⁇ 1) memory cells 51 of the second non-selected memory cell group 191 are connected is the third non-selected memory cell. Since there are a plurality of similar relationships between the group 192 and the second unselected memory cell group 191, each node of the unselected bit line group has substantially the same voltage.
  • FIG. 7 shows an equivalent circuit degenerated in this way.
  • one end of the selected memory cell 30 is connected to the selected bit line BL1, and the other end is connected to the selected word line WL1.
  • the first non-selected memory cell 193 is equivalent to the first non-selected memory cell group 190, and the number of parallel is (n ⁇ 1).
  • the second non-selected memory cell 194 is equivalent to the second non-selected memory cell group 191 and has a parallel number of (n ⁇ 1) ⁇ (m ⁇ 1).
  • the third non-selected memory cell 195 is equivalent to the third non-selected memory cell group 192, and the number of parallel is (m ⁇ 1).
  • the first unselected memory cell 193, the second unselected memory cell 194, and the third unselected memory cell 195 are connected in series.
  • the other terminal of the first unselected memory cell 193 not connected to the second unselected memory cell 194 is connected to the selected bit line BL1, and the other terminal of the third unselected memory cell 195 not connected to the second unselected memory cell 194 is connected.
  • a terminal is connected to the selected word line WL1.
  • An intermediate node connecting the first unselected memory cell 193 and the second unselected memory cell 194 is an unselected word line NSWL, and an intermediate node connecting the second unselected memory cell 194 and the third unselected memory cell 195. Is an unselected bit line NSBL.
  • an equivalent circuit showing the relationship between the selected memory cell and the unselected memory cell in the cross-point memory cell array shown in FIG. 6 is as shown in FIG.
  • the read characteristics of an arbitrary selected memory cell in the cross-point memory cell array will be described with respect to the IV characteristics of the selected memory cell as well as the so-called IV characteristics of the leakage current that flows through the non-selected memory cells.
  • the description of the IV characteristics for such a memory cell array will be made using the equivalent circuit of FIG. 8 for the sake of simplicity.
  • FIG. 9 shows a sense amplifier for a 1-bit selected memory cell when the non-selected word line and the non-selected bit line are in a high impedance state (hereinafter referred to as Hi-z state) with respect to the equivalent circuit of the memory cell array of FIG. It is a state block diagram which shows the state about the case where it reads by (1).
  • reference numeral 197 denotes a power source for sensing at the time of reading, and this power source for sensing 197 generates a voltage VSA as a voltage for reading (sense voltage).
  • Reference numeral 196 denotes a current detection circuit having one end connected to the sense power source 197 and the other end connected to the selected bit line BL1. The current detection circuit 196 senses a so-called selected memory cell for determining 0 data or 1 data. It is an amplifier.
  • a ground (GND) voltage 0 V is electrically connected to the selected word line WL1.
  • a non-selected word line (WL) group connecting the first non-selected memory cell 193 and the second non-selected memory cell 194 is NW point, and its state is Hi-z.
  • the state of the non-selected bit line (BL) group that connects the second non-selected memory cell 194 and the third non-selected memory cell 195 is also Hi-z. Needless to say, one end of the selected memory cell 30 is connected to the selected bit line BL1, and the other end is connected to the selected word line WL1.
  • the voltage VSA of the sense power supply 197 is applied to the selected bit line BL1 in FIG. 9 (assuming that the impedance of the current detection circuit 196 is extremely equal to 0 ⁇ ), and GND is applied to the selected word line WL1.
  • the current Isel flows from the selected bit line BL1 to the selected word line WL1 in the selected memory cell 30, the current Ib_nw flowing from the selected bit line BL1 flows in the first unselected memory cell 193, and the second The current Inw_w flowing out to the selected word line WL1 flows through the non-selected memory cell 194 and the third non-selected memory cell 195, and the current Isel flowing through the selected memory cell 30 and the first non-selected memory cell flow through the current detection circuit 196.
  • Current Iswl which is the sum of the current Inw_w flowing through the current Isel and second unselected memory cell 194 and the third unselected memory cells 195 flowing to Le 30 flows.
  • the sense current Isen flowing through the current detection circuit 196 is expressed by the following formula 1.
  • Isen Isel + Ib_nw Formula 1
  • the current Iswl flowing into the GND terminal is expressed by the following formula 2.
  • Iswl Isel + Inw_w Equation 2
  • Fig. 10 shows the voltage-current characteristics (IV characteristics) of this memory cell array.
  • the horizontal axis represents the voltage applied to each cell
  • the vertical axis represents the current flowing through each cell.
  • Characteristic lines are a current Isel flowing through the selected memory cell 30, a current Ib_nw flowing through the first unselected memory cell 193, and a current Inw_w flowing through the second unselected memory cell 194 and the third unselected memory cell 195, respectively.
  • the resistance state of the two resistance states is a high resistance state (HR) and a low resistance state (LR) (in a non-selected memory cell, two resistance states when the resistance state of all the resistance change elements is high resistance and low resistance. A total of six lines are drawn.
  • the resistance value in the high resistance state of the variable resistance element here is assumed to be one digit higher than the resistance value in the low resistance state.
  • LR low resistance state
  • HR high resistance state
  • LR white triangle
  • Ib_nw and Inw_w is represented by a black triangle
  • Ib_nw and Inw_w are represented by black circles when all non-selected memory cells are in a high resistance state (HR).
  • each characteristic line shown in FIG. 10 is created under the following conditions. That is, the characteristics of the selected memory cell 30 are Isel (HR) when the resistance value of the variable resistance element is in the high resistance state when the sense voltage is VSA, and Isel (LR) when the resistance value is in the low resistance state.
  • the characteristic of the first non-selected memory cell 193 is that when the voltage applied to the selected bit line BL1 is VSA, the first non-selected memory when the voltage of the non-selected WL group (NW point) is swung from 0 to VSA.
  • the current Ib_nw flowing through the cell 193 represents the case where all the resistance change elements of the first non-selected memory cell 193 are in the high resistance state (HR) and the low resistance state (LR).
  • the combined characteristics of the second non-selected memory cell 194 and the third non-selected memory cell 195 are obtained when the voltage of the non-selected WL group (NW point) is varied from 0 to VSA with reference to the voltage 0 V of the selected word line WL1.
  • all the resistance change elements represent the high resistance state (HR) and the low resistance state (LR), respectively. That is, the characteristic of the non-selected memory cell represents a case where the voltage of the non-selected word line group (NW point) is varied with the voltage of the selected bit line BL1 or the selected word line WL1 as a reference.
  • the current Isel of the selected memory cell 30 is Isel (HR) when the resistance change element is in the high resistance state, whereas it is Isel (LR) when the resistance change element is in the low resistance state.
  • the current flowing through the memory cell varies depending on the resistance state of the resistance change element of the non-selected memory cell, becomes substantially Ihz, and is considerably larger than 10 times Isel (HR). Therefore, the sense current Isen of the current detection circuit 196 is Isel (HR) when the resistance change element of the selected memory cell 30 is in the high resistance state and all the resistance change elements of the non-selected memory cells are in the low resistance state.
  • the resistance change element of the selected memory cell 30 when the resistance change element of the selected memory cell 30 is in the low resistance state and all the resistance change elements of the non-selected memory cells are in the high resistance state, Isel (LR) + Ib_nw1.
  • the ratio of the current Isel (LR) in the low resistance state to the current Isel (HR) in the high resistance state of the current Isel of the selected memory cell 30 is 3.2 times, whereas the ratio of the sense current Isen It can be seen that the ratio of the current (Isel (LR) + Ib_nw1) to the current (Isel (HR) + Ib_nw2) is 1.1 times, which is about 1/3 of the sense current ratio of only the selected memory cell.
  • the current ratio of the sense current Isen is the worst value of the current ratio of the sense current Isen when the resistance change element of the selected memory cell is in the high resistance state and the low resistance state, and is read in the cross-point type resistance change nonvolatile memory device. Corresponds to the margin.
  • Japanese Patent Application Laid-Open No. 2004-228688 discloses that, during reading, as an effort to improve reading efficiency, voltage is applied to each of the non-selected WL group and the non-selected BL group.
  • the current amount of the selected memory cell 30 is determined by the current detection circuit 196 connected to the bit line side, so that most of the current Isen flowing through the current detection circuit 196 becomes the current Isel of the selected memory cell 30. Therefore, the leakage current Ib_nw flowing out from the selected bit line BL1 via the first unselected memory cell 193 may be reduced. Therefore, the voltage to the non-selected line for improving the reading efficiency may be applied only to the non-selected WL group of the first non-selected memory cell 193.
  • FIG. 11 shows an equivalent circuit in the case where a voltage is applied to the unselected word line in order to improve the reading efficiency with respect to the reading equivalent circuit of FIG.
  • 198 is a power source for non-selected word lines, and this power source for unselected word lines 198 is connected to a non-selected WL group (NW point) and generates a voltage VNW.
  • NW point non-selected WL group
  • the voltage VNW of the unselected word line power supply 198 is equal to or lower than the voltage VSA of the sense power supply 197. That is, VNW ⁇ VSA.
  • FIG. 12 shows voltage-current characteristics (IV characteristics) at the time of reading in the equivalent circuit of FIG.
  • the horizontal axis represents the voltage applied to each cell
  • the vertical axis represents the current flowing through each cell
  • the characteristic lines described are the same as those in FIG.
  • the voltage VNW is applied from the non-selected word line power supply 198 to the non-selected WL group (NW point)
  • the characteristic line in this figure is different from the operating point in FIG.
  • the cell current Isel is Isel (HR) when the resistance value of the variable resistance element is in the high resistance state, and Isel (LR) when the resistance value is in the low resistance state. It becomes.
  • the characteristic line of the first non-selected memory cell 193 and the characteristic line of the second non-selected memory cell 194 and the third non-selected memory cell 195 shown in FIG. 12 are the same as those in FIG. That is, the two groups of non-selected memory cell characteristic lines separated at the NW point represent a case where the voltage of the non-selected word line group (NW point) is changed with the voltage of the selected bit line BL1 or the selected word line WL1 as a reference. .
  • the non-selected word line power source 198 is connected to the non-selected WL group (NW point) and the voltage VNW is applied, so the current Ib_nw and the current Inw_w
  • the operating point is a point shifted to the high voltage side from the operating point when the non-selected WL group shown in FIG. 10 is Hi-z.
  • the currents at the operating points of the currents Ib_nw and Inw_w are Ib_nw1 and Inw_w1, respectively, when the resistance change elements of all the unselected memory cells are in the high resistance state (HR), while the resistances of all the unselected memory cells are When the change element is in the low resistance state (LR), Ib_nw2 and Inw_w2, respectively.
  • the values of Ib_nw1 and Ib_nw2 are substantially equal.
  • the current Isel flowing through the selected memory cell 30 is Isel (HR) when the variable resistance element is in the high resistance state, and Isel (LR) when the variable resistance element is in the low resistance state, whereas the current flowing through the unselected memory cell. Fluctuates depending on the resistance state of the variable resistance element of the non-selected memory cell, and is between Ib_nw1 and Ib_nw2. Therefore, the sense current Isen of the current detection circuit 196 is Isel (HR) when the resistance change element of the selected memory cell 30 is in the high resistance state and all the resistance change elements of the non-selected memory cells are in the low resistance state.
  • Isel (LR) + Ib_nw1 the ratio of the low resistance state current (Isel (LR)) to the high resistance state current (Isel (HR)) of the current Isel of the selected memory cell 30 is 3.2 times, while the sense current Isen current ( The ratio of current (Isel (LR) + Ib_nw1) to Isel (HR) + Ib_nw2) is 1.98 times, a decrease of about two-thirds.
  • the configuration in which the voltage is applied to the non-selected word line group (NW point) is based on the premise that the applied voltage VNW is stabilized in any case.
  • the voltage VNW fluctuates due to variations due to the above. Assuming that about 10% of the voltage VNW fluctuates, as shown in FIG. 12, the touch width fluctuates by the width ⁇ VNW with the VNW at the center. At this time, the unselected memory cell current Inw_w fluctuates by ⁇ Inw_w1, and Ib_nw is (Isel (HR) + Ib_nw3) or more (Isel (HR) when the resistance change elements of all the unselected memory cells are in the high resistance state (HR).
  • the sense current Isen of the current detection circuit 196 is calculated from the above equation 1 when the resistance change element of the selected memory cell 30 is in the high resistance state and all the resistance change elements of the unselected memory cells are in the low resistance state (Isel (HR ) + Ib_nw3) or more and (Isel (HR) + Ib_nw4) or less, on the other hand, when the resistance change element of the selected memory cell 30 is in the low resistance state and all the resistance change elements of the non-selected memory cells are in the high resistance state (Isel (LR) + Ib_nw3) to (Isel (LR) + Ib_nw4).
  • the worst sense currents for distinguishing the high resistance state and the low resistance state of the selected memory cell 30 are the maximum values of the sense current Isen when the resistance change element of the selected memory cell 30 is in the high resistance state (Isel (HR) + Ib_nw4).
  • the ratio of (Isel (LR) + Ib_nw3) to (Isel (HR) + Ib_nw4) is 1.42 times.
  • the current ratio of the sense current Isen is reduced to 1.42 times. This is thought to be due to the fact that the current characteristics of the memory cells due to the diode change exponentially with respect to the voltage, so that the current of the unselected memory cell group fluctuates sensitively to the voltage change. It is done.
  • Patent Document 2 discloses a configuration in which a voltage is applied to a non-selected WL group (NW point) as a measure for improving the reading efficiency, but the current change characteristic is steep with respect to voltage fluctuation.
  • NW point non-selected WL group
  • the present invention is a cross-point variable resistance nonvolatile memory device using memory cells whose current characteristics are sensitive to voltage, and expands an actual read margin in consideration of variations in electric signals such as applied voltage.
  • An object of the present invention is to provide a nonvolatile memory device capable of stable reading.
  • the present invention also provides a cross-point variable resistance nonvolatile memory device capable of stable operation with respect to the problem of generation of electromagnetic noise (EMI) due to a change in current flowing into a selected word line via a non-selected cell. It is also intended to provide.
  • EMI electromagnetic noise
  • one form of the cross-point type resistance change nonvolatile memory device is a resistance change element that reversibly transitions between at least two states of a low resistance state and a high resistance state by applying voltages having different polarities.
  • a plurality of bidirectional current control elements having a non-linear current-voltage characteristic connected in series to the variable resistance element, wherein each of the memory cells includes a plurality of bit lines extending in the X direction.
  • a cross-point type memory cell array formed at intersections with a plurality of word lines extending in the Y direction, and at least one bit line is selected from the plurality of bit lines, and at least one bit line is selected from the plurality of word lines.
  • a decoder circuit for selecting at least one memory cell from the memory cell array and a selected memory cell
  • a read circuit that reads data; a first current source that supplies a first constant current; and a control circuit that controls reading of data from a selected memory cell, wherein the control circuit includes the read circuit
  • a first voltage which is a voltage for reading output from the read circuit is applied to a selected bit line which is a bit line selected by the decoder circuit, and the word selected by the decoder circuit
  • the decoder circuit, the read so as to apply a second voltage to a selected word line that is a line and supply the first constant current to an unselected word line that is not selected by the decoder circuit
  • the circuit and the first current source are controlled.
  • non-selected word line current application method variation in the current applied to the non-selected word line is smaller than in the conventional constant voltage application method, so that the selected word line is connected to the selected word line via the non-selected cell. Stable operation is also possible with respect to the problem of generation of electromagnetic noise (EMI) due to changes in the inflowing current.
  • EMI electromagnetic noise
  • the read circuit and the first current source may be connected to the same power supply that supplies a predetermined voltage at least when reading the data.
  • the read circuit and the first current source are configured using a single sense power supply for the read circuit, and the non-selected word line current application method according to the present invention is realized with a simple circuit.
  • the cross-point variable resistance nonvolatile memory device further selectively selects one of the first voltage and the third precharge voltage prior to data reading as a bit line selected by the decoder circuit.
  • a first switch circuit connected to the first switch circuit, a second switch circuit selectively connecting one of the second voltage and the third voltage to the word line selected by the decoder circuit, and the first switch circuit And a third switch circuit for selectively connecting any one of the constant current and the third voltage to a word line not selected by the decoder circuit.
  • the control circuit supplies the third voltage to the selected bit line via the first switch circuit, and supplies the second switch circuit to the selected word line.
  • the first to third switch circuits are controlled such that the third voltage is supplied via the third switch and the third voltage is supplied to the unselected word line via the third switch circuit.
  • the first voltage is supplied to the selected bit line via the first switch circuit, and the second voltage is supplied to the selected word line via the second switch circuit. It is preferable to control the first to third switch circuits so that the first constant current is supplied to the unselected word lines via the third switch circuit. Thereby, precharge prior to data reading is realized, and more reliable data reading is possible.
  • the third voltage supplied to the non-selected word line in the first step is determined by the current from the first current source supplied in the second step. Preferably it is approximately equal to the voltage. As a result, fluctuations in the voltage level of the non-selected word line when switching from the first step to the second step is suppressed, and more stable data reading becomes possible.
  • the cross-point variable resistance nonvolatile memory device includes a plurality of the memory cell arrays, and the decoder circuit includes a word line decoder circuit that selects a predetermined word line from the plurality of memory cell arrays, and the word A word line pre-decoder circuit that controls supply of voltage or current to the word line selected by the line decoder circuit, and the first current source supplies the first constant current to the word line pre-decoder circuit.
  • the word line predecoder circuit may be connected to the first constant current or the third voltage via the third switch circuit. As a result, a constant current from the first current source is applied to the unselected word lines via the third switch circuit and the word line predecoder circuit, and the unselected word line current application method is easily realized.
  • the readout circuit includes a first PMOS transistor, a second PMOS transistor, a second current source for passing a second constant current, and a differential detection circuit
  • the differential detection circuit includes: A first input terminal and a second input terminal are provided, the voltage at the first input terminal is compared with a reference voltage connected to the second input terminal, and the magnitude is output as a logic signal.
  • the first PMOS transistor has a source terminal, a gate terminal, and a drain terminal, the source terminal is connected to the first voltage, the gate terminal is connected to the drain terminal, and the drain terminal Is connected to the selected bit line via the first switch circuit
  • the second PMOS transistor has a source terminal, a gate terminal, and a drain terminal, and the source terminal is the first terminal.
  • the gate terminal is connected to the gate terminal of the first PMOS transistor, the drain terminal is connected to one terminal of the second current source, and the other terminal of the second current source is connected.
  • the terminal may be connected to a GND voltage, and the first input terminal of the differential detection circuit may be connected to the drain terminal of the second PMOS transistor.
  • the memory cell formed at the intersection of the word line above the bit line and the bit line is an odd layer memory cell, and the word line and the bit below are seen from the bit line.
  • the memory cells formed at the intersections with the lines are memory cells of even layers, and are configured for each of the plurality of bit line groups arranged in the Z direction, which is the direction in which the layers overlap, and are arranged in the Y direction.
  • each of the plurality of XZ planes is a vertical array plane
  • each of the vertical array planes has the plurality of word lines that vertically penetrate each of the vertical array planes.
  • the bit lines in all even layers are connected in common with the first via connected in the Z direction, and the bit lines in all odd layers are connected in common with the second via connected in the Z direction.
  • the variable resistance nonvolatile memory device further includes a global bit line provided for each of the plurality of vertical array planes, and a plurality of second bit lines provided for each of the vertical array planes and having one end connected to the first via.
  • One bit line selection switch element and a plurality of second bit line selection switch elements provided for each of the vertical array planes, one end of which is connected to the second via, and each of the vertical array planes;
  • the other end of the first bit line selection switch element corresponding to the vertical array plane and the other end of the second bit line selection switch element corresponding to the vertical array plane and the global bit corresponding to the vertical array plane A bidirectional current flowing between the first bit line selection switch element and the second bit line selection switch element and the global bit line.
  • the read circuit may read data from a memory cell selected by the global bit line decoder / driver, the word line decoder, and the word line predecoder.
  • the present invention can be realized not only as a cross-point variable resistance nonvolatile memory device but also as a reading method thereof.
  • a resistance change element that reversibly transitions between at least two states of a low resistance state and a high resistance state by applying voltages having different polarities, and the resistance change element connected in series
  • a plurality of memory cells having bidirectional current control elements having nonlinear current-voltage characteristics are arranged, and each of the memory cells includes a plurality of bit lines extending in the X direction, and a plurality of word lines extending in the Y direction.
  • a cross-point type variable resistance nonvolatile memory device comprising a cross-point type memory cell array formed at the intersection point of the memory cell array, wherein the memory cell array selects at least one bit line from the plurality of bit lines. Selecting at least one memory cell from the memory cell array by selecting at least one word line from the plurality of word lines.
  • a decoding step for selecting data a reading step for reading data from the selected memory cell, and for reading the data to the selected bit line, which is the bit line selected in the decoding step, when reading data from the selected memory cell
  • the second voltage is applied to the selected word line that is the word line selected in the decoding step, and the second voltage is applied to the non-selected word line that is not selected in the decoding step.
  • Current supply step for supplying one constant current.
  • the cross-point variable resistance nonvolatile memory device is characterized in that a constant current is applied to an unselected word instead of a constant voltage (non-selected word line current application method). Therefore, first, it will be described that by applying a constant current to an unselected word line, the actual read margin is expanded and stable reading is possible.
  • FIG. 13 shows an equivalent circuit in the case where a current is applied to an unselected word line in order to improve the reading efficiency with respect to the reading equivalent circuit of FIG.
  • reference numeral 199 denotes an unselected word line current source, and this unselected word line current source 199 generates a constant current (first current) Inswl in the unselected WL group (NW point). It is an example of the 1st current source concerning an invention.
  • One end of the non-selected word line current source 199 is connected to the non-selected WL group (NW point), and the other end is connected to the same sense power source 197 as the power source of the current detection circuit 196.
  • the maximum voltage of the non-selected WL group (NW point) is the voltage VSA of the sense power supply 197.
  • the scale of other components and the memory cell array is the same as in FIG.
  • the voltage VSA of the sense power supply 197 is applied to the selected bit line BL1 (assuming that the impedance of the current detection circuit 196 is extremely equal to 0 ⁇ ), and the selected word line WL1 is connected to the GND terminal 189. Has been.
  • a current Isel flows from the selected bit line BL1 to the selected word line WL1 in the selected memory cell 30, and a current Ib_nw flowing from the selected bit line BL1 flows in the first unselected memory cell 193, and the current for the unselected word line
  • a current Inswl is supplied from the source 199, and the current Ib_nw flowing through the first unselected memory cell 193 and the current from the unselected word line current source 199 are supplied to the second unselected memory cell 194 and the third unselected memory cell 195.
  • Current Isen flows, and the selected memory cell 30 is connected to the GND terminal.
  • Current Isel current Iswl which is the sum of the current Inw_w flowing through the second non-selected memory cells 194, and a third non-selected memory cell 195 flows through.
  • the sense current Isen flowing through the current detection circuit 196 is as shown in the above equation 1.
  • the current Inw_w flowing through the second unselected memory cell 194 and the third unselected memory cell 195 is equal to the current Ib_nw flowing through the first unselected memory cell 193 and the current Inswl from the current source 199 for the unselected word line. Since the total current flows, the following equation is obtained.
  • Inw_w Ib_nw + Inswl Equation 4
  • the current Inswl from the non-selected word line current source 199 in the present invention can be set to an arbitrary amount of current, and as a result, other than the current Inswl from the non-selected word line current source 199 shown in Equation 4 above.
  • the amount of current changes in accordance with the set current of the current Inswl from the non-selected word line current source 199 (the unselected WL group (NW point according to the set current of the current Inswl from the non-selected word line current source 199). ) Changes, the current Ib_nw flowing through the first non-selected memory cell 193 also changes).
  • FIG. 14 shows voltage-current characteristics (IV characteristics) at the time of reading in the equivalent circuit of the unselected word line current application method of FIG.
  • the horizontal axis represents the voltage applied to each cell
  • the vertical axis represents the current flowing through each cell
  • the characteristic lines described are the same as those in FIG. 10.
  • the current Inswl from the non-selected word line current source 199 is applied to the non-selected WL group (NW point)
  • the characteristic line in this figure is different from the operating point in FIG.
  • the cell current Isel is Isel (HR) when the resistance value of the resistance change element is in the high resistance state, and Isel (LR) when the resistance value is in the low resistance state.
  • the resistance change element of the memory cell is in an extreme state, that is, the resistance change elements of all the memory cells Detailed operating point states will be described with reference to FIG. 15A and FIG. 15B which are divided into a high resistance state and a low resistance state.
  • FIG. 15 is a figure which shows an operating point about the case where all the resistance change elements in FIG. 14 are a high resistance state.
  • FIG. 15B is a diagram showing operating points when all the resistance change elements in FIG. 14 are in a low resistance state.
  • the applied current Inswl from the unselected word line current source 199 is preferably stabilized in any case, but in general, due to variations in circuit element manufacturing, external power supply noise, etc.,
  • the current Ib_nw flowing through the cell 193 varies in the range of Ib_nw11 or more and Ib_nw13 or less.
  • the sense current Isen of the current detection circuit 196 is calculated from the above equation (1) when (Isel (HR) + Ib_nw14) when the resistance change element of the selected memory cell 30 is in the high resistance state and all the resistance change elements of the unselected memory cells are in the low resistance state. ) And (Isel (HR) + Ib_nw16) or less.
  • Isel (LR) + Ib_nw11) when the resistance change element of the selected memory cell 30 is in the low resistance state and all the resistance change elements of the non-selected memory cells are in the high resistance state.
  • the worst sense currents for distinguishing the high resistance state and the low resistance state of the selected memory cell 30 are the maximum values of the sense current Isen when the resistance change element of the selected memory cell 30 is in the high resistance state (Isel (HR) + Ib_nw16).
  • the ratio of the sense current of (Isel (LR) + Ib_nw11) to (Isel (HR) + Ib_nw16) is 1.78 times.
  • the current ratio of the sense current Isen in the non-selected word line current application method of the present invention is 1.78 times even when 10% variation of the applied current Inswl is taken into consideration. This is a value better than the current ratio 1.42 times of the sense current Isen of the method of applying a voltage to the unselected word line of FIG. 11, and the unselected word line current of the present invention is higher than the unselected word line voltage application method.
  • the application method means that the state of the selected memory cell can be easily read (that is, the read margin is large). That is, it can be seen that the non-selected word line current application method according to the present invention increases the actual read margin in consideration of variations in the applied electric signal, and enables stable reading.
  • the variation ⁇ Inw_w2 of the current Inw_w applied to the unselected word line group (NW point) is substantially equal to ⁇ Inswl
  • the variation of the current Inw_w in the unselected word line voltage application method ( ⁇ Inw_w1 in FIG. 12) is 5 minutes.
  • EMI electromagnetic noise
  • 16A shows a current ratio represented by Isen (LR) / Isen (HR) with respect to leakage current Ib_nw flowing through all unselected memory cells connected on the selected bit line (that is, when an HR cell including leakage current is selected).
  • 10 is a graph showing a current ratio of a sense current and a sense current when an LR cell is selected.
  • FIG. 16A (b) is a graph showing the sense current Isen with respect to the leakage current Ib_nw flowing through all the unselected memory cells connected on the selected bit line.
  • the current ratio between the sense current when selecting the HR cell including the leakage current and the sense current when selecting the LR cell is preferably 1.5 times or more from the viewpoint of readability (however, It is difficult to specify a number because it depends on the performance of the sense amplifier.)
  • a leakage current is added to the selected memory cell current (Isel (HR), point s) when the variable resistance element is in the high resistance state.
  • the current (point p) corresponding to the selected memory cell current (Isel (LR)) when the resistance change element is in the low resistance state the current flowing through the single LR cell is equal to the HR cell current including the leakage current.
  • the current ratio is about 1.6 (r point in FIG. 16A (a)) which is about half of the current ratio of the selected cell alone (about 3.2 in FIG. 16A (a)).
  • the applied current Inswl21 obtained here is the minimum current. Accordingly, in this case, the non-selected WL application current Inswl is preferably at least Inswl21, and can be determined to be set to a current value higher than that.
  • FIG. 17 shows a cross-sectional configuration diagram of a memory cell when memory cells 51 used in a cross-point memory cell array are stacked in a two-layer structure (the structure of the memory cell 51 in each layer is the same as that in FIG. 2 or FIG. For the sake of simplicity, the structure of FIG. 2 is used).
  • the memory cell 51 has a configuration in which the resistance change element 10 and the current control element 29 are connected in series to form one bit, and is configured by two layers in which the memory cell 51 is stacked on the upper and lower layers.
  • the lower terminal of the first layer memory cell is connected to one bit line 71
  • the upper terminal of the first layer memory cell is connected to the word line 70
  • the lower terminal of the second layer memory cell is connected to the word line 70.
  • the upper terminal of the second layer memory cell is connected to the other bit line 71. That is, the word line 70 is arranged between the first layer memory cell and the second layer memory cell, the word line 70 is connected to the upper terminal of the first layer memory cell, and the second layer memory cell lower terminal. Connected shared configuration.
  • the positional relationship between the current control element 29 and the resistance change element 10 may be upside down.
  • FIG. 18 shows a diagrammatic representation of the memory cell 51.
  • Memory cell 51 is represented by a diagram showing a structure in which resistance change element 10 and current control element 29 are connected in series.
  • the resistance change element 10 specifies the direction of the second resistance change layer 12 located on the upper electrode 11 side, the direction is shown in black. . That is, in FIG. 18, when a positive voltage is applied to the wiring 70 with respect to the wiring 71, the resistance change element 10 increases in resistance, and conversely, when a positive voltage is applied to the wiring 71 with respect to the wiring 70, 10 lowers the resistance.
  • FIG. 19 shows a part (one vertical array surface) of the cross-point variable resistance nonvolatile memory device according to the present embodiment, and shows a multilayer cross-point memory cell array in which memory cells are stacked in the same form as FIG.
  • FIG. 2 is a schematic configuration diagram illustrating a cross-sectional structure of a memory cell array viewed from the word line direction and a circuit configuration disposed in a lower layer portion thereof.
  • the first layer bit line 53a is made of a wiring material such as aluminum and is arranged to extend in the horizontal direction (X direction) on the paper surface, and is made of a wiring material such as aluminum and is perpendicular to the paper surface (Y direction: Y direction: A memory cell 51 is arranged at an intersection with the first layer word line 52a arranged to extend (not shown). The memory cells 51 are arranged on the first layer bit line 53a by n bits along the X direction to form a first layer memory cell 51a.
  • the upper layer (Z direction) of the first layer memory cell 51a is now made of a wiring material such as aluminum with the first layer word line 52a down, and extends in the horizontal direction (X direction) of the paper surface.
  • the second layer bit line 53b is disposed at the intersection, and the memory cell 51 is disposed at the intersection of the first layer word line 52a and the second layer bit line 53b.
  • the memory cells 51 are arranged in n bits along the X direction on the second layer bit line 53b, and constitute the second layer memory cell 51b.
  • the first layer memory cell 51a and the second layer memory cell 51b constitute a three-dimensional memory cell array in which two layers of memory cells 51 are stacked.
  • each memory cell 51 extends in the X direction and has a plurality of bit lines 53a to 53b formed in a plurality of layers, and extends in the Y direction, and has a first layer bit line 53a and a second layer bit line 53b.
  • bit lines 53a to 53b formed in a plurality of layers, and extends in the Y direction, and has a first layer bit line 53a and a second layer bit line 53b.
  • the memory cell formed at the intersection point with the upper word line when viewed from the bit line is called an odd-numbered layer (first layer) memory cell (here, the first layer memory cell 51a), and the bit A memory cell formed at the intersection point with the word line below the line is referred to as an even layer (second layer) memory cell (here, second layer memory cell 51b).
  • the first layer bit line 53a is commonly connected by an odd layer bit line via (odd layer BL via) 55 which is an example of the second via, and the second layer bit line 53b is an example of the first via. They are commonly connected by a certain even layer bit line via (even layer BL via) 54.
  • odd layer bit line via odd layer BL via
  • even layer bit line even layer BL via
  • the resistance change element 10 in the memory cell 51 can be formed with the same structure and manufacturing conditions in the Z direction (
  • the second electrode 21 can be formed on the lower layer side
  • the first variable resistance layer 13 can be formed thereon
  • the second variable resistance layer 12 can be formed thereon
  • the third electrode 11 can be formed thereon.
  • a memory cell having the same structure can be manufactured regardless of whether the memory cell is in an odd layer or an even layer.
  • the variable resistance element 10 constituting the even-numbered memory cell and the variable resistance element 10 constituting the odd-numbered memory cell are arranged in the same direction with respect to the Z direction.
  • the even layer bit line via 54 is connected to one of a drain and a source of an even layer bit line selection switch element 57 which is an example of a first bit line selection switch element formed of an NMOS transistor.
  • the odd layer bit line via 55 is connected to one of the drain and the source of the odd layer bit line selection switch element 58 which is an example of a second bit line selection switch element formed of an NMOS transistor.
  • the other of the drain and the source of the even layer bit line selection switch element 57 and the other of the drain and the source of the odd layer bit line selection switch element 58 are commonly connected to a common contact (GBLI).
  • the gate of the even layer bit line selection switch element 57 is connected to the even layer bit line selection signal line
  • the gate of the odd layer bit line selection switch element 58 is connected to the odd layer bit line selection signal line.
  • the common contact GBLI is connected to one of the drain and the source of the N-type current limiting element 90 configured by an NMOS transistor, and is further connected to one of the drain and the source of the P-type current limiting element 91 configured by a PMOS transistor. It is connected.
  • the other of the drain and the source of the N-type current limiting element 90 is connected to the global bit line 56 (GBL), and the other of the drain and the source of the P-type current limiting element 91 is also connected to the global bit line 56 (GBL). ing.
  • a bidirectional current limiting circuit 920 is configured to limit each bidirectional current flowing between them.
  • the signal line connected to the node CMN is connected to the gate of the N-type current limiting element 90, and the signal line connected to the node CMP is connected to the gate of the P-type current limiting element 91.
  • the present invention is a technology related to reading, and in the reading mode, the N-type current limiting element 90 and the P-type current limiting element 91 are always on, so that the voltage of the signal applied from the node CMP and the node CMN to each gate is , CMP is 0V and CMN is VSA.
  • the N-type current limiting element 90 and the P-type current limiting element 91 function as current limiting elements during a write operation.
  • FIG. 20 shows a configuration diagram when four vertical array surfaces are arranged so that the surfaces are aligned.
  • the direction in which the bit lines extend is defined as the X direction
  • the direction in which the word lines extend is defined as the Y direction
  • the direction in which the bit line and word line layers overlap is defined as the Z direction.
  • the bit line (BL) extends in the X direction, and is formed in a plurality of layers (two layers in FIG. 20).
  • the word line (WL) extends in the Y direction and is formed in a layer (one layer in FIG. 20) between the bit lines.
  • each memory cell (MC) 51 is sandwiched between the bit line and the word line at the intersection of the bit line and the word line. For simplification of the drawing, a part of the memory cell 51 and a part of the word line are not shown.
  • each group of bit lines BL arranged in the Z direction four vertical array planes 0 to 3 are configured by the memory cells 51 formed between the word lines WL.
  • the word line (WL) is common.
  • the memory cell array 100 includes four vertical array planes 0 to 3 arranged in the Y direction.
  • the number of memory cells on the vertical array surface and the number of vertical array surfaces arranged in the Y direction are not limited to this.
  • even-numbered bit lines BL are connected in common by even-numbered bit line vias 54 in FIG. 19 (BL_e0 to BL_e3), and odd-numbered bit lines BL are shown in FIG. 19 are commonly connected by odd-numbered bit line vias 55 (BL_o0 to BL_o3).
  • the even layer bit line via 54 is an example of a first via that connects all the even layer bit lines in the Z direction.
  • the odd layer bit line via 55 is an example of a second via that connects all the odd layer bit lines in the Z direction.
  • global bit lines GBL000 to GBL003 provided corresponding to the vertical array surfaces 0 to 3 are formed extending in the Y direction.
  • odd layer bit line selection switch elements 61 to 64 and even layer bit line selection switch elements 65 to 68 are provided for each vertical array plane 0 to 3.
  • the even layer bit line selection switch elements 65 to 68 are provided for each vertical array surface, and a plurality of first bit line selection switch elements having one end connected to the first via (even layer bit line via 54). It is an example.
  • the odd layer bit line selection switch elements 61 to 64 are provided for each vertical array surface, and a plurality of second bit line selection switch elements having one end connected to the second via (odd layer bit line via 55). It is an example.
  • the odd layer bit line selection switch elements 61 to 64 and the even layer bit line selection switch elements 65 to 68 are configured by NMOS transistors.
  • an odd-numbered layer bit line selection switch element in which N-type current limiting elements 90, 92, 94, 96 constituted by NMOS transistors and P-type current limiting elements 91, 93, 95, 97 constituted by PMOS transistors are related.
  • 61 to 64 and even layer bit line selection switch elements 65 to 68 and the associated global bit lines GBL000 to GBL003 are odd layer bit line selection switch elements 61 to 64 and even layer bit line selection switch elements 65 to 68 drain or source diffusion layer terminals.
  • the gate terminals of the N-type current limiting elements 90, 92, 94, 96 are commonly connected to the control voltage node CMN, and the gate terminals of the P-type current limiting elements 91, 93, 95, 97 are commonly connected to the control voltage node CMP. Is done. Further, the voltages of the node CMN and the node CMP can be set to a state in which the current limiting elements connected to each of them are turned on at the time of reading.
  • the odd-numbered bit line selection switch elements 61 to 64 are related to the vertical array plane via the N-type current limiting elements 90, 92, 94, 96 and the P-type current limiting elements 91, 93, 95, 97, respectively.
  • the electrical connection or disconnection between the global bit lines GBL000 to GBL003 and the odd-numbered bit lines BL_o0 to BL_o3 connected in common on the vertical array surface is controlled according to the odd-numbered bit line selection signal BLs_o0.
  • the even-numbered bit line selection switch elements 65 to 68 are connected to the vertical array surface via the associated N-type current limiting elements 90, 92, 94, 96 and P-type current limiting elements 91, 93, 95, 97, respectively.
  • the global bit lines GBL000 to GBL003 and the even-numbered bit lines BL_e0 to BL_e3 connected in common on the vertical array plane are electrically connected or disconnected according to the even-numbered bit line selection signal BLs_e0. To do.
  • the vertical array planes 0 to 3 can be formed by the memory cells 51 formed in the same structure with respect to the Z-direction structure of the resistance change element 10 in any memory cell layer.
  • the even-numbered bit line 53b and the odd-numbered bit line 53a are commonly connected by independent vias (even-numbered-layer bit line via 54 and odd-numbered-layer bit line via 55).
  • FIG. 21 is a circuit diagram showing the memory cell array 100 of FIG. 20 and its peripheral circuits.
  • each memory cell formed by serial connection of the resistance change element 10 and the current control element 29 is a square having a white area and a black area for convenience. It is shown in the figure.
  • a global bit line decoder / driver circuit 98 is a circuit that supplies a signal for selecting a memory cell 51 to each of the global bit lines GBL000 to GBL003, and selectively drives and controls the global bit lines GBL000 to GBL003. To do.
  • the current limit control circuit 99 is a circuit that controls the bidirectional current limit circuit 920.
  • the N-type current limit elements 90, 92, 94, and 96 are used.
  • the P-type current limiting elements 91, 93, 95, and 97 are all activated to the on state.
  • the current limit control circuit 99 is a circuit that controls the bidirectional current limit circuit 920, and at the time of read operation, a pair of N-type current limit elements 90, 92, 94, 96 and a P-type current limit element This is a control circuit that turns ON both 91, 93, 95, and 97, and the output voltages VCMN and VCMP for the node CMN and the node CMP are sufficient so as not to limit the amount of current with respect to the read pulse even in the read mode. A high voltage VCMN and a sufficiently low voltage VCMP are generated.
  • the sub bit line selection circuit 73 is a circuit for controlling the odd layer bit line selection switch elements 61 to 64 and the even layer bit line selection switch elements 65 to 68, and the even layer bit line selection signal according to the address signals A0 to Ax.
  • BLs_e0 and odd layer bit line selection signal BLs_o0 are output.
  • the word line decoder circuit 74 is a decoder switch circuit that selectively supplies a signal for selecting the memory cell 51 to each of the word lines WL00000 to WL00031 according to the address signal Ay.
  • the word line predecoder circuit 111 is a predecoder circuit that selectively supplies and controls the predecode signals GWL0 to GWL31 according to the address signal Ay. An arbitrary word line is selected and controlled to a predetermined state by the predecode signals GWL0 to GWL31 of the word line predecoder circuit 111 and the switch selection state of the word line decoder circuit 74.
  • the global bit line decoder / driver circuit 98, the sub bit line selection circuit 73, the word line decoder circuit 74, and the word line predecoder circuit 111 make it possible to use at least one bit line from the plurality of bit lines.
  • a decoder circuit is configured to select at least one memory cell from the memory cell array 100 by selecting at least one word line from a plurality of word lines.
  • FIG. 22 is a circuit diagram showing a main part 300 of the cross-point variable resistance nonvolatile memory device according to the present embodiment.
  • the memory cell array 100 is a memory cell array of n bits in the X (bit line) direction and 4 bits in the Y (word line) direction.
  • the memory cell array block 250 is a unit block, and the memory cell array 200 has a configuration in which 16 memory cell array blocks 250 are arranged.
  • the word line decoder circuit 103 (the word line decoder circuit 74 in FIG. 21) selects an arbitrary memory cell array block according to the block selection signal BLKj (where j is an integer from 0 to 15), and selects the selected memory cell array block.
  • the predecode signal GWLi is output to n word lines. That is, the n word lines of the block selected by the block selection signal BLKj are directly controlled by the signals of the predecode signals GWL0 to GWL31. Details of this configuration will be described later using separate detailed drawings.
  • the global bit line decoder / driver circuit 102 is a circuit that selects memory cells and supplies signals for writing and reading to a plurality of global bit lines. Specifically, the global bit line decoder / driver circuit 102 selects a selected block by a block selection signal BLKj.
  • a global bit line group (here, global bit lines GBLj0 to GBLj3, where j is 00 to 15) is selected, and the selected global bit lines GBLj0 to GBLj3 are driven and controlled according to the write or read mode.
  • the current limit control circuit 104 applies voltages VCMNj and VCMPj (j is an integer from 0 to 15) for controlling the bidirectional current limit circuit 920 according to the operation mode for the memory cell array block 250 selected by the block selection signal BLKj.
  • VCMNj 0V
  • VCMPj VPoff (Vpoff is a voltage at which the P-type current limiting element 91 associated with the non-selected memory cell array block 250 is turned off) is supplied to the non-selected memory cell array block 250.
  • Sub-bit line selection circuit 101 (sub-bit line selection circuit 73 in FIG. 21) responds to address signals A0 to Ax in odd-numbered bit line selection switch elements (FIG. 20) belonging to any selected vertical array plane in memory cell array 200.
  • odd-numbered bit line selection switch elements (FIG. 20) belonging to any selected vertical array plane in memory cell array 200.
  • even-numbered bit line selection switch elements 61 to 64) or even-numbered layer bit line selection switch elements even-numbered layer bit line selection switch elements 65 to 68 in FIG. 20) are turned on.
  • the bit line selection signal BLs_ek (where k is an integer from 0 to (p ⁇ 1))
  • the odd-numbered bit line selection signal BLs_ok (where k is an integer from 0 to (p ⁇ 1)) are controlled.
  • FIG. 23 is a circuit diagram showing the overall configuration of the cross-point variable resistance nonvolatile memory device 400 according to the present embodiment. 23, the main part 300 corresponds to the configuration shown in FIG.
  • an address input circuit 110 temporarily latches an external address signal during a high resistance write cycle, a low resistance write cycle, or a read cycle, and the latched address signal is sub-bit line selection circuit 101, Output to global bit line decoder / driver circuit 102, word line predecoder circuit 111, word line decoder circuit 103, and current limit control circuit 104.
  • the non-selected word line current source 199 generates a predetermined constant current (first constant current) during a read operation, and is supplied to the unselected word lines via the word line predecoder circuit 111 and the word line decoder circuit 103. It is an example of a first current source according to the present invention.
  • the control circuit 109 receives a plurality of input signals and outputs a signal indicating a high resistance write cycle, a low resistance write cycle, a read cycle, and a standby state to the decoder circuit (sub-bit line selection circuit 101) according to the present invention.
  • the decoder circuit sub-bit line selection circuit 101
  • Global bit line decoder / driver circuit 102, word line predecoder circuit 111, word line decoder circuit 103), current limit control circuit 104, write circuit 105, read circuit 106, and data input / output circuit 107 in accordance with the corresponding signals. Output as.
  • control circuit 109 outputs a high-resistance write, low-resistance write, or read pulse generation trigger signal to the pulse generation circuit 108 during the high-resistance write cycle, the low-resistance write cycle, and the read cycle.
  • the control circuit 109 selects a selected bit line which is a bit line selected by the decoder circuit according to the present invention when reading data by the read circuit 106 in order to realize the non-selected word line current application method according to the present invention.
  • the first voltage (VSA) for reading is applied to the first word line
  • the second voltage (GND potential) is applied to the selected word line, which is the word line selected by the decoder circuit, and is selected by the decoder circuit.
  • the decoder circuit and the read circuit 106 so that the first constant current (Inswl) from the first current source (current source 199 for the unselected word line) is supplied to the unselected word line that is not a word line. And the current source 199 for unselected word lines is controlled.
  • the pulse generation circuit 108 applies pulses to a predetermined period (tp_E, tp_P, tp_R) in each high resistance write, low resistance write, or read time in the high resistance write cycle, the low resistance write cycle, and the read cycle. And output to the global bit line decoder / driver circuit 102, the word line predecoder circuit 111, and the word line decoder circuit 103.
  • the data input / output circuit 107 is a circuit block for exchanging data with the outside.
  • the data DQ is latched at the time of writing, and the write data is output to the writing circuit 105 until the next data arrives.
  • the read data from 106 is latched, and the read data is output to the external terminal DQ until the next output data comes.
  • the write circuit 105 is a circuit that writes data to the memory cell selected by the global bit line decoder / driver circuit 102 and the word line decoder circuit 103, receives a data signal from the data input / output circuit 107, and receives a global bit line. Write signals are output to the decoder / driver circuit 102, the word line predecoder circuit 111, and the current limit control circuit 104.
  • Read circuit 106 is a decoder circuit according to the present invention, that is, data from a memory cell selected by sub bit line selection circuit 101, global bit line decoder / driver circuit 102, word line predecoder circuit 111 and word line decoder circuit 103.
  • the memory data state of the selected memory cell (the resistance state of the resistance change element included in the memory cell) is detected, and the result is output to the data input / output circuit 107 as a data signal.
  • a PMOS transistor 135 has a source terminal connected to a read power supply VSA, a gate terminal connected to a predetermined fixed voltage Vic under the control of the control circuit 109, a drain terminal connected to an output terminal, and a PMOS transistor 135.
  • VSA read power supply
  • a gate terminal connected to a predetermined fixed voltage Vic under the control of the control circuit 109
  • a drain terminal connected to an output terminal
  • PMOS transistor 135. Is a configuration example of an unselected word line current source 199 that generates a first constant current Inswl determined by a VSA voltage and a predetermined fixed voltage Vic.
  • the output terminal of the current source 199 for unselected word lines is connected to the node NWS.
  • the PMOS transistor 136 has a source terminal connected to a precharge power supply VPR at the time of reading, a gate terminal connected to a precharge signal NPRE, a drain terminal connected to the node NWS, and a node NWS set to VPR at the time of precharging read operation. It has the function to do.
  • These PMOS transistors 135 and 136 are connected to either the non-selected word line current source 199 or the third voltage (VPR) under the control of the third switch circuit according to the present invention, that is, the control circuit 109.
  • a third switch circuit selectively connected to NWS that is, a non-selected word line
  • NWS that is, a non-selected word line
  • the buffer circuit 134 selectively outputs the high voltage side voltage or the low voltage side voltage according to the input signal.
  • a terminal for supplying a high voltage side voltage is connected to the node NWS
  • a terminal for supplying a low voltage side voltage is connected to GND (0V)
  • each input terminal is a global word line selection signal.
  • Each of the output terminals is connected to each of the global word lines GWLi (i is an integer from 0 to n ⁇ 1).
  • the global word line GWLi is set to the GND voltage (second voltage), and the non-selected global word line is set to the node NWS state (a state in which the third voltage VPR is applied during precharging and the first constant current Insw1 is applied during sensing).
  • the buffer circuit 134 controls the second switch circuit according to the present invention, that is, the second voltage (GND voltage) and the third voltage (VPR) under the control of the control circuit 109. It functions as a second switch circuit that selectively connects either one to the selected word line.
  • the PMOS transistor 130 has one source or drain terminal connected to one global word line GWLi (i is an integer from 0 to n ⁇ 1), and the other source or drain terminal connected to the corresponding word line WL000i.
  • the gate terminal is connected to the output terminal of the inverter (inverted logic circuit) 133.
  • the NMOS transistor 131 has one source or drain terminal connected to one global word line GWLi, the other source or drain terminal connected to the corresponding word line WL000i, and a gate terminal corresponding to the block selection signal BLKj. (Where j is an integer from 0 to 15).
  • CMOS switch circuit 132 In the CMOS switch circuit 132, a PMOS transistor 130 and an NMOS transistor 131 have their drain terminals and source terminals connected in parallel, and constitute a word line selection switch circuit.
  • the n word line selection switch circuits 132 corresponding to one memory cell array block 250 are selected by the block selection signal BLKj corresponding to the memory cell array block 250, all the n word line selection switch circuits 132 are turned on. When not selected, all are turned off.
  • the n word line selection switch circuits 132 are arranged corresponding to each of the 16 memory cell array blocks, and the n word line selection switch circuits 132 constitute the word line decoder circuit 103.
  • the block selection signal BLKj that means the memory cell array block 250 to which the selected word line belongs is in a selected (High) state
  • the word line decoder circuit 103 receives the block selection signal BLKj.
  • all 32 word line selection switches corresponding to the selected block are turned on (all word line selection switches corresponding to non-selected blocks other than the selected block are turned off).
  • one selected global word line GWLn0 (n0 is an integer corresponding to the selected global word line) corresponding to the selected word line in the word line predecoder circuit 111 receives the selection signal (Low state) of the global word line selection signal GWLSn0.
  • the GND state is set, and the other 31 unselected global word lines GWLn are set to the voltage state of the node NWS.
  • the node NWS receives the Low state of the NPRE signal during read precharge (first step) and is set to the VPR voltage, and receives the High state of the NPRE signal during read sense (second step). Since the PMOS transistor 136 is set to the OFF state, the PMOS transistor 136 is set to flow the output current Inswl of the unselected word line current source 199.
  • all the related word line selection switches are turned off, so that the unselected word lines are in a high impedance (Hi-z) state.
  • FIG. 25 shows a read configuration circuit diagram including a selected word line system circuit and a non-selected word line current source 199 for unselected word lines, and various switch circuits for supplying a precharge voltage during precharge. .
  • a selected memory cell 30 is selected by a selected bit line BLe1 and a selected word line WL1, and a first unselected memory cell 193 represents 31 unselected memory cells connected to the selected bit line BLe1 by an equivalent circuit.
  • the third non-selected memory cell 195 is a circuit representation of 1023 non-selected memory cells connected to the selected word line WL1, and the second non-selected memory cell 194 is a non-selected word line and This is an equivalent circuit of 31 ⁇ 1023 non-selected memory cells connected to non-selected bit lines.
  • an equivalent circuit expressed as a three-series configuration of a selected memory cell and a non-selected memory cell of a selected memory cell array block 250 including the selected memory cell 30 is shown as a configuration in the memory cell array block 250.
  • the selected word line is applied with the precharge voltage (third voltage) VPR at the time of precharge (in the first step) by the operation of FIG. 24 by the word line decoder circuit 103 and the word line predecoder circuit 111.
  • the GND voltage (second voltage) is applied during sensing (in the second step).
  • the non-selected word line group (NW point) is precharged (third) at the time of precharging (in the first step) by the operation of FIG. 24 by the word line decoder circuit 103 and the word line predecoder circuit 111.
  • Voltage) VPR is applied with the unselected word line current (first constant current) Inswl from the unselected word line current source 199 at the time of sensing (in the second step).
  • the selected bit line BL_e1 is selectively connected to the node YD by the odd / even layer selection switch element 158 and the global bit line decoder / driver circuit 102 which are selectively turned on by the odd / even layer selection signal BLs_o0.
  • a source terminal is connected to a VSA power source and a gate terminal and a drain terminal are connected.
  • switch element 146 is a switch element for controlling connection / disconnection between the drain terminal of the PMOS transistor 140 and the YD node.
  • the switch element 146 is connected when the control signal NACT is Low.
  • Reference numeral 145 denotes a switch element that controls connection / disconnection between the precharge voltage (third voltage) VPR and the YD node.
  • the switch element 145 is connected when the control signal NPRE is Low.
  • These switch elements 145 and 146 are either the first switch circuit according to the present invention, that is, any one of the read circuit 106 and the third precharge voltage prior to the data read, under the control of the control circuit 109. Is configured to selectively connect to the selected bit line.
  • the PMOS transistor 141 is an example of a second PMOS transistor that constitutes the readout circuit 106.
  • the source terminal is connected to the VSA power supply, the gate terminal is connected to the gate terminal of the PMOS transistor 140, and the drain terminal is connected to the SEN node.
  • PMOS transistor Since the PMOS transistor 140 and the PMOS transistor 141 have a current mirror connection configuration, a current having the same amount of current as the current Iload0 flowing through the PMOS transistor 140 also flows through the PMOS transistor 141.
  • the PMOS transistor 144 has a source terminal connected to the VSA power supply, a gate terminal connected to the VPRM voltage, a drain terminal connected to the node s0, and a predetermined VPRM voltage applied to the gate terminal, whereby a constant current Iso0. It operates as a constant current source that flows current.
  • the NMOS transistor 143 is a diode-connected NMOS transistor in which the source terminal is connected to the GND power supply and the gate terminal and the drain terminal are connected, and the node s0 is connected to the drain terminal.
  • the NMOS transistor 142 is an example of a second current source that constitutes the readout circuit 106.
  • the source terminal is connected to the GND terminal
  • the gate terminal is connected to the gate terminal of the NMOS transistor 143
  • the drain terminal is connected to the SEN node.
  • NMOS transistor Since the NMOS transistor 143 and the NMOS transistor 142 have a current mirror connection configuration, a current having the same amount of current as the current Iso0 that flows through the NMOS transistor 143 also flows through the NMOS transistor 142.
  • the voltage state of the SEN node is the magnitude relationship between the mirror current Iload0 of the PMOS transistor 141 and the mirror current Iso0 of the NMOS transistor 142 (actually, the NMOS current determined by the current capability of the PMOS transistor 141 determined by the current of the PMOS transistor 140 and the current of the NMOS transistor 143) It is determined by the magnitude relationship of the current capability of the transistor 142).
  • the SEN node voltage VSEN becomes a voltage close to VSA, and when the current Iload0 is smaller than the predetermined current Iso0 (Iload0 ⁇ Iso0), the SEN node voltage VSEN is The voltage is close to the GND voltage.
  • the differential detection circuit 148 is a differential detection circuit that compares the voltage at the VREF terminal (second input terminal) with the voltage at the SEN node (voltage at the first input terminal) and outputs the comparison result as a logic signal DOUT.
  • the read circuit 106 is a circuit that reads data from the memory cell selected by the decoder circuit, and includes PMOS transistors 140, 141, 144, NMOS transistors 142, 143, switch elements 145, 146, and a differential detection circuit 148. Is done.
  • the PMOS transistor 141 connected to the PMOS transistor 140 in a current mirror may be a depletion type.
  • the read sequence in FIG. 26 represents two cycles with one cycle of precharge (first step) and sense (second step).
  • the time t0 to t1 is a precharge time (first step)
  • the time t1 to t2 is a sense time (second step)
  • t0 to t2 are one cycle of reading.
  • the unselected word line current source 199 always generates a current Inswl.
  • the block selection signal BLK0 is in a high state and BLK1 to BLK15 are in a low state.
  • the sensing state (second step) is reached at time t1
  • the supply of the precharge voltage VPR is turned off to the unselected word line group, and a constant current (First constant current) Inswl is only supplied. Therefore, the unselected word line finely moves from the VPR level to a voltage level determined by the current Inswl.
  • the VPR voltage level should be set as close as possible to the stable voltage of the selected word line group determined by the supply of the constant current Inswl from the non-selected word line current source 199 to the unselected word line group during sensing. preferable.
  • the third voltage VPR supplied to the non-selected word line in the first step (during precharge) is supplied from the non-selected word line current source 199 supplied in the second step (during sensing). Is set to be approximately equal to the voltage of the unselected word line determined by the supply of the constant current Inswl.
  • the difference between the third voltage VPR and the voltage of the non-selected word line determined by the supply of the constant current Inswl from the non-selected word line current source 199 is preferably within 10% of the third voltage VPR.
  • the selected global bit line (GBL001 in FIG. 26) changes from the precharge voltage VPR to the sense voltage (first voltage) VSA, and the selected bit line (BL_e1 in FIG. 26) receives the state change of the global bit line.
  • the precharge voltage (third voltage) VPR changes to the sense voltage (first voltage) VSA, and the selected word line (WL00001 in FIG. 26) changes from the precharge voltage VPR (third voltage) to the GND voltage (second voltage). The voltage changes to 0V.
  • the selected bit line voltage is set to the VSA level (first voltage) and the selected word line voltage is set under the control of the control circuit 109 as described above. Since it becomes the GND voltage (second voltage), the cell current starts to flow.
  • the amount of current of the selected memory cell 30 at this time is determined by the resistance state of the resistance change element 10, and the memory cell current is smaller when the resistance state of the resistance change element 10 is high than when the resistance change is low. That is, when the resistance value of the resistance change element 10 of the selected memory cell 30 is high (low), the current amount of the selected memory cell 30 is small (large).
  • a current flows through the selected memory cell 30 as described above, and the current propagates to the PMOS transistor 140 via the selected global bit line and the YD node.
  • the difference in current amount depending on the resistance state of the resistance change element 10 of the selected memory cell 30 appears almost as it is as the difference in current amount of the PMOS transistor 140. That is, when the resistance change element 10 of the selected memory cell 30 is in the high resistance state, the cell current is reduced, so that the current amount of the PMOS transistor 140 is also small, and conversely, the resistance change element 10 of the selected memory cell 30 is in the low resistance state. Since the cell current increases, the current amount of the PMOS transistor 140 also increases. Therefore, by detecting and determining the current amount of the PMOS transistor 140, the logical data value stored in the resistance change element 10 of the selected memory cell as the magnitude of the resistance state can be grasped.
  • a current similar to that of the PMOS transistor 140 flows through the PMOS transistor 141 that is current-mirror connected to the PMOS transistor 140.
  • the SEN node voltage is determined by the amount of current flowing through the PMOS transistor 141 (the amount of current flowing through the PMOS transistor 140) and the amount of current flowing between the NMOS transistor 142 controlled to have a constant current capability.
  • the current amount of the PMOS transistor 140 is small, the voltage at the SEN node decreases to near the GND voltage, and when the current amount of the PMOS transistor 140 is large, the voltage at the SEN node increases to near the VSA.
  • the resistance change element 10 of the selected memory cell 30 when the resistance change element 10 of the selected memory cell 30 is in the high resistance state (HR), the voltage at the SEN node decreases to near the GND voltage, and the resistance change element 10 of the selected memory cell 30 is in the low resistance state (HR). The voltage at the SEN node rises to near VSA.
  • the differential detection circuit 148 By applying the voltage of one input terminal VREF of the differential detection circuit 148 to a predetermined voltage such as half of the VSA voltage, the differential detection circuit 148 sets the SEN node voltage level to the DOUT terminal High / Low. Can be output as a logical level. Therefore, since the resistance state of the resistance change element 10 of the selected memory cell 30 is converted to the High / Low logic level of the DOUT terminal, the stored data of the resistance change element 10 can be determined.
  • the data stored in the selected memory cell 30 is detected and determined and output from the DOUT terminal.
  • the control circuit 109 is supplied with the third voltage VPR to the selected bit line via the first switch circuit (switch elements 145 and 146), and the selected word
  • the third voltage VPR is supplied to the line via the second switch circuit (buffer circuit 134), and the third voltage VPR is supplied to the unselected word line via the third switch circuit (PMOS transistors 135 and 136).
  • the first to third switch circuits are controlled so as to be supplied.
  • the control circuit 109 is connected to the selected bit line via the first switch circuit (switch elements 145 and 146) and the selected word line is connected to the second word line.
  • the second voltage (GND voltage) is connected via the switch circuit (buffer circuit 134), and the unselected word line current source 199 is connected to the unselected word line via the third switch circuit (PMOS transistors 135 and 136).
  • the first to third switch circuits are controlled so as to be connected.
  • the cross-point variable resistance nonvolatile memory device 400 configured to be able to apply a predetermined current to the unselected word line group of the memory cell array block to which the selected memory cell belongs. Can increase the read margin of write data at the time of reading, and can realize a nonvolatile memory device capable of stable reading.
  • FIG. 27 shows a cross-sectional configuration diagram of a memory cell according to the second embodiment of the present invention when memory cells 51 used in a cross-point memory cell array are stacked in a four-layer structure (the structure of the memory cell 51 in each layer is shown in FIG. 2 or FIG. 3 for the sake of simplicity of explanation, the structure of FIG. 2 is used).
  • the memory cell 51 has a configuration in which the resistance change element 10 and the current control element 29 are connected in series to form one bit, and is configured by four layers in which the memory cell 51 is stacked on the upper and lower layers.
  • the lower terminal of the first layer memory cell is connected to the bit line 71a
  • the upper terminal of the first layer memory cell is connected to the word line 70a
  • the lower terminal of the second layer memory cell is connected to the word line 70a.
  • the upper terminal of the second layer memory cell is connected to the bit line 71b
  • the lower terminal of the third layer memory cell is connected to the bit line 71b
  • the upper terminal of the third layer memory cell is connected to the word line 70b.
  • the lower terminal of the fourth layer memory cell is connected to the word line 70b
  • the upper terminal of the fourth layer memory cell is connected to the bit line 71c.
  • the word line 70a is arranged between the first layer memory cell and the second layer memory cell, and the word line 70a is connected to both the upper terminal of the first layer memory cell and the lower terminal of the second layer memory cell. It has a shared configuration.
  • a bit line 71b is arranged between the second layer memory cell and the third layer memory cell, and the bit line 71b is connected to both the upper terminal of the second layer memory cell and the lower terminal of the third layer memory cell. It is a shared configuration.
  • a word line 70b is arranged between the third layer memory cell and the fourth layer memory cell, and the word line 70b is connected to both the upper terminal of the third layer memory cell and the lower terminal of the fourth layer memory cell. It is a shared configuration.
  • FIG. 28 shows a part (one vertical array surface) of the cross-point variable resistance nonvolatile memory device according to the second embodiment, and is a multi-layer cross-point in which eight memory cells are stacked in the same form as FIG.
  • FIG. 2 is a schematic configuration diagram showing a cross-sectional structure of a memory cell array when the memory cell array is viewed from the word line direction, and a circuit configuration arranged in a lower layer portion thereof.
  • the first layer bit line 53a is made of a wiring material such as aluminum and is arranged to extend in the horizontal direction (X direction) on the paper surface, and is made of a wiring material such as aluminum and is perpendicular to the paper surface (Y direction: Y direction: Memory cells 51 are arranged at the intersections of the first-layer word lines 52a arranged so as to extend (not shown). The memory cells 51 are arranged on the first layer bit line 53a by n bits along the X direction to form a first layer memory cell 51a.
  • the first layer word line 52a is located below, and the first layer memory cell 51a is made of a wiring material such as aluminum and is arranged to extend in the X direction of this paper surface.
  • Memory cells 51 are arranged at the intersections with the two-layer bit lines 53b. These memory cells 51 are also arranged in n bits along the X direction on the second layer bit line 53b to form a second layer memory cell 51b.
  • the Z direction is the direction in which the layers overlap.
  • the third layer memory cell 51c is formed at the intersection of the second layer bit line 53b and the second layer word line 52b in the form of sharing the word line or the bit line, and the second layer word line 52b and the second layer word line 52b are shared.
  • a fourth layer memory cell 51d is formed at the intersection of the third layer bit line 53c
  • a fifth layer memory cell 51e is formed at the intersection of the third layer bit line 53c and the third layer word line 52c
  • a sixth layer memory cell 51f is formed at the intersection of the line 52c and the fourth layer bit line 53d
  • a seventh layer memory cell 51g is formed at the intersection of the fourth layer bit line 53d and the fourth layer word line 52d.
  • An eighth layer memory cell 51h is formed at the intersection of the fourth layer word line 52d and the fifth layer bit line 53e.
  • each memory cell 51 has (1) a plurality of bit lines 53a to 53e formed in a plurality of layers extending in the X direction, and (2) a first layer bit line 53a and a first layer extending in the Y direction.
  • a first layer word line 52a formed in a layer between the second layer bit line 53b, a second layer word line 52b formed in a layer between the second layer bit line 53b and the third layer bit line 53c,
  • In the third layer word line 52c formed in the layer between the third layer bit line 53c and the fourth layer bit line 53d, and in the layer between the fourth layer bit line 53d and the fifth layer bit line 53e.
  • Each bit line and the word line are sandwiched between the formed intersections with the formed fourth layer word line 52d.
  • the memory cell formed at the intersection of the upper word line and the bit line as viewed from the bit line is called an odd-numbered layer (first, third, fifth, seventh) memory cell, and the bit line
  • the memory cells formed at the intersections of the lower word lines and the bit lines are referred to as even-numbered (second, fourth, sixth, eighth) memory cells.
  • the first, third, and fifth layer bit lines 53a, 53c, and 53e are commonly connected by an odd layer bit line via 55 that is an example of the second via, and the second and fourth layer bit lines 53b and 53d are connected to the first layer.
  • the even-numbered bit line vias 54 which are an example of one via are commonly connected.
  • the resistance change element 10 is formed with the same structure and manufacturing conditions in the Z direction. What can be done (for example, in any layer, the second electrode 21 is formed on the lower layer side, the first variable resistance layer 13 is formed thereon, the second variable resistance layer 12 is formed thereon, and the third electrode 11 is formed thereon.
  • the memory cell having the same structure can be manufactured regardless of whether the memory cell is in an odd layer or an even layer. In other words, the variable resistance element 10 constituting the even-numbered memory cell and the variable resistance element 10 constituting the odd-numbered memory cell are arranged in the same direction with respect to the Z direction.
  • the even layer bit line via (even layer BL via) 54 is connected to one of the drain and the source of the even layer bit line selection switch element 57 which is an example of a first bit line selection switch element formed of an NMOS transistor.
  • the odd layer bit line via (odd layer BL via) 55 is connected to one of the drain and the source of the odd layer bit line selection switch element 58 which is an example of the second bit line selection switch element formed of an NMOS transistor. Is done.
  • the other of the drain and the source of the even layer bit line selection switch element 57 and the other of the drain and the source of the odd layer bit line selection switch element 58 are commonly connected to a common contact (GBLI).
  • the gate of the even layer bit line selection switch element 57 is connected to the even layer bit line selection signal line
  • the gate of the odd layer bit line selection switch element 58 is connected to the odd layer bit line selection signal line.
  • the common contact GBLI is connected to one of the drain and the source of the N-type current limiting element 90 configured by an NMOS transistor, and is further connected to one of the drain and the source of the P-type current limiting element 91 configured by a PMOS transistor. It is connected.
  • the other of the drain and the source of the N-type current limiting element 90 is connected to the global bit line (GBL), and the other of the drain and the source of the P-type current limiting element 91 is also connected to the global bit line (GBL). . That is, the N-type current limiting element 90 and the P-type current limiting element 91 are connected in parallel, and between the even layer bit line selection switch element 57 and the odd layer bit line selection switch element 58 and the global bit line (GBL).
  • the bidirectional current limiting circuit 920 is configured to limit each of the bidirectional currents flowing through the current.
  • the signal line connected to the node CMN is connected to the gate of the N-type current limiting element 90, and the signal line connected to the node CMP is connected to the gate of the P-type current limiting element 91.
  • the present invention is a technology related to reading, and in the reading mode, the N-type current limiting element 90 and the P-type current limiting element 91 are always on, so that the voltage of the signal applied from the node CMP and the node CMN to each gate is , CMP is 0V and CMN is VSA.
  • the N-type current limiting element 90 and the P-type current limiting element 91 function as current limiting elements during a write operation.
  • FIG. 29 shows a configuration diagram when four vertical array surfaces are arranged so that the surfaces are aligned.
  • the direction in which the bit lines extend is the X direction
  • the direction in which the word lines extend is the Y direction
  • the direction in which the bit line and word line layers overlap is the Z direction.
  • bit line (BL) 53 extends in the X direction and is formed in a plurality of layers (five layers in FIG. 29).
  • the word line (WL) 52 extends in the Y direction and is formed in each layer (four layers in FIG. 29) between the bit lines.
  • each memory cell (MC) 51 is sandwiched between the bit line 53 and the word line 52 at the intersection of the bit line 53 and the word line 52. For simplification of the drawing, a part of the memory cell 51 and a part of the word line are not shown.
  • the memory cell array 100 includes four vertical array planes 0 to 3 arranged in the Y direction.
  • the number of memory cells on the vertical array surface and the number of vertical array surfaces arranged in the Y direction are not limited to this.
  • even-numbered bit lines BL are connected in common by even-numbered bit line vias 54 in FIG. 28 (BL_e0 to BL_e3), and odd-numbered bit lines BL are shown in FIG. 28 are connected in common by odd-numbered bit line vias 55 (BL_o0 to BL_o3).
  • bit lines GBL000 to GBL003 provided corresponding to the vertical array surfaces 0 to 3 are formed extending in the Y direction.
  • odd layer bit line selection switch elements 61 to 64 and even layer bit line selection switch elements 65 to 68 are provided for each vertical array plane 0 to 3.
  • the odd layer bit line selection switch elements 61 to 64 and the even layer bit line selection switch elements 65 to 68 are configured by NMOS transistors.
  • an odd-numbered layer bit line selection switch element in which N-type current limiting elements 90, 92, 94, 96 constituted by NMOS transistors and P-type current limiting elements 91, 93, 95, 97 constituted by PMOS transistors are related.
  • 61 to 64 and even layer bit line selection switch elements 65 to 68 and the associated global bit lines GBL000 to GBL003 are odd layer bit line selection switch elements 61 to 64 and even layer bit line selection switch elements 65 to The other drain or source diffusion layer terminal 68 is connected.
  • the gate terminals of the N-type current limiting elements 90, 92, 94, 96 are commonly connected to the control voltage node CMN, and the gate terminals of the P-type current limiting elements 91, 93, 95, 97 are commonly connected to the control voltage node CMP. Is done. Further, the voltages of the node CMN and the node CMP can be arbitrarily set according to the amount of current desired to be limited.
  • the odd-numbered bit line selection switch elements 61 to 64 are related to the vertical array plane via the N-type current limiting elements 90, 92, 94, 96 and the P-type current limiting elements 91, 93, 95, 97, respectively.
  • the electrical connection or disconnection between the global bit lines GBL000 to GBL003 and the odd-numbered bit lines BL_o0 to BL_o3 connected in common on the vertical array surface is controlled according to the odd-numbered bit line selection signal BLs_o0.
  • the even-numbered bit line selection switch elements 65 to 68 are connected to the vertical array surface via the associated N-type current limiting elements 90, 92, 94, 96 and P-type current limiting elements 91, 93, 95, 97, respectively.
  • the global bit lines GBL000 to GBL003 and the even-numbered bit lines BL_e0 to BL_e3 connected in common on the vertical array plane are electrically connected or disconnected according to the even-numbered bit line selection signal BLs_e0. To do.
  • the vertical array planes 0 to 3 can be formed by the memory cells 51 formed with the same structure in the Z direction of the resistance change element 10 in any memory cell layer.
  • the even-numbered bit lines 53b and 53d and the odd-numbered bit lines 53a, 53c and 53e are shared by independent vias (even-numbered bit line via 54 and odd-numbered bit line via 55).
  • the vias and the global bit line GBL to the even layer bit line selection switch element 57 or the odd layer bit line selection switch element 58 via the bidirectional current limiting circuit 920, the hierarchical bit line is connected.
  • a multi-layer cross-point structure is realized.
  • the circuit configuration from word line decoder circuit 103 to word line and its operation will be described in detail with reference to FIG.
  • a PMOS transistor 135 has a source terminal connected to a read power supply VSA, a gate terminal connected to a predetermined fixed voltage Vic under the control of the control circuit 109, a drain terminal connected to an output terminal, and a PMOS transistor 135.
  • VSA read power supply
  • a gate terminal connected to a predetermined fixed voltage Vic under the control of the control circuit 109
  • a drain terminal connected to an output terminal
  • PMOS transistor 135. Is a configuration example of a non-selected word line current source 199 that generates a constant current Inswl determined by a VSA voltage and a predetermined fixed voltage Vic.
  • the output terminal of the current source 199 for unselected word lines is connected to the node NWS.
  • the PMOS transistor 136 has a source terminal connected to a precharge power supply VPR at the time of reading, a gate terminal connected to a precharge signal NPRE, a drain terminal connected to the node NWS, and a node NWS set to VPR at the time of precharging read operation. It has the function to do.
  • the buffer circuit 134 is a circuit that selectively outputs a high voltage side voltage or a low voltage side voltage in accordance with an input signal.
  • a terminal for supplying a high voltage side voltage is connected to the node NWS
  • a terminal for supplying a low voltage side voltage is connected to a GND terminal (0V)
  • each input terminal is a global word line.
  • each output terminal is a global word line GWLgi (g is an integer from 0 to l-1, i is an integer from 00 to n-1). ) Connected to each.
  • the word line predecoder circuit 111 constituted by l ⁇ n buffer circuits 134 selects and controls a predetermined one global word line GWLln as a selected global word line by a global word line selection signal GWLSgi. That is, the global word line selection signal GWLSgi is set to a low level that means any one of the global word line selection signals GWLSgi, and the other is set to a high level.
  • One selected global word line GWLgi is set to the GND voltage, and all other unselected global word lines are connected to the current source 199 for unselected word lines.
  • a PMOS transistor 130 and an NMOS transistor 131 have a drain terminal and a source terminal connected in parallel, and the gate terminal controls the conduction / non-conduction between the drain and the source.
  • This is a word line selection switch circuit.
  • the inverter 133 receives the block selection signal BLKj (j is an integer from 0 to 15) and outputs an inverted signal thereof.
  • the gate terminal of the PMOS transistor 130 is connected to the output terminal of the inverter 133, and the gate terminal of the NMOS transistor 131 is connected to the corresponding block selection signal BLKj.
  • Each word line is provided with a word line selection switch circuit 132, and a word line decoder circuit 103 is configured to control electrical connection between the word line and the global word line for each memory cell array block.
  • the 4 ⁇ 32 word line selection switch circuits 132 corresponding to one memory cell array block 250 are all selected by the block selection signal BLKj corresponding to the memory cell array block 250 at the time of selection. It is in the on state, and all are in the off state when not selected.
  • the 4 ⁇ 32 word line selection switch circuits 132 exist corresponding to each of the 16 memory cell array blocks, and the 128 word line selection switch circuits 132 constitute the word line decoder circuit 103.
  • a block selection signal BLKj designating one memory cell array block 250 to which the selected word line belongs is output (High state), and the word line decoder circuit 103 outputs a block selection signal BLKj.
  • all 4 ⁇ 32 word line selection switches corresponding to one selected block are turned on.
  • all the 4 ⁇ 32 word line selection switches corresponding to non-selected blocks other than the selected block are turned off.
  • one selected global word line GWLn0 (n0 is an integer corresponding to the selected global word line) corresponding to the selected word line in the word line predecoder circuit 111 outputs an output signal (Low state) of the global word line selection signal GWLSln0.
  • the GND state is set, and the other 4 ⁇ 31 unselected global word lines GWLln are connected to the node NWS.
  • the node NWS receives the Low state of the NPRE signal during read precharge (first step) and is set to the VPR voltage, and receives the High state of the NPRE signal during read sense (second step). Since the PMOS transistor 136 is set in the OFF state, only the output current Inswl of the unselected word line current source 199 is set.
  • all the related word line selection switch circuits 132 in the word line decoder circuit 103 are turned off, so that the unselected word lines have a high impedance (Hi ⁇ z) state.
  • a cross-point type memory cell array having a multilayer structure composed of a plurality of word lines like the present memory cell array by configuring a word line predecoder circuit or a word line decoder circuit corresponding to a plurality of word line structures, It is possible to operate in the same manner as the single-layer word line configuration. In other words, by applying the read sequence described in the single-layer word line configuration of Embodiment 1, it is possible to read a multipoint cross-point type memory cell array including a plurality of word lines.
  • a predetermined current is applied to a non-selected word line group of a memory cell array block to which a selected memory cell belongs even in a cross-point type memory cell array having a multilayer structure exceeding two layers.
  • a cross-point variable resistance nonvolatile memory device that can perform the above-described configuration can be configured, and a read margin of write data can be expanded at the time of reading, and a nonvolatile memory device capable of stable reading can be realized.
  • the present invention is not limited to these embodiments.
  • the present invention can be realized not only as a cross-point variable resistance nonvolatile memory device but also as a reading method for a cross-point variable resistance nonvolatile memory device.
  • one embodiment of the present invention is a method of reading data from the cross-point variable resistance nonvolatile memory device 400 under the control of the control circuit 109, and is low by applying voltages having different polarities.
  • a resistance change element 10 that reversibly transitions between at least two states of a resistance state and a high resistance state, and a bidirectional current control element 29 having a nonlinear current-voltage characteristic connected in series to the resistance change element 10.
  • a plurality of memory cells, and each memory cell includes a cross-point type memory cell array 200 formed at intersections of a plurality of bit lines extending in the X direction and a plurality of word lines extending in the Y direction. This is a reading method of the cross-point variable resistance nonvolatile memory device 400 provided.
  • the word line decoder circuit 103 or the like selects at least one bit line from the plurality of bit lines, and selects at least one word line from the plurality of word lines, so that the memory cell array 200
  • the first voltage for reading is applied to the selected bit line that is the bit line selected in step
  • the second voltage is applied to the selected word line that is the word line selected in the decoding step
  • a first constant voltage is applied to an unselected word line that is not selected in the step. Including a current supplying step of performing control to supply the.
  • non-selected word line current application method variation in the current applied to the non-selected word line is smaller than in the conventional constant voltage application method, so that the selected word line is connected to the selected word line via the non-selected cell. Stable operation is also possible with respect to the problem of generation of electromagnetic noise (EMI) due to changes in the inflowing current.
  • EMI electromagnetic noise
  • the first voltage and the first constant current may be generated from the same power source that supplies at least a predetermined voltage when reading the data.
  • the bit line in which the first switch and the third voltage for precharging prior to data reading are selected in the decoding step by the first switch circuit described above.
  • the first switch step selectively connected to the second switch circuit and the second switch circuit described above selectively select one of the second voltage and the third voltage to the word line selected in the decode step.
  • the second switch step to be connected and the third switch circuit described above selectively connect either the first constant current or the third voltage to a word line that is not selected in the decoding step.
  • the third voltage is supplied to the selected bit line in the first switch step, and the second switch step is supplied to the selected word line.
  • the third voltage is supplied to the non-selected word line, and the third voltage is supplied to the non-selected word line in the third switching step.
  • the first voltage is supplied to the selected bit line in the first switch step, and the second voltage is supplied to the selected word line in the second switch step. It is preferable to control the operations in the first to third switch steps so that the first constant current is supplied to the selected word line in the third switch step. Thereby, precharge prior to data reading is realized, and more reliable data reading is possible.
  • the third voltage supplied to the non-selected word line in the first step is determined by the current from the first current source supplied in the second step. Preferably it is approximately equal to the voltage. As a result, fluctuations in the voltage level of the non-selected word line when switching from the first step to the second step is suppressed, and more stable data reading becomes possible.
  • the decoding step includes a word line decoding step for selecting a predetermined word line from the plurality of memory cell arrays 200 by the word line decoder circuit 103, and a word line decoding step by the word line predecoder circuit 111.
  • a word line predecoding step for controlling supply of voltage or current to the selected word line.
  • the above-described first PMOS transistor, the above-described second PMOS transistor, the above-described second current source for supplying a second constant current, and the differential detection circuit 148 are used. It is preferable to read the data. As a result, a data read system that detects the resistance state of the variable resistance element in the memory cell by applying a current is realized.
  • the memory cell formed at the intersection of the word line above the bit line and the bit line is an odd layer memory cell, and the word line and the bit below are seen from the bit line.
  • the memory cells formed at the intersections with the lines are memory cells of even layers, and are configured for each of the plurality of bit line groups arranged in the Z direction, which is the direction in which the layers overlap, and are arranged in the Y direction.
  • each of the plurality of XZ planes is a vertical array plane 0 to 3
  • each of the vertical array planes 0 to 3 shares the plurality of word lines penetrating the vertical array planes 0 to 3 vertically.
  • the cross-point variable resistance nonvolatile memory device 400 is further provided with a global bit line GBL provided for each of the plurality of vertical array planes 0 to 3, and for each of the vertical array planes 0 to 3, A plurality of first bit line selection switch elements having one end connected to the first via and a plurality of second bit lines provided for each of the vertical array planes 0 to 3 and having one end connected to the second via.
  • a bit line selection switch element is provided for each of the vertical array planes 0 to 3 and the other end of the first bit line selection switch element corresponding to the vertical array plane and the second array plane corresponding to the vertical array plane.
  • the first bit line selection switch element and the second bit line selection A bidirectional current limiting circuit 920 that limits each bidirectional current flowing between the switch element and the global bit line GBL, and a current limiting control circuit 104 that controls the bidirectional current limiting circuit,
  • a global bit line decoder / driver circuit 102 selects the memory cells for the plurality of global bit lines GBL and supplies signals for writing and reading to the global bit line decoder / driver circuit 102;
  • the non-selected word line current application method according to the present invention can be applied to a cross-point type memory cell array having a multilayer structure suitable for a large storage capacity.
  • the present invention is a cross-point type resistance change nonvolatile memory device, which has a simple configuration in which a predetermined current is applied to a non-selected word line group of a memory cell array block to which a selected memory cell belongs, particularly during a read operation.
  • a nonvolatile memory device having stable memory cell readout characteristics at low cost for example, a portable terminal can be realized. It is useful as a storage device for various electronic devices.
  • Resistance change element 11 Upper electrode (third electrode) 12 2nd resistance change layer (2nd transition metal oxide layer, 2nd tantalum oxide layer, 2nd hafnium oxide layer, 2nd zirconium oxide layer) 13 First variable resistance layer (first transition metal oxide layer, first tantalum oxide layer, first hafnium oxide layer, first zirconium oxide layer) 14 Lower electrode 21 Upper electrode (second electrode) 22 Current control layer 23 Lower electrode (first electrode) 24 Word line 25 Bit line 26 to 28 Via 29 Current control element 30, 260 to 267 Selected memory cell 51 Memory cell 52, 52a to 52d Word line 53, 53a to 53e Bit line 54 Even layer bit line via 55 Odd layer bit line Vias 57, 65-68 Even layer bit line selection switch elements 58, 61-64 Odd layer bit line selection switch elements 70, 70a, 70b Upper wiring (word line) 71, 71a, 71b, 71c Lower wiring (bit line) 73, 101 Sub-bit line selection circuit 74, 103 Word line decoder

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Abstract

複数のビット線と複数のワード線との交点位置に形成されたクロスポイント型のメモリセルアレイ（２００）と、メモリセルアレイ（２００）から少なくとも一つのメモリセル（５１）を選択するワード線デコーダ回路（１０３）と、選択されたメモリセルからデータを読み出す読み出し回路（１０６）と、第１の定電流を供給する非選択ワード線用電流源（１９９）と、選択されたメモリセルからのデータの読み出しを制御する制御回路（１０９）とを備え、制御回路（１０９）は、読み出し回路（１０６）によるデータの読み出し時に、非選択ワード線に第１の定電流が供給されるように、ワード線デコーダ回路（１０３）、読み出し回路（１０６）および非選択ワード線用電流源（１９９）を制御する。

Description

クロスポイント型抵抗変化不揮発性記憶装置およびその読み出し方法
　本発明は、クロスポイント型抵抗変化不揮発性記憶装置およびその読み出し方法、つまり、いわゆる抵抗変化素子を用いて構成されたクロスポイント型メモリセルを有する不揮発性記憶装置およびその読み出し方法に関するものである。
　近年、いわゆる抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号に応じて抵抗値の変化が生じる（高抵抗状態と低抵抗状態との間を遷移する）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。
　また、抵抗変化素子を用いたメモリセルについて、その１つにいわゆるクロスポイント構造がある。クロスポイント構造では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。近年、このようなクロスポイント型の抵抗変化不揮発性記憶装置が各種開発されている（例えば、特許文献１や特許文献２を参照）。
　特許文献１では、双方向性を有する可変抵抗体をクロスポイント構造として用いたメモリセルの不揮発性記憶装置が示されている。その中で、非選択メモリセルに流れるいわゆる漏れ電流を低減することを目的として、メモリセルを構成する双方向型非線形素子として例えばバリスタを用いることが示され、読み出し時に選択ビット線に読み出し電圧Ｖｒ、選択ワード線にＶＳＳ、非選択ワード線と非選択ビット線に読み出し電圧Ｖｒよりも低い電圧が印加され、読み出しが行われることが開示されている。
　特許文献２においても、双方向性を有する可変抵抗体と双方向型非線形素子とで構成させるメモリセルを平行に配線された複数のワード線と前記ワード線に直交に配線された複数のビット線のそれぞれの交点にマトリックス状に配置したクロスポイント構造のメモリセルアレイを有する不揮発性記憶装置が示されている。その中で開示されている双方向型非線形素子も非選択メモリセルを介して流れるいわゆる漏れ電流を低減する目的として記載されている。しかしながら、漏れ電流量はメモリセルアレイのアレイサイズに依存するので、アレイサイズを大きくすると漏れ電流が無視できなくなる。この様な課題について、漏れ電流を低減する方法として、特許文献２では、非選択ワード線及び非選択ビット線に所定の電圧を印加する手段が開示され、より安定的な読み出しを行うことが可能となる。
特開２００６－２０３０９８号公報（図７） 国際公開第２００８／１４９４９３号
　しかしながら、非選択ワード線等に電圧を印加する方法では、理論上の読み出しマージンは改善されるものの、印加する電圧の変動に対して抵抗変化素子を流れる電流が急激に変化するメモリセルを用いるクロスポイント型抵抗変化不揮発性記憶装置に於いては、印加する電圧のばらつきによる影響が大きく、その結果、電圧のばらつきを考慮した現実の読み出しマージンが低下するという課題がある。
　前記問題に鑑み、本発明は、電圧の変動に対して電流特性が敏感なメモリセルを用いるクロスポイント型抵抗変化不揮発性記憶装置であって、印加電圧等の電気信号のばらつきを考慮した現実の読み出しマージンを拡大し、安定的な読み出しが可能な不揮発性記憶装置およびその読み出し方法を提供することを第１の目的とする。
　また、本発明は、非選択セルを介して選択ワード線に流入する電流の変化による電磁ノイズ（ＥＭＩ）の発生という問題についても、安定的な動作が可能なクロスポイント型抵抗変化不揮発性記憶装置およびその読み出し方法を提供することを第２の目的とする。
　本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の一形態は、極性の異なる電圧を印加することで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と、前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが複数配置され、前記各メモリセルが、Ｘ方向に延びた複数のビット線と、Ｙ方向に延びた複数のワード線との交点位置に形成されたクロスポイント型のメモリセルアレイと、前記複数のビット線から少なくとも一つのビット線を選択し、前記複数のワード線から少なくとも一つのワード線を選択することで、前記メモリセルアレイから少なくとも一つのメモリセルを選択するデコーダ回路と、選択されたメモリセルからデータを読み出す読み出し回路と、第１の定電流を供給する第１の電流源と、選択されたメモリセルからのデータの読み出しを制御する制御回路とを備え、前記制御回路は、前記読み出し回路によるデータの読み出し時に、前記デコーダ回路で選択されたビット線である選択ビット線に前記読み出し回路から出力される読み出しのための電圧である第１の電圧を印加し、前記デコーダ回路で選択されたワード線である選択ワード線に第２の電圧を印加し、前記デコーダ回路で選択されていないワード線である非選択ワード線に前記第１の定電流を供給するように、前記デコーダ回路、前記読み出し回路および前記第１の電流源を制御する。
　本発明は、上記のような構成を有し、クロスポイント型抵抗変化不揮発性記憶装置において、印加電圧等の電気信号のばらつきを考慮した現実の読み出しマージンを拡大し、読み出し特性の安定性を向上させることができるという効果を奏する。
　また、大きな電流変化を抑制することができるので、電流変化による電磁ノイズ（ＥＭＩ）を低減させることができるという効果も奏する。
図１は、単層および多層クロスポイントメモリセルの立体構造図である。 図２は、メモリセルの断面構成図である。 図３は、メモリセルの断面構成図である。 図４は、メモリセルの等価回路図である。 図５は、メモリセルのＩ－Ｖ特性グラフである。 図６は、メモリセルをマトリックス状に配置したメモリセルアレイの回路図である。 図７は、メモリセルアレイのアレイ等価回路への展開説明図である。 図８は、メモリセルアレイの縮退等価回路図である。 図９は、非選択線Ｈｉ－ｚ時の読み出し状態を説明する等価回路図である。 図１０は、メモリセルアレイのＩ－Ｖ特性グラフである。 図１１は、非選択ワード線へ電圧を印加した場合の等価回路図である。 図１２は、メモリセルアレイのＩ－Ｖ特性グラフである。 図１３は、本発明の実施の形態１に係る、非選択ワード線へ電流を印加した場合の等価回路図である。 図１４は、メモリセルアレイのＩ－Ｖ特性グラフである。 図１５は、メモリセルアレイのＩ－Ｖ特性グラフである。 図１６Ａの（ａ）は、漏れ電流Ｉｂ＿ｎｗに対するＩｓｅｌ（ＬＲ）／Ｉｓｅｌ（ＨＲ）電流比を示すグラフであり、図１６Ａの（ｂ）は、漏れ電流Ｉｂ＿ｎｗに対するセンス電流Ｉｓｅｎを示すグラフである。 図１６Ｂは、メモリセルアレイのＩ－Ｖ特性グラフである。 図１７は、メモリセルを２層構造に積層した場合のメモリセル断面構成図である。 図１８は、メモリセルの図表記を説明する図である。 図１９は、本発明の実施の形態に係る２層クロスポイントメモリセルアレイの断面構成図である。 図２０は、本発明の実施の形態１に係るメモリセルアレイの構成を示す回路図である。 図２１は、図２０のメモリセルアレイとその周辺回路を示す回路図である。 図２２は、図２０のメモリセルアレイを複数個用いたクロスポイント型抵抗変化不揮発性記憶装置の主要部を示す回路図である。 図２３は、本発明の実施の形態１に係るクロスポイント型抵抗変化不揮発性記憶装置の構成を示す回路図である。 図２４は、本発明の実施の形態１に係るワード線制御系周辺回路の一例を示す回路図である。 図２５は、本発明の実施の形態１に係る読み出し系を構成する周辺回路の一例を示す回路図である。 図２６は、本発明の実施の形態１に係るクロスポイント型抵抗変化不揮発性記憶装置による読み出しのシーケンスを示す図である。 図２７は、本発明の実施の形態２に係るメモリセルを４層構造に積層した場合のメモリセル断面構成図である。 図２８は、本発明の実施の形態２に係る８層クロスポイントメモリセルアレイの断面構成図である。 図２９は、本発明の実施の形態２に係るメモリセルアレイの構成を示す回路図である。 図３０は、本発明の実施の形態２に係るワード線制御系周辺回路の一例を示す回路図である。
　まず、本発明の実施の形態を説明する前に、本発明が解決する課題について、図面を用いて詳細に説明する。
　〔メモリセルの構造と特性〕
　図１の（ａ）はいわゆる単層クロスポイントメモリセルアレイの立体構造を示す図である。ここには、任意の一方向かつ平行に多数配線されたワード線（例えば第２層配線）５２、ワード線５２と直交するように一方向かつ平行に多数配線されたビット線（例えば第１層配線）５３、及びワード線５２とビット線５３の交差する場所に配置され、ワード線５２及びビット線５３と電気的に接続されたメモリセル５１が図示されている。
　図１の（ｂ）はいわゆる多層クロスポイントメモリセルアレイの立体構造を示す図である。ここには、ビット線５３が第１配線層に配置（第１層ビット線５３ａ）され、その上層に、ビット線５３と直交する様にワード線５２が第２配線層に配置（第１層ワード線５２ａ）され、更にその上層に、ワード線５２と直交する様にビット線５３が第３配線層に配置（第２層ビット線５３ｂ）され、更にその上層に、ビット線５３と直交する様にワード線５２が第４配線層に配置（第２層ワード線５２ｂ）され、更にその上層に、ワード線５２と直交する様にビット線５３が第５配線層に配置（第３層ビット線５３ｃ）される形態で幾重にも積み重ねられた構造が図示されている。ワード線５２とビット線５３との各交点の位置に、ビット線５３とワード線５２とに挟まれて、メモリセル５１が構成されている。
　このようにクロスポイント方式のメモリセルアレイは配線の交点にメモリセルを形成する単純な構造で、さらにそれを垂直方向に積み重ねることで、微細化に頼ることなく単位面積当たりのメモリセルの面積の縮小化が可能なため、高集積化に適した構造として知られている。
　以下では本発明者らが以前に発明した多層クロスポイントメモリセルアレイを例に、クロスポイントメモリセルアレイを具体的に構成するうえで、新たに見出した課題を説明する。
　〔メモリセルの構造〕
　図２にクロスポイントメモリセルアレイに用いるメモリセル５１の断面構成図を示す。メモリセル５１は、抵抗変化素子１０と、電流制御素子２９とが直列接続された構成を有し、１ビットを構成している。
　抵抗変化素子１０を構成する抵抗変化層は、第１の抵抗変化層（ここでは、第１の遷移金属酸化物層）１３と第２の抵抗変化層（ここでは、第２の遷移金属酸化物層）１２とが積層されている。本実施形態においては、その一例として、第１のタンタル酸化物層（第１の抵抗変化層１３の一例）と第２のタンタル酸化物層（第２の抵抗変化層１２の一例）とが積層されて構成されている。
　この抵抗変化素子１０は、窒化タンタル（ＴａＮ）で構成される下部電極１４の上層に酸素不足型の第１のタンタル酸化物（ＴａＯｘ、０＜ｘ＜２．５）を第１の抵抗変化層（抵抗変化層を構成する第１の領域）１３として積層し、その上部界面に３００℃、２００Ｗ、２０秒の酸素プラズマを照射して、ＴａＯｘより酸素濃度の高い第２のタンタル酸化物（ＴａＯｙ、ｘ＜ｙ）で構成される第２の抵抗変化層（抵抗変化層を構成する第２の領域）１２を薄く形成し、その上層に白金（Ｐｔ）で構成される上部電極１１を積層した構造としている。ここで、酸素不足型とは、通常絶縁性を示す化学量論的組成である金属酸化物の組成より酸素量が少なく、半導体的な電気特性を示す金属酸化物の組成状態をさす。第２タンタル酸化物で構成される第２の抵抗変化層（以下、第２のタンタル酸化物層）１２の酸素含有率は、第１タンタル酸化物で構成される第１の抵抗変化層（以下、第１のタンタル酸化物層）１３の酸素含有率よりも高くなっている。例えば、化学量論的組成であるＴａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））となり、７１．４％となる。したがって、酸素不足型のタンタル酸化物とは、酸素含有率が０％より大きく、７１．４％より小さいことになる。ここで、抵抗変化素子に用いる遷移金属酸化物の抵抗値は、酸素含有率が大きいほど高い。
　また、上記は言い換えると、第２のタンタル酸化物層１２の酸素不足度は、第１のタンタル酸化物層１３の酸素不足度よりも少ないとも表現できる。
　酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。
　また、第１および第２の抵抗変化層を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、タンタル酸化物を用いる場合、第１のタンタル酸化物層１３の組成をＴａＯｘとした場合にｘが０．８以上１．９以下であり、且つ、第２のタンタル酸化物層１２の組成をＴａＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のタンタル酸化物層１２の膜厚は、１ｎｍ以上８ｎｍ以下が好ましい。ハフニウム酸化物を用いる場合、第１の抵抗変化層１３の一例としての第１のハフニウム酸化物層１３の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２の抵抗変化層１２の一例としての第２のハフニウム酸化物層１２の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のハフニウム酸化物層１２の膜厚は、３ｎｍ以上４ｎｍ以下が好ましい。また、ジルコニウム酸化物を用いる場合、第１の抵抗変化層１３の一例としての第１のジルコニウム酸化物層１３の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２の抵抗変化層１２の一例としての第２のジルコニウム酸化物層１２の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることが確認できている。この場合、第２のジルコニウム酸化物層１２の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。上記のように、抵抗が高く膜厚が薄い第２の抵抗変化層と、抵抗が低い第１の抵抗変化層の積層構造で抵抗変化膜を構成することにより、抵抗変化素子に印加された電圧は、抵抗が高い第２の抵抗変化層に、より多くの電圧が分配され、第２の抵抗変化層中で発生する酸化還元反応をより起こしやすくすることができる。
　さらに、第１の抵抗変化層１３の一例としての第１の遷移金属酸化物層１３を構成する第１の遷移金属と、第２の抵抗変化層１２の一例としての第２の遷移金属酸化物層１２を構成する第２の遷移金属とは、異なる材料を用いてもよい。この場合、第２の遷移金属酸化物層１２は、第１の遷移金属酸化物層１３よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に上部電極１１及び下部電極１４間に印加された電圧は、第２の遷移金属酸化物層１２に、より多くの電圧が分配され、第２の遷移金属酸化物層１２中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より低い方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層１２中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。例えば、第１の遷移金属酸化物層１３に、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層１２にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が高いほど酸化しにくい特性を表す。第２の遷移金属酸化物層１２に第１の遷移金属酸化物層１３より標準電極電位が低い金属の酸化物を配置することにより、第２の遷移金属酸化物層１２中でより酸化還元反応が発生しやすくなる。
　本実施形態においては、第２の抵抗変化層１２と接する電極となる上部電極１１は白金（Ｐｔ）を用いているが、白金に限ることなく、第１の抵抗変化層１３を構成するタンタル（Ｔａ）の標準電極電位および下部電極１４を構成する窒化タンタル（ＴａＮ）の標準電極電位より高い材料を用いることが好ましい。このような標準電極電位の条件を満たした構造の場合、抵抗変化は白金（Ｐｔ）で構成される上部電極１１と接する、より酸素濃度の高いＴａＯｙで構成される第２の抵抗変化層１２で生じる。上部電極１１の電圧を下部電極１４の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗状態に変化し、逆に下部電極１４の電圧を上部電極１１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は低抵抗状態に変化する。
　電流制御素子２９は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、窒素不足型窒化シリコンで構成される電流制御層２２を窒化タンタル（ＴａＮ）等で構成される下部電極２３と上部電極２１とで挟持した構造を有している。双方向に非線形の電流電圧特性とは、双方向に電流が流れ、かつ、所定の電圧範囲では、電流制御素子２９は高抵抗（オフ）状態を示し、所定の電圧範囲より電圧が高い領域および電圧が低い領域では低抵抗（オン）状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子２９は高抵抗（オフ）状態を示し、所定値より大きいときに電流制御素子２９は低抵抗（オン）状態を示す。
　メモリセル５１は、抵抗変化素子１０と電流制御素子２９とがビア２７を用いて直列接続されたメモリセルである。ビア２６によって、抵抗変化素子１０の上部電極１１と上部配線７０（ビット線５３またはワード線５２のいずれか一方に対応）とが接続され、ビア２８によって、電流制御素子２９の下部電極２３と下部配線７１（ビット線５３またはワード線５２のいずれか他方に対応）とが接続される。
　なお、図２において、電流制御素子２９と抵抗変化素子１０の位置関係は上下逆でもかまわない。
　また、メモリセル５１は、図３に示す、ビア２７を省略した構造のものであっても構わない。また、ビア２６及びビア２８のいずれか一方又は両方を省略した構造のものであっても構わない。
　図３は本発明の実施の形態に係る多層構造のメモリセルアレイのクロスポイント型抵抗変化不揮発性記憶装置を構成するメモリセル５１の断面構造を示す図である。
　メモリセル５１は、窒化タンタル（ＴａＮ）で構成される第１電極２３、窒素不足型窒化シリコンで構成される電流制御層２２、ＴａＮで構成される第２電極２１、酸素不足型タンタル酸化物（ＴａＯｘ）で構成される第１の抵抗変化層１３、第１の抵抗変化層１３を酸素プラズマ雰囲気中で酸化して形成された、ＴａＯｘより酸素濃度の高いＴａＯｙ（ｘ＜ｙ）で構成される第２の抵抗変化層１２、白金（Ｐｔ）で構成される第３電極１１を順に積層した構造で構成される。メモリセル５１の下層には、アルミニウム（Ａｌ）で構成される下部配線７１が配置され、この下部配線７１とメモリセル５１の第１電極２３とは第１ビア２８で接続されている。一方、メモリセル５１の上層には、アルミニウム（Ａｌ）で構成される上部配線７０が配置され、この上部配線７０とメモリセル５１の第３電極１１とは第３ビア２６で接続されている。また、下部配線７１と上部配線７０とは、お互いに直交するように配置されている。
　この構造では、第１電極２３と電流制御層２２と第２電極２１で電流制御素子２９を構成し、第２電極２１と第１の抵抗変化層１３と第２の抵抗変化層１２と第３電極１１で抵抗変化素子１０を構成している。つまり、メモリセル５１は、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子１０と、その抵抗変化素子１０に直列に接続された電流制御素子２９とを有する。
　ここで第２電極２１は各々の一方の電極を兼用している。またこのメモリセル構造では図２の構成で説明したように、抵抗変化は第１の抵抗変化層１３の構成材料であるタンタルおよび抵抗変化素子１０の下部電極に相当する第２電極２１の構成材料であるＴａＮのいずれの標準電極電位よりも高い標準電極電位をもつ材料（ここでは白金（Ｐｔ））で構成される第３電極と接し、第１の抵抗変化層１３より酸素濃度の高いＴａＯｙで構成される第２の抵抗変化層１２で生じる。上部配線７０の電圧を下部配線７１の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は高抵抗化方向に変化し、逆に下部配線７１の電圧を上部配線７０の電圧より、所定電圧以上高く印加した場合、抵抗変化素子１０は低抵抗化方向に変化する。つまり、抵抗変化素子１０は、第２電極と第３電極とそれらに挟まれた第１の抵抗変化層１３と第２の抵抗変化層１２がＺ方向（積層方向）に順に配置され、第２電極から第３電極方向にみた構造と、第３電極から第２電極方向にみた構造は非対称性を有し、第２電極を基準に第３電極に所定電圧以上の電圧が印加されたとき高抵抗状態に変化し、第３電極を基準に第２電極に所定電圧以上の電圧が印加されたとき低抵抗状態に変化する特性を有する。
　図４は、抵抗変化素子１０の構造と対応した接続関係を示す回路図、つまり、メモリセル５１に対応する等価回路図を示している。
　〔メモリセルの特性〕
　次に、メモリセル５１の動作について図５を用いて説明する。図５は、図２の構造を持つメモリセル５１に対し、下部配線７１よりも上部配線７０が高い電圧となる極性を正として電圧を印加した場合の電圧と電流との関係を実測した特性図である。
　当初、メモリセル５１は高抵抗状態であるとする。メモリセル５１に対し、印加電圧０Ｖから、上部配線７０よりも下部配線７１が高い電位となる負極性の電圧を徐々に印加していくと、Ｃ点から電流が流れ出し、抵抗変化素子は高抵抗状態から低抵抗状態へと変化を開始する。さらにＡ点まで負方向に電圧を印加しているが、印加電圧に応じて急激に低抵抗化が進行している。その後、低抵抗状態のまま印加電圧０Ｖになるまで徐々に電圧を印加する。Ａ点は、低抵抗化時に抵抗変化素子に流す電流の値により決まる。
　その後、メモリセル５１に対し、下部配線７１よりも上部配線７０が高い電位となる正極性の電圧を印加していくと、Ｄ点から電流が流れ出し、低抵抗状態の到達電圧（Ａ点）と概ね点対称な点であるＢ点で、抵抗変化素子は低抵抗状態から高抵抗状態へと変化を開始する。さらに、Ｅ点まで印加すると電流増加が見られるが、この後印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。
　すなわち、図５に示す実測データは、図２の構造を持つメモリセル５１について、上部配線７０の電圧を基準として下部配線７１の電圧が所定電圧ＶＬｔｈ（Ｃ点）以上高くなったとき低抵抗状態に変化し、下部配線７１の電圧を基準として上部配線７０の電圧が所定電圧ＶＨｔｈ（Ｂ点）以上高くなったとき高抵抗状態に変化する双方向性の抵抗変化特性を示し、また、低抵抗状態の印加電圧（Ａ点）と、高抵抗状態への変化開始電圧（Ｂ点）とが、概ね点対称な電圧および電流となる関係にあることを示している。
　また、低抵抗状態の抵抗値は、本メモリセル５１において、高抵抗状態から低抵抗状態に変化させる際には、抵抗変化素子１０に抵抗変化しうる所定の電圧（絶対値はＶＬｔｈ以上の電圧）で抵抗変化素子１０に流す電流値の大小に応じた低抵抗値（Ａ点）に変化する。また、低抵抗状態の印加電圧および電流（Ａ点）と、高抵抗状態への変化開始電圧および電流（Ｂ点）は、原点に対しほぼ点対称な特性を示し、従って高抵抗化電圧および電流は低抵抗化電圧および電流と絶対値が同じ（極性は反対）、または絶対値が低抵抗化電圧および電流以上の電圧および電流で駆動することが必要になる。
　即ち、安定な抵抗変化動作を行うためには、低抵抗化においては所定の電流値で電流制限することで所定の低抵抗状態を得、一方高抵抗化においては、低抵抗化とは逆の向きの電圧を印加し、低抵抗化時より多い電流駆動をすることが安定な抵抗変化の為には必要となる。
　なお、メモリセル５１に電圧を印加しても、低抵抗化時（つまり、高抵抗状態で）には０ＶからＣ点までの電圧区間および、高抵抗化時（つまり、低抵抗状態で）には０ＶからＤ点までの電圧区間は顕著には電流が流れない電圧帯である。
　Ｃ点やＤ点は、電流制御素子２９の閾値電圧（以下ＶＦとよぶ）と、抵抗変化素子１０の抵抗変化電圧との合計電圧に対応している。クロスポイントメモリセルアレイにおいては、選択メモリセルにはこの合計電圧以上の電圧を印加し、非選択メモリセルにはこのＣ点とＤ点の間に動作点がくるように制御して非選択メモリセルへのリーク電流を減じて、クロスポイントメモリセルアレイの読み出しや書き込みの動作を行うことが望ましい。
　〔クロスポイントメモリセルアレイとアレイ等価回路〕
　次に、クロスポイントメモリセルアレイのアレイ等価回路について説明する。
　図１と同様にメモリセル５１をマトリックス状に配置したメモリセルアレイ１の回路図を図６に示す。
　図６において、２４はｎ本の配線が平行に配置されたワード線であり、２５はワード線と非接触に直交するｍ本の配線が平行に配置されたビット線である。抵抗変化素子１０と電流制御素子２９が直列に接続されたメモリセル５１は、ワード線２４とビット線２５の交点のそれぞれに位置し、抵抗変化素子１０の一端が対応するビット線２５に接続され、電流制御素子２９の一端が対応するワード線２４に接続されている。すなわち、図６のメモリセルアレイ１は、ビット線方向にｎ個のメモリセル５１が配列され、ワード線方向にｍ個のメモリセル５１が配列された、（ｎ×ｍ）個のメモリセル５１で構成されている。
　図７はメモリセルアレイのアレイ等価回路への展開を説明する為、選択ビット線選と択ワード線を基準にその間に構成される選択メモリセルと非選択メモリセルの接続関係を模式的に表現した、いわゆる選択視点構成図である。
　図６における選択メモリセル３０は選択ビット線ＢＬ１と選択ワード線ＷＬ１とに接続される。図７は、図６の等価回路で、図６の構成を選択メモリセル３０と非選択メモリセル群に分けて説明する図である。選択メモリセル３０はその一端を選択ビット線ＢＬ１に、他端を選択ワード線ＷＬ１に接続される。その他多数の非選択メモリセルは、（１）メモリセル５１の一端を選択ビット線ＢＬ１に接続される（ｎ－１）個の第１非選択メモリセル群１９０と、（２）メモリセル５１の一端を選択ワード線ＷＬ１に接続される（ｍ－１）個の第３非選択メモリセル群１９２と、（３）多数の非選択ワード線群を介して第１非選択メモリセル群１９０のメモリセル５１の他端と接続され、多数の非選択ビット線群を介して第３非選択メモリセル群１９２のメモリセル５１の他端と接続される（ｎ－１）×（ｍ－１）個の第２非選択メモリセル群１９１とで表される。なお、本明細書では、省略表記として、ビット線を「ＢＬ」、ワード線を「ＷＬ」とも記す。
　第１非選択メモリセル群１９０の１個のメモリセル５１の他端は（ｍ－１）個の第２非選択メモリセル群１９１のメモリセル５１の一端と接続される。この第１非選択メモリセル群１９０と第２非選択メモリセル群１９１の関係の構成が（ｎ－１）個存在する。第３非選択メモリセル群１９２の１個のメモリセル５１の他端は（ｎ－１）個の第２非選択メモリセル群１９１のメモリセル５１の他端と接続される。この第３非選択メモリセル群１９２と第２非選択メモリセル群１９１の関係の構成が（ｍ－１）個存在する。
　第１非選択メモリセル群１９０の１個のメモリセル５１と第２非選択メモリセル群１９１の（ｍ－１）個のメモリセル５１とが接続される状態は第１非選択メモリセル群１９０と第２非選択メモリセル群１９１との間に同様の関係が複数個存在するので、非選択ワード線群の各ノードはほぼ同じ電圧となる。また、第３非選択メモリセル群１９２の１個のメモリセル５１と第２非選択メモリセル群１９１の（ｎ－１）個のメモリセル５１とが接続される状態は第３非選択メモリセル群１９２と第２非選択メモリセル群１９１との間に同様の関係が複数個存在するので、非選択ビット線群の各ノードはほぼ同じ電圧となる。
　したがって、図７に示される等価回路は、非選択ワード線群の全ノードを１本に、非選択ビット線群の全ノードを一本に、縮退されることが可能となる。このように縮退化された等価回路を図８に示す。
　図８において、選択メモリセル３０の一端が選択ビット線ＢＬ１に接続され、他端が選択ワード線ＷＬ１に接続される。第１非選択メモリセル１９３は第１非選択メモリセル群１９０と等価で、並列数は（ｎ－１）個である。第２非選択メモリセル１９４は第２非選択メモリセル群１９１と等価で、並列数は（ｎ－１）×（ｍ－１）個である。第３非選択メモリセル１９５は第３非選択メモリセル群１９２と等価で、並列数は（ｍ－１）個である。前記第１非選択メモリセル１９３と第２非選択メモリセル１９４と第３非選択メモリセル１９５とが直列接続される。第２非選択メモリセル１９４と接続されない第１非選択メモリセル１９３の他方の端子が選択ビット線ＢＬ１に接続され、第２非選択メモリセル１９４と接続されない第３非選択メモリセル１９５の他方の端子が選択ワード線ＷＬ１に接続される。第１非選択メモリセル１９３と第２非選択メモリセル１９４とを接続する中間ノードを非選択ワード線ＮＳＷＬとし、第２非選択メモリセル１９４と第３非選択メモリセル１９５とを接続する中間ノードを非選択ビット線ＮＳＢＬとする。
　以上の様に、図６に示すクロスポイントメモリセルアレイの選択メモリセルと非選択メモリセルとの関係を示す等価回路は図８の様になる。以降では、クロスポイントメモリセルアレイの任意の選択メモリセルの読み出し特性について、選択メモリセルのＩ－Ｖ特性と共に、非選択メモリセルを介するいわゆる漏れ電流についてのＩ－Ｖ特性についても触れていく。この様なメモリセルアレイに対するＩ－Ｖ特性の説明については、今後簡単化の為に図８の等価回路を用いて説明する。
　〔読み出し時の等価回路とＩ－Ｖ特性〕
　次に、図８の等価回路を用いて、従来の読み出し動作及びその特性を図９と図１０を用いて説明する。
　図９は、図８のメモリセルアレイの等価回路に対して、非選択ワード線及び非選択ビット線がハイインピーダンス状態（以下Ｈｉ－ｚ状態と記す）の下、１ビットの選択メモリセルをセンスアンプにて読み出す場合についての状態を示す状態構成図である。
　図９において、１９７は読み出し時のセンス用電源であり、このセンス用電源１９７は、読み出しのための電圧（センス電圧）として電圧ＶＳＡを発生する。１９６は一端がセンス用電源１９７に接続され、他端が選択ビット線ＢＬ１に接続された電流検知回路であり、この電流検知回路１９６は、いわゆる選択メモリセルが０データ又は１データを判別するセンスアンプである。選択ワード線ＷＬ１には電気的にグランド（ＧＮＤ）電圧０Ｖが接続されている。第１非選択メモリセル１９３と第２非選択メモリセル１９４とを接続している非選択ワード線（ＷＬ）群をＮＷ点とし、その状態はＨｉ－ｚである。第２非選択メモリセル１９４と第３非選択メモリセル１９５とを接続している非選択ビット線（ＢＬ）群の状態は同じくＨｉ－ｚである。選択メモリセル３０の一端は選択ビット線ＢＬ１に接続され、他端は選択ワード線ＷＬ１に接続されていることは言うまでもない。
　また、図９の選択ビット線ＢＬ１にはセンス用電源１９７の電圧ＶＳＡが印加されており（電流検知回路１９６のインピーダンスは極めて０Ωに等しいとする）、選択ワード線ＷＬ１にはＧＮＤが印加されている状態において、選択メモリセル３０には選択ビット線ＢＬ１から選択ワード線ＷＬ１に向かって電流Ｉｓｅｌが流れ、第１非選択メモリセル１９３には選択ビット線ＢＬ１から流入する電流Ｉｂ＿ｎｗが流れ、第２非選択メモリセル１９４及び第３非選択メモリセル１９５には選択ワード線ＷＬ１に流出する電流Ｉｎｗ＿ｗが流れ、電流検知回路１９６には前記選択メモリセル３０に流れる電流Ｉｓｅｌと前記第１非選択メモリセル１９３に流れる電流Ｉｂ＿ｎｗとを合計した電流Ｉｓｅｎが流れ、ＧＮＤ端子には前記選択メモリセル３０に流れる電流Ｉｓｅｌと第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗとを合計した電流Ｉｓｗｌが流れる。つまり、電流検知回路１９６を流れるセンス電流Ｉｓｅｎは以下の式１で示され、
Ｉｓｅｎ＝Ｉｓｅｌ＋Ｉｂ＿ｎｗ　・・・式１
ＧＮＤ端子に流れ込む電流Ｉｓｗｌは以下の式２で示される。
Ｉｓｗｌ＝Ｉｓｅｌ＋Ｉｎｗ＿ｗ　・・・式２
　ここで、非選択ＷＬ群と非選択ＢＬ群は共にＨｉ－ｚ状態より、
Ｉｂ＿ｎｗ＝Ｉｎｗ＿ｗ　　・・・式３
であるので、センス電流ＩｓｅｎとＧＮＤ電流Ｉｓｗｌの大きさは同一である。
　ここで、メモリセルアレイの規模が、同一ビット線上のビット数が１２８ｂｉｔ（ｎ＝１２８）、同一ワード線上のビット数が１０２４ｂｉｔ（ｍ＝１０２４）の場合について考えると、図９における各非選択メモリセルのビット数は、第１非選択メモリセル１９３がｎ－１＝１２７個、第２非選択メモリセル１９４が（ｎ－１）×（ｍ－１）＝１２７×１０２３個、第３非選択メモリセル１９５がｍ－１＝１０２３個である。
　本メモリセルアレイの電圧電流特性（Ｉ－Ｖ特性）を図１０に示す。
　図１０において、横軸は各セルに印加される電圧、縦軸は各セルを流れる電流である。特性線は選択メモリセル３０を流れる電流Ｉｓｅｌ、第１非選択メモリセル１９３を流れる電流Ｉｂ＿ｎｗ、第２非選択メモリセル１９４及び第３非選択メモリセル１９５を流れる電流Ｉｎｗ＿ｗで、それぞれ、抵抗変化素子の抵抗状態が高抵抗状態（ＨＲ）と低抵抗状態（ＬＲ）の２状態（非選択メモリセルにおいては、その全抵抗変化素子の抵抗状態が高抵抗の場合と低抵抗の場合の２種類状態を示す）が示された計６本が描かれている。一例として、ここでの抵抗変化素子の高抵抗状態の抵抗値は、低抵抗状態の抵抗値より１桁高いとしている。また、選択メモリセルが低抵抗状態（ＬＲ）の場合は白三角、選択メモリセルが高抵抗状態（ＨＲ）の場合は白丸、非選択メモリセルがすべて低抵抗状態（ＬＲ）の場合のＩｂ＿ｎｗ及びＩｎｗ＿ｗは黒三角、非選択メモリセルがすべて高抵抗状態（ＨＲ）の場合のＩｂ＿ｎｗ及びＩｎｗ＿ｗは黒丸で表す。
　図１０に示される各特性線は、以下の条件の下で作成されている。つまり、選択メモリセル３０の特性は、センス電圧がＶＳＡの時、抵抗変化素子の抵抗値が高抵抗状態の場合はＩｓｅｌ（ＨＲ）、低抵抗状態の場合はＩｓｅｌ（ＬＲ）となる。また、第１非選択メモリセル１９３の特性は、選択ビット線ＢＬ１の印加電圧をＶＳＡとした場合、非選択ＷＬ群（ＮＷ点）の電圧を０からＶＳＡまで振った場合の第１非選択メモリセル１９３に流れる電流Ｉｂ＿ｎｗについて第１非選択メモリセル１９３の全抵抗変化素子が高抵抗状態（ＨＲ）の場合と低抵抗状態（ＬＲ）の場合のそれぞれを表している。第２非選択メモリセル１９４と第３非選択メモリセル１９５を合わせた特性は、選択ワード線ＷＬ１の電圧０Ｖを基準として、非選択ＷＬ群（ＮＷ点）の電圧を０からＶＳＡまで振った場合の第２非選択メモリセル１９４と第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗについて全抵抗変化素子が高抵抗状態（ＨＲ）の場合と低抵抗状態（ＬＲ）の場合のそれぞれを表している。つまり、非選択メモリセルの特性は選択ビット線ＢＬ１又は選択ワード線ＷＬ１の電圧を基準として非選択ワード線群（ＮＷ点）の電圧を振った場合を表す。
　本特性において、非選択メモリセルを流れる電流Ｉｂ＿ｎｗとＩｎｗ＿ｗについては、非選択ＷＬ群及び非選択ＢＬ群がＨｉ－ｚより、Ｉｂ＿ｎｗ＝Ｉｎｗ＿ｗとなるので、図１０のＩ－Ｖ特性による動作点は、特性Ｉｂ＿ｎｗと特性Ｉｎｗ＿ｗの交点位置となり、その電流量は、全ての非選択メモリセルの抵抗変化素子が高抵抗状態（ＨＲ）の場合はＩｂ＿ｎｗ１となり、一方、全ての非選択メモリセルの抵抗変化素子が低抵抗状態（ＬＲ）の場合はＩｂ＿ｎｗ２となる。ここで、Ｉｂ＿ｎｗ１とＩｂ＿ｎｗ２は、図中のＩｈｚにほぼ等しい。
　すなわち、選択メモリセル３０の電流Ｉｓｅｌは、抵抗変化素子が高抵抗状態の場合はＩｓｅｌ（ＨＲ）、一方、抵抗変化素子が低抵抗状態の場合はＩｓｅｌ（ＬＲ）であるのに対し、非選択メモリセルを流れる電流は、非選択メモリセルの抵抗変化素子の抵抗状態によって変動し、ほぼＩｈｚとなり、Ｉｓｅｌ（ＨＲ）の１０倍以上でかなり多い。従って、電流検知回路１９６のセンス電流Ｉｓｅｎは、上記式１より、選択メモリセル３０の抵抗変化素子が高抵抗状態かつ非選択メモリセルの抵抗変化素子が全て低抵抗状態の場合はＩｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ２となり、一方、選択メモリセル３０の抵抗変化素子が低抵抗状態かつ非選択メモリセルの抵抗変化素子が全て高抵抗状態の場合はＩｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ１となる。図１０の例では、選択メモリセル３０の電流Ｉｓｅｌの高抵抗状態の電流Ｉｓｅｌ（ＨＲ）に対する低抵抗状態の電流Ｉｓｅｌ（ＬＲ）の比率が３．２倍であるのに対し、センス電流Ｉｓｅｎの電流（Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ２）に対する電流（Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ１）の比率は１．１倍と、選択メモリセルだけのセンス電流比率の約３分の１まで低下していることがわかる。なお、センス電流Ｉｓｅｎの電流比率とは、選択メモリセルの抵抗変化素子が高抵抗状態と低抵抗状態におけるセンス電流Ｉｓｅｎの電流比率の最悪値であり、クロスポイント型抵抗変化不揮発性記憶装置における読み出しマージンに相当する。
　この様に、非選択ＷＬ群と非選択ＢＬ群が共にＨｉ－ｚ状態の場合、選択メモリセル３０の抵抗状態を電流検知回路１９６で判定して読み出しすることは、非常に効率が悪いと言える。
　〔非選択ＷＬバイアスによる読み出し効率の向上と課題〕
　特許文献２では、読み出し時において、読み出しの効率向上の取り組みとして、非選択ＷＬ群と非選択ＢＬ群のそれぞれに電圧印加することが開示されている。しかし読み出し動作においては選択メモリセル３０の電流量はビット線側に接続される電流検知回路１９６によって判別されるので、電流検知回路１９６に流れる電流Ｉｓｅｎの多くが選択メモリセル３０の電流Ｉｓｅｌになればよいことから、第１非選択メモリセル１９３を介して選択ビット線ＢＬ１から流れ出す漏れ電流Ｉｂ＿ｎｗを削減すればよい。従って、読み出しの効率化の為の非選択線への電圧は第１非選択メモリセル１９３の非選択ＷＬ群に対してのみ印加すればよい。
　図９の読み出しの等価回路に対して、読み出しの効率化を図る為に非選択ワード線へ電圧を印加した場合の等価回路を図１１に示す。
　図１１において、１９８は非選択ワード線用電源であり、この非選択ワード線用電源１９８は、非選択ＷＬ群（ＮＷ点）に接続され、電圧ＶＮＷを発生する。他の構成要素及びメモリセルアレイの規模は図９と同一より、説明は省略する。
　非選択ワード線用電源１９８の電圧ＶＮＷはセンス用電源１９７の電圧ＶＳＡ以下である。つまり、ＶＮＷ≦ＶＳＡとなる。
　次に、図１１の等価回路における読み出し時の電圧電流特性（Ｉ－Ｖ特性）を図１２に示す。
　図１２において、横軸は各セルに印加される電圧、縦軸は各セルを流れる電流であり、記載されている特性線は図１０と同一である。ただし、非選択ＷＬ群（ＮＷ点）に非選択ワード線用電源１９８から電圧ＶＮＷが印加されているので、本図の特性線は、図１０とは動作点が異なる。
　選択メモリセル３０に対しては図９と同じバイアス状態より、セル電流Ｉｓｅｌは、抵抗変化素子の抵抗値が高抵抗状態の場合はＩｓｅｌ（ＨＲ）となり、低抵抗状態の場合はＩｓｅｌ（ＬＲ）となる。
　また、図１２に示す第１非選択メモリセル１９３の特性線と第２非選択メモリセル１９４と第３非選択メモリセル１９５を合わせた特性線は図１０と同じである。つまり、ＮＷ点で分離される２つグループの非選択メモリセル特性線は選択ビット線ＢＬ１又は選択ワード線ＷＬ１の電圧を基準として非選択ワード線群（ＮＷ点）の電圧を振った場合を表す。
　図１２において、非選択メモリセルを流れる電流Ｉｂ＿ｎｗとＩｎｗ＿ｗについては、非選択ＷＬ群（ＮＷ点）に非選択ワード線用電源１９８が接続され、電圧ＶＮＷが印加されるので、電流Ｉｂ＿ｎｗと電流Ｉｎｗ＿ｗの動作点は図１０に示す非選択ＷＬ群がＨｉ－ｚの場合の前記動作点からは高電圧側にシフトした点となる。つまり、電流Ｉｂ＿ｎｗと電流Ｉｎｗ＿ｗの動作点における電流は、全ての非選択メモリセルの抵抗変化素子が高抵抗状態（ＨＲ）の場合はそれぞれＩｂ＿ｎｗ１、Ｉｎｗ＿ｗ１となり、一方、全ての非選択メモリセルの抵抗変化素子が低抵抗状態（ＬＲ）の場合はそれぞれＩｂ＿ｎｗ２、Ｉｎｗ＿ｗ２となる。ここで、Ｉｂ＿ｎｗ１とＩｂ＿ｎｗ２の値はほぼ等しい。
　電流検知回路１９６から選択ＢＬを介して非選択メモリセルに電流は、非選択ワード線群（ＮＷ点）に電圧ＶＮＷが印加されているので、第１非選択メモリセル１９３を流れる電流はＩｂ＿ｎｗとなる。
　すなわち、選択メモリセル３０を流れる電流Ｉｓｅｌは、抵抗変化素子が高抵抗状態の場合はＩｓｅｌ（ＨＲ）、低抵抗状態の場合はＩｓｅｌ（ＬＲ）であるのに対し、非選択メモリセルを流れる電流は、非選択メモリセルの抵抗変化素子の抵抗状態によって変動し、Ｉｂ＿ｎｗ１以上Ｉｂ＿ｎｗ２以下となる。従って、電流検知回路１９６のセンス電流Ｉｓｅｎは、上記式１より、選択メモリセル３０の抵抗変化素子が高抵抗状態かつ非選択メモリセルの抵抗変化素子が全て低抵抗状態の場合はＩｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ２となり、一方、選択メモリセル３０の抵抗変化素子が低抵抗状態かつ非選択メモリセルの抵抗変化素子が全て高抵抗状態の場合はＩｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ１となる。選択メモリセル３０の電流Ｉｓｅｌの高抵抗状態の電流（Ｉｓｅｌ（ＨＲ））に対する低抵抗状態の電流（Ｉｓｅｌ（ＬＲ））の比率が３．２倍であるのに対し、センス電流Ｉｓｅｎの電流（Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ２）に対する電流（Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ１）の比率は１．９８倍と約３分の２の低下で済んでいる。
　この様に、図９や図１０に示す非選択ＷＬ群と非選択ＢＬ群が共にＨｉ－ｚ状態の場合に比べると（この場合、センス電流Ｉｓｅｎの電流比率は１．１倍）、非選択ワード線群（ＮＷ点）に電圧を印加する構成では（この場合には、センス電流Ｉｓｅｎの電流比率は１．９８倍であるので）、センス電流Ｉｓｅｎの電流比率が２倍程度良化していることがわかる。つまり、非選択ワード線群に電圧を印加する特許文献２の方法によれば、確かに、理論上の読み出しマージンは改善される。
　ところで、非選択ワード線群（ＮＷ点）に電圧を印加する構成は、印加電圧ＶＮＷが如何なる場合も安定化していることが前提であるが、一般的には回路素子の製造ばらつきや外部電源ノイズによるばらつきに起因して、電圧ＶＮＷは変動する。仮に電圧ＶＮＷの１割程度が変動すると仮定すると、図１２に示す様に、ＶＮＷを中心に触れ幅ΔＶＮＷだけ変動する。このとき、非選択メモリセル電流Ｉｎｗ＿ｗはΔＩｎｗ＿ｗ１分変動し、Ｉｂ＿ｎｗは、全ての非選択メモリセルの抵抗変化素子が高抵抗状態（ＨＲ）の場合は（Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ３）以上（Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ４）以下となり、全ての非選択メモリセルの抵抗変化素子が低抵抗状態（ＬＲ）の場合は（Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ３）以上（Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ４）以下となる。従って、電流検知回路１９６のセンス電流Ｉｓｅｎは、上記式１より、選択メモリセル３０の抵抗変化素子が高抵抗状態かつ非選択メモリセルの抵抗変化素子が全て低抵抗状態の場合は（Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ３）以上（Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ４）以下となり、一方、選択メモリセル３０の抵抗変化素子が低抵抗状態かつ非選択メモリセルの抵抗変化素子が全て高抵抗状態の場合は（Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ３）以上（Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ４）以下となる。選択メモリセル３０の高抵抗状態と低抵抗状態が判別できる最悪のセンス電流はそれぞれ、選択メモリセル３０の抵抗変化素子が高抵抗状態の場合のセンス電流Ｉｓｅｎの最大値（Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ４）と、選択メモリセル３０の抵抗変化素子が低抵抗状態の場合のセンス電流Ｉｓｅｎの最小値（Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ３）となる。この時、（Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ４）に対する（Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ３）の比率は、１．４２倍となる。
　つまり、動作点の電圧変動を考慮すると、センス電流Ｉｓｅｎの電流比率は１．４２倍と低下してしまう。これは、ダイオードに起因するメモリセルの電流特性が電圧に対して指数的に変化する非線形特性の為、非選択メモリセル群の電流が電圧変化対して敏感に変動してしまうことが原因と考えられる。
　即ち、特許文献２では、読み出しの効率化を図る為の施策として、非選択ＷＬ群（ＮＷ点）に電圧を印加する構成が開示されているが、電圧変動に対して電流変化特性が急峻な本メモリセルを用いる記憶装置に於いては、電圧のばらつきの影響が大きく、その結果、電圧のばらつきを考慮した現実の読み出しマージンが低下するという課題が判明した。
　そこで、本発明は、電圧に対して電流特性が敏感なメモリセルを用いるクロスポイント型抵抗変化不揮発性記憶装置であって、印加電圧等の電気信号のばらつきを考慮した現実の読み出しマージンを拡大し、安定的な読み出しが可能な不揮発性記憶装置を提供することを目的とする。
　また、本発明は、非選択セルを介して選択ワード線に流入する電流の変化による電磁ノイズ（ＥＭＩ）の発生という問題についても、安定的な動作が可能なクロスポイント型抵抗変化不揮発性記憶装置を提供することをも目的とする。
　上記目的を達成するために、本発明者らは、以下の形態を考案した。
　つまり、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の一形態は、極性の異なる電圧を印加することで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と、前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが複数配置され、前記各メモリセルが、Ｘ方向に延びた複数のビット線と、Ｙ方向に延びた複数のワード線との交点位置に形成されたクロスポイント型のメモリセルアレイと、前記複数のビット線から少なくとも一つのビット線を選択し、前記複数のワード線から少なくとも一つのワード線を選択することで、前記メモリセルアレイから少なくとも一つのメモリセルを選択するデコーダ回路と、選択されたメモリセルからデータを読み出す読み出し回路と、第１の定電流を供給する第１の電流源と、選択されたメモリセルからのデータの読み出しを制御する制御回路とを備え、前記制御回路は、前記読み出し回路によるデータの読み出し時に、前記デコーダ回路で選択されたビット線である選択ビット線に前記読み出し回路から出力される読み出しのための電圧である第１の電圧を印加し、前記デコーダ回路で選択されたワード線である選択ワード線に第２の電圧を印加し、前記デコーダ回路で選択されていないワード線である非選択ワード線に前記第１の定電流を供給するように、前記デコーダ回路、前記読み出し回路および前記第１の電流源を制御する。
　これにより、非選択ワードに対して、定電圧ではなく、定電流が印加され、いわゆる、非選択ワード線電流印加方式が採用される。本方式により、電圧に対して電流特性が敏感な本メモリセルを用いるクロスポイント型抵抗変化不揮発性記憶装置に対して、印加する電気信号のばらつきを考慮した現実の読み出しマージンを拡大し、安定的な読み出し特性を実現することができる。
　さらに、このような非選択ワード線電流印加方式では、非選択ワード線に印加される電流のばらつきが、従来の定電圧印加方式に比べ、小さくなるので、非選択セルを介して選択ワード線に流入する電流の変化による電磁ノイズ（ＥＭＩ）の発生という問題についても、安定的な動作が可能になる。
　ここで、前記読み出し回路と前記第１の電流源とは、少なくとも前記データの読み出し時に所定の電圧を供給する同じ電源に接続されていてもよい。これにより、読み出し回路のための単一のセンス用電源を用いて読み出し回路と第１の電流源とが構成され、本発明に係る非選択ワード線電流印加方式が簡易な回路で実現される。
　また、前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、前記第１の電圧とデータの読み出しに先立つプリチャージ用の第３の電圧の何れかを前記デコーダ回路で選択されたビット線に選択的に接続する第１のスイッチ回路と、前記第２の電圧と前記第３の電圧の何れかを前記デコーダ回路で選択されたワード線に選択的に接続する第２のスイッチ回路と、前記第１の定電流と前記第３の電圧の何れかを前記デコーダ回路で選択されていないワード線に選択的に接続する第３のスイッチ回路とを備えてもよい。具体的には、前記制御回路は、第１のステップでは、前記選択ビット線に前記第１のスイッチ回路を介して前記第３の電圧が供給され、前記選択ワード線に前記第２のスイッチ回路を介して前記第３の電圧が供給され、前記非選択ワード線に前記第３のスイッチ回路を介して第３の電圧が供給されるように、前記第１乃至第３のスイッチ回路を制御し、第２のステップでは、前記選択ビット線に前記第１のスイッチ回路を介して前記第１の電圧が供給され、前記選択ワード線に前記第２のスイッチ回路を介して前記第２の電圧が供給され、前記非選択ワード線に前記第３のスイッチ回路を介して前記第１の定電流が供給されるように、前記第１～第３のスイッチ回路を制御するのが好ましい。これにより、データの読み出しに先立つプリチャージが実現され、より確実なデータ読み出しが可能となる。
　また、前記第１のステップで前記非選択ワード線に供給される前記第３の電圧は、前記第２のステップで供給される前記第１の電流源からの電流によって決まる前記非選択ワード線の電圧にほぼ等しいのが好ましい。これにより、第１のステップから第２のステップに切り替わったときにおける非選択ワード線の電圧レベルの変動が抑制され、より安定したデータ読み出しが可能になる。
　また、前記クロスポイント型抵抗変化不揮発性記憶装置は、複数の前記メモリセルアレイを備え、前記デコーダ回路は、前記複数のメモリセルアレイのうち、所定のワード線を選択するワード線デコーダ回路と、前記ワード線デコーダ回路によって選択されたワード線に電圧又は電流の供給を制御するワード線プリデコーダ回路とを有し、前記第１の電流源は、前記ワード線プリデコーダ回路へ前記第１の定電流を供給し、前記ワード線プリデコーダ回路は、前記第３のスイッチ回路を介して前記第１の定電流または前記第３の電圧に接続されていてもよい。これにより、非選択ワード線には第３のスイッチ回路およびワード線プリデコーダ回路を介して第１の電流源からの定電流が印加され、簡易に非選択ワード線電流印加方式が実現される。
　また、前記読み出し回路は、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、第２の定電流を流す第２の電流源と、差動検知回路とを備え、前記差動検知回路は、第１の入力端子と、第２の入力端子とを有し、前記第１の入力端子における電圧と前記第２の入力端子に接続された基準電圧とを比較してその大小を論理信号として出力し、前記第１のＰＭＯＳトランジスタは、ソース端子とゲート端子とドレイン端子とを有し、前記ソース端子が前記第１の電圧に接続され、前記ゲート端子が前記ドレイン端子に接続され、前記ドレイン端子が前記第１のスイッチ回路を介して前記選択ビット線に接続され、前記第２のＰＭＯＳトランジスタは、ソース端子とゲート端子とドレイン端子とを有し、前記ソース端子が前記第１の電圧に接続され、前記ゲート端子が前記第１のＰＭＯＳトランジスタの前記ゲート端子に接続され、前記ドレイン端子が前記第２の電流源の一方の端子に接続され、前記第２の電流源の他方の端子は、ＧＮＤ電圧に接続され、前記差動検知回路の第１の入力端子は、前記第２のＰＭＯＳトランジスタの前記ドレイン端子に接続されていてもよい。これにより、電流印加によってメモリセル内の抵抗変化素子の抵抗状態を検出するデータ読み出し方式が実現される。
　また、前記ビット線から見て上方の前記ワード線と当該ビット線との交点位置に形成される前記メモリセルを奇数層のメモリセルとし、前記ビット線から見て下方の前記ワード線と当該ビット線との交点位置に形成される前記メモリセルを偶数層のメモリセルとし、層が重なる方向であるＺ方向に並んだ前記複数のビット線群毎に構成され、前記Ｙ方向に並んで配置された複数のＸＺ面のそれぞれを垂直アレイ面とした場合に、前記各垂直アレイ面は、前記各垂直アレイ面を垂直に貫通する前記複数のワード線を共通に有し、前記各垂直アレイ面において、全ての偶数層の前記ビット線はＺ方向に繋がれた第１のビアと共通に接続され、かつ、全ての奇数層の前記ビット線はＺ方向に繋がれた第２のビアと共通に接続され、前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、前記複数の垂直アレイ面毎に設けられたグローバルビット線と、前記垂直アレイ面毎に設けられ、前記第１のビアと一端が接続された複数の第１のビット線選択スイッチ素子と、前記垂直アレイ面毎に設けられ、前記第２のビアと一端が接続された複数の第２のビット線選択スイッチ素子と、前記垂直アレイ面毎に設けられ、当該垂直アレイ面に対応する前記第１のビット線選択スイッチ素子の他端および当該垂直アレイ面に対応する前記第２のビット線選択スイッチ素子の他端と当該垂直アレイ面に対応する前記グローバルビット線との間に設けられ、前記第１のビット線選択スイッチ素子および前記第２のビット線選択スイッチ素子と前記グローバルビット線との間に流れる双方向の電流のそれぞれを制限する双方向電流制限回路と、前記双方向電流制限回路を制御する電流制限制御回路とを備え、前記デコーダ回路は、前記複数のグローバルビット線に、前記メモリセルを選択し、書き込み及び読み出しのための信号を供給するグローバルビット線デコーダ／ドライバ回路と、前記複数のワード線に、前記メモリセルを選択し、書き込み及び読み出しのための信号を供給するワード線デコーダ回路及びワード線プリデコーダ回路とを有し、前記読み出し回路は、前記グローバルビット線デコーダ／ドライバと前記ワード線デコーダ及び前記ワード線プリデコーダとで選択されたメモリセルからデータを読み出してもよい。これにより、大記憶容量に適した多層構造のクロスポイント型メモリセルアレイについても、本発明に係る非選択ワード線電流印加方式を適用することが可能となる。
　なお、本発明は、クロスポイント型抵抗変化不揮発性記憶装置として実現できるだけでなく、その読み出し方法として実現することもできる。その読み出し方法の一態様は、極性の異なる電圧を印加することで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と、前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが複数配置され、前記各メモリセルが、Ｘ方向に延びた複数のビット線と、Ｙ方向に延びた複数のワード線との交点位置に形成されたクロスポイント型のメモリセルアレイを備えるクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法であって、前記メモリセルアレイは、前記複数のビット線から少なくとも一つのビット線を選択し、前記複数のワード線から少なくとも一つのワード線を選択することで、前記メモリセルアレイから少なくとも一つのメモリセルを選択するデコードステップと、選択されたメモリセルからデータを読み出す読み出しステップと、選択されたメモリセルからのデータの読み出し時に、前記デコードステップで選択されたビット線である選択ビット線に前記読み出しのための第１の電圧を印加し、前記デコードステップで選択されたワード線である選択ワード線に第２の電圧を印加し、前記デコードステップで選択されていないワード線である非選択ワード線に第１の定電流を供給する電流供給ステップとを含む。
　以下、上記目的を達成する本発明の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（実施の形態１）
　本発明に係るクロスポイント型抵抗変化不揮発性記憶装置は、非選択ワードに対して、定電圧ではなく、定電流を印加すること（非選択ワード線電流印加方式）を特徴とする。そこで、まず、非選択ワード線に定電流を印加することで現実の読み出しマージンが拡大され、安定的な読み出しが可能になることを説明する。
　図９の読み出しの等価回路に対して、読み出しの効率化を図る為に非選択ワード線へ電流を印加した場合の等価回路を図１３に示す。
　図１３において、１９９は非選択ワード線用電流源であり、この非選択ワード線用電流源１９９は、非選択ＷＬ群（ＮＷ点）に一定電流（第１の電流）Ｉｎｓｗｌを発生する、本発明に係る第１の電流源の一例である。非選択ワード線用電流源１９９の一端は非選択ＷＬ群（ＮＷ点）に接続され、他端は電流検知回路１９６の電源と同じセンス用電源１９７に接続されている。その結果、非選択ＷＬ群（ＮＷ点）の最大電圧はセンス用電源１９７の電圧ＶＳＡとなる。他の構成要素及びメモリセルアレイの規模は図９と同一より、説明は省略する。
　図１３における電流経路とそれぞれの関係について説明する。
　図１３の構成において、選択ビット線ＢＬ１にはセンス用電源１９７の電圧ＶＳＡが印加されており（電流検知回路１９６のインピーダンスが極めて０Ωに等しいとする）、選択ワード線ＷＬ１はＧＮＤ端子１８９に接続されている。選択メモリセル３０には選択ビット線ＢＬ１から選択ワード線ＷＬ１に向かって電流Ｉｓｅｌが流れ、第１非選択メモリセル１９３には選択ビット線ＢＬ１から流入する電流Ｉｂ＿ｎｗが流れ、非選択ワード線用電流源１９９からは電流Ｉｎｓｗｌが供給され、第２非選択メモリセル１９４及び第３非選択メモリセル１９５には第１非選択メモリセル１９３に流れる電流Ｉｂ＿ｎｗと非選択ワード線用電流源１９９からの電流Ｉｎｓｗｌとを合計した電流Ｉｎｗ＿ｗが流れ、その前記電流Ｉｎｗ＿ｗが選択ワード線ＷＬ１に流れ込み、電流検知回路１９６には前記選択メモリセル３０に流れる電流Ｉｓｅｌと前記第１非選択メモリセル１９３に流れる電流Ｉｂ＿ｎｗとを合計した電流Ｉｓｅｎが流れ、ＧＮＤ端子には前記選択メモリセル３０に流れる電流Ｉｓｅｌと第２非選択メモリセル１９４及び第３非選択メモリセル１９５に流れる電流Ｉｎｗ＿ｗとを合計した電流Ｉｓｗｌが流れる。
　つまり、電流検知回路１９６を流れるセンス電流Ｉｓｅｎは前記式１に示される通りである。
　また、ＧＮＤ端子１８９に流れ込む電流Ｉｓｗｌは前記式２で示される通りである。
　一方、前記の様に第２非選択メモリセル１９４及び第３非選択メモリセル１９５を流れる電流Ｉｎｗ＿ｗは第１非選択メモリセル１９３に流れる電流Ｉｂ＿ｎｗと非選択ワード線用電流源１９９からの電流Ｉｎｓｗｌとを合計した電流が流れるので以下の式で示される。
　Ｉｎｗ＿ｗ＝Ｉｂ＿ｎｗ＋Ｉｎｓｗｌ　・・・式４
　本発明における非選択ワード線用電流源１９９からの電流Ｉｎｓｗｌは任意の電流量に設定することが可能であり、その結果、上記式４に示す非選択ワード線用電流源１９９からの電流Ｉｎｓｗｌ以外の電流は、非選択ワード線用電流源１９９からの電流Ｉｎｓｗｌの設定電流に従って、その電流量が変わる（非選択ワード線用電流源１９９からの電流Ｉｎｓｗｌの設定電流に従って非選択ＷＬ群（ＮＷ点）の電圧は変化するので、第１非選択メモリセル１９３に流れる電流Ｉｂ＿ｎｗも変化する）。
　本発明における非選択ワード線用電流源１９９からの電流Ｉｎｓｗｌの設定電流量によって、非選択メモリセル側の電流及び電圧による動作点が変化する。次にその詳細と共に、本発明の非選択ワード線電流印加方式の利点について、その概要を図１４の電圧電流特性（Ｉ－Ｖ特性）図、詳細を図１５の（ａ）及び図１５の（ｂ）を用いて説明する。
　図１４は図１３の非選択ワード線電流印加方式の等価回路における読み出し時の電圧電流特性（Ｉ－Ｖ特性）を示す。
　図１４において、横軸は各セルに印加される電圧、縦軸は各セルを流れる電流であり、記載されている特性線は図１０と同一である。ただし、非選択ＷＬ群（ＮＷ点）に非選択ワード線用電流源１９９からの電流Ｉｎｓｗｌが印加されているので、本図の特性線は、図１０とは動作点が異なる。
　ここで、図１４において、動作点ＶＮＷとし、非選択ワード線に非選択ワード線用電流源１９９から電流Ｉｎｓｗｌを印加する場合の読み出し動作について説明する。
　選択メモリセル３０に対しては、図９と同じバイアス状態より、セル電流Ｉｓｅｌは、抵抗変化素子の抵抗値が高抵抗状態の場合はＩｓｅｌ（ＨＲ）、低抵抗状態の場合はＩｓｅｌ（ＬＲ）とする。
　一方、非選択メモリセルを流れる電流は、ＮＷ点の電圧を共通として、上記式４の関係式から、Ｉｎｓｗｌ＝Ｉｎｗ＿ｗ－Ｉｂ＿ｎｗが成り立つ様に、Ｉｎｗ＿ｗは動作点（Ａ）で動作し、Ｉｂ＿ｎｗは動作点（Ｂ）で動作し、このときのＮＷ点の電圧はＶＮＷで動作する。
　また、電流Ｉｎｗ＿ｗや電流Ｉｂ＿ｎｗの特性は、非選択メモリセルの抵抗変化素子の状態によって若干変わるので、以下では、メモリセルの抵抗変化素子が両極端な状態、すなわち、全メモリセルの抵抗変化素子が高抵抗状態の場合と低抵抗状態の場合に分けた図１５の（ａ）及び図１５の（ｂ）を用いて詳細な動作点の状態を説明する。
　図１５の（ａ）は図１４の内の全ての抵抗変化素子が高抵抗状態の場合について、動作点を示す図である。図１５の（ｂ）は図１４の内の全ての抵抗変化素子が低抵抗状態の場合について、動作点を示す図である。
　図１５の（ａ）において、非選択ワード線用電流源１９９からの印加電流をＩｎｓｗｌ１２とした場合、電圧ＶＮＷはＶＮＷ１２となり、第１非選択メモリセル１９３を流れる電流Ｉｂ＿ｎｗはＩｂ＿ｎｗ１２となる。
　一方、非選択ワード線用電流源１９９からの印加電流Ｉｎｓｗｌは、如何なる場合も安定化していることが好ましいが、一般的には回路素子の製造ばらつきや外部電源ノイズ等によるばらつきに起因して、印加電流Ｉｎｓｗｌは変動する。仮に電流Ｉｎｓｗｌが、その１割程度変動すると仮定すると、Ｉｎｓｗｌ＝Ｉｎｓｗｌ１２を中心に触れ幅をΔＩｎｓｗｌとすると、電流Ｉｎｓｗｌは、最小がＩｎｓｗｌ＝Ｉｎｓｗｌ１１＝Ｉｎｓｗｌ１２－ΔＩｎｓｗｌで、最大がＩｎｓｗｌ＝Ｉｎｓｗｌ１３＝Ｉｎｓｗｌ１２＋ΔＩｎｓｗｌの範囲で変動する。
　図１５の（ａ）において、非選択ワード線用電流源１９９からの印加電流Ｉｎｓｗｌが最小電流量Ｉｎｓｗｌ１１となった場合、電圧ＶＮＷはＶＮＷ１１となり、第１非選択メモリセル１９３を流れる電流Ｉｂ＿ｎｗはＩｂ＿ｎｗ１３となる。また、非選択ワード線用電流源１９９からの印加電流Ｉｎｓｗｌが最大電流量Ｉｎｓｗｌ１３となった場合、電圧ＶＮＷはＶＮＷ１３となり、第１非選択メモリセル１９３を流れる電流Ｉｂ＿ｎｗはＩｂ＿ｎｗ１１となる。ここで、ＶＮＷ１１＜ＶＮＷ１２＜ＶＮＷ１３、Ｉｂ＿ｎｗ１１＜Ｉｂ＿ｎｗ１２＜Ｉｂ＿ｎｗ１３である。
　従って、全ての抵抗変化素子が高抵抗状態の場合、非選択ワード線用電流源１９９からの電流Ｉｎｓｗｌが中心値Ｉｎｓｗｌ１２かつ１０％のばらつきΔＩｎｓｗｌを有して印加された場合、第１非選択メモリセル１９３を流れる電流Ｉｂ＿ｎｗはＩｂ＿ｎｗ１１以上でＩｂ＿ｎｗ１３以下の範囲でばらつく。
　図１５の（ｂ）において、非選択ワード線用電流源１９９からの印加電流Ｉｎｓｗｌを標準電流量Ｉｎｓｗｌ１２とした場合、電圧ＶＮＷはＶＮＷ１２となり、第１非選択メモリセル１９３を流れる電流Ｉｂ＿ｎｗはＩｂ＿ｎｗ１５となる。
　一方、前記と同様、非選択ワード線用電流源１９９からの印加電流Ｉｎｓｗｌが、最小がＩｎｓｗｌ＝Ｉｎｓｗｌ１１で、最大がＩｎｓｗｌ＝Ｉｎｓｗｌ１３の範囲で変動する場合を想定する。
　図１５の（ｂ）において、非選択ワード線用電流源１９９からの印加電流Ｉｎｓｗｌが最小電流量Ｉｎｓｗｌ１１となった場合、電圧ＶＮＷはＶＮＷ１４となり、第１非選択メモリセル１９３を流れる電流Ｉｂ＿ｎｗはＩｂ＿ｎｗ１６となる。また、非選択ワード線用電流源１９９からの印加電流Ｉｎｓｗｌが最大電流量Ｉｎｓｗｌ１３となった場合、電圧ＶＮＷはＶＮＷ１６となり、第１非選択メモリセル１９３を流れる電流Ｉｂ＿ｎｗはＩｂ＿ｎｗ１４となる。ここで、ＶＮＷ１４＜ＶＮＷ１５＜ＶＮＷ１６、Ｉｂ＿ｎｗ１４＜Ｉｂ＿ｎｗ１５＜Ｉｂ＿ｎｗ１６である。
　従って、全ての抵抗変化素子が低抵抗状態の場合、非選択ワード線用電流源１９９からの電流Ｉｎｓｗｌが中心値Ｉｎｓｗｌ１２かつ１０％のばらつきΔＩｎｓｗｌを有して印加された場合、第１非選択メモリセル１９３を流れる電流Ｉｂ＿ｎｗはＩｎｓｗｌ１４以上でＩｎｓｗｌ１６以下の範囲でばらつく。
　次に上記ばらつきを考慮した本発明の非選択ワード線電流印加方式による読み出し容易性について試算する。
　電流検知回路１９６のセンス電流Ｉｓｅｎは、上記式１より、選択メモリセル３０の抵抗変化素子が高抵抗状態かつ非選択メモリセルの抵抗変化素子が全て低抵抗状態の場合、（Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ１４）以上で（Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ１６）以下となり、一方、選択メモリセル３０の抵抗変化素子が低抵抗状態かつ非選択メモリセルの抵抗変化素子が全て高抵抗状態の場合は（Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ１１）以上で（Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ１３）以下となる。
　選択メモリセル３０の高抵抗状態と低抵抗状態が判別できる最悪のセンス電流はそれぞれ、選択メモリセル３０の抵抗変化素子が高抵抗状態の場合のセンス電流Ｉｓｅｎの最大値（Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ１６）と、選択メモリセル３０の抵抗変化素子が低抵抗状態の場合のセンス電流Ｉｓｅｎの最小値（Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ１１）となる。この時、（Ｉｓｅｌ（ＨＲ）＋Ｉｂ＿ｎｗ１６）に対する（Ｉｓｅｌ（ＬＲ）＋Ｉｂ＿ｎｗ１１）のセンス電流の比率は、１．７８倍となる。
　つまり、本発明の非選択ワード線電流印加方式のセンス電流Ｉｓｅｎの電流比率は、印加電流Ｉｎｓｗｌの１０％の変動を考慮しても１．７８倍となる。これは図１１の非選択ワード線に電圧印加する方式のセンス電流Ｉｓｅｎの電流比率１．４２倍よりも良好な値であり、非選択ワード線電圧印加方式よりも本発明の非選択ワード線電流印加方式の方が選択メモリセルの状態を容易に読み出すことができる（つまり読み出しマージンが大きい）ことを意味する。つまり、本発明に係る非選択ワード線電流印加方式により、印加する電気信号のばらつきを考慮した現実の読み出しマージンが大きくなり、安定的な読み出しが可能になることがわかる。
　また、本発明は、非選択ワード線群（ＮＷ点）に印加する電流Ｉｎｗ＿ｗのばらつきΔＩｎｗ＿ｗ２はほぼΔＩｎｓｗｌと等しく、非選択ワード線電圧印加方式における電流Ｉｎｗ＿ｗのばらつき（図１２のΔＩｎｗ＿ｗ１）の５分の１程度となり、電流変化による電磁ノイズ（ＥＭＩ）を抑制する効果も併せ持つ。つまり、本発明の非選択ワード線電流印加方式により、非選択セルを介して選択ワード線に流入する電流の変化による電磁ノイズ（ＥＭＩ）の発生という問題についても、安定的な動作が可能になる。
　ここで、本発明の非選択ワード線電流印加方式による印加電流量の決定方法について説明する。
　図１６Ａの（ａ）は選択ビット線上に繋がる全非選択メモリセルを流れる漏れ電流Ｉｂ＿ｎｗに対するＩｓｅｎ（ＬＲ）／Ｉｓｅｎ（ＨＲ）で表わされる電流比（つまり、漏れ電流を含めたＨＲセル選択時のセンス電流とＬＲセル選択時のセンス電流の電流比率）を示すグラフである。また、図１６Ａの（ｂ）は選択ビット線上に繋がる全非選択メモリセルを流れる漏れ電流Ｉｂ＿ｎｗに対するセンス電流Ｉｓｅｎを示すグラフである。
　図１６Ａの（ａ）において、漏れ電流を含めたＨＲセル選択時のセンス電流とＬＲセル選択時のセンス電流の電流比率は読み出し容易性の観点から１．５倍以上が望ましい（だたし、センスアンプの性能にも依存するので数字を規定することは困難である）。
　ここでは、本発明の非選択ワード線電流印加方式による印加電流量決定方法として単体の選択メモリセルのセル電流から求める手法を記載する。
　図１６Ａの（ｂ）に示す様に、抵抗変化素子が高抵抗状態であるときの選択メモリセル電流（Ｉｓｅｌ（ＨＲ）、ｓ点）に対して漏れ電流が付加される。抵抗変化素子が低抵抗状態であるときの選択メモリセル電流（Ｉｓｅｌ（ＬＲ））相当の電流（ｐ点）では、単体のＬＲセルを流れる電流と、漏れ電流を含めたＨＲセル電流とが等しくなる。この時、電流比率は選択セル単体の電流比率（図１６Ａの（ａ）では、約３．２）のおおよそ半分程度の１．６程度（図１６Ａの（ａ）ではｒ点）になっているが、このことは抵抗変化素子の特性により異なる。この状態を非選択電流Ｉｂ＿ｎｗの最大電流の目安とすることができる（図１６Ａの（ｂ）では、Ｉｂ＿ｎｗ＝Ｉｂ＿ｎｗ２１）。
　つまり、Ｉｓｅｌ（ＨＲ）＋漏れ電流＝Ｉｓｅｌ（ＬＲ）となる漏れ電流が選択ＢＬから非選択ＷＬに流れる時の非選択ＷＬ印加電流（Ｉｎｓｗｌ２１）を図１５の（ｃ）の特性図から求め、Ｉｎｓｗｌ２１以上の電流を非選択ＷＬに印加する。
　上記の値を用いて具体的にその求め方を図１６Ｂ（図１５の（ｂ）と同じグラフ）を用いて説明すると、非選択ＢＬに流れる電流Ｉｂ＿ｎｗ＝Ｉｂ＿ｎｗ２１、この時のＮＷ点の電圧はＶＮＷ２１となる。ＮＷ点の電圧がＶＮＷ２１の時に選択ワード線上に繋がる全非選択メモリセルを流れる漏れ電流Ｉｎｗ＿ｗはＩｎｗ＿ｗ２１となるので、非選択ＷＬ印加電流（Ｉｎｓｗｌ２１）は上記式４より、
Ｉｎｓｗｌ２１＝Ｉｎｗ＿ｗ２１－Ｉｂ＿ｎｗ２１
となる。
　この時の元となる電流Ｉｂ＿ｎｗ２１が最大値であるので、ここで求めた印加電流Ｉｎｓｗｌ２１は、最小電流となる。従って、この場合の非選択ＷＬ印加電流Ｉｎｓｗｌは、少なくともＩｎｓｗｌ２１とするのが好ましく、それ以上の電流値に設定すると決めることができる。
　〔非選択ＷＬ電流印加方式によるクロスポイント型抵抗変化不揮発性記憶装置の回路構成〕
　ここからは、本発明の非選択ワード線電流印加方式を用いたクロスポイント型抵抗変化不揮発性記憶装置の全体回路及びワード線駆動系の具体回路例について説明する。本説明に対しては、３２本のＷＬ×ｍ本のＢＬ（ｍは整数でｍ＞３２）の長方形メモリセルアレイマットを２層配置した構成を前提とする。
　図１７にクロスポイントメモリセルアレイに用いるメモリセル５１を２層構造に積層した場合のメモリセル断面構成図を示す（各層のメモリセル５１の構造は図２又は図３と同じであり、説明の簡単化のため、図２の構造を用いた構成としている）。
　図１７において、メモリセル５１は、抵抗変化素子１０と、電流制御素子２９とが直列接続された構成を有して１ビットを構成し、本メモリセル５１を上下層に積層した２層で構成されている。この２層構造では、１層目メモリセルの下部端子を一方のビット線７１に接続し、１層目メモリセルの上部端子をワード線７０に接続し、２層目メモリセルの下部端子をワード線７０に接続し、２層目メモリセルの上部端子を他方のビット線７１に接続している。つまり、１層目メモリセルと２層目メモリセルの中間にワード線７０を配置し、前記ワード線７０は、１層目メモリセルの上部端子と接続し、更に２層目メモリセル下部端子とも接続した共有化構成としている。
　なお、図１７において、電流制御素子２９と抵抗変化素子１０の位置関係は上下逆でもかまわない。
　図１８は、メモリセル５１の図表記を示す。メモリセル５１は、抵抗変化素子１０と電流制御素子２９とを直列に接続された構造を示す図で表わされる。ここで、メモリセル５１の図表記においては、抵抗変化素子１０は、上部電極１１側に位置する第２の抵抗変化層１２の方向を明記する為、その方向が黒塗りで表わされている。つまり、図１８において、配線７１に対し配線７０に正の電圧を印加したとき、抵抗変化素子１０は高抵抗化し、逆に配線７０に対し配線７１に正の電圧を印加したとき、抵抗変化素子１０は低抵抗化する。
　図１９は、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置の一部（一つの垂直アレイ面）であって、図１７と同じ形態でメモリセルが積層された多層クロスポイントメモリセルアレイをワード線方向から見たメモリセルアレイの断面構造と、その下層部に配置される回路構成を示す構成概要図を示している。
　アルミニウム等の配線材料で構成され、この紙面に水平方向（Ｘ方向）に延びるよう配置される第１層ビット線５３ａと、アルミニウム等の配線材料で構成され、この紙面に垂直方向（Ｙ方向：図示せず）に延びるよう配置される第１層ワード線５２ａとの交点に、メモリセル５１が配置されている。それらメモリセル５１は、第１層ビット線５３ａ上にＸ方向に沿ってｎビット配列され、第１層メモリセル５１ａを形成している。
　そして、第１層メモリセル５１ａの上層（Ｚ方向）に、今度は第１層ワード線５２ａを下にして、アルミニウム等の配線材料で構成され、この紙面の横方向（Ｘ方向）に延びるように第２層ビット線５３ｂが配置され、第１層ワード線５２ａと第２層ビット線５３ｂとの交点に、メモリセル５１が配置されている。それらメモリセル５１は、第２層ビット線５３ｂ上にＸ方向に沿ってｎビット配列され、第２層メモリセル５１ｂを構成している。第１層メモリセル５１ａと第２層メモリセル５１ｂとは、メモリセル５１を２層積み重ねた３次元メモリセルアレイを構成している。
　このように、各メモリセル５１は、Ｘ方向に延び、複数の層に形成された複数のビット線５３ａ～５３ｂと、Ｙ方向に延び、第１層ビット線５３ａと第２層ビット線５３ｂとの間の層に形成された第１層ワード線５２ａとの交点位置のそれぞれに、当該ビット線と当該ワード線とに挟まれて形成されている。ここで、当該ビット線から見て上方のワード線との交点位置に形成されるメモリセルを奇数層（第１層）のメモリセル（ここでは、第１層メモリセル５１ａ）と呼び、当該ビット線から見て下方のワード線との交点位置に形成されるメモリセルを偶数層（第２層）のメモリセル（ここでは、第２層メモリセル５１ｂ）と呼ぶ。
　そして、第１層ビット線５３ａは、第２のビアの一例である奇数層ビット線ビア（奇数層ＢＬビア）５５で共通接続され、第２層ビット線５３ｂは、第１のビアの一例である偶数層ビット線ビア（偶数層ＢＬビア）５４で共通接続されている。このように、Ｚ方向で隣り合う層のメモリセル群はビット線またはワード線の何れかを共有する構造の為、最少の配線層数で多層クロスポイントメモリセルアレイを構成することができ、低コスト化が可能になる。
　本実施の形態では、第１層メモリセル５１ａから第２層メモリセル５１ｂまで何れの層においてもメモリセル５１の内、抵抗変化素子１０はＺ方向に対し同一の構造および製造条件で形成できること（例えば、何れの層においてもより下層側に第２電極２１、その上に第１の抵抗変化層１３、その上に第２の抵抗変化層１２、その上に第３電極１１を形成できること）が特徴で、メモリセルが奇数層にあるか、偶数層にあるかに依らず同じ構造のメモリセルを製造することができる。つまり、偶数層のメモリセルを構成する抵抗変化素子１０と、奇数層のメモリセルを構成する抵抗変化素子１０とは、Ｚ方向に対し同じ向きで配置される。
　偶数層ビット線ビア５４は、ＮＭＯＳトランジスタで構成された第１のビット線選択スイッチ素子の一例である偶数層ビット線選択スイッチ素子５７のドレインまたはソースの一方に接続される。一方、奇数層ビット線ビア５５は、ＮＭＯＳトランジスタで構成された第２のビット線選択スイッチ素子の一例である奇数層ビット線選択スイッチ素子５８のドレインまたはソースの一方に接続される。偶数層ビット線選択スイッチ素子５７のドレインまたはソースの他方および、奇数層ビット線選択スイッチ素子５８のドレインまたはソースの他方は共通接点（ＧＢＬＩ）に共通接続される。また偶数層ビット線選択スイッチ素子５７のゲートは偶数層ビット線選択信号線に接続され、奇数層ビット線選択スイッチ素子５８のゲートは奇数層ビット線選択信号線に接続されている。
　また、共通接点ＧＢＬＩは、ＮＭＯＳトランジスタで構成されたＮ型電流制限素子９０のドレインまたはソースの一方に接続され、さらに、ＰＭＯＳトランジスタで構成されたＰ型電流制限素子９１のドレインまたはソースの一方に接続されている。Ｎ型電流制限素子９０のドレインまたはソースの他方は、グローバルビット線５６（ＧＢＬ）に接続され、Ｐ型電流制限素子９１のドレインまたはソースの他方も同様にグローバルビット線５６（ＧＢＬ）に接続されている。つまり、Ｎ型電流制限素子９０とＰ型電流制限素子９１とは、並列に接続され、偶数層ビット線選択スイッチ素子５７および奇数層ビット線選択スイッチ素子５８とグローバルビット線５６（ＧＢＬ）との間に流れる双方向の電流のそれぞれを制限する双方向電流制限回路９２０を構成している。
　Ｎ型電流制限素子９０のゲートにはノードＣＭＮに接続される信号線が接続され、Ｐ型電流制限素子９１のゲートにはノードＣＭＰに接続される信号線が接続されている。本発明は読み出しに関する技術であり、読み出しモードにおいて、Ｎ型電流制限素子９０とＰ型電流制限素子９１は常時オン状態とする為、ノードＣＭＰおよびノードＣＭＮから各ゲートに印加される信号の電圧は、それぞれ、ＣＭＰが０Ｖ、ＣＭＮがＶＳＡとなる。ちなみに、Ｎ型電流制限素子９０とＰ型電流制限素子９１とが電流制限素子として機能するのは書き込み動作時である。
　なお、図１９に示すビット線５３ａ及び５３ｂが並ぶ方向にスライスした構成のグループを垂直アレイ面と呼ぶ。つまり、層が重なる方向であるＺ方向に並んだ複数のビット線群毎に構成され、垂直に貫通するワード線を共通に有し、Ｙ方向に並んで配置された複数のＸＺ面のそれぞれを垂直アレイ面と呼ぶ。前記垂直アレイ面を面が合わさる様に４枚並べた場合の構成図を図２０に示す。
　図２０において、ビット線が延びる方向をＸ方向、ワード線が延びる方向をＹ方向、ビット線やワード線の層が重なる方向をＺ方向としている。
　図２０において、ビット線（ＢＬ）はＸ方向に延び、複数の層（図２０では２層）に形成されている。ワード線（ＷＬ）はＹ方向に延び、ビット線の間の層（図２０では１層）に形成されている。そして、メモリセルアレイ１００において、ビット線とワード線との交点位置に、各メモリセル（ＭＣ）５１が当該ビット線と当該ワード線とに挟まれて形成されている。なお、図の簡略化のために、メモリセル５１の一部およびワード線の一部については図示を省略している。
　そして、Ｚ方向に揃った各層のビット線ＢＬ群毎に、ワード線ＷＬとの間に形成されたメモリセル５１によって、４つの垂直アレイ面０～３がそれぞれ構成されている。各垂直アレイ面０～３において、ワード線（ＷＬ）は共通である。図２０の例では、各垂直アレイ面０～３において、メモリセル５１がＸ方向に３２個（図１９においてｎ＝３２）、Ｚ方向に２個、配置されている。またメモリセルアレイ１００は、Ｙ方向に並ぶ４個の垂直アレイ面０～３によって構成されている。
　ただし、垂直アレイ面におけるメモリセルの個数や、Ｙ方向に並ぶ垂直アレイ面の個数は、これに限定されるものではない。
　そして、各垂直アレイ面０～３において、偶数層のビット線ＢＬが図１９における偶数層ビット線ビア５４により共通に接続されており（ＢＬ＿ｅ０～ＢＬ＿ｅ３）、また、奇数層のビット線ＢＬが図１９における奇数層ビット線ビア５５により共通に接続されている（ＢＬ＿ｏ０～ＢＬ＿ｏ３）。なお、図１９において偶数層ビット線ビア５４は、全ての偶数層のビット線をＺ方向に繋ぐ第１のビアの一例である。また、奇数層ビット線ビア５５は、全ての奇数層のビット線をＺ方向に繋ぐ第２のビアの一例である。
　さらに、各垂直アレイ面０～３に対応して設けられたグローバルビット線ＧＢＬ０００～ＧＢＬ００３がＹ方向に延びて形成されている。また、各垂直アレイ面０～３毎に、奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８がそれぞれ設けられている。なお、偶数層ビット線選択スイッチ素子６５～６８は、垂直アレイ面毎に設けられ、第１のビア（偶数層ビット線ビア５４）と一端が接続された複数の第１のビット線選択スイッチ素子の一例である。また、奇数層ビット線選択スイッチ素子６１～６４は、垂直アレイ面毎に設けられ、第２のビア（奇数層ビット線ビア５５）と一端が接続された複数の第２のビット線選択スイッチ素子の一例である。
　図２０では、奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８は、ＮＭＯＳトランジスタによって構成されているものとしている。加えて、ＮＭＯＳトランジスタによって構成されるＮ型電流制限素子９０、９２、９４、９６とＰＭＯＳトランジスタによって構成されるＰ型電流制限素子９１、９３、９５、９７が関係する奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８の各々と、関係する各グローバルビット線ＧＢＬ０００～ＧＢＬ００３とは、奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８のドレイン又はソースの拡散層端子で接続されている。Ｎ型電流制限素子９０、９２、９４、９６のゲート端子は制御電圧用ノードＣＭＮに共通接続され、Ｐ型電流制限素子９１、９３、９５、９７のゲート端子は制御電圧用ノードＣＭＰが共通接続される。また、ノードＣＭＮとノードＣＭＰの電圧は、読み出し時においては、それぞれに接続された電流制限素子がオンする状態に設定することができる。
　奇数層ビット線選択スイッチ素子６１～６４は、それぞれ関係するＮ型電流制限素子９０、９２、９４、９６及びＰ型電流制限素子９１、９３、９５、９７を介して、当該垂直アレイ面に係るグローバルビット線ＧＢＬ０００～ＧＢＬ００３と、当該垂直アレイ面においてそれぞれ共通に接続された奇数層のビット線ＢＬ＿ｏ０～ＢＬ＿ｏ３との電気的な接続または非接続を、奇数層ビット線選択信号ＢＬｓ＿ｏ０に従って切換制御する。一方、偶数層ビット線選択スイッチ素子６５～６８は、それぞれ関係するＮ型電流制限素子９０、９２、９４、９６及びＰ型電流制限素子９１、９３、９５、９７を介して、当該垂直アレイ面に係るグローバルビット線ＧＢＬ０００～ＧＢＬ００３と、当該垂直アレイ面においてそれぞれ共通に接続された偶数層のビット線ＢＬ＿ｅ０～ＢＬ＿ｅ３との電気的な接続または非接続を、偶数層ビット線選択信号ＢＬｓ＿ｅ０に従って切換制御する。
　この構成では、何れのメモリセル層においても抵抗変化素子１０のＺ方向の構造については、同じ構造で形成したメモリセル５１で各垂直アレイ面０～３を形成できる。そして、図１９において、偶数層のビット線５３ｂ、および奇数層のビット線５３ａをそれぞれ独立したビア（偶数層ビット線ビア５４及び奇数層ビット線ビア５５）で共通に接続し、さらにはそれらのビアとグローバルビット線ＧＢＬとを、偶数層ビット線選択スイッチ素子５７または奇数層ビット線選択スイッチ素子５８と双方向電流制限回路９２０とを介して接続することにより、階層ビット線方式による多層クロスポイント構造を実現している。
　図２１は図２０のメモリセルアレイ１００とその周辺回路を示す回路図である。なお、本図では、本図の右下に示されるように、抵抗変化素子１０と電流制御素子２９との直列接続から構成される個々のメモリセルは、便宜上、白色領域と黒色領域をもつ四角形で図示されている。
　図２１において、グローバルビット線デコーダ／ドライバ回路９８は、メモリセル５１を選択するための信号を各グローバルビット線ＧＢＬ０００～ＧＢＬ００３に供給する回路であり、グローバルビット線ＧＢＬ０００～ＧＢＬ００３を選択的に駆動制御する。
　電流制限制御回路９９は、双方向電流制限回路９２０を制御する回路であり、選択されたメモリセルの抵抗状態を検知する読み出し動作を行う場合は、Ｎ型電流制限素子９０、９２、９４、９６とＰ型電流制限素子９１、９３、９５、９７の全てをオン状態に活性化する回路である。
　つまり、この電流制限制御回路９９は、双方向電流制限回路９２０を制御する回路であり、読み出し動作時には、一対となっているＮ型電流制限素子９０、９２、９４、９６およびＰ型電流制限素子９１、９３、９５、９７の両方をＯＮ状態にする制御回路であり、ノードＣＭＮ及びノードＣＭＰに対する出力電圧ＶＣＭＮ及びＶＣＭＰとして、読み出しモードの場合も読み出しパルスに対して電流量を制限しないような十分高い電圧のＶＣＭＮと十分低い電圧のＶＣＭＰとを発生する。
　サブビット線選択回路７３は、奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８を制御する回路であり、アドレス信号Ａ０～Ａｘに応じて、偶数層ビット線選択信号ＢＬｓ＿ｅ０および奇数層ビット線選択信号ＢＬｓ＿ｏ０を出力する。
　ワード線デコーダ回路７４は、アドレス信号Ａｙに応じて、メモリセル５１を選択するための信号を各ワード線ＷＬ０００００～ＷＬ０００３１に選択的に切り換え供給するデコーダスイッチ回路である。ワード線プリデコーダ回路１１１は、アドレス信号Ａｙに応じて、プリデコード信号ＧＷＬ０～ＧＷＬ３１を選択的に供給制御するプリデコーダ回路である。ワード線プリデコーダ回路１１１のプリデコード信号ＧＷＬ０～ＧＷＬ３１とワード線デコーダ回路７４のスイッチ選択状態とによって、任意のワード線を所定の状態に選択制御する。
　なお、グローバルビット線デコーダ／ドライバ回路９８、サブビット線選択回路７３、ワード線デコーダ回路７４およびワード線プリデコーダ回路１１１によって、本発明に係るデコーダ回路、つまり、複数のビット線から少なくとも一つのビット線を選択し、複数のワード線から少なくとも一つのワード線を選択することでメモリセルアレイ１００から少なくとも一つのメモリセルを選択するデコーダ回路が構成されている。
　図２２は、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置の主要部３００を示す回路図である。
　図２２に示すように、実際のクロスポイント型抵抗変化不揮発性記憶装置の主要部３００では、図２０に示すメモリセルアレイ１００（各垂直アレイ面に相当）が複数個配置されることによって、メモリセルアレイ２００が構成される。図２０の構成では、メモリセルアレイ１００は、Ｘ（ビット線）方向にｎビット、Ｙ（ワード線）方向に４ビットのメモリセルアレイである。図２２の例では、メモリセルアレイ１００をＹ方向にｐ個（ここでｐ＝(ｍ／４）の整数）配置し、Ｘ方向にｎビット、Ｙ方向にｍビットのメモリセルをマトリックス状に配置したメモリセルアレイブロック２５０を単位ブロックとし、メモリセルアレイブロック２５０を１６ブロック配置した構成をメモリセルアレイ２００としている。
　ワード線プリデコーダ回路１１１は、プリデコード信号ＧＷＬｉ（ここで、ｉは０～ｎ－１の整数でｎ＝３２）をワード線デコーダ回路７４に選択的に供給制御する。ワード線デコーダ回路１０３（図２１ではワード線デコーダ回路７４）は、ブロック選択信号ＢＬＫｊ（ここではｊは０～１５の整数）に従って任意のメモリセルアレイブロック１個を選択し、選択したメモリセルアレイブロックに対してｎ本のワード線にプリデコード信号ＧＷＬｉを出力する。つまり、ブロック選択信号ＢＬＫｊによって選択されたブロックのｎ本のワード線がプリデコード信号ＧＷＬ０～ＧＷＬ３１の信号によって直接的に制御される。本構成の詳細は、別途詳細図面を用いて後に説明する。
　グローバルビット線デコーダ／ドライバ回路１０２は、複数のグローバルビット線に、メモリセルを選択し、書き込み及び読み出しのための信号を供給する回路であり、具体的には、ブロック選択信号ＢＬＫｊによって、選択ブロックに関連するグローバルビット線群（ここではグローバルビット線ＧＢＬｊ０～ＧＢＬｊ３でｊは００～１５）を選択し、選択した各グローバルビット線ＧＢＬｊ０～ＧＢＬｊ３を書込みや読み出しモードによって駆動制御する。
　電流制限制御回路１０４は、ブロック選択信号ＢＬＫｊによって選択されたメモリセルアレイブロック２５０に対して、動作モードに応じて双方向電流制限回路９２０を制御する電圧ＶＣＭＮｊとＶＣＭＰｊ（ｊは０～１５の整数）を個別に発生する。なお、非選択状態のメモリセルアレイブロック２５０に対しては、ＶＣＭＮｊ＝０Ｖ、ＶＣＭＰｊ＝ＶＰｏｆｆ（Ｖｐｏｆｆは非選択メモリセルアレイブロック２５０に関連するＰ型電流制限素子９１がオフする電圧）を発生供給する。
　サブビット線選択回路１０１（図２１ではサブビット線選択回路７３）は、アドレス信号Ａ０～Ａｘに応じて、メモリセルアレイ２００の内、任意の選択垂直アレイ面に属する奇数層ビット線選択スイッチ素子（図２０では奇数層ビット線選択スイッチ素子６１～６４）または偶数層ビット線選択スイッチ素子（図２０では偶数層ビット線選択スイッチ素子６５～６８）の何れかを導通させる為、各メモリセルアレイ１００に対する偶数層ビット線選択信号ＢＬｓ＿ｅｋ（ここでｋは０～(ｐ－１)の整数）および奇数層ビット線選択信ＢＬｓ＿ｏｋ（ここでｋは０～(ｐ－１)の整数）を制御する。
　図２３は、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置４００の全体構成を示す回路図である。図２３において、主要部３００が図２２に示す構成に相当している。
　図２３において、アドレス入力回路１１０は、高抵抗化書き込みサイクル、低抵抗化書き込みサイクルまたは読み出しサイクルの間、外部からのアドレス信号を一時的にラッチし、ラッチしたアドレス信号をサブビット線選択回路１０１、グローバルビット線デコーダ／ドライバ回路１０２、ワード線プリデコーダ回路１１１、ワード線デコーダ回路１０３、および電流制限制御回路１０４へ出力する。
　非選択ワード線用電流源１９９は、読み出し動作時に所定の定電流（第１の定電流）を発生し、ワード線プリデコーダ回路１１１及びワード線デコーダ回路１０３を介して非選択ワード線へ印加供給する、本発明に係る第１の電流源の一例である。
　制御回路１０９は、複数の入力信号を受けて、高抵抗化書き込みサイクル、低抵抗化書き込みサイクル、読み出しサイクル、およびスタンバイ時の状態を表す信号を、本発明に係るデコーダ回路（サブビット線選択回路１０１、グローバルビット線デコーダ／ドライバ回路１０２、ワード線プリデコーダ回路１１１、ワード線デコーダ回路１０３）、電流制限制御回路１０４、書き込み回路１０５、読み出し回路１０６、およびデータ入出力回路１０７へそれぞれに相応した信号として出力する。また制御回路１０９は、高抵抗化書き込みサイクル、低抵抗化書き込みサイクル、および読み出しサイクル時の高抵抗化書き込み、低抵抗化書き込み、または読み出しパルス発生トリガー信号をパルス発生回路１０８へ出力する。
　特に、制御回路１０９は、本発明に係る非選択ワード線電流印加方式を実現するために、読み出し回路１０６によるデータの読み出し時に、本発明に係るデコーダ回路で選択されたビット線である選択ビット線に読み出しのための第１の電圧（ＶＳＡ）が印加され、前記デコーダ回路で選択されたワード線である選択ワード線に第２の電圧（ＧＮＤ電位）が印加され、前記デコーダ回路で選択されていないワード線である非選択ワード線に、第１の電流源（非選択ワード線用電流源１９９）からの第１の定電流（Ｉｎｓｗｌ）が供給されるように、前記デコーダ回路、読み出し回路１０６および非選択ワード線用電流源１９９を制御する。
　パルス発生回路１０８は、高抵抗化書き込みサイクル、低抵抗化書き込みサイクル、および読み出しサイクル内の各高抵抗化書き込み、低抵抗化書き込み、または読み出し時間において、パルスを所定の期間（ｔｐ＿Ｅ、ｔｐ＿Ｐ、ｔｐ＿Ｒ）発生し、グローバルビット線デコーダ／ドライバ回路１０２、ワード線プリデコーダ回路１１１およびワード線デコーダ回路１０３へ出力する。
　データ入出力回路１０７は外部とのデータをやり取りする回路ブロックで、書き込み時にはデータＤＱをラッチして、次のデータが来るまでの間、書き込み回路１０５に書き込みデータを出力し、読み出し時には、読み出し回路１０６からの読み出しデータをラッチして、次の出力データが来るまでの間、読み出しデータを外部端子ＤＱへ出力する。
　書き込み回路１０５は、グローバルビット線デコーダ／ドライバ回路１０２とワード線デコーダ回路１０３とで選択されたメモリセルにデータを書き込む回路であり、データ入出力回路１０７からのデータ信号を受けて、グローバルビット線デコーダ／ドライバ回路１０２、ワード線プリデコーダ回路１１１、電流制限制御回路１０４へ書き込み信号を出力する。
　読み出し回路１０６は、本発明に係るデコーダ回路、つまり、サブビット線選択回路１０１とグローバルビット線デコーダ／ドライバ回路１０２とワード線プリデコーダ回路１１１及びワード線デコーダ回路１０３とで選択されたメモリセルからデータを読み出す回路であり、選択されたメモリセルの記憶データ状態（そのメモリセルに含まれる抵抗変化素子の抵抗状態）を検知し、その結果をデータ信号としてデータ入出力回路１０７へ出力する。図９の電流検知回路１９６が読み出し回路１０６に相当する。
　次に、読み出し時のワード線の選択及びワード線への電圧電流印加に関連する、非選択ワード線用電流源１９９～ワード線プリデコーダ回路１１１～ワード線デコーダ回路１０３～ワード線までの回路構成とその動作について、図２４を用いて詳細に説明する。
　図２４において、ＰＭＯＳトランジスタ１３５はソース端子に読み出し電源ＶＳＡが接続され、ゲート端子に制御回路１０９による制御の下で所定の固定電圧Ｖｉｃが接続され、ドレイン端子が出力端子に接続され、ＰＭＯＳトランジスタ１３５を主構成要素とし、ＶＳＡ電圧と所定の固定電圧Ｖｉｃとで決まる第１の定電流Ｉｎｓｗｌを発生する非選択ワード線用電流源１９９の構成例である。非選択ワード線用電流源１９９の出力端子はノードＮＷＳに接続される。ＰＭＯＳトランジスタ１３６はソース端子に読み出し時のプリチャージ電源ＶＰＲが接続され、ゲート端子にプリチャージ信号ＮＰＲＥが接続され、ドレイン端子にノードＮＷＳが接続され、読み出し動作のプリチャージ時にノードＮＷＳをＶＰＲに設定する機能を有する。これらＰＭＯＳトランジスタ１３５および１３６は、本発明に係る第３のスイッチ回路、つまり、制御回路１０９による制御の下で、非選択ワード線用電流源１９９と第３の電圧（ＶＰＲ）の何れかをノードＮＷＳ（つまり、非選択ワード線）に選択的に接続する第３のスイッチ回路をも構成している。
　バッファ回路１３４は入力信号に従って高電圧側電圧又は低電圧側電圧を選択出力する。このバッファ回路１３４は、高電圧側電圧を供給するための端子がノードＮＷＳに接続され、低電圧側電圧を供給するための端子がＧＮＤ（０Ｖ）接続され、各入力端子がグローバルワード線選択信号ＧＷＬＳｉ（ｉは０～ｎ－１　の整数）のそれぞれへ接続され、各出力端子がグローバルワード線ＧＷＬｉ（ｉは０～ｎ－１　の整数）のそれぞれへ接続されている。ｎ個(ここでは，ｎ＝３２)のバッファ回路１３４で構成されるワード線プリデコーダ回路１１１は、所定の１本のグローバルワード線ＧＷＬｉをグローバルワード線選択信号ＧＷＬＳｉによって選択制御し、選択されたグローバルワード線ＧＷＬｉをＧＮＤ電圧（第２の電圧）とし、非選択のグローバルワード線をノードＮＷＳ状態（プリチャージ時には第３の電圧ＶＰＲ、センス時には第１の定電流Ｉｎｓｗｌが印加される状態）とする。このバッファ回路１３４は、プリチャージ時においては、本発明に係る第２のスイッチ回路、つまり、制御回路１０９による制御の下で、第２の電圧（ＧＮＤ電圧）と第３の電圧（ＶＰＲ）の何れかを選択ワード線に選択的に接続する第２のスイッチ回路として機能する。
　ＰＭＯＳトランジスタ１３０は、ソース又はドレインの一方の端子がグローバルワード線の１本ＧＷＬｉ（ｉは０～ｎ－１の整数）と接続され、ソース又はドレインの他方の端子が対応するワード線ＷＬ０００ｉに接続され、ゲート端子がインバータ（反転論理回路）１３３の出力端子に接続される。ＮＭＯＳトランジスタ１３１は、ソース又はドレインの一方の端子がグローバルワード線の１本ＧＷＬｉと接続され、ソース又はドレインの他方の端子が対応するワード線ＷＬ０００ｉに接続され、ゲート端子が対応するブロック選択信号ＢＬＫｊ（ここではｊは０～１５の整数）に接続される。ＣＭＯＳスイッチ回路１３２はＰＭＯＳトランジスタ１３０とＮＭＯＳトランジスタ１３１とがお互いのドレイン端子とソース端子とを並列接続されており、ワード線選択スイッチ回路を構成している。ワード線選択スイッチ回路１３２は、メモリセルアレイブロック２５０内の各ワード線に配置される（図２４では１つのメモリセルアレイブロック内のワード線の本数はｎ＝３２本あり、ワード線選択スイッチ回路１３２も３２個配置される）。１つのメモリセルアレイブロック２５０に対応したｎ個のワード線選択スイッチ回路１３２は、メモリセルアレイブロック２５０に対応したブロック選択信号ＢＬＫｊによって、選択時にはｎ個のワード線選択スイッチ回路１３２が全てオン状態となり、非選択時には全てオフ状態となる。１６個の各メモリセルアレイブロックに対応して前記ｎ個のワード線選択スイッチ回路１３２が配置され、ｎ個のワード線選択スイッチ回路１３２は、ワード線デコーダ回路１０３を構成している。
　本構成によって任意のワード線を選択する場合、まず選択ワード線が属するメモリセルアレイブロック２５０を意味するブロック選択信号ＢＬＫｊが選択（Ｈｉｇｈ）状態となり、ワード線デコーダ回路１０３により、ブロック選択信号ＢＬＫｊを受けて選択ブロックに対応する３２個のワード線選択スイッチ全てがオン状態となる（選択ブロック以外の非選択ブロックに対応するワード線選択スイッチ全てはオフ状態となる）。更にワード線プリデコーダ回路１１１内の選択ワード線に対応する１本の選択グローバルワード線ＧＷＬｎ０（ｎ０は選択グローバルワード線に対応する整数）がグローバルワード線選択信号ＧＷＬＳｎ０の選択信号（Ｌｏｗ状態）を受けてＧＮＤ状態に設定され、他の３１本の非選択グローバルワード線ＧＷＬｎはノードＮＷＳの電圧状態に設定される。ノードＮＷＳは、読み出しのプリチャージ時（第１のステップ）にはＮＰＲＥ信号のＬｏｗ状態を受けてＶＰＲ電圧に設定され、読み出しのセンス時（第２のステップ）にはＮＰＲＥ信号のＨｉｇｈ状態を受けてＰＭＯＳトランジスタ１３６はオフ状態に設定されるので、非選択ワード線用電流源１９９の出力電流Ｉｎｓｗｌを流す様に設定される。
　なお、全てのワード線が非選択のメモリセルアレイブロック２５０は、関係するワード線選択スイッチ全てがオフ状態となるので、前記非選択ワード線はハイインピーダンス（Ｈｉ－ｚ）状態となる。
　次に、選択されたメモリセルアレイブロック２５０と、読み出し時に前記選択メモリセルアレイブロック２５０に関連する読み出し回路１０６と、グローバルビット線デコーダ／ドライバ回路１０２及び奇偶数層選択スイッチ素子１５８のビット線系選択回路と、選択ワード線系回路及び非選択ワード線系の非選択ワード線用電流源１９９と、プリチャージ時にプリチャージ電圧を供給する各種スイッチ回路とで構成される読み出し構成回路図を図２５に示す。
　図２５において、選択メモリセル３０は選択ビット線ＢＬｅ１及び選択ワード線ＷＬ１によって選択され、第１非選択メモリセル１９３は選択ビット線ＢＬｅ１に接続される３１個の非選択メモリセルを等価回路で表したものであり、第３非選択メモリセル１９５は選択ワード線ＷＬ１に接続される１０２３個の非選択メモリセルを回路で表したものであり、第２非選択メモリセル１９４は非選択ワード線及び非選択ビット線に接続される３１×１０２３個の非選択メモリセルを等価回路で表したものである。本図では、選択メモリセル３０を含む選択メモリセルアレイブロック２５０の選択メモリセルと非選択メモリセルの３直列構成で表現された等価回路をメモリセルアレイブロック２５０内の構成として示す。
　選択ワード線は、ワード線デコーダ回路１０３とワード線プリデコーダ回路１１１とによる前記図２４の動作によって、プリチャージ時（第１のステップで）にはプリチャージ電圧（第３の電圧）ＶＰＲが印加され、センス時（第２のステップで）にはＧＮＤ電圧（第２の電圧）が印加されている。非選択ワード線群（ＮＷ点）は、ワード線デコーダ回路１０３とワード線プリデコーダ回路１１１とによる前記図２４の動作によって、プリチャージ時（第１のステップで）にはプリチャージ電圧（第３の電圧）ＶＰＲが、センス時（第２のステップで）には非選択ワード線用電流源１９９からの非選択ワード線電流（第１の定電流）Ｉｎｓｗｌが印加されている。
　選択ビット線ＢＬ＿ｅ１は、奇偶数層選択信号ＢＬｓ＿ｏ０によって選択的にオン状態に設定された奇偶数層選択スイッチ素子１５８及びグローバルビット線デコーダ／ドライバ回路１０２によって、選択的にノードＹＤに接続される。
　１４０は、読み出し回路１０６を構成する第１のＰＭＯＳトランジスタの一例であり、ソース端子がＶＳＡ電源に接続され、ゲート端子とドレイン端子とが接続されたダイオード接続のＰＭＯＳトランジスタである。
　１４６はＰＭＯＳトランジスタ１４０のドレイン端子とＹＤノードとを接続／非接続制御するスイッチ素子であり、このスイッチ素子１４６は、制御信号ＮＡＣＴがＬｏｗの時に接続状態にする。１４５はプリチャージ電圧（第３の電圧）ＶＰＲとＹＤノードとを接続／非接続制御するスイッチ素子であり、このスイッチ素子１４５は、制御信号ＮＰＲＥがＬｏｗの時に接続状態にする。これらのスイッチ素子１４５および１４６は、本発明に係る第１のスイッチ回路、つまり、制御回路１０９による制御の下で、読み出し回路１０６とデータの読み出しに先立つプリチャージ用の第３の電圧の何れかを選択ビット線に選択的に接続する第１のスイッチ回路を構成している。
　ＰＭＯＳトランジスタ１４１は、読み出し回路１０６を構成する第２のＰＭＯＳトランジスタの一例であり、ソース端子がＶＳＡ電源に接続され、ゲート端子がＰＭＯＳトランジスタ１４０のゲート端子に接続され、ドレイン端子がＳＥＮノードに接続されたＰＭＯＳトランジスタである。ＰＭＯＳトランジスタ１４０とＰＭＯＳトランジスタ１４１とはカレントミラー接続構成となっているので、ＰＭＯＳトランジスタ１４０を流れる電流Ｉｌｏａｄ０と同じ電流量の電流がＰＭＯＳトランジスタ１４１にも流れる。
　ＰＭＯＳトランジスタ１４４は、ソース端子がＶＳＡ電源に接続され、ゲート端子がＶＰＲＭ電圧に接続され、ドレイン端子がノードｓ０に接続されており、所定のＶＰＲＭ電圧がゲート端子に印加されることで一定電流Ｉｓｏ０を流す定電流源として動作する。
　ＮＭＯＳトランジスタ１４３はソース端子がＧＮＤ電源に接続され、ゲート端子とドレイン端子とが接続されたダイオード接続のＮＭＯＳトランジスタであり、ドレイン端子にはノードｓ０が接続されている。ＮＭＯＳトランジスタ１４２は、読み出し回路１０６を構成する第２の電流源の一例であり、ソース端子がＧＮＤ端子に接続され、ゲート端子がＮＭＯＳトランジスタ１４３のゲート端子に接続され、ドレイン端子がＳＥＮノードに接続されたＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ１４３とＮＭＯＳトランジスタ１４２とはカレントミラー接続構成となっているので、ＮＭＯＳトランジスタ１４３を流れる電流Ｉｓｏ０と同じ電流量の電流がＮＭＯＳトランジスタ１４２にも流れる。
　従って、ＳＥＮノードの電圧状態はＰＭＯＳトランジスタ１４１のミラー電流Ｉｌｏａｄ０とＮＭＯＳトランジスタ１４２のミラー電流Ｉｓｏ０の大小関係（実際はＰＭＯＳトランジスタ１４０の電流で決まるＰＭＯＳトランジスタ１４１の電流能力とＮＭＯＳトランジスタ１４３の電流で決まるＮＭＯＳトランジスタ１４２の電流能力の大小関係）で決まる。つまり、電流Ｉｌｏａｄ０が所定電流Ｉｓｏ０より大きい場合（Ｉｌｏａｄ０＞Ｉｓｏ０）は、ＳＥＮノード電圧ＶＳＥＮはＶＳＡに近い電圧となり、電流Ｉｌｏａｄ０が所定電流Ｉｓｏ０より小さい場合（Ｉｌｏａｄ０＜Ｉｓｏ０）は、ＳＥＮノード電圧ＶＳＥＮはＧＮＤ電圧に近い電圧となる。
　１４８はＶＲＥＦ端子（第２の入力端子）の電圧とＳＥＮノードの電圧（第１の入力端子における電圧）と大小を比較し、比較結果を論理信号ＤＯＵＴとして出力する差動検知回路であり、この差動検知回路１４８は、ＶＳＥＮ＞ＶＲＥＦの時にはＤＯＵＴ＝Ｌｏｗを出力し、ＶＳＥＮ＜ＶＲＥＦの時にはＤＯＵＴ＝Ｈｉｇｈを出力する。
　読み出し回路１０６は、上記デコーダ回路で選択されたメモリセルからデータを読み出す回路であり、ＰＭＯＳトランジスタ１４０、１４１、１４４とＮＭＯＳトランジスタ１４２、１４３とスイッチ素子１４５、１４６と差動検知回路１４８とで構成される。
　なお、選択ビット線の電圧とＰＭＯＳトランジスタ１４０のソース電圧ＶＳＡとを同じレベルとする為に、ＰＭＯＳトランジスタ１４０とカレントミラー接続されるＰＭＯＳトランジスタ１４１は、デプレッション形としても良い。
　次に図２５の読み出し系回路の、制御回路１０９下での読み出し動作について、図２６の読み出しシーケンス図を用いて説明する。図２６の読み出しシーケンスはプリチャージ（第１のステップ）およびセンス（第２のステップ）を１サイクルとして２サイクル分を表している。
　図２６の読み出しシーケンスにおいて、時間ｔ０からｔ１はプリチャージ時間（第１のステップ）で、ｔ１からｔ２はセンス時間（第２のステップ）であり、ｔ０からｔ２を読み出しの１サイクルとしている。非選択ワード線用電流源１９９は電流Ｉｎｓｗｌを常時発生している。
　本読み出しにおいてはメモリセルアレイブロック０が選択されているので、ブロック選択信号ＢＬＫ０がＨｉｇｈ状態で、ＢＬＫ１～１５はＬｏｗ状態である。
　プリチャージ時間（第１のステップ）においては、制御回路１０９による制御の下で、ＮＰＲＥ＝Ｌｏｗ、ＮＡＣＴ＝Ｈｉｇｈより、スイッチ素子１４５と１３６はオン状態、スイッチ素子１４６はオフ状態として、選択されたメモリセルアレイブロック２５０に属する選択ビット線と選択ワード線と非選択ワード線の全てがプリチャージ電圧（第３の電圧）ＶＰＲに設定される。なお、非選択のメモリセルアレイブロック２５０に属する全ビット線及び全ワード線はハイインピーダンス（Ｈｉ－ｚ）状態となっている。
　時間ｔ１でセンス状態（第２のステップ）になると、制御回路１０９による制御の下で、ＮＰＲＥ＝Ｈｉｇｈ、ＮＡＣＴ＝Ｌｏｗとなり、非選択ワード線群はプリチャージ電圧ＶＰＲの供給がオフし、一定電流（第１の定電流）Ｉｎｓｗｌの供給のみとなる。従って非選択ワード線はＶＰＲレベルから電流Ｉｎｓｗｌで決まる電圧レベルに微動する。ここで、ＶＰＲ電圧レベルは、センス時に非選択ワード線群に対して非選択ワード線用電流源１９９からの一定電流Ｉｎｓｗｌの供給によって決まる選択ワード線群の安定時電圧にできるだけ近く設定する方が好ましい。このように、第１のステップ（プリチャージ時）で非選択ワード線に供給される第３の電圧ＶＰＲは、第２のステップ（センス時）で供給される非選択ワード線用電流源１９９からの一定電流Ｉｎｓｗｌの供給によって決まる非選択ワード線の電圧にほぼ等しくなるように、設定する。第３の電圧ＶＰＲと、非選択ワード線用電流源１９９からの一定電流Ｉｎｓｗｌの供給によって決まる非選択ワード線の電圧の差は、第３の電圧ＶＰＲの１０％以内にすることが好ましい。これによって、第１のステップ（プリチャージ）から第２のステップ（センス）に切り替わったときにおける非選択ワード線の電圧レベルの変動が抑制され、より安定したデータ読み出しが可能になる。
　一方、選択グローバルビット線（図２６ではＧＢＬ００１）はプリチャージ電圧ＶＰＲからセンス電圧（第１の電圧）ＶＳＡに変化し、選択ビット線（図２６ではＢＬ＿ｅ１）はグローバルビット線の状態変化を受けてプリチャージ電圧（第３の電圧）ＶＰＲからセンス電圧（第１の電圧）ＶＳＡに変化し、選択ワード線（図２６ではＷＬ００００１）はプリチャージ電圧ＶＰＲ（第３の電圧）からＧＮＤ電圧（第２の電圧）０Ｖに変化する。
　選択メモリセル３０は、センス状態（第２のステップ）になると、制御回路１０９による制御の下で、前記の様に選択ビット線電圧がＶＳＡレベル（第１の電圧）に、選択ワード線電圧がＧＮＤ電圧（第２の電圧）になるので、セル電流が流れ出す。この時の選択メモリセル３０の電流量は抵抗変化素子１０の抵抗状態でその大小が決まり、抵抗変化素子１０の抵抗状態が高抵抗の場合は低抵抗の場合よりもメモリセル電流は小さくなる。つまり、選択メモリセル３０の抵抗変化素子１０の抵抗値が高い（低い）場合、選択メモリセル３０の電流量は少ない（多い）となる。
　センス状態（第２のステップ）になると、前記の様に選択メモリセル３０に電流が流れ、その電流は選択グローバルビット線やＹＤノードを介してＰＭＯＳトランジスタ１４０に伝搬する。選択メモリセル３０の抵抗変化素子１０の抵抗状態による電流量の差異はほぼそのままＰＭＯＳトランジスタ１４０の電流量の差異として現われる。つまり、選択メモリセル３０の抵抗変化素子１０が高抵抗状態の場合、セル電流は少なくなるのでＰＭＯＳトランジスタ１４０の電流量も少なく、逆に選択メモリセル３０の抵抗変化素子１０が低抵抗状態の場合、セル電流は多くなるのでＰＭＯＳトランジスタ１４０の電流量も多くなる。従って、ＰＭＯＳトランジスタ１４０の電流量を検知判断することで、選択メモリセルの抵抗変化素子１０に抵抗状態の大小として記憶させた論理データ値を把握することができる。
　ＰＭＯＳトランジスタ１４０とカレントミラー接続されているＰＭＯＳトランジスタ１４１には、ＰＭＯＳトランジスタ１４０と同様の電流が流れる。そして、ＰＭＯＳトランジスタ１４１を流れる電流量（ＰＭＯＳトランジスタ１４０を流れる電流量）と、一定電流能力に制御しているＮＭＯＳトランジスタ１４２との電流量の駆け引きによってＳＥＮノード電圧は決まる。ＰＭＯＳトランジスタ１４０の電流量が少ない場合はＳＥＮノードの電圧はＧＮＤ電圧近傍まで低下し、ＰＭＯＳトランジスタ１４０の電流量が多い場合はＳＥＮノードの電圧はＶＳＡ近傍まで上昇する。従って、選択メモリセル３０の抵抗変化素子１０が高抵抗状態（ＨＲ）の場合、ＳＥＮノードの電圧はＧＮＤ電圧近傍まで低下し、選択メモリセル３０の抵抗変化素子１０が低抵抗状態（ＨＲ）の場合、ＳＥＮノードの電圧はＶＳＡ近傍まで上昇する。
　差動検知回路１４８の一方の入力端子ＶＲＥＦの電圧をＶＳＡ電圧の半分といった様な所定の電圧に設定印加することで、差動検知回路１４８はＳＥＮノード電圧の大小状態をＤＯＵＴ端子にＨｉｇｈ／Ｌｏｗの論理レベルとして出力することができる。従って、選択メモリセル３０の抵抗変化素子１０の抵抗状態はＤＯＵＴ端子のＨｉｇｈ／Ｌｏｗ論理レベルに変換されるので、抵抗変化素子１０の記憶データを判断することができる。
　この様にｔ１からｔ２のセンス時の間に、選択メモリセル３０の記憶データを検知判断してＤＯＵＴ端子から出力される。
　時間ｔ２になると再びプリチャージ状態（第１のステップ）となるので、制御回路１０９による制御の下で、ＮＰＲＥ＝Ｌｏｗ、ＮＡＣＴ＝Ｈｉｇｈに変化し、スイッチ素子１４５と１３６はオン状態、スイッチ素子１４６はオフ状態として、選択ビット線と選択ワード線と非選択ワード線の全てがプリチャージ電圧ＶＰＲに再度設定される。
　ｔ０→ｔ１のプリチャージとｔ１→ｔ２のセンスを１サイクルとして、各サイクル単位で選択メモリセルを順次変更しながら繰り返すことで、メモリセルアレイ内の各メモリセルの記憶データを読み出すことが可能となる。
　このように、制御回路１０９は、第１のステップ（プリチャージ時）では、選択ビット線に第１のスイッチ回路（スイッチ素子１４５および１４６）を介して第３の電圧ＶＰＲが供給され、選択ワード線に第２のスイッチ回路（バッファ回路１３４）を介して第３の電圧ＶＰＲが供給され、非選択ワード線に第３のスイッチ回路（ＰＭＯＳトランジスタ１３５および１３６）を介して第３の電圧ＶＰＲが供給されるように、第１～第３のスイッチ回路を制御する。一方、制御回路１０９は、第２のステップ（センス時）では、選択ビット線に第１のスイッチ回路（スイッチ素子１４５および１４６）を介して読み出し回路１０６が接続され、選択ワード線に第２のスイッチ回路（バッファ回路１３４）を介して第２の電圧（ＧＮＤ電圧）が接続され、非選択ワード線に第３のスイッチ回路（ＰＭＯＳトランジスタ１３５および１３６）を介して非選択ワード線用電流源１９９が接続されるように、第１～第３のスイッチ回路を制御する。
　以上の様に、本実施の形態によると、選択メモリセルが属するメモリセルアレイブロックの非選択ワード線群に対して所定電流を印加することが可能な構成のクロスポイント型抵抗変化不揮発性記憶装置４００は、読み出し時に書込みデータの読み出しマージンを拡大し、安定的な読み出しが可能な不揮発性記憶装置を実現することができる。
　（実施の形態２）
　図２７にクロスポイントメモリセルアレイに用いるメモリセル５１を４層構造に積層した場合の本発明の実施の形態２に係るメモリセル断面構成図を示す（各層のメモリセル５１の構造は図２又は図３と同じであり、説明の簡単化のため、図２の構造を用いた構成としている）。
　図２７において、メモリセル５１は、抵抗変化素子１０と、電流制御素子２９とが直列接続された構成を有して１ビットを構成し、本メモリセル５１を上下層に積層した４層で構成されている。この４層構造では、１層目メモリセルの下部端子をビット線７１ａに接続し、１層目メモリセルの上部端子をワード線７０ａに接続し、２層目メモリセルの下部端子をワード線７０ａに接続し、２層目メモリセルの上部端子をビット線７１ｂに接続し、３層目メモリセルの下部端子をビット線７１ｂに接続し、３層目メモリセルの上部端子をワード線７０ｂに接続し、４層目メモリセルの下部端子をワード線７０ｂに接続し、４層目メモリセルの上部端子をビット線７１ｃに接続している。
　つまり、１層目メモリセルと２層目メモリセルの中間にワード線７０ａが配置され、前記ワード線７０ａは、１層目メモリセルの上部端子と２層目メモリセル下部端子に共に接続された共有化構成となっている。同様に、２層目メモリセルと３層目メモリセルの間にビット線７１ｂが配置され、前記ビット線７１ｂは、２層目メモリセルの上部端子と３層目メモリセル下部端子に共に接続された共有化構成となっている。さらに同様に、３層目メモリセルと４層目メモリセルの間にワード線７０ｂが配置され、前記ワード線７０ｂは、３層目メモリセルの上部端子と４層目メモリセル下部端子に共に接続された共有化構成となっている。
　なお、図２７において、電流制御素子２９と抵抗変化素子１０の位置関係は上下逆でもかまわない。
　図２８は、本実施の形態２におけるクロスポイント型抵抗変化不揮発性記憶装置の一部（一つの垂直アレイ面）であって、図２７と同じ形態でメモリセルが８層積層された多層クロスポイントメモリセルアレイをワード線方向から見たメモリセルアレイの断面構造と、その下層部に配置される回路構成を示す構成概要図を示している。
　アルミニウム等の配線材料で構成され、この紙面に水平方向（Ｘ方向）に延びるよう配置される第１層ビット線５３ａと、アルミニウム等の配線材料で構成され、この紙面に垂直方向（Ｙ方向：図示せず）に延びるよう配置される第１層ワード線５２ａの交点に、メモリセル５１が配置されている。それらメモリセル５１は、第１層ビット線５３ａ上にＸ方向に沿ってｎビット配列され、第１層メモリセル５１ａを形成している。
　そして、第１層メモリセル５１ａの上層（Ｚ方向）に、今度は第１層ワード線５２ａを下にして、アルミニウム等の配線材料で構成され、この紙面のＸ方向に延びるよう配置される第２層ビット線５３ｂとの交点に、メモリセル５１が配置されている。それらメモリセル５１は、やはり第２層ビット線５３ｂ上にＸ方向に沿ってｎビット配列され、第２層メモリセル５１ｂを形成している。なお、Ｚ方向とは、層が重なる方向である。
　以下同様に、ワード線またはビット線を共用する形で、第２層ビット線５３ｂと第２層ワード線５２ｂとの交点に第３層メモリセル５１ｃが形成され、第２層ワード線５２ｂと第３層ビット線５３ｃとの交点に第４層メモリセル５１ｄが形成され、第３層ビット線５３ｃと第３層ワード線５２ｃとの交点に第５層メモリセル５１ｅが形成され、第３層ワード線５２ｃと第４層ビット線５３ｄとの交点に第６層メモリセル５１ｆが形成され、第４層ビット線５３ｄと第４層ワード線５２ｄとの交点に第７層メモリセル５１ｇが形成され、第４層ワード線５２ｄと第５層ビット線５３ｅとの交点に第８層メモリセル５１ｈが形成されている。このようにして、本実施の形態では、メモリセル５１を８層積み重ねた３次元メモリセルアレイが形成されている。
　このように、各メモリセル５１は、（１）Ｘ方向に延び、複数の層に形成された複数のビット線５３ａ～５３ｅと、（２）Ｙ方向に延び、第１層ビット線５３ａと第２層ビット線５３ｂとの間の層に形成された第１層ワード線５２ａ、第２層ビット線５３ｂと第３層ビット線５３ｃとの間の層に形成された第２層ワード線５２ｂ、第３層ビット線５３ｃと第４層ビット線５３ｄとの間の層に形成された第３層ワード線５２ｃ、および、第４層ビット線５３ｄと第５層ビット線５３ｅとの間の層に形成された第４層ワード線５２ｄとの交点位置のそれぞれに、当該ビット線と当該ワード線とに挟まれて形成されている。ここで、当該ビット線から見て上方のワード線と当該ビット線との交点位置に形成されるメモリセルを奇数層（第１、３、５、７層）のメモリセルと呼び、当該ビット線から見て下方のワード線と当該ビット線との交点位置に形成されるメモリセルを偶数層（第２、４、６、８層）のメモリセルと呼ぶ。
　そして、第１、３、５層ビット線５３ａ、５３ｃ、５３ｅは、第２のビアの一例である奇数層ビット線ビア５５で共通接続され、第２、４層ビット線５３ｂ、５３ｄは、第１のビアの一例である偶数層ビット線ビア５４で共通接続されている。このように、Ｚ方向で隣り合う層のメモリセル群はビット線またはワード線の何れかを共有する構造の為、最少の配線層数で多層クロスポイントメモリセルアレイを構成することができ、低コスト化が可能になる。
　本実施の形態では、第１層メモリセル５１ａから第２層メモリセル５１ｂまでの何れの層においても、メモリセル５１の内、抵抗変化素子１０はＺ方向に対し同一の構造および製造条件で形成できること（例えば、何れの層においても、より下層側に第２電極２１、その上に第１の抵抗変化層１３、その上に第２の抵抗変化層１２、その上に第３電極１１を形成できること）が特徴で、メモリセルが奇数層にあるか、偶数層にあるかに依らず同じ構造のメモリセルを製造することができる。つまり、偶数層のメモリセルを構成する抵抗変化素子１０と、奇数層のメモリセルを構成する抵抗変化素子１０とは、Ｚ方向に対し同じ向きで配置される。
　偶数層ビット線ビア（偶数層ＢＬビア）５４は、ＮＭＯＳトランジスタで構成された第１のビット線選択スイッチ素子の一例である偶数層ビット線選択スイッチ素子５７のドレインまたはソースの一方に接続され、一方、奇数層ビット線ビア（奇数層ＢＬビア）５５は、ＮＭＯＳトランジスタで構成された第２のビット線選択スイッチ素子の一例である奇数層ビット線選択スイッチ素子５８のドレインまたはソースの一方に接続される。偶数層ビット線選択スイッチ素子５７のドレインまたはソースの他方および、奇数層ビット線選択スイッチ素子５８のドレインまたはソースの他方は共通接点（ＧＢＬＩ）に共通接続される。また偶数層ビット線選択スイッチ素子５７のゲートは偶数層ビット線選択信号線に接続され、奇数層ビット線選択スイッチ素子５８のゲートは奇数層ビット線選択信号線に接続されている。
　また、共通接点ＧＢＬＩは、ＮＭＯＳトランジスタで構成されたＮ型電流制限素子９０のドレインまたはソースの一方に接続され、さらに、ＰＭＯＳトランジスタで構成されたＰ型電流制限素子９１のドレインまたはソースの一方に接続されている。Ｎ型電流制限素子９０のドレインまたはソースの他方は、グローバルビット線（ＧＢＬ）に接続され、Ｐ型電流制限素子９１のドレインまたはソースの他方も同様にグローバルビット線（ＧＢＬ）に接続されている。つまり、Ｎ型電流制限素子９０とＰ型電流制限素子９１とは、並列に接続され、偶数層ビット線選択スイッチ素子５７および奇数層ビット線選択スイッチ素子５８とグローバルビット線（ＧＢＬ）との間に流れる双方向の電流のそれぞれを制限する双方向電流制限回路９２０を構成している。
　Ｎ型電流制限素子９０のゲートにはノードＣＭＮに接続される信号線が接続され、Ｐ型電流制限素子９１のゲートにはノードＣＭＰに接続される信号線が接続されている。本発明は読み出しに関する技術であり、読み出しモードにおいて、Ｎ型電流制限素子９０とＰ型電流制限素子９１は常時オン状態とする為、ノードＣＭＰおよびノードＣＭＮから各ゲートに印加される信号の電圧は、それぞれ、ＣＭＰが０Ｖ、ＣＭＮがＶＳＡとなる。ちなみに、Ｎ型電流制限素子９０とＰ型電流制限素子９１とが電流制限素子として機能するのは書き込み動作時である。
　なお、図２８に示すビット線５３が並ぶ方向にスライスした構成のグループを垂直アレイ面と呼ぶ。つまり、層が重なる方向であるＺ方向に並んだ複数のビット線群毎に構成され、垂直に貫通するワード線を共通に有し、Ｙ方向に並んで配置された複数のＸＺ面のそれぞれを垂直アレイ面と呼ぶ。
　前記垂直アレイ面を面が合わさる様に４枚並べた場合の構成図を図２９に示す。
　図２９において、ビット線が延びる方向をＸ方向、ワード線が延びる方向をＹ方向、ビット線やワード線の層が重なる方向をＺ方向としている。
　図２９において、ビット線（ＢＬ）５３はＸ方向に延び、複数の層（図２９では５層）に形成されている。ワード線（ＷＬ）５２はＹ方向に延び、ビット線の間の各層（図２９では４層）に形成されている。そして、メモリセルアレイ１００において、ビット線５３とワード線５２との交点位置に、各メモリセル（ＭＣ）５１が当該ビット線５３と当該ワード線５２とに挟まれて形成されている。なお、図の簡略化のために、メモリセル５１の一部およびワード線の一部については図示を省略している。
　そして、Ｚ方向に揃った各層のビット線ＢＬ群毎に、ワード線ＷＬとの間に形成されたメモリセル５１によって、垂直アレイ面０～３がそれぞれ構成されている。各垂直アレイ面０～３において、ワード線ＷＬは共通である。図２９の例では、各垂直アレイ面０～３において、メモリセル５１がＸ方向に３２個（図１１においてｎ＝３２）、Ｚ方向に８個、配置されている。またメモリセルアレイ１００は、Ｙ方向に並ぶ４個の垂直アレイ面０～３によって構成されている。
　ただし、垂直アレイ面におけるメモリセルの個数や、Ｙ方向に並ぶ垂直アレイ面の個数は、これに限定されるものではない。
　そして、各垂直アレイ面０～３において、偶数層のビット線ＢＬが図２８における偶数層ビット線ビア５４により共通に接続されており（ＢＬ＿ｅ０～ＢＬ＿ｅ３）、また、奇数層のビット線ＢＬが図２８における奇数層ビット線ビア５５により共通に接続されている（ＢＬ＿ｏ０～ＢＬ＿ｏ３）。
　さらに、各垂直アレイ面０～３に対応して設けられたグローバルビット線ＧＢＬ０００～ＧＢＬ００３がＹ方向に延びて形成されている。また、各垂直アレイ面０～３毎に、奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８がそれぞれ設けられている。図２９では、奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８は、ＮＭＯＳトランジスタによって構成されているものとしている。加えて、ＮＭＯＳトランジスタによって構成されるＮ型電流制限素子９０、９２、９４、９６とＰＭＯＳトランジスタによって構成されるＰ型電流制限素子９１、９３、９５、９７が関係する奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８の各々と、関係する各グローバルビット線ＧＢＬ０００～ＧＢＬ００３とは、奇数層ビット線選択スイッチ素子６１～６４および偶数層ビット線選択スイッチ素子６５～６８の他方のドレイン又はソースの拡散層端子で接続されている。Ｎ型電流制限素子９０、９２、９４、９６のゲート端子は制御電圧用ノードＣＭＮに共通接続され、Ｐ型電流制限素子９１、９３、９５、９７のゲート端子は制御電圧用ノードＣＭＰが共通接続される。また、ノードＣＭＮとノードＣＭＰの電圧は制限したい電流量に応じて任意に設定することができる。
　奇数層ビット線選択スイッチ素子６１～６４は、それぞれ関係するＮ型電流制限素子９０、９２、９４、９６及びＰ型電流制限素子９１、９３、９５、９７を介して、当該垂直アレイ面に係るグローバルビット線ＧＢＬ０００～ＧＢＬ００３と、当該垂直アレイ面においてそれぞれ共通に接続された奇数層のビット線ＢＬ＿ｏ０～ＢＬ＿ｏ３との電気的な接続または非接続を、奇数層ビット線選択信号ＢＬｓ＿ｏ０に従って切換制御する。一方、偶数層ビット線選択スイッチ素子６５～６８は、それぞれ関係するＮ型電流制限素子９０、９２、９４、９６及びＰ型電流制限素子９１、９３、９５、９７を介して、当該垂直アレイ面に係るグローバルビット線ＧＢＬ０００～ＧＢＬ００３と、当該垂直アレイ面においてそれぞれ共通に接続された偶数層のビット線ＢＬ＿ｅ０～ＢＬ＿ｅ３との電気的な接続または非接続を、偶数層ビット線選択信号ＢＬｓ＿ｅ０に従って切換制御する。
　この構成では、何れのメモリセル層においても抵抗変化素子１０のＺ方向の構造は、同じ構造で形成したメモリセル５１で各垂直アレイ面０～３は形成できる。そして、図２８において、偶数層のビット線５３ｂ及び５３ｄ、および奇数層のビット線５３ａ、５３ｃ、及び５３ｅをそれぞれ独立したビア（偶数層ビット線ビア５４及び奇数層ビット線ビア５５）で共通に接続し、さらにはそれらのビアとグローバルビット線ＧＢＬを、偶数層ビット線選択スイッチ素子５７または奇数層ビット線選択スイッチ素子５８と双方向電流制限回路９２０を介して接続することにより、階層ビット線方式による多層クロスポイント構造を実現している。
　次に、メモリセルが８層積層された多層クロスポイントメモリセルアレイの読み出し時のワード線選択及びワード線への電圧電流印加に関連する、非選択ワード線用電流源１９９～ワード線プリデコーダ回路１１１～ワード線デコーダ回路１０３～ワード線までの回路構成とその動作について、図３０を用いて詳細に説明する。
　図３０において、ＰＭＯＳトランジスタ１３５はソース端子に読み出し電源ＶＳＡが接続され、ゲート端子に制御回路１０９による制御の下で所定の固定電圧Ｖｉｃが接続され、ドレイン端子が出力端子に接続され、ＰＭＯＳトランジスタ１３５を主構成要素とする、ＶＳＡ電圧と所定の固定電圧Ｖｉｃとで決まる一定電流Ｉｎｓｗｌを発生する非選択ワード線用電流源１９９の構成例である。非選択ワード線用電流源１９９の出力端子はノードＮＷＳに接続される。ＰＭＯＳトランジスタ１３６はソース端子に読み出し時のプリチャージ電源ＶＰＲが接続され、ゲート端子にプリチャージ信号ＮＰＲＥが接続され、ドレイン端子にノードＮＷＳが接続され、読み出し動作のプリチャージ時にノードＮＷＳをＶＰＲに設定する機能を有する。
　バッファ回路１３４は入力信号に従って高電圧側電圧又は低電圧側電圧を選択出力する回路である。このバッファ回路１３４は、高電圧側電圧を供給するための端子がノードＮＷＳに接続され、低電圧側電圧を供給するための端子がＧＮＤ端子（０Ｖ）へ接続され、各入力端子がグローバルワード線選択信号ＧＷＬＳｇｉ（ｇは０～ｌ－１、ｉは００～ｎ－１の整数で、ワード線がｌ層(ここではｌ＝４)に積層されたメモリセルアレイより、ｇはＺ方向の層番号を、ｉはＸ方向の配置番号を示す２桁の番号で表現）のそれぞれに接続され、各出力端子がグローバルワード線ＧＷＬｇｉ（ｇは０～ｌ－１、ｉは００～ｎ－１の整数）のそれぞれへ接続されている。ｌ×ｎ個のバッファ回路１３４で構成されるワード線プリデコーダ回路１１１は、グローバルワード線選択信号ＧＷＬＳｇｉによって、所定の１本のグローバルワード線ＧＷＬｌｎを選択グローバルワード線として選択制御する。つまり、グローバルワード線選択信号ＧＷＬＳｇｉの内の任意の１つの選択を意味するＬｏｗレベルに、他をＨｉｇｈレベルに設定する。選択された１本のグローバルワード線ＧＷＬｇｉをＧＮＤ電圧に設定し、他の全ての非選択グローバルワード線を非選択ワード線用電流源１９９に接続する。
　ワード線選択スイッチ回路１３２は、ＰＭＯＳトランジスタ１３０とＮＭＯＳトランジスタ１３１とがお互いのドレイン端子とソース端子とが並列接続され、それぞれのゲート端子によってドレイン－ソース間の導通／非導通を制御するＣＭＯＳタイプのワード線選択スイッチ回路である。インバータ１３３はブロック選択信号ＢＬＫｊ（ｊは０～１５の整数）を入力としてその反転信号を出力する。前記ＰＭＯＳトランジスタ１３０のゲート端子がインバータ１３３の出力端子に接続され、前記ＮＭＯＳトランジスタ１３１のゲート端子が、対応するブロック選択信号ＢＬＫｊに接続されている。各ワード線にはワード線選択スイッチ回路１３２がそれぞれ設けられ、メモリセルアレイブロック単位でワード線とグローバルワード線との電気的な接続制御を行うワード線デコーダ回路１０３が構成されている。
　ワード線選択スイッチ回路１３２はメモリセルアレイブロック２５０内の各ワード線に存在（図３０では１つのメモリセルアレイブロック内のワード線数はｎ本×ｌ層＝３２本×４層＝１２８本より、ワード線選択スイッチ回路１３２も１２８個存在する）する。１つのメモリセルアレイブロック２５０に対応した４×３２個のワード線選択スイッチ回路１３２は、メモリセルアレイブロック２５０に対応したブロック選択信号ＢＬＫｊによって、選択時には４×３２個のワード線選択スイッチ回路１３２が全てオン状態となり、非選択時には全てオフ状態となる。１６個の各メモリセルアレイブロックに対応して前記４×３２個のワード線選択スイッチ回路１３２が存在し、１２８個のワード線選択スイッチ回路１３２は、ワード線デコーダ回路１０３を構成している。
　本構成によって任意のワード線を選択する場合、まず選択ワード線が属する一つのメモリセルアレイブロック２５０を指定するブロック選択信号ＢＬＫｊが出力（Ｈｉｇｈ状態）され、ワード線デコーダ回路１０３により、ブロック選択信号ＢＬＫｊを受けて１つの選択ブロックに対応する４×３２個のワード線選択スイッチ全てがオン状態となる。一方、選択ブロック以外の他の非選択ブロックに対応する４×３２個のワード線選択スイッチ全てはオフ状態となる。更にワード線プリデコーダ回路１１１内の選択ワード線に対応する１本の選択グローバルワード線ＧＷＬｎ０（ｎ０は選択グローバルワード線に対応する整数）がグローバルワード線選択信号ＧＷＬＳｌｎ０の出力信号（Ｌｏｗ状態）を受けてＧＮＤ状態に設定され、他の４×３１本の非選択グローバルワード線ＧＷＬｌｎはノードＮＷＳに接続される。ノードＮＷＳは、読み出しのプリチャージ時（第１のステップ）にはＮＰＲＥ信号のＬｏｗ状態を受けてＶＰＲ電圧に設定され、読み出しのセンス時（第２のステップ）にはＮＰＲＥ信号のＨｉｇｈ状態を受けてＰＭＯＳトランジスタ１３６はオフ状態に設定されるので、非選択ワード線用電流源１９９の出力電流Ｉｎｓｗｌのみが印加される様に設定される。
　なお、全てのワード線が非選択のメモリセルアレイブロック２５０は、ワード線デコーダ回路１０３内の関係するワード線選択スイッチ回路１３２が全てオフ状態となるので、前記非選択ワード線はハイインピーダンス（Ｈｉ－ｚ）状態となる。
　本メモリセルアレイの様に複数層のワード線で構成される多層構造のクロスポイント型メモリセルアレイにおいても、複数のワード線構造に対応したワード線プリデコーダ回路やワード線デコーダ回路を構成することによって、単層のワード線構成と同様の方法で動作させることが可能となる。つまり、実施の形態１の単層のワード線構成で説明した読み出しシーケンスを適用することで、複数層のワード線で構成される多層構造のクロスポイント型メモリセルアレイの読み出しを行うことができる。
　以上の様に、本実施の形態によると、２層を越える多層構造のクロスポイント型メモリセルアレイにおいても、選択メモリセルが属するメモリセルアレイブロックの非選択ワード線群に対して所定電流を印加することが可能なクロスポイント型抵抗変化不揮発性記憶装置を構成することができ、読み出し時に書込みデータの読み出しマージンを拡大し、安定的な読み出しが可能な不揮発性記憶装置を実現することができる。
　以上、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置について、実施の形態１および２に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲で、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態における構成要素を任意に組み合わせて実現される形態も、本発明に含まれる。
　たとえば、本発明は、クロスポイント型抵抗変化不揮発性記憶装置として実現できるだけでなく、クロスポイント型抵抗変化不揮発性記憶装置の読み出し方法として実現することもできる。
　より具体的には、本発明の一態様は、制御回路１０９による制御の下でクロスポイント型抵抗変化不揮発性記憶装置４００からデータを読み出す方法であって、極性の異なる電圧を印加することで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子１０と、前記抵抗変化素子１０に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子２９とを有するメモリセルが複数配置され、前記各メモリセルが、Ｘ方向に延びた複数のビット線と、Ｙ方向に延びた複数のワード線との交点位置に形成されたクロスポイント型のメモリセルアレイ２００を備えるクロスポイント型抵抗変化不揮発性記憶装置４００の読み出し方法である。
　その読み出し方法は、ワード線デコーダ回路１０３等が、前記複数のビット線から少なくとも一つのビット線を選択し、前記複数のワード線から少なくとも一つのワード線を選択することで、前記メモリセルアレイ２００から少なくとも一つのメモリセルを選択するデコードステップと、読み出し回路１０６が、選択されたメモリセルからデータを読み出す読み出しステップと、制御回路１０９が、選択されたメモリセルからのデータの読み出し時に、前記デコードステップで選択されたビット線である選択ビット線に前記読み出しのための第１の電圧を印加し、前記デコードステップで選択されたワード線である選択ワード線に第２の電圧を印加し、前記デコードステップで選択されていないワード線である非選択ワード線に第１の定電流を供給する制御を行う電流供給ステップと、を含む。
　これにより、非選択ワードに対して、定電圧ではなく、定電流が印加され、いわゆる、非選択ワード線電流印加方式が採用される。本方式により、電圧に対して電流特性が敏感な本メモリセルを用いるクロスポイント型抵抗変化不揮発性記憶装置４００に対して、印加する電気信号のばらつきを考慮した現実の読み出しマージンを拡大し、安定的な読み出し特性を実現することができる。
　さらに、このような非選択ワード線電流印加方式では、非選択ワード線に印加される電流のばらつきが、従来の定電圧印加方式に比べ、小さくなるので、非選択セルを介して選択ワード線に流入する電流の変化による電磁ノイズ（ＥＭＩ）の発生という問題についても、安定的な動作が可能になる。
　ここで、前記電流供給ステップでは、前記第１の電圧と前記第１の定電流とを、少なくとも前記データの読み出し時に所定の電圧を供給する同じ電源から生成してもよい。これにより、本発明に係る非選択ワード線電流印加方式が簡易に実現される。
　また、この読み出し方法は、さらに、上述の第１のスイッチ回路により、前記第１の電圧とデータの読み出しに先立つプリチャージ用の第３の電圧の何れかを前記デコードステップで選択されたビット線に選択的に接続する第１のスイッチステップと、上述の第２のスイッチ回路により、前記第２の電圧と前記第３の電圧の何れかを前記デコードステップで選択されたワード線に選択的に接続する第２のスイッチステップと、上述の第３のスイッチ回路により、前記第１の定電流と前記第３の電圧の何れかを前記デコードステップで選択されていないワード線に選択的に接続する第３のスイッチステップとを含んでもよい。
　より具体的には、前記電流供給ステップでは、第１のステップにおいて、前記選択ビット線に前記第１のスイッチステップで前記第３の電圧が供給され、前記選択ワード線に前記第２のスイッチステップで前記第３の電圧が供給され、前記非選択ワード線に前記第３のスイッチステップで第３の電圧が供給されるように、前記第１乃至第３のスイッチステップでの動作を制御し、第２のステップにおいて、前記選択ビット線に前記第１のスイッチステップで前記第１の電圧が供給され、前記選択ワード線に前記第２のスイッチステップで前記第２の電圧が供給され、前記非選択ワード線に前記第３のスイッチステップで前記第１の定電流が供給されるように、前記第１～第３のスイッチステップでの動作を制御するのが好ましい。これにより、データの読み出しに先立つプリチャージが実現され、より確実なデータ読み出しが可能となる。
　なお、前記第１のステップで前記非選択ワード線に供給される前記第３の電圧は、前記第２のステップで供給される前記第１の電流源からの電流によって決まる前記非選択ワード線の電圧にほぼ等しいのが好ましい。これにより、第１のステップから第２のステップに切り替わったときにおける非選択ワード線の電圧レベルの変動が抑制され、より安定したデータ読み出しが可能になる。
　また、前記デコードステップは、ワード線デコーダ回路１０３により、前記複数のメモリセルアレイ２００のうち、所定のワード線を選択するワード線デコードステップと、ワード線プリデコーダ回路１１１により、前記ワード線デコードステップによって選択されたワード線に電圧又は電流の供給を制御するワード線プリデコードステップとを含んでもよい。これにより、非選択ワード線には第３のスイッチ回路およびワード線プリデコーダ回路を介して第１の電流源からの定電流が印加され、簡易に非選択ワード線電流印加方式が実現される。
　ここで、前記読み出しステップでは、上述の第１のＰＭＯＳトランジスタと、上述の第２のＰＭＯＳトランジスタと、第２の定電流を流す上述の第２の電流源と、差動検知回路１４８とを用いて前記データを読み出すのが好ましい。これにより、電流印加によってメモリセル内の抵抗変化素子の抵抗状態を検出するデータ読み出し方式が実現される。
　また、前記ビット線から見て上方の前記ワード線と当該ビット線との交点位置に形成される前記メモリセルを奇数層のメモリセルとし、前記ビット線から見て下方の前記ワード線と当該ビット線との交点位置に形成される前記メモリセルを偶数層のメモリセルとし、層が重なる方向であるＺ方向に並んだ前記複数のビット線群毎に構成され、前記Ｙ方向に並んで配置された複数のＸＺ面のそれぞれを垂直アレイ面０～３とした場合に、前記各垂直アレイ面０～３は、前記各垂直アレイ面０～３を垂直に貫通する前記複数のワード線を共通に有し、前記各垂直アレイ面０～３において、全ての偶数層の前記ビット線はＺ方向に繋がれた第１のビアと共通に接続され、かつ、全ての奇数層の前記ビット線はＺ方向に繋がれた第２のビアと共通に接続され、前記クロスポイント型抵抗変化不揮発性記憶装置４００はさらに、前記複数の垂直アレイ面０～３毎に設けられたグローバルビット線ＧＢＬと、前記垂直アレイ面０～３毎に設けられ、前記第１のビアと一端が接続された複数の第１のビット線選択スイッチ素子と、前記垂直アレイ面０～３毎に設けられ、前記第２のビアと一端が接続された複数の第２のビット線選択スイッチ素子と、前記垂直アレイ面０～３毎に設けられ、当該垂直アレイ面に対応する前記第１のビット線選択スイッチ素子の他端および当該垂直アレイ面に対応する前記第２のビット線選択スイッチ素子の他端と当該垂直アレイ面に対応する前記グローバルビット線ＧＢＬとの間に設けられ、前記第１のビット線選択スイッチ素子および前記第２のビット線選択スイッチ素子と前記グローバルビット線ＧＢＬとの間に流れる双方向の電流のそれぞれを制限する双方向電流制限回路９２０と、前記双方向電流制限回路を制御する電流制限制御回路１０４と、を備え、前記デコードステップは、グローバルビット線デコーダ／ドライバ回路１０２により、前記複数のグローバルビット線ＧＢＬに、前記メモリセルを選択し、書き込み及び読み出しのための信号を供給するグローバルビット線デコード／ドライブステップと、ワード線デコーダ回路１０３により、前記複数のワード線に、前記メモリセルを選択し、書き込み及び読み出しのための信号を供給するワード線デコードステップとを含み、前記読み出しステップでは、前記グローバルビット線デコード／ドライブステップと前記ワード線デコードステップとで選択されたメモリセルからデータを読み出してもよい。
　これにより、大記憶容量に適した多層構造のクロスポイント型メモリセルアレイについても、本発明に係る非選択ワード線電流印加方式を適用することが可能となる。
　本発明は、クロスポイント型抵抗変化不揮発性記憶装置として、特に読み出し動作時には、選択メモリセルが属するメモリセルアレイブロックの非選択ワード線群に対して、所定電流を印加する簡便な構成によって、書込みデータの読み出しマージンを拡大し、安定的な読み出しが可能な不揮発性記憶装置を実現することができるので、低コストで安定的なメモリセル読み出し特性を有する不揮発性記憶装置として、例えば、携帯端末に代表される各種電子機器の記憶装置として、有用である。
１、１００、２００　メモリセルアレイ
１０　抵抗変化素子
１１　上部電極（第３電極）
１２　第２の抵抗変化層（第２の遷移金属酸化物層、第２のタンタル酸化物層、第２のハフニウム酸化物層、第２のジルコニウム酸化物層）
１３　第１の抵抗変化層（第１の遷移金属酸化物層、第１のタンタル酸化物層、第１のハフニウム酸化物層、第１のジルコニウム酸化物層）
１４　下部電極
２１　上部電極（第２電極）
２２　電流制御層
２３　下部電極（第１電極）
２４　ワード線
２５　ビット線
２６～２８　ビア
２９　電流制御素子
３０、２６０～２６７　選択メモリセル
５１　メモリセル
５２、５２ａ～５２ｄ　ワード線
５３、５３ａ～５３ｅ　ビット線
５４　偶数層ビット線ビア
５５　奇数層ビット線ビア
５７、６５～６８　偶数層ビット線選択スイッチ素子
５８、６１～６４　奇数層ビット線選択スイッチ素子
７０、７０ａ、７０ｂ　上部配線（ワード線）
７１、７１ａ、７１ｂ、７１ｃ　下部配線（ビット線）
７３、１０１　サブビット線選択回路
７４、１０３　ワード線デコーダ回路
９０、９２、９４、９６　Ｎ型電流制限素子
９１、９３、９５、９７　Ｐ型電流制限素子
９８、１０２　グローバルビット線デコーダ／ドライバ回路
９９、１０４　電流制限制御回路
１０５　書き込み回路
１０６　読み出し回路
１０７　データ入出力回路
１０８　パルス発生回路
１０９　制御回路
１１０　アドレス入力回路
１１１　ワード線プリデコーダ回路
１３０、１３５、１３６、１４０、１４１、１４４　ＰＭＯＳトランジスタ
１３１、１４２、１４３　ＮＭＯＳトランジスタ
１３２　ワード線選択スイッチ回路（ＣＭＯＳスイッチ回路）
１３３　インバータ（反転論理回路）
１３４　バッファ回路
１４５、１４６　スイッチ素子
１４８　差動検知回路
１５８　奇偶数層選択スイッチ素子
１９０　第１非選択メモリセル群
１９１　第２非選択メモリセル群
１９２　第３非選択メモリセル群
１９３　第１非選択メモリセル
１９４　第２非選択メモリセル
１９５　第３非選択メモリセル
１９６　電流検知回路
１９７　センス用電源
１９８　非選択ワード線用電源
１９９　非選択ワード線用電流源
２５０　メモリセルアレイブロック
３００　主要部
４００　クロスポイント型抵抗変化不揮発性記憶装置
９２０　双方向電流制限回路

Claims (16)

  1. 　極性の異なる電圧を印加することで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と、前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが複数配置され、前記各メモリセルが、Ｘ方向に延びた複数のビット線と、Ｙ方向に延びた複数のワード線との交点位置に形成されたクロスポイント型のメモリセルアレイと、
    　前記複数のビット線から少なくとも一つのビット線を選択し、前記複数のワード線から少なくとも一つのワード線を選択することで、前記メモリセルアレイから少なくとも一つのメモリセルを選択するデコーダ回路と、
    　選択されたメモリセルからデータを読み出す読み出し回路と、
    　第１の定電流を供給する第１の電流源と、
    　選択されたメモリセルからのデータの読み出しを制御する制御回路と、を備え、
    　前記制御回路は、前記読み出し回路によるデータの読み出し時に、前記デコーダ回路で選択されたビット線である選択ビット線に前記読み出し回路から出力される読み出しのための電圧である第１の電圧を印加し、前記デコーダ回路で選択されたワード線である選択ワード線に第２の電圧を印加し、前記デコーダ回路で選択されていないワード線である非選択ワード線に前記第１の定電流を供給するように、前記デコーダ回路、前記読み出し回路および前記第１の電流源を制御する、
    　クロスポイント型抵抗変化不揮発性記憶装置。
  2. 　前記読み出し回路と前記第１の電流源とは、少なくとも前記データの読み出し時に所定の電圧を供給する同じ電源に接続されている、
    　請求項１に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  3. 　前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、
    　前記第１の電圧とデータの読み出しに先立つプリチャージ用の第３の電圧の何れかを前記デコーダ回路で選択されたビット線に選択的に接続する第１のスイッチ回路と、
    　前記第２の電圧と前記第３の電圧の何れかを前記デコーダ回路で選択されたワード線に選択的に接続する第２のスイッチ回路と、
    　前記第１の定電流と前記第３の電圧の何れかを前記デコーダ回路で選択されていないワード線に選択的に接続する第３のスイッチ回路とを備える、
    　請求項１または２に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  4. 　前記制御回路は、
    　第１のステップでは、前記選択ビット線に前記第１のスイッチ回路を介して前記第３の電圧が供給され、前記選択ワード線に前記第２のスイッチ回路を介して前記第３の電圧が供給され、前記非選択ワード線に前記第３のスイッチ回路を介して第３の電圧が供給されるように、前記第１乃至第３のスイッチ回路を制御し、
    　第２のステップでは、前記選択ビット線に前記第１のスイッチ回路を介して前記第１の電圧が供給され、前記選択ワード線に前記第２のスイッチ回路を介して前記第２の電圧が供給され、前記非選択ワード線に前記第３のスイッチ回路を介して前記第１の定電流が供給されるように、前記第１～第３のスイッチ回路を制御する、
    　請求項３に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  5. 　前記第１のステップで前記非選択ワード線に供給される前記第３の電圧は、前記第２のステップで供給される前記第１の電流源からの電流によって決まる前記非選択ワード線の電圧にほぼ等しい、
    　請求項４に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  6. 　前記クロスポイント型抵抗変化不揮発性記憶装置は、複数の前記メモリセルアレイを備え、
    　前記デコーダ回路は、
    　前記複数のメモリセルアレイのうち、所定のワード線を選択するワード線デコーダ回路と、
    　前記ワード線デコーダ回路によって選択されたワード線に電圧又は電流の供給を制御するワード線プリデコーダ回路とを有し、
    　前記第１の電流源は、前記ワード線プリデコーダ回路へ前記第１の定電流を供給し、
    　前記ワード線プリデコーダ回路は、前記第３のスイッチ回路を介して前記第１の定電流または前記第３の電圧に接続される、
    　請求項１～５のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  7. 　前記読み出し回路は、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、第２の定電流を流す第２の電流源と、差動検知回路とを備え、
    　前記差動検知回路は、第１の入力端子と、第２の入力端子とを有し、前記第１の入力端子における電圧と前記第２の入力端子に接続された基準電圧とを比較してその大小を論理信号として出力し、
    　前記第１のＰＭＯＳトランジスタは、ソース端子とゲート端子とドレイン端子とを有し、前記ソース端子が前記第１の電圧に接続され、前記ゲート端子が前記ドレイン端子に接続され、前記ドレイン端子が前記第１のスイッチ回路を介して前記選択ビット線に接続され、
    　前記第２のＰＭＯＳトランジスタは、ソース端子とゲート端子とドレイン端子とを有し、前記ソース端子が前記第１の電圧に接続され、前記ゲート端子が前記第１のＰＭＯＳトランジスタの前記ゲート端子に接続され、前記ドレイン端子が前記第２の電流源の一方の端子に接続され、
    　前記第２の電流源の他方の端子は、ＧＮＤ電圧に接続され、
    　前記差動検知回路の第１の入力端子は、前記第２のＰＭＯＳトランジスタのドレイン端子に接続されている、
    　請求項１～６のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  8. 　前記ビット線から見て上方の前記ワード線と当該ビット線との交点位置に形成される前記メモリセルを奇数層のメモリセルとし、
    　前記ビット線から見て下方の前記ワード線と当該ビット線との交点位置に形成される前記メモリセルを偶数層のメモリセルとし、
    　層が重なる方向であるＺ方向に並んだ前記複数のビット線群毎に構成され、前記Ｙ方向に並んで配置された複数のＸＺ面のそれぞれを垂直アレイ面とした場合に、
    　前記各垂直アレイ面は、前記各垂直アレイ面を垂直に貫通する前記複数のワード線を共通に有し、
    　前記各垂直アレイ面において、全ての偶数層の前記ビット線はＺ方向に繋がれた第１のビアと共通に接続され、かつ、全ての奇数層の前記ビット線はＺ方向に繋がれた第２のビアと共通に接続され、
    　前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、
    　前記複数の垂直アレイ面毎に設けられたグローバルビット線と、
    　前記垂直アレイ面毎に設けられ、前記第１のビアと一端が接続された複数の第１のビット線選択スイッチ素子と、
    　前記垂直アレイ面毎に設けられ、前記第２のビアと一端が接続された複数の第２のビット線選択スイッチ素子と、
    　前記垂直アレイ面毎に設けられ、当該垂直アレイ面に対応する前記第１のビット線選択スイッチ素子の他端および当該垂直アレイ面に対応する前記第２のビット線選択スイッチ素子の他端と当該垂直アレイ面に対応する前記グローバルビット線との間に設けられ、前記第１のビット線選択スイッチ素子および前記第２のビット線選択スイッチ素子と前記グローバルビット線との間に流れる双方向の電流のそれぞれを制限する双方向電流制限回路と、
    　前記双方向電流制限回路を制御する電流制限制御回路とを備え、
    　前記デコーダ回路は、
    　前記複数のグローバルビット線に、前記メモリセルを選択し、書き込み及び読み出しのための信号を供給するグローバルビット線デコーダ／ドライバ回路と、
    　前記複数のワード線に、前記メモリセルを選択し、書き込み及び読み出しのための信号を供給するワード線デコーダ回路及びワード線プリデコーダ回路とを有し、
    　前記読み出し回路は、前記グローバルビット線デコーダ／ドライバと前記ワード線デコーダ及び前記ワード線プリデコーダとで選択されたメモリセルからデータを読み出す、
    　請求項１～７のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置。
  9. 　極性の異なる電圧を印加することで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に遷移する抵抗変化素子と、前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが複数配置され、前記各メモリセルが、Ｘ方向に延びた複数のビット線と、Ｙ方向に延びた複数のワード線との交点位置に形成されたクロスポイント型のメモリセルアレイを備えるクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法であって、
    　前記複数のビット線から少なくとも一つのビット線を選択し、前記複数のワード線から少なくとも一つのワード線を選択することで、前記メモリセルアレイから少なくとも一つのメモリセルを選択するデコードステップと、
    　選択されたメモリセルからデータを読み出す読み出しステップと、
    　選択されたメモリセルからのデータの読み出し時に、前記デコードステップで選択されたビット線である選択ビット線に前記読み出しのための第１の電圧を印加し、前記デコードステップで選択されたワード線である選択ワード線に第２の電圧を印加し、前記デコードステップで選択されていないワード線である非選択ワード線に第１の定電流を供給する電流供給ステップとを含む、
    　クロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
  10. 　前記電流供給ステップでは、前記第１の電圧と前記第１の定電流とを、少なくとも前記データの読み出し時に所定の電圧を供給する同じ電源から生成する、
    　請求項９に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
  11. 　さらに、
    　前記第１の電圧とデータの読み出しに先立つプリチャージ用の第３の電圧の何れかを前記デコードステップで選択されたビット線に選択的に接続する第１のスイッチステップと、
    　前記第２の電圧と前記第３の電圧の何れかを前記デコードステップで選択されたワード線に選択的に接続する第２のスイッチステップと、
    　前記第１の定電流と前記第３の電圧の何れかを前記デコードステップで選択されていないワード線に選択的に接続する第３のスイッチステップとを含む、
    　請求項９または１０に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
  12. 　前記電流供給ステップでは、
    　第１のステップにおいて、前記選択ビット線に前記第１のスイッチステップで前記第３の電圧が供給され、前記選択ワード線に前記第２のスイッチステップで前記第３の電圧が供給され、前記非選択ワード線に前記第３のスイッチステップで第３の電圧が供給されるように、前記第１乃至第３のスイッチステップでの動作を制御し、
    　第２のステップにおいて、前記選択ビット線に前記第１のスイッチステップで前記第１の電圧が供給され、前記選択ワード線に前記第２のスイッチステップで前記第２の電圧が供給され、前記非選択ワード線に前記第３のスイッチステップで前記第１の定電流が供給されるように、前記第１～第３のスイッチステップでの動作を制御する、
    　請求項１１に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
  13. 　前記第１のステップで前記非選択ワード線に供給される前記第３の電圧は、前記第２のステップで供給される前記第１の電流源からの電流によって決まる前記非選択ワード線の電圧にほぼ等しい、
    　請求項１２に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
  14. 　前記デコードステップは、
    　前記複数のメモリセルアレイのうち、所定のワード線を選択するワード線デコードステップと、
    　前記ワード線デコードステップによって選択されたワード線に電圧又は電流の供給を制御するワード線プリデコードステップとを含む、
    　請求項９～１３のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
  15. 　前記読み出しステップでは、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、第２の定電流を流す第２の電流源と、差動検知回路とを用いて前記データを読み出す、
    　請求項９～１４のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
  16. 　前記ビット線から見て上方の前記ワード線と当該ビット線との交点位置に形成される前記メモリセルを奇数層のメモリセルとし、
    　前記ビット線から見て下方の前記ワード線と当該ビット線との交点位置に形成される前記メモリセルを偶数層のメモリセルとし、
    　層が重なる方向であるＺ方向に並んだ前記複数のビット線群毎に構成され、前記Ｙ方向に並んで配置された複数のＸＺ面のそれぞれを垂直アレイ面とした場合に、
    　前記各垂直アレイ面は、前記各垂直アレイ面を垂直に貫通する前記複数のワード線を共通に有し、
    　前記各垂直アレイ面において、全ての偶数層の前記ビット線はＺ方向に繋がれた第１のビアと共通に接続され、かつ、全ての奇数層の前記ビット線はＺ方向に繋がれた第２のビアと共通に接続され、
    　前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、
    　前記複数の垂直アレイ面毎に設けられたグローバルビット線と、
    　前記垂直アレイ面毎に設けられ、前記第１のビアと一端が接続された複数の第１のビット線選択スイッチ素子と、
    　前記垂直アレイ面毎に設けられ、前記第２のビアと一端が接続された複数の第２のビット線選択スイッチ素子と、
    　前記垂直アレイ面毎に設けられ、当該垂直アレイ面に対応する前記第１のビット線選択スイッチ素子の他端および当該垂直アレイ面に対応する前記第２のビット線選択スイッチ素子の他端と当該垂直アレイ面に対応する前記グローバルビット線との間に設けられ、前記第１のビット線選択スイッチ素子および前記第２のビット線選択スイッチ素子と前記グローバルビット線との間に流れる双方向の電流のそれぞれを制限する双方向電流制限回路と、
    　前記双方向電流制限回路を制御する電流制限制御回路とを備え、
    　前記デコードステップは、
    　前記複数のグローバルビット線に、前記メモリセルを選択し、書き込み及び読み出しのための信号を供給するグローバルビット線デコード／ドライブステップと、
    　前記複数のワード線に、前記メモリセルを選択し、書き込み及び読み出しのための信号を供給するワード線デコードステップとを含み、
    　前記読み出しステップでは、前記グローバルビット線デコード／ドライブステップと前記ワード線デコードステップとで選択されたメモリセルからデータを読み出す、
    　請求項９～１５のいずれか１項に記載のクロスポイント型抵抗変化不揮発性記憶装置の読み出し方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115206356A (zh) * 2021-04-05 2022-10-18 美光科技公司 存储器阵列中的尖峰电流抑制

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101928414B1 (ko) * 2011-12-29 2019-02-27 에스케이하이닉스 주식회사 가변 저항 메모리 장치
KR102161739B1 (ko) 2014-07-15 2020-10-05 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR20160094117A (ko) * 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 플래시 메모리 소자
KR20170140194A (ko) * 2015-04-27 2017-12-20 소니 세미컨덕터 솔루션즈 가부시키가이샤 메모리 장치, 메모리 시스템 및 메모리 제어 방법
US9576657B1 (en) * 2015-09-29 2017-02-21 Sandisk Technologies Llc Memory cells including vertically oriented adjustable resistance structures
KR102495000B1 (ko) * 2016-03-18 2023-02-02 삼성전자주식회사 반도체 소자 및 이의 제조방법
CN106373611A (zh) * 2016-09-29 2017-02-01 华中科技大学 一种存储与计算阵列结构及其操作方法
US9842639B1 (en) * 2016-10-07 2017-12-12 Kilopass Technology, Inc. Systems and methods for managing read voltages in a cross-point memory array
JP2018092980A (ja) * 2016-11-30 2018-06-14 株式会社東芝 半導体集積回路
KR102471519B1 (ko) * 2018-01-10 2022-11-28 에스케이하이닉스 주식회사 저항 변화 메모리 장치
US10395700B1 (en) * 2018-03-20 2019-08-27 Globalfoundries Inc. Integrated level translator
JP2020047316A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 不揮発性記憶装置
FR3089678B1 (fr) * 2018-12-11 2021-09-17 Commissariat Energie Atomique Memoire ram realisee sous la forme d’un circuit integre 3d
KR102728524B1 (ko) * 2019-10-01 2024-11-13 삼성전자주식회사 메모리 장치
US11127459B1 (en) * 2020-03-16 2021-09-21 Globalfoundries Singapore Pte. Ltd. Memory devices and methods of forming the same
US11289157B1 (en) * 2020-09-04 2022-03-29 Winbond Electronics Corp. Memory device
US11328759B2 (en) 2020-10-02 2022-05-10 Sandisk Technologies Llc Signal preserve in MRAM during reading
US11386945B2 (en) * 2020-10-02 2022-07-12 Sandisk Technologies Llc Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line
CN114678047B (zh) * 2020-12-24 2025-11-11 浙江驰拓科技有限公司 一种存储计算阵列以及一种数据读写计算方法
US11393822B1 (en) * 2021-05-21 2022-07-19 Micron Technology, Inc. Thin film transistor deck selection in a memory device
JP2024126806A (ja) * 2023-03-08 2024-09-20 キオクシア株式会社 メモリシステム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008105155A1 (ja) * 2007-02-23 2008-09-04 Panasonic Corporation 不揮発性メモリ装置、および不揮発性メモリ装置におけるデータ書込方法
JP2009117003A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 不揮発性メモリ装置のデータ読み出し方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4570238A (en) 1985-06-24 1986-02-11 Motorola, Inc. Selectable write current source for bipolar rams
JP2005032401A (ja) 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
JP4427464B2 (ja) 2005-02-02 2010-03-10 シャープ株式会社 不揮発性半導体記憶装置及びその動作方法
JP4398945B2 (ja) * 2006-02-23 2010-01-13 シャープ株式会社 不揮発性半導体記憶装置及びデータ書き換え方法
JP4088323B1 (ja) * 2006-12-06 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
JPWO2008081742A1 (ja) * 2006-12-28 2010-04-30 パナソニック株式会社 抵抗変化型素子、抵抗変化型記憶装置、および抵抗変化型装置
JP4221031B2 (ja) * 2007-02-09 2009-02-12 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
JP4967176B2 (ja) * 2007-05-10 2012-07-04 シャープ株式会社 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置
JP4252624B2 (ja) 2007-06-01 2009-04-08 パナソニック株式会社 抵抗変化型記憶装置
JP2009271999A (ja) * 2008-05-07 2009-11-19 Toshiba Corp 抵抗変化メモリ装置
CN101946285A (zh) * 2008-12-18 2011-01-12 松下电器产业株式会社 非易失性存储装置及其写入方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008105155A1 (ja) * 2007-02-23 2008-09-04 Panasonic Corporation 不揮発性メモリ装置、および不揮発性メモリ装置におけるデータ書込方法
JP2009117003A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 不揮発性メモリ装置のデータ読み出し方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115206356A (zh) * 2021-04-05 2022-10-18 美光科技公司 存储器阵列中的尖峰电流抑制

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