JP2008187642A5 - - Google Patents

Claims (4)

1. 相補入力信号の差分電圧をＣＭＯＳレベルの電圧に変換する差動信号比較器において、
   相補の入力信号は、第１の差動増幅回路と前記第１の差動増幅回路と相補である第２の差動増幅回路に入力され、前記第１の差動増幅回路は第１と第２の電流を出力し、前記第２の差動増幅回路は第３と第４の電流を出力し、前記第１、第２の出力電流は夫々第１、第２の電流増幅回路に入力され、前記第３、第４の出力電流は夫々第３、第４の電流増幅回路に入力され、前記第１乃至第４の電流増幅回路の出力は電流演算回路に入力され、前記電流演算回路は相補の入力信号に基づく相補の電流を出力し、前記相補の電流出力は電流−電圧変換された後に、ＣＭＯＳレベル入力の差動コンパレータに入力され、シングルエンドＣＭＯＳレベル出力に変換されることを特徴とする差動信号比較器。
2. 前記第１の出力電流に基づいてｋ倍の電流を２系統出力する第１のカレントミラー回路と、前記第２の出力電流に基づいてｋ倍の電流を２系統出力する第２のカレントミラー回路と、前記第３の出力電流に基づいてｍ倍の電流を出力する第３のカレントミラー回路と、前記第４の出力電流に基づいてｍ倍の電流を出力する第４のカレントミラー回路と、前記第３のカレントミラー回路の出力電流に基づいてｎ倍の電流を２系統出力する第５のカレントミラー回路と、前記第４のカレントミラー回路の出力電流に基づいてｎ倍の電流を２系統出力する第６のカレントミラー回路と、前記第１のカレントミラー回路の出力電流と前記第５のカレントミラー回路の出力電流とが入力され、その入力電流に応じた電流を出力する第７のカレントミラー回路と、前記第２のカレントミラー回路の出力電流と前記第６のカレントミラー回路の出力電流とが入力され、その入力電流に応じた電流を出力する第８のカレントミラー回路とを具備し、前記第１のカレントミラー回路からの出力電流と前記第５のカレントミラー回路からの出力電流と前記第７のカレントミラー回路からの出力電流の合成電流を第１の差動電流とし、前記第１の差動電流と相補で、前記第２のカレントミラー回路からの出力電流と前記第６のカレントミラー回路からの出力電流と前記第８のカレントミラー回路からの出力電流の合成電流を第２の差動電流とし、前記第１及び第２の差動電流を前記差動コンパレータに入力することによってシングルエンドＣＭＯＳレベル出力に変換することを特徴とする請求項１に記載の差動信号比較器。
3. 前記カレントミラー回路の増幅率を示すｋ、ｍ、ｎは、ｋ＝ｍ×ｎの関係であることを特徴とする請求項２に記載の差動信号比較器。
4. 前記第１の差動増幅回路は、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、前記第１と第２のＰＭＯＳトランジスタのソースが共通接続されたノードに接続される第１定電流源とを具備し、
   前記第２の差動増幅回路は、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、前記第１と第２のＮＭＯＳトランジスタのソースが共通接続されたノードに接続される第２定電流源とを具備し、
   前記第１のＰＭＯＳトランジスタのドレインは、前記第１のカレントミラー回路の入力に接続され、前記第２のＰＭＯＳトランジスタのドレインは、前記第２のカレントミラー回路の入力に接続され、前記第１のＮＭＯＳトランジスタのドレインは、前記第３のカレントミラー回路の入力に接続され、前記第２のＮＭＯＳトランジスタのドレインは、前記第４のカレントミラー回路の入力に接続され、前記第１のＰＭＯＳトランジスタのゲートと前記第１のＮＭＯＳトランジスタのゲートは共通接続されて一方の入力端子に接続され、前記第１のＮＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートは共通接続されて他方の入力端子に接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の差動信号比較器。