JP2009171548A - 差動増幅回路 - Google Patents

Abstract

【課題】差動増幅回路のオフセット電圧を小さくする。
【解決手段】本発明の差動増幅回路は、差動入力信号を受け取るＮＭＯＳトランジスタ対を備えるＮ型入力段２と、Ｎ型入力段２に接続された出力段４と、前記差動入力信号を受け取るＰＭＯＳトランジスタ対を備えるＰ型入力段３と、Ｐ型入力段３に接続された出力段５と、出力端子ＯＵＴとを備えている。出力段５は、出力段４に含まれるＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、接地端子を電源端子に置き換え、電源端子を接地端子に置き換えた構成を有している。出力端子ＯＵＴは、出力段４の出力と出力段５の出力に共通に接続されている。
【選択図】図２

Description

本発明は、差動増幅回路に関し、特に、導電型が異なるトランジスタで構成された２つ
の入力段を備える差動増幅回路に関する。

近年は、ＬＳＩ加工技術の進歩により、例えばＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）を回路構成要素とするＬＳＩにおいてはＭＯＳＦＥＴの実現寸法がますます微細化されており、それに伴いＭＯＳＦＥＴへ印加可能な電圧も低下しつつある。一方、携帯可能な各種電子機器に対する性能要求や需要の高まり、またそれらを構成するＬＳＩ以外の電池や周辺部品等の進歩、さらには性能要求とも関連するが機器の動作電力の省電力化等への社会的要請等により、これらの機器の電源電圧の低減化の要求が高まっている。

電源電圧が低減化されるに従って、電子機器を構成する電子回路の動作や設計はより困難になっている。一つの問題は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの何れについても、通常、ＣＭＯＳ構成のＬＳＩで多用されるエンハンスメント型と呼ばれる特性を持つＦＥＴにおいては入力電圧として有効な電圧範囲に限度があることである。つまり、エンハンスメント型ＦＥＴにおいては出力電流をオフ状態に保つ（これをノーマリーオフと呼ぶ。）ために有効な入力電圧として対応出来ない閾値電圧が存在する。具体的には、ＮＭＯＳトランジスタでは閾値電圧以上の入力電圧にしか対応できず、ＰＭＯＳ型ＭＯＳＦＥＴでは電源電圧から閾値電圧を減じた電圧以下の入力電圧にしか対応できない。ところが、電源電圧が低減するとそれらに対する閾値電圧の割合が増加する、即ち有効な入力電圧として対応できない電圧範囲の割合が増加することになる。または、回路中の信号の電圧が閾値電圧以下となり、回路の一部が動作しない場合が発生することになる。

こうした問題に対処するための一つの有効なアプローチは、ＮＭＯＳトランジスタで構成された入力段とＰＭＯＳトランジスタで構成された入力段の両方を差動増幅回路に設けることである。図１は、このような差動増幅回路の典型的な構成を示す回路図である。図１の構成は、例えば、Behzad Razavi, "Design of Analog CMOS Integrated
Circuits", McGraw-Hill, 2002, p.326に開示されている。

図１の差動増幅回路１００は、Ｎ型入力段１０１と、Ｐ型入力段１０２と、出力段１０３とを備えている。Ｎ型入力段１０１は、ＮＭＯＳトランジスタＭ１１〜Ｍ１３を備えており、Ｐ型入力段１０２は、ＰＭＯＳトランジスタＭ１４〜Ｍ１６を備えている。ＮＭＯＳトランジスタＭ１２とＰＭＯＳトランジスタＭ１４とは、差動入力信号の一方の信号（非反転入力信号）を受け取る非反転入力端子ＩＰに接続されており、ＮＭＯＳトランジスタＭ１３とＰＭＯＳトランジスタＭ１５とは、差動入力信号の他方の信号（反転入力信号）を受け取る反転入力端子ＩＭに接続されている。即ち、Ｎ型入力段１０１のＮＭＯＳトランジスタＭ１２、Ｍ１３は、差動入力信号を受け取るＮＭＯＳトランジスタ対を構成しており、Ｐ型入力段１０２のＰＭＯＳトランジスタＭ１４、Ｍ１５は、差動入力信号を受け取るＰＭＯＳトランジスタ対を構成している。

出力段１０３は、ＮＭＯＳトランジスタＭ１７〜Ｍ１Ａと、ＰＭＯＳトランジスタＭ１Ｂ〜Ｍ１Ｅとを備えている。出力段１０３のノードＮ１１、Ｎ１２は、それぞれ、Ｐ型入力段１０２のＰＭＯＳトランジスタＭ１４、Ｍ１５のドレインに接続されており、出力段１０３のノードＮ１４、Ｎ１５は、それぞれ、Ｎ型入力段１０１のＮＭＯＳトランジスタＭ１２、Ｍ１３に接続されている。出力段１０３は、Ｎ型入力段１０１及びＰ型入力段１０２に入力された差動入力信号に対応する出力信号を出力端子ＯＵＴから出力する。

差動増幅回路１００に含まれるＮＭＯＳトランジスタ、ＰＭＯＳトランジスタとしては、（ノーマリーオフである）エンハンスメント型のトランジスタが使用され得る。

図１の差動増幅回路１００では、ＮＭＯＳトランジスタＭ１２、Ｍ１３で構成されたＮ型入力段１０１が、ＮＭＯＳトランジスタの閾値電圧以上の入力電圧に対応可能であり、一方、ＰＭＯＳトランジスタＭ１４、Ｍ１５で構成されたＰ型入力段１０２は、電源電圧からＰＭＯＳトランジスタの閾値電圧を減じた電圧以下の入力電圧に対応可能である。従って、図１の差動増幅回路１００では、接地から電源電圧の間の全範囲の入力電圧に対応することができる。
Behzad Razavi, "Design of Analog CMOSIntegrated Circuits", McGraw-Hill, 2002, p.326

しかしながら、図１の差動増幅回路１００は、オフセット電圧がゼロにならないという問題がある。以下、この問題について詳細に議論する。以下の議論においては、特に断りの無い限り、全てのＭＯＳトランジスタが飽和領域で動作しているものとする。以下の議論では、動作の概要が説明されることが重要であり、また、この目的のために、全てのＭＯＳトランジスタが飽和領域で動作していると仮定しても、実際の差動増幅回路１００の動作と本質的な相違はない。

一般に、ＭＯＳトランジスタのドレイン電流ＩＤは、式（１）で表される：

ここで、μは、チャネルにおけるキャリア移動度であり、Ｃｏｘは、単位面積当たりのゲート容量であり、Ｗはゲート幅であり、Ｌはゲート長であり、ＶＧＳは、ゲート−ソース間電圧であり、Ｖｔｈは閾値電圧であり、ＶＤＳはドレイン−ソース間電圧であり、ＶＡはアーリー電圧である。

回路の分析と理解を容易にするために、以下の説明では、全てのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの利得係数β（＝μＣｏｘ・Ｗ／Ｌ）、閾値電圧Ｖｔｈ、及びアーリー電圧ＶＡは、同一であると仮定する。更に、下記の表記を用いる：
Ｉｘ：ＭＯＳトランジスタＭｘのドレイン電流（ｘ＝１１〜１Ｅ）
ＶＧＳｘ：ＭＯＳトランジスタＭｘのゲート−ソース間電圧
ＶＤＳｘ：ＭＯＳトランジスタＭｘのドレイン−ソース間電圧
ＶＮｙ：ノードＮｙの電位（ｙ＝１３）
ＶＩＰ：非反転入力信号の電圧（非反転入力端子ＩＰの電位）
ＶＩＭ：反転入力信号の電圧（反転入力端子ＩＭの電位）
ＶＯ：出力電圧（出力端子ＯＵＴの電位）

図１の差動増幅回路１００において、オフセット電圧がゼロであるということは、ＶＩＰ＝ＶＩＭの場合に、次式（２）が成立することである：
ＶＯ＝ＶＤＤ／２ ・・・（２）
ここで、ＶＤＤは、電源電圧である。

出力端子ＯＵＴから差動増幅回路１００の内部を見込んだ出力抵抗をＲｏｕｔと標記すると、式（１）から出力電圧ＶＯは、次式（３）の通りになる：

式（３）においては、差動増幅回路１００の各トランジスタの特性が理想的な場合であっても、第１項がゼロにならない。即ち、仮にＰ型入力段１０２のＰＭＯＳトランジスタＭ１４、Ｍ１５の特性が全く同一で、Ｎ型入力段１０１のＮＭＯＳトランジスタＭ１２、Ｍ１３の特性が全く同一で、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値電圧が等しくても、式（２）は恒等式として成立しない。式（２）が成立するのはＶｔｈ１７＝ＶＯの特別な場合のみである。即ち、図１の回路では常にオフセット電圧はゼロとは言えない。各トランジスタの特性が理想的でない場合には（例えば、各入力段のトランジスタの特性が異なる場合には）、オフセット電圧が更にゼロから離れてしまう。

発明者の検討によれば、オフセット電圧がゼロにならない原因の一つは、差動増幅回路１００の回路構成、特に、ＭＯＳトランジスタＭ１７〜Ｍ１Ｅで構成される出力段１０３の回路構成が、トランジスタの極性（ＮチャネルとＰチャネル）の違いに対して対称でないからである。発明者の検討によれば、回路構成の非対称性を解消すれば、オフセット電圧を小さくすることができ、理想的には零にすることができる。

より具体的には、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付記されている。但し、付記された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明の差動増幅回路は、差動入力信号を受け取る第１導電型のトランジスタ対を備える第１入力段（２、１２）と、前記第１入力段（２、１２）に接続された第１出力段（４、１４）と、前記差動入力信号を受け取る、前記第１導電型と異なる第２導電型のトランジスタ対を備える第２入力段（３、１３）と、前記第２入力段（３、１３）に接続された第２出力段（５、１５）と、出力端子（ＯＵＴ）とを備えている。前記第２出力段（５、１５）は、前記第１出力段（４、１４）に含まれる前記第１導電型のトランジスタを前記第２導電型のトランジスタに置き換え、前記第１出力段（４、１４）に含まれる前記第２導電型のトランジスタを前記第１導電型のトランジスタに置き換え、前記第１出力段（４、１４）に含まれる接地端子を電源端子に置き換え、前記第１出力段（４、１４）に含まれる電源端子を接地端子に置き換えた構成を有している。前記出力端子（ＯＵＴ）は、前記第１出力段（４、１４）の出力と前記第２出力段（５、１５）の出力に共通に接続されている。

本発明によれば、差動増幅回路のオフセット電圧を小さくする、理想的には零にすることができる。

（第１の実施形態）
図２は、本発明の第１の実施形態の差動増幅回路１の構成を示す回路図である。差動増幅回路１は、Ｎ型入力段２と、Ｐ型入力段３と、出力段４、５を備えている。

Ｎ型入力段２は、ＮＭＯＳトランジスタＭ２１〜Ｍ２３を備えている。ＮＭＯＳトランジスタＭ２２、２３は、ソースが共通に接続された差動トランジスタ対として機能する。即ち、ＮＭＯＳトランジスタＭ２２のゲートは、差動入力信号の一方（非反転入力信号）が入力される非反転入力端子ＩＰに接続され、ＮＭＯＳトランジスタＭ２３のゲートは、差動入力信号の他方（反転入力信号）が入力される反転入力端子ＩＭに接続されている。ＮＭＯＳトランジスタＭ２２、Ｍ２３のソースは、ＮＭＯＳトランジスタＭ２１のドレインに接続されている。ＮＭＯＳトランジスタＭ２１は、そのゲートにバイアス電圧Ｖ２１が供給されており、ＮＭＯＳトランジスタＭ２２、Ｍ２３からなる差動トランジスタ対に定電流を供給する定電流源として機能する。バイアス電圧Ｖ２１は、ＮＭＯＳトランジスタＭ２１の閾値電圧より多少高い電圧であり、ＮＭＯＳトランジスタＭ２１に充分なドレイン電流が流れるように設定される。

Ｐ型入力段３は、ＰＭＯＳトランジスタＭ２Ｃ〜Ｍ２Ｅを備えている。ＰＭＯＳトランジスタＭ２Ｃ、Ｍ２Ｄは、ソースが共通に接続された差動トランジスタ対として機能する。即ち、ＰＭＯＳトランジスタＭ２Ｃのゲートは、非反転入力信号が入力される非反転入力端子ＩＰに接続され、ＰＭＯＳトランジスタＭ２Ｄのゲートは、反転入力信号が入力される反転入力端子ＩＭに接続されている。ＰＭＯＳトランジスタＭ２Ｃ、Ｍ２Ｄのソースは、ＰＭＯＳトランジスタＭ２Ｅのドレインに接続されている。ＰＭＯＳトランジスタＭ２Ｅは、そのゲートにバイアス電圧Ｖ２５が供給されており、ＰＭＯＳトランジスタＭ２２、Ｍ２３からなる差動トランジスタ対に定電流を供給する定電流源として機能する。バイアス電圧Ｖ２５は、電源電圧ＶＤＤからＰＭＯＳトランジスタＭ２Ｅの閾値電圧を減じた電圧より多少低い電圧であり、ＰＭＯＳトランジスタＭ２Ｅに充分なドレイン電流が流れるように設定される。

Ｎ型入力段２には、ＮＭＯＳトランジスタＭ２４〜Ｍ２７とＰＭＯＳトランジスタＭ２８〜Ｍ２Ｂからなる出力段４が接続されている。出力段４は、折り返しカスコード型カレントミラーとして構成されており、Ｎ型入力段２のＮＭＯＳトランジスタＭ２２、Ｍ２３に流れるドレイン電流Ｉ２２、Ｉ２３に対応する出力信号をノードＮ２９に生成する。

同様に、Ｐ型入力段３には、ＮＭＯＳトランジスタＭ２Ｆ〜Ｍ２ＩとＰＭＯＳトランジスタＭ２Ｊ〜Ｍ２Ｍからなる出力段５が接続されている。出力段５も、折り返しカスコード型カレントミラーとして構成されており、Ｐ型入力段３のＰＭＯＳトランジスタＭ２Ｃ、Ｍ２Ｄに流れるドレイン電流Ｉ２Ｃ、Ｉ２Ｄに対応する出力信号をノードＮ２Ｂに生成する。

出力段４、５のそれぞれには３つのバイアス電圧が供給される。詳細には、出力段４には、バイアス電圧Ｖ２２、Ｖ２３、Ｖ２４が供給され、出力段５には、バイアス電圧Ｖ２２、Ｖ２３、Ｖ２６が供給される。バイアス電圧Ｖ２２、Ｖ２３は、出力段４、５の両方に供給されることに留意されたい。

バイアス電圧Ｖ２２は、（接地電位ＧＮＤを基準電位として）ＮＭＯＳトランジスタＭ２６、Ｍ２７、Ｍ２Ｈ、Ｍ２Ｉの閾値電圧より多少高い所定の電圧であり、ＮＭＯＳトランジスタＭ２６、Ｍ２７、Ｍ２Ｈ、Ｍ２Ｉに充分なドレイン電流を流すことができるように決定される。詳細には、バイアス電圧Ｖ２２は、下記式で表される電圧である：
Ｖ２２＝Ｖ_ＴＨＮ１＋Ｖ_{ＤＳ＿ｓａｔＮ１}＋α_１
ここで、Ｖ_ＴＨＮ１は、ＮＭＯＳトランジスタＭ２６、Ｍ２７、Ｍ２Ｈ、Ｍ２Ｉの閾値電圧であり、Ｖ_{ＤＳ＿ｓａｔＮ１}は、ＮＭＯＳトランジスタＭ２４、Ｍ２５、Ｍ２Ｆ、Ｍ２Ｇのドレイン−ソース間飽和電圧であり、α_１＞０である。バイアス電圧Ｖ２２は、ＮＭＯＳトランジスタＭ２６、Ｍ２７、Ｍ２Ｈ、Ｍ２Ｉのゲートに供給される。

一方、バイアス電圧Ｖ２３は、電源電圧ＶＤＤからＰＭＯＳトランジスタＭ２８、Ｍ２９、Ｍ２Ｊ、Ｍ２Ｋの閾値電圧を減じた電圧よりも多少低い所定の電圧であり、ＰＭＯＳトランジスタＭ２８、Ｍ２９、Ｍ２Ｊ、Ｍ２Ｋに充分なドレイン電流を流すことができるように決定される。詳細には、バイアス電圧Ｖ２３は、下記式で表される電圧である：
Ｖ２３＝ＶＤＤ−（Ｖ_ＴＨＰ１＋Ｖ_{ＤＳ＿ｓａｔＰ１}＋α_２）
ここで、Ｖ_ＴＨＰ１は、ＰＭＯＳトランジスタＭ２８、Ｍ２９、Ｍ２Ｊ、Ｍ２Ｋの閾値電圧であり、Ｖ_{ＤＳ＿ｓａｔＰ１}は、ＰＭＯＳトランジスタＭ２Ａ、Ｍ２Ｂ、Ｍ２Ｌ、Ｍ２Ｍのドレイン−ソース間飽和電圧であり、α_２＞０である。

また、バイアス電圧Ｖ２４は、電源電圧ＶＤＤからＰＭＯＳトランジスタＭ２Ａ、Ｍ２Ｂの閾値電圧を減じた電圧より多少低い所定の電圧であり、ＰＭＯＳトランジスタＭ２Ａ、Ｍ２Ｂに充分なドレイン電流を流すことができるように決定される。詳細には、バイアス電圧Ｖ２４は、下記式で表される電圧である：
Ｖ２４＝ＶＤＤ−（Ｖ_ＴＨＰ２＋α_３）
ここで、Ｖ_ＴＨＰ２は、ＰＭＯＳトランジスタＭ２Ａ、Ｍ２Ｂの閾値電圧であり、α_３＞０である。

最後に、バイアス電圧Ｖ２６は、ＮＭＯＳトランジスタＭ２Ｆ、Ｍ２Ｇの閾値電圧よりも多少高い所定の電圧であり、ＮＭＯＳトランジスタＭ２Ｆ、Ｍ２Ｇに充分なドレイン電流を流すことができるように決定される。詳細には、バイアス電圧Ｖ２６は、下記式で表される電圧である：
Ｖ２６＝Ｖ_ＴＨＮ２＋α_４
ここで、Ｖ_ＴＨＮ２は、ＮＭＯＳトランジスタＭ２Ｆ、Ｍ２Ｇの閾値電圧であり、α_４＞０である。

差動増幅回路１の出力端子ＯＵＴは、出力段４の出力として機能するノードＮ２９と、出力段５の出力として機能するノードＮ２Ｂとに共通に接続されている。出力端子ＯＵＴからは、入力端子ＩＰ、ＩＭに入力される差動入力信号に対応する出力信号が出力される。

図２の差動増幅回路１に含まれるＭＯＳトランジスタとしては、いずれも、（ノーマリーオフである）エンハンスメント型のトランジスタが使用可能である。

本実施形態の差動増幅回路１の構成において重要な点は、その回路構成がトランジスタの極性（ＮチャネルとＰチャネル）の違いに対して対称であることである。即ち、本実施形態の差動増幅回路１では、出力段５が、出力段４に含まれるＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、出力段４に含まれるＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、出力段４に含まれるＮＭＯＳトランジスタに接続される接地端子を電源端子に置き換え、出力段４に含まれるＰＭＯＳトランジスタに接続される電源端子を接地端子に置き換えた構成を有している。加えて、ＮＭＯＳトランジスタの閾値電圧より高い所定のバイアス電圧が供給される出力段４のＮＭＯＳトランジスタに対応する出力段５のＰＭＯＳトランジスタには、電源電圧ＶＤＤからＰＭＯＳトランジスタの閾値電圧を減じた電圧より低い所定のバイアス電圧が供給される。更に、電源電圧ＶＤＤからＰＭＯＳトランジスタの閾値電圧を減じた電圧より低い所定のバイアス電圧が供給される出力段４のＰＭＯＳトランジスタに対応する出力段５のＮＭＯＳトランジスタには、ＮＭＯＳトランジスタの閾値電圧より高い所定のバイアス電圧が供給される。

出力段４、５の間の対応関係をより具体的に説明すると、出力段５は、出力段４のＮＭＯＳトランジスタＭ２４〜Ｍ２７をこの順にＰＭＯＳトランジスタＭ２Ｌ、Ｍ２Ｍ、Ｍ２Ｊ、Ｍ２Ｋに置き換え、ＰＭＯＳトランジスタＭ２８〜Ｍ２Ｂをこの順にＮＭＯＳトランジスタＭ２Ｈ、Ｍ２Ｉ、Ｍ２Ｆ、Ｍ２Ｇに置き換え、ＮＭＯＳトランジスタＭ２４、Ｍ２５に接続されている接地端子を電源端子に置き換え、ＰＭＯＳトランジスタＭ２Ａ、Ｍ２Ｂに接続されている電源端子を接地端子に置き換えた構成を有している。

加えて、出力段４のバイアス電圧Ｖ２２が供給されるＮＭＯＳトランジスタＭ２６、Ｍ２７に対応する出力段５のＰＭＯＳトランジスタＭ２Ｊ、Ｍ２Ｋには、バイアス電圧Ｖ２３が供給されている。

また、出力段４のバイアス電圧Ｖ２３が供給されるＰＭＯＳトランジスタＭ２８、Ｍ２９に対応する出力段５のＮＭＯＳトランジスタＭ２Ｈ、Ｍ２Ｉには、バイアス電圧Ｖ２２が供給されている。更に、出力段４のバイアス電圧Ｖ２４が供給されるＰＭＯＳトランジスタＭ２Ａ、Ｍ２Ｂに対応する出力段５のＮＭＯＳトランジスタＭ２Ｆ、Ｍ２Ｇには、バイアス電圧Ｖ２６が供給されている。

このような構成によれば、出力段４、５の回路構成がトランジスタの極性（ＮチャネルとＰチャネル）の違いに対して対称になり、従って、オフセット電圧が小さくなる。原理的には、図２の差動増幅回路１の構成によれば、オフセット電圧はゼロにまで低減できる。以下では、第１の実施形態の差動増幅回路１においてオフセット電圧が小さくなること、原理的にはゼロになることを説明する。

背景技術における議論と同様に、以下の議論においては、特に断りの無い限り、全てのＭＯＳトランジスタが飽和領域で動作しているものとする。以下の議論では、動作の概要が説明されることが重要であり、また、この目的のために、全てのＭＯＳトランジスタが飽和領域で動作していると仮定しても、実際の差動増幅回路１の動作と本質的な相違はない。

回路の分析と理解を容易にするために、以下の説明では、全てのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの利得係数β（＝μＣｏｘ・Ｗ／Ｌ）、閾値電圧Ｖｔｈ、及びアーリー電圧ＶＡは、同一であると仮定する。更に、下記の表記を用いる：
Ｉｘ：ＭＯＳトランジスタＭｘのドレイン電流（ｘ＝２１〜２Ｍ）
ＶＧＳｘ：ＭＯＳトランジスタＭｘのゲート−ソース間電圧
ＶＤＳｘ：ＭＯＳトランジスタＭｘのドレイン−ソース間電圧
ＶＮｙ：ノードＮｙの電位（ｙ＝２１、２６）
ＶＩＰ：非反転入力信号の電圧（非反転入力端子ＩＰの電位）
ＶＩＭ：反転入力信号の電圧（反転入力端子ＩＭの電位）
ＶＯ：出力電圧（出力端子ＯＵＴの電位）

出力端子ＯＵＴから差動増幅回路１の内部をみた出力抵抗をＲｏｕｔと表記すると、出力電圧ＶＯは、次式（４）の通りになる：

ここで、ＶＩＰ＝ＶＩＭ、即ち、
Ｉ２２＝Ｉ２３＝Ｉ２Ｃ＝Ｉ２Ｄ ・・・（５）
が成立する場合、式（４）から下記式（６）が成立する：

式（６）において
ＶＯ＝ＶＤＤ／２ ・・・（７）
であれば、式（６）の第１項が零になるので、やはり式（６）が成立し、矛盾しない。従って、式（７）が成立する、即ち、オフセット電圧が零になる。

（第２の実施形態）
図３は、本発明の第２の実施形態の差動増幅回路１１の構成を示す回路図である。差動増幅回路１１は、Ｎ型入力段１２と、Ｐ型入力段１３と、出力段１４、１５と、バイアス回路１６とを備えている。第１の実施形態に係る図２では、バイアス電圧Ｖ２２〜Ｖ２６が電圧源から供給されているとして図示されているが、第２の実施形態では、バイアス電圧Ｖ３１〜Ｖ３４を供給するバイアス回路１６の構成が具体的に提示されている。

詳細には、Ｎ型入力段１２は、ＮＭＯＳトランジスタＭ３３〜Ｍ３５を備えている。ＮＭＯＳトランジスタＭ３４、３５は、ソースが共通に接続された差動トランジスタ対として機能する。即ち、ＮＭＯＳトランジスタＭ３４のゲートは、非反転入力信号が入力される非反転入力端子ＩＰに接続され、ＮＭＯＳトランジスタＭ３５のゲートは、反転入力信号が入力される反転入力端子ＩＭに接続されている。ＮＭＯＳトランジスタＭ３４、３５のソースは、ＮＭＯＳトランジスタＭ３３のドレインに接続されている。ＮＭＯＳトランジスタＭ３３は、そのゲートにバイアス電圧Ｖ３１が供給されており、ＮＭＯＳトランジスタＭ３４、３５からなる差動トランジスタ対に定電流を供給する定電流源として機能する。

Ｐ型入力段１３は、ＰＭＯＳトランジスタＭ３Ｃ〜Ｍ３Ｅを備えている。ＰＭＯＳトランジスタＭ３Ｃ、Ｍ３Ｅは、ソースが共通に接続された差動トランジスタ対として機能する。即ち、ＰＭＯＳトランジスタＭ３Ｃのゲートは、非反転入力信号が入力される非反転入力端子ＩＰに接続され、ＰＭＯＳトランジスタＭ３Ｄのゲートは、反転入力信号が入力される反転入力端子ＩＭに接続されている。ＰＭＯＳトランジスタＭ３Ｃ、Ｍ３Ｄのソースは、ＰＭＯＳトランジスタＭ３Ｅのドレインに接続されている。ＰＭＯＳトランジスタＭ３Ｅは、そのゲートにバイアス電圧Ｖ３４が供給されており、ＰＭＯＳトランジスタＭ３Ｃ、Ｍ３Ｄからなる差動トランジスタ対に定電流を供給する定電流源として機能する。

Ｎ型入力段１２には、ＮＭＯＳトランジスタＭ３６、Ｍ３７とＰＭＯＳトランジスタＭ３８〜Ｍ３Ｂからなる出力段１４が接続されている。出力段１４は、折り返しカスコード型カレントミラーとして構成されており、Ｎ型入力段１２のＮＭＯＳトランジスタＭ３４、Ｍ３５に流れるドレイン電流Ｉ３４、Ｉ３５に対応する出力信号をノードＮ３８に生成する。出力段１４には、２つのバイアス電圧Ｖ３１、Ｖ３３が供給される。バイアス電圧Ｖ３１は、ＮＭＯＳトランジスタＭ３６、Ｍ３７のゲートに供給され、バイアス電圧Ｖ３３は、ＰＭＯＳトランジスタＭ３８、Ｍ３９のゲートに供給される。

同様に、Ｐ型入力段１３には、ＮＭＯＳトランジスタＭ３Ｆ〜Ｍ３ＩとＰＭＯＳトランジスタＭ３Ｊ、Ｍ３Ｋからなる出力段１５が接続されている。出力段１５も折り返しカスコード型カレントミラーとして構成されており、Ｐ型入力段１３のＰＭＯＳトランジスタＭ３Ｃ、Ｍ３Ｄに流れるドレイン電流Ｉ３Ｃ、Ｉ３Ｄに対応する出力信号をノードＮ３Ａに生成する。出力段１５には、２つのバイアス電圧Ｖ３２、Ｖ３４が供給される。

Ｎ型入力段１２、Ｐ型入力段１３、出力段１４、１５に供給されるバイアス電圧Ｖ３１〜Ｖ３４は、下記のように設定された電圧である。まず、バイアス電圧Ｖ３１は、ＮＭＯＳトランジスタＭ３３、Ｍ３６、Ｍ３７の閾値電圧よりも多少高い所定の電圧であり、ＮＭＯＳトランジスタＭ３３、Ｍ３６、Ｍ３７に充分なドレイン電流を流すことができるように決定される。詳細には、バイアス電圧Ｖ３１は、下記式で表される電圧である：
Ｖ３１＝Ｖ_ＴＨＮ３＋α_５
ここで、Ｖ_ＴＨＮ３は、ＮＭＯＳトランジスタＭ３３、Ｍ３６、Ｍ３７の閾値電圧であり、α_５＞０である。バイアス電圧Ｖ３１は、ＮＭＯＳトランジスタＭ３３、Ｍ３６、Ｍ３７のゲートに供給される。

また、バイアス電圧Ｖ３２は、ＮＭＯＳトランジスタＭ３Ｈ、Ｍ３Ｉの閾値電圧よりも多少高い所定の電圧であり、ＮＭＯＳトランジスタＭ３Ｈ、Ｍ３Ｉに充分なドレイン電流を流すことができるように決定される。詳細には、バイアス電圧Ｖ３２は、下記式で表される電圧である：
Ｖ３２＝Ｖ_ＴＨＮ４＋Ｖ_{ＤＳ＿ｓａｔＮ２}＋α_６
ここで、Ｖ_ＴＨＮ４は、ＮＭＯＳトランジスタＭ３Ｈ、Ｍ３Ｉの閾値電圧であり、Ｖ_{ＤＳ＿ｓａｔＮ２}は、ＮＭＯＳトランジスタＭ３Ｆ、Ｍ３Ｇのドレイン−ソース間飽和電圧であり、α_６＞０である。バイアス電圧Ｖ３２は、ＮＭＯＳトランジスタＭ３Ｈ、Ｍ３Ｉのゲートに供給される。

更に、バイアス電圧Ｖ３３は、電源電圧ＶＤＤからＰＭＯＳトランジスタＭ３８、Ｍ３９の閾値電圧を減じた電圧より多少低い所定の電圧であり、ＰＭＯＳトランジスタＭ３８、Ｍ３９に充分なドレイン電流を流すことができるように決定される。詳細には、バイアス電圧Ｖ３３は、下記式で表される電圧である：
Ｖ３３＝ＶＤＤ−（Ｖ_ＴＨＰ３＋Ｖ_{ＤＳ＿ｓａｔＰ２}＋α_７）
ここで、Ｖ_ＴＨＮ３は、ＰＭＯＳトランジスタＭ３８、Ｍ３９の閾値電圧であり、Ｖ_{ＤＳ＿ｓａｔＰ２}は、ＰＭＯＳトランジスタＭ３Ａ、Ｍ３Ｂのドレイン−ソース間飽和電圧であり、α_７＞０である。バイアス電圧Ｖ３３は、ＰＭＯＳトランジスタＭ３８、Ｍ３９のゲートに供給される。

最後にバイアス電圧Ｖ３４は、電源電圧ＶＤＤからＰＭＯＳトランジスタＭ３Ｅ、Ｍ３Ｊ、Ｍ３Ｋの閾値電圧を減じた電圧より多少低い所定の電圧であり、ＰＭＯＳトランジスタＭ３Ｅ、Ｍ３Ｊ、Ｍ３Ｋに充分なドレイン電流を流すことができるように決定される。詳細には、バイアス電圧Ｖ３４は、下記式で表される電圧である：
Ｖ３４＝ＶＤＤ−（Ｖ_ＴＨＰ４＋α_８）
ここで、Ｖ_ＴＨＰ４は、ＰＭＯＳトランジスタＭ３Ｅ、Ｍ３Ｊ、Ｍ３Ｋの閾値電圧であり、α_８＞０である。バイアス電圧Ｖ３４は、ＰＭＯＳトランジスタＭ３Ｅ、Ｍ３Ｊ、Ｍ３Ｋのゲートに供給される。

バイアス回路１６は、上述のバイアス電圧Ｖ３１〜Ｖ３４を生成する。本実施形態では、バイアス回路１６は、ダイオード接続されたＮＭＯＳトランジスタＭ３１及びＰＭＯＳトランジスタＭ３２と、ＮＭＯＳトランジスタＭ３１のドレインとＰＭＯＳトランジスタＭ３２のドレインの間に直列に接続された抵抗素子Ｒ３１〜Ｒ３３とを備えている。バイアス電圧Ｖ３１は、ＮＭＯＳトランジスタＭ３１のドレインに生成され、バイアス電圧Ｖ３２は、抵抗素子Ｒ３１、Ｒ３２の接続ノードに生成される。更に、バイアス電圧Ｖ３３は、抵抗素子Ｒ３２、Ｒ３３の接続ノードに生成され、バイアス電圧Ｖ３４は、ＰＭＯＳトランジスタＭ３２のドレインに生成される。バイアスＶ３１〜Ｖ３４の間には、下記関係が成立する：
ＧＮＤ＜Ｖ３１＜Ｖ３２＜Ｖ３３＜Ｖ３４＜ＶＤＤ

差動増幅回路１１の出力端子ＯＵＴは、出力段１４の出力として機能するノードＮ３８と、出力段１５の出力として機能するノードＮ３Ａとに共通に接続されている。出力端子ＯＵＴからは、入力端子ＩＰ、ＩＭに入力される差動入力信号に対応する出力信号が出力される。

図３の差動増幅回路１１に含まれるＭＯＳトランジスタとしては、いずれも、（ノーマリーオフである）エンハンスメント型のトランジスタが使用可能である。

第１の実施形態と同様に、第２の実施形態の差動増幅回路１１についても、その回路構成がトランジスタの極性（ＮチャネルとＰチャネル）の違いに対して対称である。即ち、第２実施形態の差動増幅回路１１では、出力段１５が、出力段１４に含まれるＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、出力段１４に含まれるＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、出力段１４に含まれるＮＭＯＳトランジスタに接続される接地端子を電源端子に置き換え、出力段１４に含まれるＰＭＯＳトランジスタに接続される電源端子を接地端子に置き換えた構成を有している。加えて、出力段１４の、閾値電圧より多少高いバイアス電圧Ｖ３１が供給されるＮＭＯＳトランジスタＭ３６、Ｍ３７に対応する出力段１５のＰＭＯＳトランジスタＭ３Ｊ、Ｍ３Ｋには、電源電圧ＶＤＤから閾値電圧を減じた電圧より多少低いバイアス電圧Ｖ３４が供給される。更に、出力段１４の、電源電圧ＶＤＤから閾値電圧を減じた電圧より多少低いバイアス電圧Ｖ３３が供給されるＰＭＯＳトランジスタＭ３８、Ｍ３９に対応する出力段１５のＮＭＯＳトランジスタＭ３Ｈ、Ｍ３Ｉには、閾値電圧より多少高いバイアス電圧Ｖ３２が供給される。

このような構成によれば、出力段１４、１５の回路構成がトランジスタの極性（ＮチャネルとＰチャネル）の違いに対して対称になり、従って、オフセット電圧が小さくなる。原理的には、図３の差動増幅回路１１の構成によれば、オフセット電圧はゼロにまで低減できる。以下では、第２の実施形態の差動増幅回路１１においてオフセット電圧が小さくなること、原理的にはゼロになることを説明する。

第１の実施形態における議論と同様に、以下の議論においては、特に断りの無い限り、全てのＭＯＳトランジスタが飽和領域で動作しているものとされ、また、全てのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの利得係数β（＝μＣｏｘ・Ｗ／Ｌ）、閾値電圧Ｖｔｈ、及びアーリー電圧ＶＡは、同一であると仮定される。また、以下の説明では、第１の実施形態と同様の表記が使用される。

出力端子ＯＵＴから差動増幅回路１１の内部をみた出力抵抗をＲｏｕｔと表記すると、出力電圧ＶＯは、次式（８）の通りになる：

ここで、ＶＩＰ＝ＶＩＭ、即ち、
Ｉ３４＝Ｉ３５＝Ｉ３Ｃ＝Ｉ３Ｄ ・・・（９）
が成立する場合、式（８）から下記式（１０）が成立する：

式（１０）において
ＶＯ＝ＶＤＤ／２ ・・・（１１）
であれば、式（１０）の第１項が零になるので、やはり式（１０）が成立し、矛盾しない。従って、式（１１）が成立する、即ち、オフセット電圧が零になる。

以上に説明されているように、本発明の各実施形態の差動増幅回路は、その回路構成がトランジスタの極性（ＮチャネルとＰチャネル）の違いに対して対称であるため、オフセット電圧を小さく、原理的には零にすることができる。

なお、上記には本発明の様々な実施形態が記述されているが、本発明は、上記の各実施形態に限定して解釈してはならない。例えば、図２及び図３の差動増幅回路においては、同相帰還手段としてカスコード型カレントミラーが用いられているが、他の構成の同相帰還手段が使用されてもよい。

加えて、本発明は、バイポーラトランジスタで構成された差動増幅回路にも適用可能であることに留意されたい。バイポーラトランジスタで構成された差動増幅回路においても、回路構成を、トランジスタの導電型（ＮＰＮとＰＮＰ）の違いに対して対称にすることにより、オフセット電圧を小さくする、理想的には零にすることができる。更に、本発明は、接合型ＦＥＴ等、ＭＯＳトランジスタと同等の動作を行うトランジスタで構成された差動増幅回路にも適用可能であることにも留意されたい。

図１は、公知の差動増幅回路の構成を示す回路図である。 図２は、本発明の第１の実施形態の構成を示す回路図である。 図３は、本発明の第２の実施形態の構成を示す回路図である。

符号の説明

１、１１：差動増幅回路
２、１２：Ｎ型入力段
３、１３：Ｐ型入力段
４、５、１４、１５：出力段
１６：バイアス回路

Claims (5)

1. 差動入力信号を受け取る第１導電型のトランジスタ対を備える第１入力段と、
   前記第１入力段に接続された第１出力段と、
   前記差動入力信号を受け取る、前記第１導電型と異なる第２導電型のトランジスタ対を備える第２入力段と、
   前記第２入力段に接続された第２出力段と、
   出力端子
   とを備え、
   前記第２出力段は、前記第１出力段に含まれる前記第１導電型のトランジスタを前記第２導電型のトランジスタに置き換え、前記第１出力段に含まれる前記第２導電型のトランジスタを前記第１導電型のトランジスタに置き換え、前記第１出力段に含まれる接地端子を電源端子に置き換え、前記第１出力段に含まれる電源端子を接地端子に置き換えた構成を有し、
   前記出力端子は、前記第１出力段の出力と前記第２出力段の出力に共通に接続された
   差動増幅回路。
2. 請求項１に記載の差動増幅回路であって、
   前記第１導電型はＮ型であり、
   前記第２導電型はＰ型であり、
   前記第１出力段に含まれるトランジスタのうち閾値電圧より高い所定のバイアス電圧が供給される前記第１導電型のトランジスタに対応する前記第２出力段の前記第２導電型のトランジスタには、電源電圧から閾値電圧を減じた電圧より低い所定のバイアス電圧が供給され、
   前記第１出力段に含まれるトランジスタのうち電源電圧より概略閾値電圧だけ低いバイアス電圧が供給される前記第２導電型のトランジスタに対応する前記第２出力段の前記第１導電型のトランジスタには、閾値電圧より高い所定のバイアス電圧が供給される
   差動増幅回路。
3. 請求項１又は２に記載の差動増幅回路であって、
   前記第１入力段は、ソースが共通に接続された第１及び第２ＮＭＯＳトランジスタを備え、
   前記第２入力段は、ソースが共通に接続された第１及び第２ＰＭＯＳトランジスタを備え、
   前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートには、前記差動入力信号の一方が入力され、
   前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートには、前記差動入力信号の他方が入力され、
   前記第１出力段は、
   第３〜第６ＮＭＯＳトランジスタと、
   第３〜第６ＰＭＯＳトランジスタ
   とを備え、
   前記第３及び第４ＮＭＯＳトランジスタは、接地されたソースと、共通に接続されたゲートとを有し、
   前記第５ＮＭＯＳトランジスタは、前記第３ＮＭＯＳトランジスタのドレインに接続されたソースと、前記第３及び第４ＮＭＯＳトランジスタのゲート及び第１ノードに接続されたドレインを有し、
   前記第６ＮＭＯＳトランジスタは、前記第４ＮＭＯＳトランジスタのドレインに接続されたソースと、第２ノードに接続されたドレインを有し、
   前記第５及び第６ＮＭＯＳトランジスタのゲートには第１バイアス電圧が供給され、
   前記第３ＰＭＯＳトランジスタは、前記第１ノードに接続されたドレインと、前記第１ＮＭＯＳトランジスタのドレインに接続されたソースを有し、
   前記第４ＰＭＯＳトランジスタは、前記第２ノードに接続されたドレインと、前記第２ＮＭＯＳトランジスタのドレインに接続されたソースを有し、
   前記第３及び第４ＰＭＯＳトランジスタのゲートには第２バイアス電圧が供給され、
   前記第５ＰＭＯＳトランジスタは、前記第３ＰＭＯＳトランジスタのソースに接続されたドレインと、電源端子に接続されたソースとを有し、
   前記第６ＰＭＯＳトランジスタは、前記第４ＰＭＯＳトランジスタのソースに接続されたドレインと、電源端子に接続されたソースとを有し、
   前記第５及び第６ＰＭＯＳトランジスタのゲートには第３バイアス電圧が供給され、
   前記第２出力段は、
   第７〜第１０ＰＭＯＳトランジスタ
   第７〜第１０ＮＭＯＳトランジスタ
   とを備え、
   前記第７及び第８ＰＭＯＳトランジスタは、電源端子に接続されたソースと、共通に接続されたゲートとを有し、
   前記第９ＰＭＯＳトランジスタは、前記第７ＰＭＯＳトランジスタのドレインに接続されたソースと、前記第７及び第８ＰＭＯＳトランジスタのゲート及び第３ノードに接続されたドレインを有し、
   前記第１０ＰＭＯＳトランジスタは、前記第８ＰＭＯＳトランジスタのドレインに接続されたソースと、第４ノードに接続されたドレインを有し、
   前記第９及び第１０ＰＭＯＳトランジスタのゲートには前記第２バイアス電圧が供給さ
   れ、
   前記第７ＮＭＯＳトランジスタは、前記第３ノードに接続されたドレインと、前記第１ＰＭＯＳトランジスタのドレインに接続されたソースを有し、
   前記第８ＮＭＯＳトランジスタは、前記第４ノードに接続されたドレインと、前記第２ＰＭＯＳトランジスタのドレインに接続されたソースを有し、
   前記第７及び第８ＮＭＯＳトランジスタのゲートには前記第１バイアス電圧が供給され
   、
   前記第９ＮＭＯＳトランジスタは、前記第７ＰＭＯＳトランジスタのソースに接続されたドレインと、接地されたソースとを有し、
   前記第１０ＮＭＯＳトランジスタは、前記第８ＰＭＯＳトランジスタのソースに接続されたドレインと、接地されたソースとを有し、
   前記第９及び第１０ＰＭＯＳトランジスタのゲートには第４バイアス電圧が供給され、
   前記出力端子は、前記第１出力段の前記第２ノードと前記第２出力段の前記第４ノードとに接続される
   差動増幅回路。
4. 請求項１又は２に記載の差動増幅回路であって、
   前記第１入力段は、ソースが共通に接続された第１及び第２ＮＭＯＳトランジスタを備え、
   前記第２入力段は、ソースが共通に接続された第１及び第２ＰＭＯＳトランジスタを備え、
   前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートには、前記差動入力信号の一方が入力され、
   前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートには、前記差動入力信号の他方が入力され、
   前記第１出力段は、
   第３及び第４ＮＭＯＳトランジスタ
   第３〜第６ＰＭＯＳトランジスタと、
   とを備え、
   前記第３ＮＭＯＳトランジスタは、接地されたソースと、第１ノードに接続されたドレインとを有し、
   前記第４ＮＭＯＳトランジスタは、接地されたソースと、第２ノードに接続されたドレインとを有し、
   前記第３及び第４ＮＭＯＳトランジスタのゲートには第１バイアス電圧が供給され、
   前記第３ＰＭＯＳトランジスタは、前記第１ノードに接続されたドレインと、前記第１ＮＭＯＳトランジスタのドレインに接続されたソースを有し、
   前記第４ＰＭＯＳトランジスタは、前記第２ノードに接続されたドレインと、前記第２ＮＭＯＳトランジスタのドレインに接続されたソースを有し、
   前記第３及び第４ＰＭＯＳトランジスタのゲートには第２バイアス電圧が供給され、
   前記第５ＰＭＯＳトランジスタは、前記第３ＰＭＯＳトランジスタのソースに接続されたドレインと、電源端子に接続されたソースとを有し、
   前記第６ＰＭＯＳトランジスタは、前記第４ＰＭＯＳトランジスタのソースに接続されたドレインと、電源端子に接続されたソースとを有し、
   前記第５及び第６ＰＭＯＳトランジスタのゲートは、前記第３ＰＭＯＳトランジスタのドレインに共通に接続され、
   前記第２出力段は、
   第７及び第８ＰＭＯＳトランジスタと、
   第５〜第８ＮＭＯＳトランジスタ
   とを備え、
   前記第７ＰＭＯＳトランジスタは、電源端子に接続されたソースと、第３ノードに接続されたドレインとを有し、
   前記第８ＰＭＯＳトランジスタは、電源端子に接続されたソースと、第４ノードに接続されたドレインとを有し、
   前記第７及び第８ＰＭＯＳトランジスタのゲートには第３バイアス電圧が供給され、
   前記第５ＮＭＯＳトランジスタは、前記第３ノードに接続されたドレインと、前記第１ＰＭＯＳトランジスタのドレインに接続されたソースを有し、
   前記第６ＮＭＯＳトランジスタは、前記第４ノードに接続されたドレインと、前記第２ＰＭＯＳトランジスタのドレインに接続されたソースを有し、
   前記第５及び第６ＮＭＯＳトランジスタのゲートには第４バイアス電圧が供給され、
   前記第７ＮＭＯＳトランジスタは、前記第５ＮＭＯＳトランジスタのソースに接続されたドレインと、接地されたソースとを有し、
   前記第８ＮＭＯＳトランジスタは、前記第６ＮＭＯＳトランジスタのソースに接続されたドレインと、接地されたソースとを有し、
   前記第７及び第８ＮＭＯＳトランジスタのゲートは、前記第５ＮＭＯＳトランジスタのドレインに共通に接続され、
   前記出力端子は、前記第１出力段の前記第２ノードと前記第２出力段の前記第４ノードとに接続される
   差動増幅回路。
5. 請求項４に記載の差動増幅回路であって、
   前記第１バイアス電圧よりも前記第４バイアス電圧が高く、
   前記第４バイアス電圧よりも前記第２バイアス電圧が高く、
   前記第２バイアス電圧よりも前記第３バイアス電圧が高い
   差動増幅回路。

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