JPH01296815A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01296815A JPH01296815A JP63125950A JP12595088A JPH01296815A JP H01296815 A JPH01296815 A JP H01296815A JP 63125950 A JP63125950 A JP 63125950A JP 12595088 A JP12595088 A JP 12595088A JP H01296815 A JPH01296815 A JP H01296815A
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- Japan
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- emitter
- base
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、バッファー機能を有する半導体集積回路に関
するものである。
するものである。
〔従来の技術）
従来、Ｂ１−ＣＭＯＳプロセスを用いた半導体集積回路
は、第３図（ａ）のように構成されている。
は、第３図（ａ）のように構成されている。
図において、１〜４はバイポーラ形トランジスタ、５．
６はＭＯＳ ＦＥＴからなる定電流素子である。入力
１４がＨｉｇｈのとき、トランジスタ３はオフ、トラン
ジスタ４はオン、従ってトランジスタ１はオン、トラン
ジスタ２はオフとなり、出力はＨｉｇｈとなる。人力が
Ｌｏｗのとき、トランジスタ３はオン、トランジスタ４
はオフ、従ってトランジスタ１はオフ、トランジスタ２
はオンとなって出力はＬｏｗとなる。
６はＭＯＳ ＦＥＴからなる定電流素子である。入力
１４がＨｉｇｈのとき、トランジスタ３はオフ、トラン
ジスタ４はオン、従ってトランジスタ１はオン、トラン
ジスタ２はオフとなり、出力はＨｉｇｈとなる。人力が
Ｌｏｗのとき、トランジスタ３はオン、トランジスタ４
はオフ、従ってトランジスタ１はオフ、トランジスタ２
はオンとなって出力はＬｏｗとなる。
このように、第３図（ａ）の回路は同図（ｂ）に示す如
く、バッファーとして機能する。
く、バッファーとして機能する。
したがって、例えば、第４図に示すように入力切換に用
いるときは、別にマルチプレクサを必要とするので回路
規模が大きくなると共に消費電力が増大し、更に、マル
チプレクサによって選択されていないバッファーにおい
ても電力を消費してしまうという問題があフた。
いるときは、別にマルチプレクサを必要とするので回路
規模が大きくなると共に消費電力が増大し、更に、マル
チプレクサによって選択されていないバッファーにおい
ても電力を消費してしまうという問題があフた。
本発明は、このような事情に鑑みてなされたもので、出
力端子を電源に対しハイインピーダンス。
力端子を電源に対しハイインピーダンス。
にでき、又消費電力が減少でき、第４図のような使い方
をする際、マルチプレクサを必要とせず、回路規模の増
大が少なく、消費電力の少なくてすむバッファー機能を
有する半導体集積回路を提供することを目的とするもの
である。
をする際、マルチプレクサを必要とせず、回路規模の増
大が少なく、消費電力の少なくてすむバッファー機能を
有する半導体集積回路を提供することを目的とするもの
である。
上記目的を達成するため、本発明では、従来例の回路に
おいて、定電流素子にオン・オフ制御できるものを用い
たり、出力段のトランジスタの入力端にアナログスイッ
チを並列に接続したりする。
おいて、定電流素子にオン・オフ制御できるものを用い
たり、出力段のトランジスタの入力端にアナログスイッ
チを並列に接続したりする。
詳しくは半導体集積回路をつぎの（１）。
（２）、（３）のように構成するものである。
（１）コレクタか電源の一端に接続され、エミッタが第
２のトランジスタのエミッタに接続され、ベースが第３
のトランジスタのエミッタに接続されている第１のトラ
ンジスタと、コレクタが電源の他端に接続され、ベース
が第４のトランジスタのエミッタに接続されている第２
のトランジスタと、一方の端子が電源の一端に接続され
、他方の端子が第３のトランジスタのエミッタに接続さ
れていて制御極への制御信号によりオン・オフする第１
の定電流素子と、コレクタが電源の他端に接続された第
３のトランジスタと、コレクタが電源の一端に接続され
、エミッタが第２の定電流素子の一方の端子に接続され
ている第４のトランジスタと、他方の端子が電源の他端
に接続されていて制御極への制御信号によりオン・オフ
する第２の定電流素子と、第３．第４のトランジスタの
ベースに接続されている入力端子と、第１．第２のトラ
ンジスタのエミッタに接続されている出力端子とを備え
るようにする。
２のトランジスタのエミッタに接続され、ベースが第３
のトランジスタのエミッタに接続されている第１のトラ
ンジスタと、コレクタが電源の他端に接続され、ベース
が第４のトランジスタのエミッタに接続されている第２
のトランジスタと、一方の端子が電源の一端に接続され
、他方の端子が第３のトランジスタのエミッタに接続さ
れていて制御極への制御信号によりオン・オフする第１
の定電流素子と、コレクタが電源の他端に接続された第
３のトランジスタと、コレクタが電源の一端に接続され
、エミッタが第２の定電流素子の一方の端子に接続され
ている第４のトランジスタと、他方の端子が電源の他端
に接続されていて制御極への制御信号によりオン・オフ
する第２の定電流素子と、第３．第４のトランジスタの
ベースに接続されている入力端子と、第１．第２のトラ
ンジスタのエミッタに接続されている出力端子とを備え
るようにする。
（２）上記（１）において、第２のトランジスタのベー
スと電源の一端の間に制御信号によりオン・オフする第
１のアナログスイッチを接続し、第１のトランジスタの
ベースと電源の他端との間に制御信号によりオン・オフ
する第２のアナログスイッチを接続する。
スと電源の一端の間に制御信号によりオン・オフする第
１のアナログスイッチを接続し、第１のトランジスタの
ベースと電源の他端との間に制御信号によりオン・オフ
する第２のアナログスイッチを接続する。
（３）コレクタが電源の一端に接続され、エミッタが第
２のトランジスタのエミッタに接続され、ベースか第３
のトランジスタのエミッタに接続されている第１のトラ
ンジスタと、コレクタが電源の他端に接続され、ベース
が第４のトランジスタのエミッタに接続されている第２
のトランジスタと、エミッタが第１の定電流素子を介し
て電源の一端に接続され、コレクタが電源の他端に接続
されている第３のトランジスタと、コレクタが電源の一
端に接続され、エミッタが第２の定電流素子を介して電
源の他端に接続されている第４のトランジスタと、第２
のトランジスタのベースと電源の一端との間に接続され
ていて制御極への信号によりオン・オフする第１のアナ
ログスイッチと、第１のトランジスタのベースと電源の
他端との間に接続されていて制御極への信号によりオン
・オフする第２のアナログスイッチと、第３．第４のト
ランジスタのベースに接続されている入力端子と、第１
．第２のトランジスタのエミッタに接続されている出力
端子とを備えるようにする。
２のトランジスタのエミッタに接続され、ベースか第３
のトランジスタのエミッタに接続されている第１のトラ
ンジスタと、コレクタが電源の他端に接続され、ベース
が第４のトランジスタのエミッタに接続されている第２
のトランジスタと、エミッタが第１の定電流素子を介し
て電源の一端に接続され、コレクタが電源の他端に接続
されている第３のトランジスタと、コレクタが電源の一
端に接続され、エミッタが第２の定電流素子を介して電
源の他端に接続されている第４のトランジスタと、第２
のトランジスタのベースと電源の一端との間に接続され
ていて制御極への信号によりオン・オフする第１のアナ
ログスイッチと、第１のトランジスタのベースと電源の
他端との間に接続されていて制御極への信号によりオン
・オフする第２のアナログスイッチと、第３．第４のト
ランジスタのベースに接続されている入力端子と、第１
．第２のトランジスタのエミッタに接続されている出力
端子とを備えるようにする。
上記（１）、（２）の構成により、各制御極への信号に
よって第１．第２．第３．第４のトランジスタは全てオ
フになり、出力端子は電源に対しハイインピーダンスと
なり、消費電力はほぼ宝となる。
よって第１．第２．第３．第４のトランジスタは全てオ
フになり、出力端子は電源に対しハイインピーダンスと
なり、消費電力はほぼ宝となる。
また、上記（３）の構成により、各制御極への信号によ
って第１．第２のトランジスタは夫々オフとなり、出力
端子は電源に対しハイインピーダンスとなり、消費電力
は減少する。
って第１．第２のトランジスタは夫々オフとなり、出力
端子は電源に対しハイインピーダンスとなり、消費電力
は減少する。
（実施例）
以下、本発明を実施例で説明する。
第１図は本発明の一実施例である「半導体集積回路」の
回路図であり、第２図はその応用例を示す回路図である
。
回路図であり、第２図はその応用例を示す回路図である
。
図において、１．２は出力段のＮＰＮ型及びＰＮＰ型の
トランジスタ、３．４は入力段のＰＮＰ型及びＮＰＮ型
のトランジスタ、５ａはＰチャネルＭＯ３ＦＥＴ、６ａ
はＮチャネルＭＯ３ＦＥＴ、７はインバータ、８．９は
トランスミッションゲート、１０は電源の一端で＋側、
１１は電源の他端で一側、１４は入力端ｆ、１５は出力
端子、１６は制御端子である。５ａ。
トランジスタ、３．４は入力段のＰＮＰ型及びＮＰＮ型
のトランジスタ、５ａはＰチャネルＭＯ３ＦＥＴ、６ａ
はＮチャネルＭＯ３ＦＥＴ、７はインバータ、８．９は
トランスミッションゲート、１０は電源の一端で＋側、
１１は電源の他端で一側、１４は入力端ｆ、１５は出力
端子、１６は制御端子である。５ａ。
６ａは定電流素子として機能し、８，９はアナログスイ
ッチとして機能する。１２は電源の＋側１０に接続され
、１３は電源の一側１１に接続される。
ッチとして機能する。１２は電源の＋側１０に接続され
、１３は電源の一側１１に接続される。
この構成で、制御端子１６の制御信号をＬｏｗにすると
、５ａ、６ａはオンで定電流を供給し、８．９はオフで
回路の動作に影響を与えない。したかって、第３図（ａ
）の回路と同様、バッファとなる。
、５ａ、６ａはオンで定電流を供給し、８．９はオフで
回路の動作に影響を与えない。したかって、第３図（ａ
）の回路と同様、バッファとなる。
制御信号をＨｉｇｈにすると、Ｐ ＭＯＳＦＥ７５ａ
は、ゲートがスレッショルド電圧以下となってオフ、Ｎ
ＭＯＳ ＦＥＴ６ａは、ゲートにインバータ７を
介してＬｏｗ信号が印加され同しくスレッショルド電圧
以下となってオフ、同時にアナログスイッチ８，９はオ
ンする。したかって、トランジスタ１〜４はいづれもオ
フし、出力端子１５は電源の＋側１０．−側１１のいづ
れに対してもハイインピーダンスとなり、消費電力をほ
ぼ男にすることができる。
は、ゲートがスレッショルド電圧以下となってオフ、Ｎ
ＭＯＳ ＦＥＴ６ａは、ゲートにインバータ７を
介してＬｏｗ信号が印加され同しくスレッショルド電圧
以下となってオフ、同時にアナログスイッチ８，９はオ
ンする。したかって、トランジスタ１〜４はいづれもオ
フし、出力端子１５は電源の＋側１０．−側１１のいづ
れに対してもハイインピーダンスとなり、消費電力をほ
ぼ男にすることができる。
本実施例回路をバッファーとして複数個用い、各出力端
子を相互に接続して第２図に示す構成とし、入力１〜人
力Ｎのうち選択する入力にかかるバッファーにＬｏｗの
制御信号を与え、それ以外のバッファーにＨｉｇｈの制
御信号を与えると、Ｌｏｗの制御信号が印加されたバッ
ファーの入力だけが出力側に選択でき°、第４図の回路
と同様の人力切換機能を得ることかできる。
子を相互に接続して第２図に示す構成とし、入力１〜人
力Ｎのうち選択する入力にかかるバッファーにＬｏｗの
制御信号を与え、それ以外のバッファーにＨｉｇｈの制
御信号を与えると、Ｌｏｗの制御信号が印加されたバッ
ファーの入力だけが出力側に選択でき°、第４図の回路
と同様の人力切換機能を得ることかできる。
そして、Ｈｉｇｈの制御信号が印加されているバッファ
ーは、内部のトランジスタが全てオフとなるので、出力
端子はハイインピーダンスとなって他の回路に影響を与
えることがなく、また消費電力がほぼ零となる。
ーは、内部のトランジスタが全てオフとなるので、出力
端子はハイインピーダンスとなって他の回路に影響を与
えることがなく、また消費電力がほぼ零となる。
このため、第４図の如くにマルチプレクサ等を使用せず
、単純なワイヤード接続ができ、回路規模の縮少、消費
電力の減少かてきる。
、単純なワイヤード接続ができ、回路規模の縮少、消費
電力の減少かてきる。
なお、上記実施例におけるバイポーラ形トランジスタ１
〜４、ＭＯＳ ＦＥＴ５ａ、６ａ、トランスミッショ
ンゲート８．９を逆の導電型のものとし、電源の極性を
逆にしても上記実施例と同様の機能、動作の回路を得る
ことができる。また、トランスミッションゲート８．９
を設けずにＭＯＳ ＦＥＴ５ａ、６ａだけで制御する
、或はＭＯＳ ＦＥＴ５ａ、６ａを単なる定電流素子
として、トランスミッションゲート８，９だけで制御す
るという変形によっても同様の機能、動作が得られるこ
とは回路構成より明らかである。
〜４、ＭＯＳ ＦＥＴ５ａ、６ａ、トランスミッショ
ンゲート８．９を逆の導電型のものとし、電源の極性を
逆にしても上記実施例と同様の機能、動作の回路を得る
ことができる。また、トランスミッションゲート８．９
を設けずにＭＯＳ ＦＥＴ５ａ、６ａだけで制御する
、或はＭＯＳ ＦＥＴ５ａ、６ａを単なる定電流素子
として、トランスミッションゲート８，９だけで制御す
るという変形によっても同様の機能、動作が得られるこ
とは回路構成より明らかである。
以上説明したように、本発明によれば、バッファーであ
るが出力端子を電源に対しハイインピーダンスにでき、
また消費電力を減少でき、これに伴い、マルチプレクサ
を用いずに回路の切換えができるので回路規模が縮少で
き、所要の回路以外は消費電力をほぼ写にできるので消
費電力を減少できる。
るが出力端子を電源に対しハイインピーダンスにでき、
また消費電力を減少でき、これに伴い、マルチプレクサ
を用いずに回路の切換えができるので回路規模が縮少で
き、所要の回路以外は消費電力をほぼ写にできるので消
費電力を減少できる。
第１図は本発明の一実施例の回路図、第２図は本発明の
応用例の回路図、第３図（ａ）、（ｂ）は従来例の回路
図、第４図は従来例の説明図である。 １．４・・・・・・ＮＰＮトランジスタ２．３・・・・
・・ＰＮＰトランジスタ５ａ−−＝Ｐ ＭＯＳ
ＦＥＴ６ａ−−Ｎ ＭＯＳ ＦＥＴ ８．９・・・・・・トランスミッションゲート１０・・
・・・・電源＋側 １１・・・・・・電源−側 １４・・・・・・入力端子 １５・・・・・・出力端子 １６・・・・・・制御端子
応用例の回路図、第３図（ａ）、（ｂ）は従来例の回路
図、第４図は従来例の説明図である。 １．４・・・・・・ＮＰＮトランジスタ２．３・・・・
・・ＰＮＰトランジスタ５ａ−−＝Ｐ ＭＯＳ
ＦＥＴ６ａ−−Ｎ ＭＯＳ ＦＥＴ ８．９・・・・・・トランスミッションゲート１０・・
・・・・電源＋側 １１・・・・・・電源−側 １４・・・・・・入力端子 １５・・・・・・出力端子 １６・・・・・・制御端子
Claims (3)
- （１）コレクタが電源の一端に接続され、エミッタが第
２のトランジスタのエミッタに接続され、ベースが第３
のトランジスタのエミッタに接続されている第１のトラ
ンジスタと、コレクタが電源の他端に接続され、ベース
が第４のトランジスタのエミッタに接続されている第２
のトランジスタと、一方の端子が電源の一端に接続され
、他方の端子が第３のトランジスタのエミッタに接続さ
れていて制御極への制御信号によりオン・オフする第１
の定電流素子と、コレクタが電源の他端に接続された第
３のトランジスタと、コレクタが電源の一端に接続され
、エミッタが第２の定電流素子の一方の端子に接続され
ている第４のトランジスタと、他方の端子が電源の他端
に接続されていて制御極への制御信号によりオン・オフ
する第２の定電流素子と、第３、第４のトランジスタの
ベースに接続されている入力端子と、第１、第２のトラ
ンジスタのエミッタに接続されている出力端子とを備え
ていることを特徴とする半導体集積回路。 - （２）第２のトランジスタのベースと電源の一端の間に
制御信号によりオン・オフする第１のアナログスイッチ
が接続され、第１のトランジスタのベースと電源の他端
との間に制御信号によりオン・オフする第２のアナログ
スイッチが接続されていることを特徴とする請求項１記
載の半導体集積回路。 - （３）コレクタが電源の一端に接続され、エミッタが第
２のトランジスタのエミッタに接続され、ベースが第３
のトランジスタのエミッタに接続されている第１のトラ
ンジスタと、コレクタか電源の他端に接続され、ベース
が第４のトランジスタのエミッタに接続されている第２
のトランジスタと、エミッタが第１の定電流素子を介し
て電源の一端に接続され、コレクタが電源の他端に接続
されている第３のトランジスタと、コレクタが電源の一
端に接続され、エミッタが第２の定電流素子を介して電
源の他端に接続されている第４のトランジスタと、第２
のトランジスタのベースと電源の一端との間に接続され
ていて制御極への信号によりオン・オフする第１のアナ
ログスイッチと、第１のトランジスタのベースと電源の
他端との間に接続されていて制御極への信号によりオン
・オフする第２のアナログスイッチと、第３、第４のト
ランジスタのベースに接続されている入力端子と、第１
、第２のトランジスタのエミッタに接続されている出力
端子とを備えていることを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125950A JPH01296815A (ja) | 1988-05-25 | 1988-05-25 | 半導体集積回路 |
| US07/354,757 US5006732A (en) | 1988-05-25 | 1989-05-22 | Semiconductor circuit having buffer function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125950A JPH01296815A (ja) | 1988-05-25 | 1988-05-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296815A true JPH01296815A (ja) | 1989-11-30 |
Family
ID=14922983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125950A Pending JPH01296815A (ja) | 1988-05-25 | 1988-05-25 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5006732A (ja) |
| JP (1) | JPH01296815A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121011A (en) * | 1990-05-31 | 1992-06-09 | Fujitsu Limited | Driver circuit for driving an analog device |
| US5107142A (en) * | 1990-10-29 | 1992-04-21 | Sun Microsystems, Inc. | Apparatus for minimizing the reverse bias breakdown of emitter base junction of an output transistor in a tristate bicmos driver circuit |
| JPH04200013A (ja) * | 1990-11-29 | 1992-07-21 | Hitachi Ltd | 論理回路 |
| US5245230A (en) * | 1992-03-06 | 1993-09-14 | Ohri Kul B | Low substrate injection n-channel output stage |
| US5289056A (en) * | 1992-06-12 | 1994-02-22 | National Semiconductor Corporation | BICMOS input buffer circuit with integral passgate |
| US5438270A (en) * | 1994-06-24 | 1995-08-01 | National Semiconductor Corporation | Low battery tester comparing load and no-load battery voltage |
| JP3159247B2 (ja) * | 1997-09-29 | 2001-04-23 | 日本電気株式会社 | 入力回路 |
| US6294959B1 (en) | 1999-11-12 | 2001-09-25 | Macmillan Bruce E. | Circuit that operates in a manner substantially complementary to an amplifying device included therein and apparatus incorporating same |
| US6674413B2 (en) * | 2000-03-30 | 2004-01-06 | Matsushita Electric Industrial Co., Ltd. | Display control apparatus |
| WO2002075713A1 (en) | 2001-03-21 | 2002-09-26 | Canon Kabushiki Kaisha | Drive circuit for driving active-matrix light-emitting element |
| JPWO2002075710A1 (ja) * | 2001-03-21 | 2004-07-08 | キヤノン株式会社 | アクティブマトリクス型発光素子の駆動回路 |
| WO2002077958A1 (en) * | 2001-03-22 | 2002-10-03 | Canon Kabushiki Kaisha | Circuit for driving active-matrix light-emitting element |
| WO2004042691A1 (ja) * | 2002-11-06 | 2004-05-21 | Mitsubishi Denki Kabushiki Kaisha | サンプルホールド回路およびそれを用いた画像表示装置 |
| US7392768B2 (en) | 2005-04-29 | 2008-07-01 | Tendix Development, Llc | Radial impulse engine, pump, and compressor systems, and associated methods of operation |
| US7902906B2 (en) * | 2007-01-15 | 2011-03-08 | Canon Kabushiki Kaisha | Driving circuit of driving light-emitting device |
| JP4928290B2 (ja) * | 2007-01-31 | 2012-05-09 | キヤノン株式会社 | 差動信号比較器 |
| US7906995B2 (en) * | 2009-02-26 | 2011-03-15 | Texas Instruments Incorporated | Clock buffer |
| JP5791355B2 (ja) | 2011-04-27 | 2015-10-07 | キヤノン株式会社 | 発光素子の駆動回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175618A (ja) * | 1984-09-21 | 1986-04-18 | Fujitsu Ltd | 相補形ＢｉＭＩＳ３ステ−トゲ−ト回路 |
| JPS61126694A (ja) * | 1984-11-21 | 1986-06-14 | Toshiba Corp | サンプルホ−ルド回路用スイツチ回路 |
| JPS6359426B2 (ja) * | 1980-04-30 | 1988-11-18 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4542331A (en) * | 1983-08-01 | 1985-09-17 | Signetics Corporation | Low-impedance voltage reference |
| JPS6119226A (ja) * | 1984-07-05 | 1986-01-28 | Hitachi Ltd | レベル変換回路 |
| JPS63193720A (ja) * | 1987-02-06 | 1988-08-11 | Toshiba Corp | 論理回路 |
| US4810903A (en) * | 1987-12-14 | 1989-03-07 | Motorola, Inc. | BICMOS driver circuit including submicron on chip voltage source |
-
1988
- 1988-05-25 JP JP63125950A patent/JPH01296815A/ja active Pending
-
1989
- 1989-05-22 US US07/354,757 patent/US5006732A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359426B2 (ja) * | 1980-04-30 | 1988-11-18 | ||
| JPS6175618A (ja) * | 1984-09-21 | 1986-04-18 | Fujitsu Ltd | 相補形ＢｉＭＩＳ３ステ−トゲ−ト回路 |
| JPS61126694A (ja) * | 1984-11-21 | 1986-06-14 | Toshiba Corp | サンプルホ−ルド回路用スイツチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5006732A (en) | 1991-04-09 |
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