TWI866118B - 半導體裝置和準位位移電路 - Google Patents

Abstract

半導體裝置包括形成在基板中的多個電晶體、設置在基底的正面上的正面電源軌、以及設置在基板的背面上的背面電源軌。電晶體至少形成在第一電源電壓下工作的第一單元和在不同於第一電源電壓的第二電源電壓下工作的第二單元。正面電源軌提供第一電源電壓至第一單元，並且背面電源軌提供第二電源電壓至第二單元。

Description

半導體裝置和準位位移電路

本揭露係關於一種半導體裝置，特別是透過正面和背面電源軌將來自多個電壓域的不同電源電壓分配到單元級(cell level)或電晶體級(transistor level)的半導體裝置。

半導體積體電路(integrated circuit；IC)工業呈指數成長。在IC材料及IC設計的技術進步產生多個IC世代，每一個IC世代比上一個IC世代有更小及更複雜的電路。在IC發展過程中，製程可作出之幾何尺寸(例如：最小部件(或線路))會下降，而功能密度(例如：每一晶片區域的相連元件數量)通常都會增加。此微縮過程藉由增加生產效率及降低相關成本提供了優勢。此微縮亦增加了IC製程及製造的複雜性。

積體電路可以以堆疊方式構建，在最低層級具有電晶體，並且在電晶體的頂部上具有互連(通孔和導線)以提供與在晶體的連接。電源軌(例如用於電壓源和接地平面(ground plane)的金屬線)也可以在電晶體上方，並且可以是互連的一部分。隨著 積體電路不斷微縮，電源軌也在微縮。這導致跨越電源軌的電壓降增加，以及積體電路的功耗增加。因此，儘管半導體製造中的現有方法通常已足以滿足其預期目的，但它們並非在各個方面都令人滿意。一個感興趣的領域是如何在積體電路的正面和背面形成電源軌。因此，需要用於積體電路的電源軌結構來解決這些具有增強的電路效能和可靠性、以及增加的封裝密度的問題。

本揭露提供一種半導體裝置。半導體裝置包括複數電晶體、正面電源軌、以及背面電源軌。電晶體形成在基板中，電晶體至少形成在第一電源電壓下工作的第一單元和在不同於第一電源電壓的第二電源電壓下工作的第二單元。正面電源軌設置在基板的正面，正面電源軌提供第一電源電壓至第一單元。背面電源軌設置在基板的背面，背面電源軌提供第二電源電壓至第二單元。

本揭露提供一種半導體裝置。半導體裝置包括複數主動區、複數閘極結構、第一正面金屬線、第二正面金屬線、第一背面金屬線、以及第二背面金屬線。主動區形成在基板上，主動區之每一者在第一方向上縱向延伸。閘極結構設置在主動區上方，閘極結構之每一者在垂直於第一方向的第二方向上縱向延伸。第一正面金屬線設置在閘極結構上方，並且在第一方向上縱向延伸，第一正面金屬線承載第一電源電壓。第二正面金屬線設置在閘極結構上方，並且在第一方向上縱向延伸，第二正面金屬線承載接地參考電 壓。第一背面金屬線設置在基板下方，並且在第一方向上縱向延伸，第一背面金屬線承載不同於第一電源電壓的第二電源電壓。第二背面金屬線設置在基板下方，並且在第一方向上縱向延伸，第二背面金屬線承載接地參考電壓。

本揭露提供一種準位位移電路。準位位移電路包括複數電晶體、正面電源線、以及背面電源線。電晶體被配置以將第一電壓準位的訊號轉換為高於第一電壓準位的第二電壓準位。正面電源線設置在電晶體上方，正面電源線傳送第一電壓準位至電晶體的第一源極/汲極區。背面電源線設置在電晶體下方，背面電源線傳送第二電壓準位至電晶體的第二源極/汲極區。

本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。

另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。使外，若是本揭露敘述了特徵形成於另一特徵之上、連接至另一特徵和耦接至另一特徵，即表示其可能上述特徵是直接接觸的實施例，亦可能包含 了有附加特徵形成於上述特徵之間，而使上述特徵可能未直接接觸的實施例。另外，空間相關用詞，例如“下方”、“上方”、“水平”、“垂直”、“上面”、“在…之上”、“下面”、“在…之下”、“上”、“下”、“頂部”、“底部”等以及其衍生物(例如：“水平地”，“向下”，“向上”等)，用於使本揭露的一個特徵與另一個特徵的關係變得容易。這些空間相關用詞意欲包含具有特徵的裝置之不同方位。此外，當數字或數字範圍以“約”、“近似”等描述時，該術語旨在涵蓋包括所述數量的+/-10%內的數值，除非另有說明。舉例來說，術語“約5nm”包括4.5nm至5.5nm的尺寸範圍。

本揭露提供了具有正面和背面電源軌的半導體裝置的各種實施例。具體來說，本揭露提供了透過正面和背面電源軌將來自多個電壓域的不同電源電壓分配到單元級(cell level)或電晶體級(transistor level)的各種實施例。

半導體裝置可以在基板上製造，通常但不一定由矽或其他合適半導體材料製成。半導體裝置可以具有提供某些功能的電路區塊(circuit block)。這些電路區塊可以稱為“單元”。半導體裝置可以包括複數單元。這些單元可以從標準單元庫(standard cell library)中習慣設計或提供。通常設計的單元的佈局可以由電路設計者繪製。標準單元庫的提供者可以提供其單元的佈局以及其他特性，例如時序效能(timing performance)和電性參數。

單元需要電源才能正常工作。在基板上，可以藉由 導電材料(例如金屬線和通孔)製成的網路來分配電源。電源分配網路也稱為電源軌。電源軌提供佈置在單元和電壓域之間的一或多個導電路徑。電壓域可以藉由連接到電源來提供參考電壓。一個例子是Vdd，它提供一定幅度的正電壓。通常來說，積體電路可以具有單一正電壓域(另一個電壓域是Vss，其提供接地參考)。對於單一正電壓域，積體電路中的所有單元由Vdd供電。

不是所有的單元都需要在相同的電壓域下操作。以記憶體裝置(例如靜態隨機存取記憶體(SRAM)電路)為例，記憶體裝置容易發生稱為漏電(leakage power)的現象。每當記憶體通電時，漏電通常由外圍和核心記憶體陣列中的邏輯耗散(dissipate)。隨著技術不斷將裝置特徵縮小到次奈米以下，記憶體裝置中的漏電功率耗散增加。這種漏電功率正在成為記憶體裝置中總功率耗散的一個重要因素。減少漏電功率的一種方法是降低記憶體裝置的電源電壓。然而，記憶體中的位元單元的電壓準位(voltage level)需要維持在最低電壓規格以用於保持，而記憶體裝置的外圍部分可以在指定電壓以下操作。

實現多個電壓域是抑制漏電功率和降低功耗的有效方式。高電壓(表示為VddH)應用於關鍵功能區塊或路徑，而低電壓(表示為VddL)應用於非關鍵功能區塊或路徑。這種方法既降低了電源(power)又保持了電路效能。

第1圖顯示了具有多個電壓域的示例電路10，電壓域在單元級或甚至更低級——電晶體級實現。電路10包括分配有較 高電壓VddH的電壓域的叢集(cluster)12A、12B、12C、12D的邏輯閘，它們是關鍵路徑上的邏輯閘。電路10還包括分配有較低電壓VddL的另一電壓域的叢集14A、14B、14C的邏輯閘，它們是非關鍵路徑上的邏輯閘。準位位移器(level shifter；LS)需要夾設到VddL域中的邏輯閘扇入(fanin)到VddH域中的邏輯閘中，例如LS 16夾設在VddL域中的叢集14A和VddH域中的叢集12D之間。正反器(flip-flop；FF)12和準位轉換器正反器(level-converter flip flop；LCFF)14提供電路10的輸入/輸出(input/output；I/O)。FF 12提供到VddH域中的叢集的直接輸入和輸出連接。為了將VddL域中的叢集耦接至FF 12，需要LS進行電壓域轉換，例如在VddL域中的叢集14C和FF 12之間夾設LS 16。同時，LCFF可以提供到VddL域中的叢集的直接輸出連接，例如直接耦接至VddL域中的叢集14C的LCFF 14而不需要額外的LS。

回到上述記憶體裝置的示例，多個電壓域允許記憶體裝置的外圍和核心在不同電壓下以不同電源操作，以努力減少漏電功率。具有多個電壓域的記憶體裝置使用準位位移器將一組單元(或電晶體)的高壓域(例如VddH)與另一組單元(或電晶體)的低壓域(例如VddL)隔離，並且藉由準位位移器將訊號電壓轉換到適當的域。多個電壓域不可避免地需要多個電源軌。此外，為了在單元級或電晶體級實現多個電壓域，不同電壓域的電源軌可能需要交錯(interleave)。

第2圖根據一或多個實施例顯示了記憶體電路20的 示意圖。在實施例中，記憶體電路包括控制電路22、字元線驅動器24、記憶體單元陣列26和I/O電路38。記憶體單元陣列26將資料存儲在個別記憶體單元中；每一個單元能夠儲存一位元。記憶體單元陣列26中的記憶體單元可藉由它們各自與單獨可選擇的字元線的交叉點尋址(addressable)，該字線對應一列(row)資料位元，其可以具有任何合適的長度，以及個別的行(column)或位元線。字元線由字元線驅動器24選擇和驅動。字元線驅動器24從控制電路22接收控制訊號，並且作為響應選擇並導致宣告(assert)個別尋址的字元線。響應於宣告的字線，儲存在記憶體單元陣列26內的與宣告的字元線相關的記憶體單元內的資料被選通(gate)到它們各自的位元線上。控制電路22還可以包括行選擇器，用於選擇要傳送到I/O連接28的各個位元線或位元線範圍。位元線與感測放大器36相關。當字元線被激活時(activate)，控制電路22包括時序電路，用於在適當的時間使感測放大器36與讀取操作一致。感測放大器36由感測放大器驅動器34驅動。讀出放大器36、感測放大器驅動器34和I/O連接28可統稱為I/O電路38。每一個感測放大器驅動器34由個別的本地感測放大致能訊號(local sense amplify enable signal)致能。每一個本地感測放大致能訊號是響應於由全域感測放大器致能(global sense amplifier enable；GSAE)電路30生成的GSAE訊號而產生的。此GSAE訊號可以是響應於由記憶體應用的控制電路產生的位元線讀取致能訊號而產生的。

第3圖描繪了圖表50，顯示了第2圖中的部件從其 接收相應電壓供應的電源域。GSAE電路30、I/O電路38和字元線驅動器24可以由來自低壓域(VddL域)的VddL供電。另一方面，記憶體單元陣列26、字元線40和GSAE訊號42可以由來自高壓域(VddH域)的VddH提供。如所示，字元線驅動器24可以包括由VddL供電的控制部件，而字元線40本身可以由VddH供電，因為字元線40需要在VddH域中傳送到記憶體單元陣列26中。相似地，GSAE電路30可以包括由VddL供電的控制部件，而GSAE信號42本身可以由VddH供電。一個考慮因素是GSAE訊號可能會被緩衝，以避免由長時間傳播到電路中更遠的感測放大器而導致時鐘偏移(clock skew)，並且為GASE提供VddH可以減少由將GSAE傳播到許多驅動器而引起的任何扇出問題。在所示的記憶體電路20中，至少三個電路區塊(即字元線驅動器24、GSAE電路30和I/O電路38)在雙重電壓域下操作。可以在這些電路塊中夾設準位位移器，用於在單元級或電晶體級從低壓域到高壓域的內部轉換。

包括記憶體電路的半導體裝置通常以堆疊方式構建，具有在最低層級的電晶體和在電晶體的頂部上的互連(通孔和導線)以提供與電晶體的連接。電源軌也在電晶體上方，並且可以是互連的一部分。為了向單元級或電晶體級提供多個電壓域，可能需要交錯不同電壓域的電源軌。隨著積體電路不斷微縮，電源軌也在微縮。不同電壓域的交錯電源軌變得非常具有挑戰性。為了將多個電源軌裝入有限的晶片區，跨越電源軌的電壓降通常會增加，這反過來又會增加積體電路的功耗，並且抵消引入低壓域的好處。

除了在基板的正面上的電源軌之外，還可以在基板的背面上提供額外的電源軌。正面電源軌可專用於一個電壓域，而背面電源軌可專用於另一電壓域。或者，其中一個電源軌可專用於單一電壓域，而另一個可專用於雙重電壓域。實施背面電源軌的一個好處是能夠個別在正面和背面分開雙電壓域，而不會(或減少)對佈線區的競爭，及/或在正面為電路元件(例如邏輯和記憶體)保留更多區域的能力。

在其上製造半導體裝置的基板可以是單面的或雙面的。對於單面基板，術語“正面”、“前側”和“前面”通常是指電路元件或裝置(例如被動裝置和主動裝置)存在的一側，而通常沒有電路元件的術語“背面”、“後側”或“後面”通常指的是與正面相對的一側。對於雙面基板，“正面”和類似術語通常仍指製造電路元件或器件的一側，但“背面”也可以有電路元件。在本揭露中，對於雙面基板，“正面”和類似術語通常指的是大多數主動電路元件(例如電晶體和由電晶體形成的其他電路，例如邏輯閘和記憶體)所在的一側，而“背面”通常具有較少的主動電路元件(如果有的話)。

第4A圖和第4B圖是根據本揭露的一些實施例的半導體裝置100的佈局圖。半導體裝置100可以製作在基板的兩側。在所示的實施例中，第4A圖顯示正面，並且第4B圖顯示背面。

半導體裝置100包括複數單元。第4A圖和第4B圖中的一些單元的邊界用虛線矩形指示。在一些實施例中，這些單元 可形成一或多個組合單元。在所示的實施例中，顯示出了六個單元，即C1、C2、C3、C1’、C2’和C3’。單元C1、C2、C3沿著X方向依次排列。單元C1’、C2’和C3’沿著X方向依次排列。此外，單元C1'、C2'和C3'是單元C1、C2和C3沿著X軸的圖像反射。

以單元C1至C3為例，單元的邊界表示了：單元C2在半導體裝置100的中間，並且單元C1和C3緊鄰單元C2的相對兩邊界。所有三個單元都被顯示為在X方向上以不同的寬度延伸，稱為“單元寬度”。單元C1具有單元寬度W1，單元C2具有單元寬度W2，並且單元C3具有單元寬度W3。單元寬度W2可以小於其他兩個單元寬度。單元在Y方向上的高度可以稱為“單元高度”。在所示實施例中，所有三個單元具有單元高度CH。具有單元高度CH的單元C1至C3可以形成具有單元高度CH的組合標準單元，其可以被重複(例如：單元C1’、C2’和C3’)以形成更大的佈局。在一些其他實施例中，單元高度可以不同。例如，單元C1和C3可以具有單元C2的單元高度的兩倍的單元高度。

參照第4A圖，半導體裝置100可以在不同區域中具有多個元件。這些元件可以包括擴散區RX、閘極GT、金屬M0(金屬層0)、金屬MD和通孔。一些元件可以形成一個單元。相反地，一個單元可能包括多個元件。這些元件可以形成電路，例如電晶體、邏輯、記憶體和其他可以製造的電路。在各種實施例中，所示的單元C1至C3是如第2圖和第3圖中所示的記憶體裝置的一部分，例如如上面所述的字元線驅動器24、GSAE電路30或I/O電路38的一部 分。值得注意的是，半導體裝置100可以具有第4A圖和第4B圖中未顯示的其他元件。

其上製造半導體裝置100的基板可以由半導體材料(例如矽或鍺)或合適的合金製成。擴散區RX可以摻雜有雜質以改變基板材料的電性特性。在所示實施例中，擴散區RX在X方向上延伸。擴散區RX也可以稱為主動區。擴散區RX可以形成場效電晶體(Field-Effect Transistor；FET)的源極/汲極(source/drain；S/D)區。FET的類型不受限制。例如，平面FET以及FinFET和其他類型的FET(例如環繞式閘極(gate-all-around；GAA)FET)可用於半導體裝置100。源極/汲極區可以指源極或汲極，單獨地或共同地取決於上下文。

閘極GT所指示的區域可以由導電材料製成，例如多晶矽，但這不是限制。在一些實施例中，閘極GT可以包括高k閘極介電層和金屬閘極電極(HKMG)。顧名思義，閘極GT可以用作各種類型電晶體(例如FET)的閘極端。在所示的實施例中，閘極GT在Y方向上延伸，並且沿著X方向彼此均勻地間隔。兩個相鄰閘極GT的中心線之間的距離表示為閘極節距P。在閘極GT和擴散區RX的交叉部形成有FET。

金屬MD和金屬M0是導電的並且可以由其他類型的導電材料製成，儘管被命名為“金屬”。金屬MD可以用作局部互連，例如源極/汲極接點。在一些實施例中，金屬MD在與基板表面垂直不同的層上，並且可以用於將摻雜區連接到半導體裝置100 的其他元件，例如金屬M0。在一些實施例中，金屬MD可以在Z方向上延伸；即垂直於X-Y平面的方向。

金屬層M0存在於與基板表面垂直分開的層上，例如在基板表面上方。金屬層M0可以包括多個電性分開的金屬線，儘管它們大抵在同一層上，但它們個別用於分配電壓Vdd1和Vss。取決於電路設計，Vdd1可以是高壓VddH和低壓VddL之一者。Vss提供接地參考電壓(接地電壓)。在第4A圖中未顯示，可以有其他金屬層(例如：M1、M2、...Mx)浮置在金屬層M0上方，例如總共四到十個金屬層。這些金屬層形成正面電源軌以從電壓域Vdd1提供電壓至半導體裝置100。在第4A圖所示的實施例中，金屬層M0包括在X方向上延伸的分配電壓Vdd1的兩個金屬線以及在其間的分配電壓Vss的一個金屬線。金屬線藉由通孔電性連接至金屬MD。在所示實施例中，頂部金屬線透過通孔Via-v1提供電壓Vdd1到單元C1中的FET的源極/汲極區和單元C2中的一些FET的源極/汲極區；底部金屬線透過通孔Via-v1提供電壓Vdd1到單元C1’中的FET的源極/汲極區和單元C2'中的一些FET的源極/汲極區；以及中間金屬線由頂列和底列的單元共享，以透過通孔Via-g提供電壓Vss到單元C1至C3和C1’至C3’中的FET的源極/汲極區。

第4B圖顯示了在其上製造半導體裝置100的基板的背面。半導體裝置100可以包括多個單元，其位置對應第4A圖中已指示的單元，並且邊界由虛線矩形指示。在背面，可以存在不同的元件。

通常可以從正面看到的擴散區RX也可以從背面看到，這取決於基板的厚度；因此，擴散區RX在第4B圖中顯示。在一些實施例中，從背面看不到擴散區RX，因為背面表面附近的摻雜準位與正面表面附近的摻雜準為不同，並且可能更接近基板的未摻雜部分的摻雜準位；在這種情況下，擴散區RX在背面的示意圖中被標記只是為了指示在正面製作的擴散區RX的背面上的鏡像位置。

在第4B圖所示的實施例中，閘極材料通常不製作在背面上。因此，第4B圖中的閘極GT表示閘極GT存在於正面的鏡像位置(參見第4A圖)，但並不一定表示實際的閘極材料(例如多晶矽或HKMG)存在於背面。

背面金屬層BM0可以存在於半導體裝置100的背面。背面金屬層BM0存在於與基板的背面垂直分離的層上，例如在背面表面下方。背面金屬層BM0可以分配不同準位的電壓。背面金屬層BM0可以包括多個電性分開的金屬線，儘管它們大抵在同一層上，但它們個別用於分配電壓Vdd2和Vss。取決於電路設計，Vdd2可以是除Vdd1之外的高壓VddH和低壓VddL之一者。Vss提供接地參考電壓(接地電壓)。在第4B圖中未顯示，可以有其他金屬層(例如：BM1、BM2、...BMy)浮置在背面金屬層BM0下方，例如總共二到四個背面金屬層。這些金屬層形成背面電源軌以從電壓域Vdd2提供電壓至半導體裝置100。在第4B圖所示的實施例中，背面金屬層BM0包括在X方向上延伸的分配電壓Vdd2的兩個金屬線以及在其間的分配電壓Vss的兩個金屬線。金屬線藉由背面通孔電性連接 至金屬MD。在所示實施例中，最頂金屬線透過通孔VB-v2提供電壓Vdd2到單元C3中的FET的源極/汲極區和單元C2中的一些FET的源極/汲極區；底部金屬線透過通孔VB-v2提供電壓Vdd2到單元C3’中的FET的源極/汲極區和單元C2'中的一些FET的源極/汲極區；以及中間兩個金屬線個別透過通孔VB-g提供電壓Vss到頂列的單元C1至C3和底列的單元C1’至C3’中FET的源極/汲極區。

值得注意的是，儘管在所示實施例中，背面金屬層BM0中提供Vss的中間兩個金屬線在俯視圖中不與正面金屬層M0中提供Vss的中間金屬線重疊(過孔Via-g和VB-g在俯視圖中不重疊)，一些通孔Via-g和VB-g(例如：單元C1和C3中的Via-g和VB-g)透過金屬MD落在相同源極/汲極區的正面和背面。因此，提供Vss的正面金屬線和背面金屬線實際上是電性連接的。也就是說，正面通孔和背面通孔有助於將電壓Vss分配到半導體裝置100的正面和背面。此外，由於提供Vss的正面金屬線和背面金屬線電性連接，一些單元可以單獨從正面金屬線或單獨從背面金屬線提供Vss。例如，在所示的實施例中，單元C2(或C2’)從正面金屬層M0接收Vdd1，並且從背面金屬層BM0接收Vdd2，但僅從正面金屬層M0接收Vss(例如：單元C2(或C2’)中沒有背面的通孔VB-g)。這種配置在電源佈線方面提供了額外的靈活性。

第5圖是根據本揭露的一些實施例的半導體裝置100的示意圖。在第5圖中，正面金屬層M0中的金屬線和背面金屬層BM0中的金屬線被描繪在一起，僅是為了指示各種金屬線在半導 體裝置100的俯視圖中的位置。在第5圖所示的單元C1至C3和C1’至C3’的區域中，正面金屬線和背面金屬線中的每一者在X方向上延伸，並且在俯視圖中彼此間隔而不重疊。

參照第5圖，半導體裝置100包括各種類型1、類型2和類型3單元。類型1單元在第一電壓域下工作。類型2單元在不同於第一電壓域的第二電壓域下工作。類型3單元在第一和第二電壓域下兩者下工作。在一些實施例中，第一電壓域為VddH，第二電壓域為VddL(VddH>VddL>Vss)，並且類型3單元為準位位移器以將訊號從低壓域傳輸到高壓域(例如：從類型3單元到類型1單元)。在一些實施例中，第一電壓域為VddL，第二電壓域為VddH，並且類型3單元為準位位移器將訊號從低壓域傳輸到高壓域(例如：從類型1單元到類型3單元)。在一些實施例中，類型1、類型2和類型3單元的組合是如第2圖和第3圖所示的記憶體裝置的一部分，例如上面討論的字元線驅動器24、GSAE電路30或I/O電路38的一部分。

可以向類型1單元(例如：電池C1、C1’)提供第一電源電壓(例如Vdd1)和接地參考電壓(例如Vss)。正面金屬層M0中的金屬線(以及M2...Mx中更高的金屬線(如果存在))透過正面通孔提供第一電源電壓Vdd1和接地參考電壓Vss。可以向類型3單元(例如：電池C3、C3’)提供第二電源電壓(例如Vdd2)和接地參考電壓(例如Vss)。背面金屬層BM0中的金屬線(以及BM2...BMy中更低的金屬線(如果存在))透過背面通孔提供第二電源電壓Vdd2和接地參考電壓Vss。可以向類型2單元(例如：電池 C2、C2’)提供第一電源電壓Vdd1和第二電源電壓Vdd2。正面金屬層M0中的金屬線(以及M2...Mx中更高的金屬線(如果存在))透過正面通孔提供對應的第一電源電壓Vdd1、並且背面金屬層BM0中的金屬線(以及BM2...BMy中更低的金屬線(如果存在))透過背面通孔提供對應的第二電源電壓Vdd2。在一些實施例中，Vdd1為高壓VddH，並且Vdd2為低壓VddL；然而在一些可選的實施例中，Vdd1是低壓VddL，並且Vdd2是高壓VddH，這取決於設計需要。在所描述的實施例中，背面金屬線比正面金屬線寬，這降低了半導體裝置100的背面上的金屬佈線電阻。

正面中的金屬線或背面中的金屬線或兩者可以提供接地參考電壓Vss到類型2單元。此外，由於承載接地參考電壓Vss的正面和背面金屬線電性連接，類型1、類型2和類型3單元中的任一者可以直接從正面金屬線或背面金屬線或兩者被直接提供接地參考電壓Vss。例如，單元C3(或C3’)可以由BM0層中的背面金屬線提供第二電源電壓Vdd2，但由M0層中的正面金屬線提供接地參考電壓Vss。相似地，單元C1(或C1’)可以由M0層中的正面金屬線提供第一電源電壓Vdd1，但由BM0層中的背面金屬線提供接地參考電壓Vss。這種配置在電源佈線方面提供了額外的靈活性。

在第5圖所示的實施例中，半導體裝置100單獨從正面金屬線接收Vddl，並且單獨從背面金屬線接收Vdd2。在替代實施例中，半導體裝置100可以單獨從背面金屬線接收Vdd2，但從正面和背面金屬線兩者接收Vdd1。這種替代實施例在第6圖中示 出。參照第6圖，第5圖中承載Vdd2的BM0層中原本連續的背面金屬線被分成兩片段，一段仍然承載Vdd2，並且另一段承載Vdd1。換句話說，BM0層中的背面金屬線不會一直延伸穿過類型2單元和類型1單元的區域，而是保留在類型3單元的區域和鄰接類型3單元的類型2單元的一部分區域。類型1單元的區域和鄰接類型1單元的類型2單元的區域中的BM0層中的背面金屬線代替承載Vdd1。因此，類型1單元和類型2單元的一部份中的FET透過正面和背面通孔(第6圖中未顯示的通孔)從正面和背面金屬線兩者接收Vdd1。作為比較，類型3單元和類型2單元的其他部分中的FET單獨從背面金屬線接收Vdd2。當Vdd1域為高壓域時，這種配置有效地降低了電源佈線的電阻，並且藉由從正面和背面電源軌兩者為FET供電來降低電源軌耗散的功率。M0層中的正面金屬線仍可以延伸穿過類型1、類型2和類型3單元的區域，如第6圖所示。

第7圖根據一些實施例顯示了對應第5圖中的佈局的半導體裝置100的剖面圖。半導體裝置100包括形成在基板的正面上的正面互連結構。FET形成在基板的正面。正面互連結構包括正面金屬層M0...Mx。在一些實施例中，正面互連結構包括四到十個金屬層。正面互連結構中的金屬線和通孔提供了正面電源軌。半導體裝置100還包括在基板的背面上的背面互連結構。背面互連結構包括背面金屬層M0...My。在一些實施例中，背面互連結構包括二到四個金屬層。在一些實施例中，背面互連結構中的金屬層數量少於正面中的金屬層數量。背面互連結構中的金屬線和通孔提供背面 電源軌。

半導體裝置100還包括封裝凸塊120。封裝凸塊120提供半導體裝置100和外部電源之間的電性連接。換句話說，不同電壓域的電壓(例如：VddH、VddL和Vss)從封裝凸塊120引入到半導體裝置100中。在所示實施例中，封裝凸塊120沉積在半導體裝置100的背面。因此，來自不同電壓域的電壓首先從封裝凸塊120傳遞到背面電源軌，並且一些電壓進一步透過延伸穿過基板的電源抽頭(power tap)從背面電源軌傳遞到正面電源軌。替代地、封裝凸塊120可以沉積在半導體裝置100的正面上。因此，來自不同電壓域的電壓從封裝凸塊120傳遞到正面電源軌，並且一些電壓進一步透過延伸穿過基板的電源抽頭從正面電源軌傳遞到背面電源軌。封裝凸塊120提供在半導體裝置100的正面或背面，可以取決於設計需要而定。

仍參照第7圖，擴散區RX形成在基板中。閘極材料GT表示為擴散區RX內的小矩形的堆疊，表示在環繞式閘極(GAA)FET中實現的閘極。然而，在其他類型的FET(例如平面FET和FinFET)中實現FET也是可能的。源極/汲極(S/D)區形成在擴散區RX中並且插入相鄰的閘極GT。在一些實施例中，源極/汲極由摻雜的磊晶特徵形成。

在所示實施例中，為了將電壓Vddl從背面電源軌傳遞到正面電源軌，在BM0中的背面金屬線和M0中的正面金屬線之間提供導電路徑。導電路徑包括背面通孔VB-v1、接觸背面通孔 VB-v1的源極/汲極區、接觸源極/汲極區的源極/汲極接點MD、以及接觸源極/汲極接點MD的正面通孔Via-v1。導電路徑也稱為電源抽頭。電源抽頭節距D(兩個相鄰電源抽頭之間的距離)可以在閘極節距P的約20倍到40倍(圖4A)的範圍內。範圍不是任意的。如果電源抽頭節距D小於閘極節距P的20倍，則兩個電源抽頭之間的空間可能不足以佈局功能單元(例如：類型1、類型2和類型3單元)。如果電源抽頭節距D大於閘極節距P的40倍，則電源抽頭的數量可能不夠，並且Vdd1電壓域的電阻可能過大。在所示實施例中電源抽頭位在容納類型1、類型2和類型3單元的區域之外。替代地，電源分抽頭可以是容納類型1、類型2和類型3單元的區域的一部分。在第7圖所示的實施例中，BM0...BMy中承載Vdd1的背面金屬線和其間的背面通孔形成電壓域Vdd1的島(islands)，與承載Vdd2的背面電源軌的其他部分分開，而不從半導體裝置100的背面為任何功能單元供電。

在所示實施例中，在電源抽頭之間，類型1、類型2和類型3單元並排放置(laid side-by-side)。類型2單元作為類型1單元和類型3單元之間的準位位移器。M0層中的正面金屬線將Vdd1傳送到類型1單元和類型2單元的一部分。BM0層中不屬於電源抽頭的背面金屬線從封裝凸塊120接收Vdd2，並且將Vdd2傳送至類型3單元和類型2單元的其他部分。如上面所述，在容納類型1、類型2和類型3單元的區域的俯視圖中，正面金屬線和背面金屬線不重疊。為了說明的目的，第7圖在一個剖面圖中覆蓋(overlay)了正 面金屬線和背面金屬線。

第8圖顯示了第7圖中的實施例的電源抽頭的不同結構。與第7圖中的電源抽頭不同，第8圖中的電源抽頭中沒有源極/汲極區。所示的電源抽頭包括背面通孔VB-v1、接觸背面通孔VB-v1的金屬MD，以及接觸金屬MD的正面通孔Via-v1。金屬MD延伸穿過基板。在一些實施例中，金屬MD是穿基板通孔(through-substrate via；TSV)。

第9圖根據一些實施例顯示了對應第6圖中的佈局的半導體裝置100的剖面圖。為了清楚和一致的原因，出現在第9圖中的相似元件與第7圖中的標記相同，並且這些元件的細節在下面不必再次重複。第7圖和第9圖中的實施例之間的一個差別在於，在第9圖中，承載Vdd2的BM0層中原本連續的背面金屬線被分成兩片段，一段仍然承載Vdd2，並且另一段承載Vdd1。換句話說，BM0層中的背面金屬線不會一直延伸穿過類型2單元和類型1單元的區域，而是保留在類型3單元的區域和鄰接類型3單元的類型2單元的一部分區域。類型1單元的區域和鄰接類型1單元的類型2單元的區域中的BM0層中的背面金屬線代替承載Vdd1。電源抽頭可以直接落在承載Vdd1的BM0層中的背面金屬線上。因此，類型1單元和類型2單元的一部分中的FET透過正面通孔Via-v1和背面通孔VB-v1從正面和背面金屬線接收Vdd1。作為比較，類型3單元和類型2單元的其他部分中的FET透過背面通孔VB-v2從背面金屬線單獨接收Vdd2。當Vdd1域為高壓域時，這種配置有效地降低了電源佈線 的電阻，並且藉由從正面和背面電源軌兩者為FET供電來降低電源軌耗散的功率。M0層中的正面金屬線仍可以延伸穿過類型1單元、類型2單元和類型3單元的區域，如第9圖所示。

第10圖顯示了第9圖中的實施例的電源抽頭的不同結構。與第9圖中的電源抽頭不同，第10圖中的電源抽頭中沒有源極/汲極區。所示的電源抽頭包括背面通孔VB-v1、接觸背面通孔VB-v1的金屬MD，以及接觸金屬MD的正面通孔Via-v1。金屬MD延伸穿過基板。在一些實施例中，金屬MD是穿基板通孔(TSV)。

藉由形成背面電源軌，在單元級(例如：在單元C1至C3之間)或電晶體級(例如：在單元C2內)將來自多個電壓域的電壓分配到半導體裝置的不同區域變得更加可行。簡化了電源佈線，並且電源軌中的電阻也降低了，這導致電源軌中耗散的功率更少以及半導體裝置中的漏電功率更少。此外，本揭露的實施例可以容易地整合到現有的半導體製程中。

在一個示例性方面，本揭露涉及一種半導體裝置。半導體裝置包括形成在基板中的複數電晶體，電晶體至少形成在第一電源電壓下工作的第一單元和在不同於第一電源電壓的第二電源電壓下工作的第二單元、設置在基板的正面的正面電源軌，正面電源軌提供第一電源電壓至第一單元、以及設置在基板的背面的背面電源軌，背面電源軌提供第二電源電壓至第二單元。在一些實施例中，半導體裝置更包括提供第一電源電壓和第二電源電壓至半導體裝置的複數封裝凸塊，以及接觸正面電源軌並且將正面電源軌電性 耦接至提供第一電源電壓的封裝凸塊的一部分的複數電源抽頭。在一些實施例中，電源抽頭的節距是電晶體中的複數閘極結構的節距的約20倍至約40倍。在一些實施例中，電源抽頭之一者包括源極/汲極特徵、設置在源極/汲極特徵上的源極/汲極接點、以及設置在源極/汲極特徵下方的背面通孔。在一些實施例中，電源抽頭之一者包括穿基板通孔和接觸穿基板通孔的背面通孔。在一些實施例中，電晶體還形成在第一電源電壓和第二電源電壓下工作的第三單元，正面電源軌提供第一電源電壓至第三單元，並且背面電源軌提供第二電源電壓至第三單元。在一些實施例中，第三單元位在第一單元和第二單元之間，並且用作位準移位器。在一些實施例中，背面電源軌還被配置以提供第一電源電壓至第一單元。在一些實施例中，正面電源軌包括提供第一電源電壓的第一正面金屬線和與第一正面金屬線平行並且提供接地參考電壓的第二正面金屬線，背面電源軌包括提供第二電源電壓的第一背面金屬線和與第一背面金屬線平行並且提供接地參考電壓的第二背面金屬線，以及第一背面金屬線和第二背面金屬線夾設在第一正面金屬線和第二正面金屬線之間。在一些實施例中，第一背面金屬線和第二背面金屬線比第一正面金屬線和第二正面金屬線更寬。

在另一個示例性方面，本揭露涉及一種半導體裝置。半導體裝置包括形成在基板上的複數主動區，主動區之每一者在第一方向上縱向延伸；設置在主動區上方的複數閘極結構，閘極結構之每一者在垂直於第一方向的第二方向上縱向延伸；設置在閘 極結構上方，並且在上述第一方向上縱向延伸的第一正面金屬線，第一正面金屬線承載第一電源電壓；設置在閘極結構上方，並且在第一方向上縱向延伸的第二正面金屬線，第二正面金屬線承載接地參考電壓；設置在基板下方，並且在第一方向上縱向延伸的第一背面金屬線，第一背面金屬線承載不同於第一電源電壓的第二電源電壓；以及設置在基板下方，並且在第一方向上縱向延伸的第二背面金屬線，第二背面金屬線承載接地參考電壓。在一些實施例中，在俯視圖中，第一背面金屬線和第二背面金屬線設置在第一正面金屬線和第二正面金屬線之間。在一些實施例中，在俯視圖中，第一背面金屬線、第二背面金屬線、第一正面金屬線和第二正面金屬線沒有重疊。在一些實施例中，主動區包括第一源極/汲極區和第二源極/汲極區，第一正面金屬線電性耦接至第一源極/汲極區，並且第一背面金屬線電性耦接至第二源極/汲極區。在一些實施例中，主動區還包括第三源極/汲極區，第二正面金屬線和第二背面金屬線電性耦接至第三源極/汲極區。在一些實施例中，半導體裝置更包括設置在基板下方，並且在第一方向上縱向延伸的第三背面金屬線，第三背面金屬線承載第一電源電壓。在一些實施例中，主動區包括源極/汲極區，並且第一正面金屬線和第三背面金屬線電性耦接至源極/汲極區。

在又一個示例性方面，本揭露涉及一種準位位移電路。準位位移電路包括被配置以將第一電壓準位的訊號轉換為高於第一電壓準位的第二電壓準位的複數電晶體；設置在電晶體上方的 正面電源線，正面電源線傳送第一電壓準位至電晶體的第一源極/汲極區；以及設置在電晶體下方的背面電源線，背面電源線傳送第二電壓準位至電晶體的第二源極/汲極區。在一些實施例中，背面電源線的寬度大於正面電源線的寬度。在一些實施例中，準位位移電路更包括設置在電晶體下方，並且被配置以傳送第一電壓準位至電晶體的第一源極/汲極區的另一背面電源線。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

10:電路

12:正反器

14:準位轉換器正反器

16:準位位移器

12A,12B,12C,12D:叢集

14A,14B,14C:叢集

20:記憶體電路

22:控制電路

24:字元線驅動器

26:記憶體單元陣列

28:輸入/輸出連接

30:全域感測放大器致能電路

34:感測放大器驅動器

36:感測放大器

38:輸入/輸出電路

40:字元線

42:全域感測放大器致能訊號

50:圖表

100:半導體裝置

C1,C2,C3,C1’,C2’,C3’:單元

W1,W2,W3:單元寬度

CH:單元高度

RX:擴散區

GT:閘極、閘極材料

M0,Mx:金屬、金屬層、正面金屬層

MD:金屬

P:閘極節距

Vdd1,Vdd2:電壓、電壓域

Vss:電壓

Via-v1,Via-g:通孔、正面通孔

BM0,BMy:背面金屬層

VB-v1,VB-v2:通孔、背面通孔

VB-g:通孔

120:封裝凸塊

D:電源抽頭節距

本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。

第1圖是根據本揭露一些實施例的具有多個電壓域(voltage domain)的電路的示意圖。

第2圖是根據本揭露一些實施例的存記憶體電路的示意圖。

第3圖是根據本揭露一些實施例的第2圖中的記憶體電路的不同電壓域的示意圖。

第4A圖和第4B圖是根據本揭露一些實施例的分個別在多個電 壓域工作的多個單元的佈局的正面圖和背面圖。

第5圖是根據本揭露一些實施例的第4A圖和第4B圖中的在多個電壓域工作的多個單元的示意圖。

第6圖是根據本揭露一些實施例的第4A圖和第4B圖中的在多個電壓域工作的多個單元的替代示意圖。

第7圖、第8圖、第9圖和第10圖是根據本揭露一些實施例的半導體裝至的一個區域的剖面圖。

100:半導體裝置

C1,C2,C3,C1’,C2’,C3’:單元

M0:金屬、金屬層、正面金屬層

Vdd1,Vdd2:電壓、電壓域

Vss:電壓

BM0:背面金屬層

Claims (10)

1. 一種半導體裝置，包括：複數電晶體，形成在一基板中，上述電晶體至少形成在一第一電源電壓下工作的一第一單元和在不同於上述第一電源電壓的一第二電源電壓下工作的一第二單元；一正面電源軌，設置在上述基板的一正面，上述正面電源軌提供上述第一電源電壓至上述第一單元；以及一背面電源軌，設置在上述基板的一背面，上述背面電源軌提供一第二電源電壓至上述第二單元。
2. 如請求項1之半導體裝置，更包括：複數封裝凸塊，提供上述第一電源電壓和上述第二電源電壓至上述半導體裝置；以及複數電源抽頭，接觸上述正面電源軌，並且將上述正面電源軌電性耦接至提供上述第一電源電壓的上述封裝凸塊的一部分。
3. 如請求項2之半導體裝置，其中上述電源抽頭之一者包括一源極/汲極特徵、設置在上述源極/汲極特徵上的一源極/汲極接點、以及設置在上述源極/汲極特徵下方的一背面通孔。
4. 如請求項2之半導體裝置，其中上述電源抽頭之一者包括一穿基板通孔和接觸上述穿基板通孔的一背面通孔。
5. 如請求項1之半導體裝置，其中上述電晶體還形成在上述第一電源電壓和上述第二電源電壓下工作的一第三單元，其中上述正面電源軌提供上述第一電源電壓至上述第三單元，並且上 述背面電源軌上述提供第二電源電壓至上述第三單元。
6. 如請求項1之半導體裝置，其中上述正面電源軌包括提供上述第一電源電壓的一第一正面金屬線和與上述第一正面金屬線平行並且提供一接地參考電壓的一第二正面金屬線，其中上述背面電源軌包括提供上述第二電源電壓的第一背面金屬線和與上述第一背面金屬線平行並且提供上述接地參考電壓的一第二背面金屬線，以及其中上述第一背面金屬線和上述第二背面金屬線夾設在上述第一正面金屬線和上述第二正面金屬線之間。
7. 一種半導體裝置，包括：複數主動區，形成在一基板上，上述主動區之每一者在一第一方向上縱向延伸；複數閘極結構，設置在上述主動區上方，上述閘極結構之每一者在垂直於上述第一方向的一第二方向上縱向延伸；一第一正面金屬線，設置在上述閘極結構上方，並且在上述第一方向上縱向延伸，上述第一正面金屬線承載一第一電源電壓；一第二正面金屬線，設置在上述閘極結構上方，並且在上述第一方向上縱向延伸，上述第二正面金屬線承載一接地參考電壓；一第一背面金屬線，設置在上述基板下方，並且在上述第一方向上縱向延伸，上述第一背面金屬線承載不同於上述第一電源電壓的一第二電源電壓；以及 一第二背面金屬線，設置在上述基板下方，並且在上述第一方向上縱向延伸，上述第二背面金屬線承載上述接地參考電壓。
8. 如請求項7之半導體裝置，其中上述主動區包括一第一源極/汲極區和一第二源極/汲極區，其中上述第一正面金屬線電性耦接至上述第一源極/汲極區，並且上述第一背面金屬線電性耦接至上述第二源極/汲極區。
9. 如請求項8之半導體裝置，其中上述主動區還包括一第三源極/汲極區，其中上述第二正面金屬線和上述第二背面金屬線電性耦接至上述第三源極/汲極區。
10. 一種準位位移電路，包括：複數電晶體，至少形成在一第一單元、一第二單元、以及一第三單元，其中上述第三單元被配置以將一第一電壓準位的一訊號轉換為高於上述第一電壓準位的一第二電壓準位；一正面電源線，設置在上述電晶體上方，上述正面電源線傳送上述第一電壓準位至在上述第三單元的上述電晶體的一第一源極/汲極區和在上述第一單元的上述電晶體；以及一背面電源線，設置在上述電晶體下方，上述背面電源線傳送上述第二電壓準位至在上述第三單元的上述電晶體的一第二源極/汲極區和在上述第二單元的上述電晶體。