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WO2010122754A1 - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

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WO2010122754A1
WO2010122754A1 PCT/JP2010/002792 JP2010002792W WO2010122754A1 WO 2010122754 A1 WO2010122754 A1 WO 2010122754A1 JP 2010002792 W JP2010002792 W JP 2010002792W WO 2010122754 A1 WO2010122754 A1 WO 2010122754A1
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WO
WIPO (PCT)
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gate
semiconductor integrated
wiring
integrated circuit
transistors
Prior art date
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Ceased
Application number
PCT/JP2010/002792
Other languages
English (en)
French (fr)
Inventor
西村英敏
田丸雅規
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2010544512A priority Critical patent/JPWO2010122754A1/ja
Publication of WO2010122754A1 publication Critical patent/WO2010122754A1/ja
Priority to US12/947,335 priority patent/US8648392B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays

Definitions

  • the present invention relates to a semiconductor integrated circuit, and more particularly, to a technique for improving the accuracy of a gate wiring pattern dimension.
  • An OPC (Optical Proximity Correction) technique is known as means for reducing the influence of interference light from adjacent patterns.
  • the OPC technique is a technique for predicting a variation amount of the wiring width caused by the wiring interval and correcting the pattern so as to cancel the variation amount, thereby keeping the finished width of the wiring constant.
  • the chip area is increased because the interval between adjacent patterns is expanded by inserting the correction pattern.
  • Patent Document 1 is known as means for removing the influence of interference light without applying the OPC technique.
  • Patent Document 1 discloses a technology for configuring a logic cell using only a one-dimensional pattern. By applying this technology, not only the OPC technology is unnecessary, but also the phase shift mask can be easily applied to the linear pattern, so that the influence of the diffracted light is reduced and the pattern contrast is maximized. Can do.
  • the gate wiring is separated at an arbitrary location.
  • the variation in the gate wiring width at the location B adjacent to and facing the location A cannot be completely suppressed.
  • the flip-flop or the latch is configured only by the linear gate wiring disclosed in the technique of Patent Document 1 and the gate wiring that allows separation at an arbitrary position, the degree of freedom of the gate wiring is reduced.
  • the total wiring resources for realizing the function are supplemented with the first layer metal and the second layer metal. Therefore, the cell height increases in order to secure the wiring tracks of the first layer metal and the second layer metal in the cell.
  • an object of the present invention is to provide a semiconductor integrated circuit capable of reducing a circuit area while suppressing variation in dimensions between transistors.
  • the semiconductor integrated circuit is a semiconductor integrated circuit including a standard cell, and the latch or master / slave type flip-flop among the standard cells has a first gate length direction of the first cell.
  • a plurality of pMOS transistors formed on the substrate along the first direction so as to coincide with the direction, and along the first direction so that the respective gate length directions coincide with the first direction.
  • a plurality of nMOS transistors formed on the substrate and opposed to the plurality of pMOS transistors in a second direction orthogonal to the first direction, and the plurality of pMOS transistors and the plurality of nMOS transistors, respectively.
  • PMOS transistors and nMOS transistors that correspond to each other. So as to pass through the door position, and a plurality of gate lines that linearly extend in parallel along each of the second direction.
  • FIG. 3 is a diagram illustrating an example of a layout structure of a semiconductor integrated circuit according to the first embodiment.
  • FIG. 3 is a diagram for explaining a circuit configuration of a latch circuit formed in the semiconductor integrated circuit shown in FIG. 1.
  • FIG. 3 is a diagram for explaining a circuit configuration of a latch circuit formed in the semiconductor integrated circuit shown in FIG. 1.
  • FIG. 2 is a diagram for explaining a plurality of pMOS transistors, a plurality of nMOS transistors, and a plurality of gate wirings shown in FIG. 1.
  • FIG. 6 is a diagram illustrating an example of a layout structure of a semiconductor integrated circuit according to a first modification of the first embodiment.
  • FIG. 3 is a diagram for explaining a circuit configuration of a latch circuit formed in the semiconductor integrated circuit shown in FIG. 1.
  • FIG. 3 is a diagram for explaining a circuit configuration of a latch circuit formed in the semiconductor integrated circuit shown in FIG. 1.
  • FIG. 2 is a diagram for explaining a plurality of p
  • FIG. 6 is a diagram for explaining a circuit configuration of a latch circuit formed in the semiconductor integrated circuit shown in FIG. 5.
  • FIG. 6 is a diagram for explaining a circuit configuration of a latch circuit formed in the semiconductor integrated circuit shown in FIG. 5.
  • FIG. 6 is a diagram illustrating an example of a layout structure of a semiconductor integrated circuit according to a second embodiment.
  • FIG. 9 is a diagram for describing a plurality of pMOS transistors, a plurality of nMOS transistors, and a plurality of gate wirings illustrated in FIG. 8.
  • FIG. 9 illustrates a circuit configuration of a flip-flop circuit formed in the semiconductor integrated circuit illustrated in FIG. 8.
  • FIG. 9 illustrates a circuit configuration of a flip-flop circuit formed in the semiconductor integrated circuit illustrated in FIG. 8.
  • FIG. 8 illustrates a circuit configuration of a flip-flop circuit formed in the semiconductor integrated circuit illustrated in FIG. 8.
  • FIG. 9 illustrates a circuit configuration of a flip-flop circuit formed in the semiconductor integrated circuit illustrated in FIG. 8.
  • FIG. 10 is a diagram illustrating an example of a layout structure of a semiconductor integrated circuit according to a modification of the second embodiment.
  • FIG. 14 is a diagram for describing a plurality of pMOS transistors, a plurality of nMOS transistors, and a plurality of gate wirings illustrated in FIG. 13.
  • FIG. 14 is a diagram for describing a circuit configuration of a flip-flop circuit formed in the semiconductor integrated circuit illustrated in FIG. 13.
  • FIG. 14 is a diagram for describing a circuit configuration of a flip-flop circuit formed in the semiconductor integrated circuit illustrated in FIG. 13. The figure which shows the layout structure of the conventional semiconductor integrated circuit.
  • FIG. 1 shows an example of the layout structure of the semiconductor integrated circuit according to the first embodiment.
  • This semiconductor integrated circuit includes pMOS transistors P101, P102,..., P108, nMOS transistors N101, N102,..., N108, gate wirings G101, G102,. Is provided.
  • a plurality of wirings power supply wiring LP, ground wiring LG, input wirings L101 and L102, output wiring L103, etc.
  • Power supply line LP and ground line LG transmit power supply voltage VDD and ground voltage VSS, respectively.
  • Input lines L101 and L102 transmit input signals Vin and VC, respectively.
  • the output wiring L103 transmits the output signal Vout.
  • wiring L11, L12 is shown transparently.
  • the layout structure shown in FIG. 1 corresponds to the circuit configuration shown in FIG.
  • the combinational circuit 11 includes pMOS transistors P101, P102,..., P104 and nMOS transistors N101, N102,.
  • the inverter circuits 12, 13,..., 15 are configured by pMOS transistors P105, P106,..., P108 and nMOS transistors N105, N106,.
  • the circuit configuration shown in FIG. 2 can be obtained by modifying the circuit configuration shown in FIG. More specifically, the combination circuit 11 shown in FIG. 2 can be configured by combining the tri-state inverter circuits 16 and 17 shown in FIG. That is, in the semiconductor integrated circuit shown in FIG.
  • a latch circuit including tristate inverter circuits 16 and 17 and inverter circuits 12, 13,..., 15 is formed as a standard cell.
  • this latch circuit when the input signal VC changes from low level to high level, the output of the inverter circuit 14 (control signal VC1) and the output of the inverter circuit 15 (control signal VC2) become low level and high level, respectively. . As a result, an inverted signal of the input signal Vin is output as the output signal Vout.
  • an inverter loop is formed by the inverter circuit 12 and the tri-state inverter circuit 17, and the logic level of the output signal Vout is the input signal VC from the high level to the low level. Held at the logic level before the transition to.
  • the semiconductor integrated circuit shown in FIG. 1 may further include other standard cells in addition to the standard cells functioning as a latch circuit.
  • the pMOS transistor P101 shares a P-type diffusion region (a diffusion region serving as a source region) with the adjacent pMOS transistor P102, and the source region of the pMOS transistor P101 (the source region of the pMOS transistor P102). Are electrically connected to the power supply line LP through contacts.
  • the drain region of the pMOS transistor P101 is electrically connected to the source region of the pMOS transistor P104 through two contacts and wiring. Thereby, a series connection of the pMOS transistors P101 and P104 is formed.
  • the nMOS transistor N101 shares an N-type diffusion region (a diffusion region serving as a drain region of the nMOS transistor N101 and a source region of the nMOS transistor N102) with the adjacent nMOS transistor N102. Thereby, a series connection of the nMOS transistors N101 and N102 is formed.
  • the source region of the nMOS transistor N101 is electrically connected to the ground wiring LG via a contact.
  • the gate line G101 is electrically connected to the input line L101 through a contact. As a result, the input signal Vin is transmitted to the gates of the pMOS transistor P101 and the nMOS transistor N101.
  • the wiring L11 is electrically connected to the wirings L1 and L2 via the contacts C11 and C12, respectively, and the wiring L2 is electrically connected to the gate wiring G104 via the contact C1.
  • the output (control signal VC2) of inverter circuit 15 is transmitted to the gates of pMOS transistor P104 and nMOS transistor N104.
  • the wiring L12, the wiring L3, and the gate wiring G103 are electrically connected by a contact C13, and the wiring L12, the wiring L4, and the gate wiring G106 are electrically connected by a contact C14.
  • the output of the inverter circuit 12 is transmitted to the gates of the pMOS transistor P103 and the nMOS transistor N103 and the input of the inverter circuit 13.
  • the wiring L5 is electrically connected to the gate wiring G105 through the contact C2.
  • the input of the inverter circuit 12 is connected to the drains of the pMOS transistors P103 and P104 and the nMOS transistors N102 and N103.
  • FIG. 4 also shows contacts connected to diffusion regions (source regions / drain regions) or gate wirings (the same applies to FIGS. 9 and 14). is there).
  • the pMOS transistors P101, P102,..., P108 are formed on the substrate along the X-axis direction so that the respective gate length directions coincide with the X-axis direction.
  • the pMOS transistors P101, P102,..., P104 each share a P-type diffusion region with adjacent pMOS transistors.
  • the pMOS transistor P105 shares a P-type diffusion region (a diffusion region serving as a source region) with the pMOS transistor P106
  • the pMOS transistor P107 shares a P-type diffusion region with the pMOS transistor P108. Share.
  • the nMOS transistors N101, N102,..., N108 are formed on the substrate along the X-axis direction so that their gate length directions coincide with the X-axis direction. . Further, the nMOS transistors N101, N102,..., N108 face the pMOS transistors P101, P102,..., P108, respectively, in the Y axis direction orthogonal to the X axis direction.
  • nMOS transistors N101, N102,..., N104 share an N-type diffusion region with adjacent nMOS transistors, respectively.
  • the nMOS transistor N105 shares an N-type diffusion region (a diffusion region serving as a source region) with the nMOS transistor N106, and the nMOS transistor N107 shares an N-type diffusion region with the nMOS transistor N108. Share.
  • Gate lines G101, G102,..., G108 correspond to the pMOS transistors P101, P102,..., P108 and the nMOS transistors N101, N102,. And extend linearly in parallel along the Y-axis direction. More specifically, the gate wirings G101, G102,..., G108 are pMOS gate electrodes extending in the Y-axis direction at the gate positions of the pMOS transistors so as to function as the gate electrodes of the pMOS transistors P101, P102,.
  • An nMOS gate electrode portion extending in the Y-axis direction at the gate position of the nMOS transistor so as to function as a gate electrode of the nMOS transistors N101, N102,..., N108, a pMOS gate electrode portion, and an nMOS gate electrode portion And a wiring body extending in the Y-axis direction so as to be connected linearly.
  • the dummy gate wirings GD1, GD2,..., GD4 extend linearly in parallel with the gate wirings G101, G102,.
  • the dummy gate wirings GD1, GD4 are not electrically connected to any of the pMOS transistors P101, P102,..., P108 and the nMOS transistors N101, N102,.
  • the gate lines G107 and G105 are connected to the dummy gate lines GD2 and GD3 by gate connection lines, respectively, but may be connected to the dummy gate lines GD2 and GD3 by metal lines.
  • Each of the plurality of gate wirings may have a wiring body that extends linearly in the Y-axis direction and a protrusion that protrudes in a X-axis direction from a predetermined position of the wiring body. Further, the convex portion may be electrically connected to the wiring by a contact.
  • the gate wirings G101, G102,..., G104, G106, G108 have the convex portions as described above. Further, at least one set of adjacent gate wirings (or at least one set of adjacent gate wirings and dummy gate wirings) are connected by a connection wiring extending from a predetermined position of one gate wiring to a predetermined position of the other gate wiring.
  • the gate line G105 and the dummy gate line GD3 are connected by a connection line extending from a predetermined position of the gate line G105 to a predetermined position of the dummy gate line GD3.
  • the gate wiring G105, the dummy gate wiring GD3, and the connection wiring constitute an H-type gate wiring.
  • pMOS transistors P101, P102,..., P108 and nMOS transistors N101, N102,..., N108 are arranged so that the pMOS transistors and nMOS transistors that receive the same signal at their gates in the circuit configuration face each other.
  • G108 can be arranged in a straight line.
  • FIG. 5 shows an example of the layout structure of the semiconductor integrated circuit according to the first modification of the first embodiment.
  • This semiconductor integrated circuit includes pMOS transistors 111 and P112, nMOS transistors N111 and N112, and gate wirings G111 and G112, instead of the pMOS transistor P105, the nMOS transistor N105, and the gate wiring G105 shown in FIG.
  • Input line L104 transmits input signal VS.
  • the layout structure shown in FIG. 5 corresponds to the circuit configuration shown in FIG.
  • the NAND circuit 12a includes pMOS transistors P111 and P112 and nMOS transistors N111 and N112.
  • the circuit configuration shown in FIG. 6 can be obtained by modifying the circuit configuration shown in FIG. That is, in the semiconductor integrated circuit shown in FIG. 5, a latch circuit (latch circuit having a set function) including tristate inverter circuits 16 and 17, NAND circuit 12a, and inverter circuits 13, 14, and 15 is formed as a standard cell. Has been. In this latch circuit, when the input signal VS is at a low level, the output of the NAND circuit 12a is set to a high level. Thereby, the output signal Vout can be set to a low level.
  • the semiconductor integrated circuit shown in FIG. 5 may further include other standard cells in addition to the standard cells that function as latch circuits.
  • FIG. 8 shows an example of the layout structure of the semiconductor integrated circuit according to the second embodiment. .., P104, nMOS transistors N101, N102,..., N104, and gate wirings G101, G102,..., G104, and pMOS transistors P201, P202. ,..., P208, nMOS transistors N201, N202,..., N208, and gate wirings G201, G202,. Further, dummy gate electrodes GD5 and GD6 are further formed in this semiconductor integrated circuit. Input lines L201 and L202 transmit input signals Vin and VC, respectively, and output line L203 transmits an output signal Vout. In addition, in order to make it easy to understand the connection relationship of each part, in FIG. 8, wiring L201, L202, L203, L21, L22, ..., L24 is shown transparently.
  • the pMOS transistors P201, P202,..., P208 are formed on the substrate along the X-axis direction so that the gate length direction coincides with the X-axis direction.
  • the nMOS transistors N201, N202,..., N208 face the pMOS transistors P201, P202,.
  • Gate lines G201, G202,..., G208 correspond to the pMOS transistors P201, P202,..., P208 and the nMOS transistors N201, N202,. And extend linearly in parallel along the Y-axis direction.
  • the gate lines G108, G204, G205, and G105 are connected to the dummy gate lines GD2, GD3, GD4, and GD5 by gate connection lines, respectively, but the dummy gate lines GD2, GD3, GD4, and GD5 are connected by metal lines. It may be connected to.
  • the layout structure shown in FIG. 8 corresponds to the circuit configuration shown in FIG.
  • the combinational circuit 21 includes pMOS transistors P201, P202,..., P204 and nMOS transistors N201, N202,..., N204
  • the combinational circuit 22 includes pMOS transistors P205, P206, ..., P208 and nMOS transistors N205, N206,. , N208.
  • the circuit configuration shown in FIG. 10 can be obtained by modifying the circuit configuration shown in FIG. More specifically, the combination circuit 21 shown in FIG. 10 can be configured by combining the tri-state inverter circuits 23 and 24 shown in FIG. 11, and the combination circuit 25 and the tri-state inverter circuit 26 shown in FIG.
  • the circuit configuration shown in FIG. 11 can be obtained by modifying the circuit configuration shown in FIG. More specifically, the combination circuit 25 shown in FIG. 11 can be configured by combining the inverter circuit 27 and the transfer gate 28 shown in FIG. That is, the semiconductor integrated circuit shown in FIG. 8 includes a flip-flop circuit (master-slave type D having a tri-state inverter circuit 23, 24, 26, a transfer gate 28, and inverter circuits 12, 13,. Flip-flop) is formed as a standard cell. Note that the semiconductor integrated circuit shown in FIG. 8 may further include other standard cells in addition to the standard cells that function as flip-flop circuits.
  • a flip-flop circuit master-slave type D having a tri-state inverter circuit 23, 24, 26, a transfer gate 28, and inverter circuits 12, 13,.
  • Flip-flop is formed as a standard cell.
  • the semiconductor integrated circuit shown in FIG. 8 may further include other standard cells in addition to the standard cells that function as flip-flop circuits.
  • the latch configuration shown in Embodiment 1 can be combined to be applied to a flip-flop, and similarly to the semiconductor integrated circuit shown in FIG. 1, the dimensional variation between transistors can be suppressed and the circuit area of the semiconductor integrated circuit Can be reduced.
  • the layout of the combination 21 and the layout of the combinational circuit 22 are symmetrical except for the arrangement of the contacts C201. Therefore, the layout structure of the combination circuit 22 can be easily designed based on the layout structure of the combination circuit 21.
  • FIG. 13 shows an example of a layout structure of a semiconductor integrated circuit according to a modification of the second embodiment.
  • a gate dummy wiring GD7 is further formed.
  • Input lines L301, L302, L303, and L304 transmit input signals Vin1, Vin2, VC, and VS, respectively, and output line L305 transmits an output signal Vout.
  • the pMOS transistors P301, P302,..., P304 are formed on the substrate along the X-axis direction so that the gate length direction coincides with the X-axis direction.
  • the nMOS transistors N301, N302,..., N304 are formed on the substrate along the X-axis direction so that the gate length direction coincides with the X-axis direction.
  • the nMOS transistors N301, N302,..., N304 face the pMOS transistors P301, P302,.
  • Gate lines G301, G302,..., G304 correspond to the pMOS transistors P301, P302,..., P304 and the nMOS transistors N301, N302,. And extend linearly in parallel along the Y-axis direction.
  • the gate wirings G301, G203, G201, G107, and G105 are connected to the dummy gate wirings GD2, GD3, GD4, GD5, and GD6 by connection wirings, respectively, and other gate wirings are provided with convex portions.
  • the gate lines G301, G203, G201, G107, and G105 may be connected to the dummy gate lines GD2, GD3, GD4, GD5, and GD6 by metal lines, respectively.
  • the layout structure shown in FIG. 13 corresponds to the circuit configuration shown in FIG.
  • the inverter 31 includes a pMOS transistor P300 and an nMOS transistor N300.
  • the combinational circuit 32 includes unit circuits 33 and 34, pMOS transistors P201, P202, and P203, and nMOS transistors N201, N202, and N203.
  • the unit circuit 33 includes pMOS transistors P301, P302,..., P304, and the unit circuit 34 includes nMOS transistors N301, N302,.
  • the circuit configuration shown in FIG. 15 is obtained by modifying the circuit configuration shown in FIG.
  • the combinational circuit 32 can be configured by combining the unit circuits 33 and 34, the pMOS transistor P201, the nMOS transistor N203, and the tristate inverter circuit 24 shown in FIG. That is, the semiconductor integrated circuit includes inverter circuits 31, 12, 13,..., 15, 27, unit circuits 33 and 34, pMOS transistor P201, nMOS transistor N203, tristate inverter circuits 24 and 26, and transfer gate 28. Is formed as a standard cell (a flip-flop having an input switching function).
  • the semiconductor integrated circuit shown in FIG. 13 may further include other standard cells in addition to the standard cells that function as flip-flop circuits.
  • the combinational circuit 32 replaces the pMOS transistor P204 and the nMOS transistor N204 of the combinational circuit 21 with the unit circuits 33 and 34 shown in FIG. It can be understood that it can be configured by replacing with. That is, it can be considered that the unit circuits 33 and 34 are hierarchically included in the combination circuit 32 as a self-similar form of the combination circuit 32. Therefore, in designing the layout, after designing the unit circuits 33 and 34 which are the minimum units of the combinational circuit 32, the combinational circuit 32 including the unit circuits 33 and 34 is designed (the layout design is developed in hierarchical order). Therefore, the layout structure of the semiconductor integrated circuit can be easily designed.
  • G304 can be arranged.
  • G304 by developing the circuit included in the latch shown in Embodiment Mode 1 as a self-similar form in the flip-flop, it can be applied to a flip-flop having a complicated circuit function, and the semiconductor shown in FIG. Similar to the integrated circuit, variation in dimensions between transistors can be suppressed, and the circuit area of the semiconductor integrated circuit can be reduced.
  • wiring paths other than the gate wiring are limited to the wiring paths shown in FIG. 1, FIG. 5, FIG. 8, and FIG. It is not a thing.
  • the arrangement positions of the respective circuits are not limited to the arrangement positions shown in FIG. 1, FIG. 5, FIG. 8, and FIG.
  • the wiring width (length in the X-axis direction) of each of the plurality of gate wirings and the plurality of dummy gate wirings may be constant.
  • the interval between the plurality of gate lines and the plurality of dummy gate lines may be constant.
  • the gate widths of the plurality of pMOS transistors may be constant, or the gate widths of the plurality of nMOS transistors may be constant.
  • the above-described semiconductor integrated circuit can be used as a semiconductor integrated circuit in which standard cells such as a latch circuit and a flip-flop circuit are formed because it can suppress dimensional variations between transistors and reduce the circuit area.
  • Tri-state inverter circuit 12a NAND circuits P201, P202,..., P208 pMOS transistors N201, N202,..., N208 nMOS transistors 21, 22, 25 Combination circuit 23, 24, 26 ,..., P304 pMOS transistors N301, N302,..., N304 nMOS transistors 31
  • Inverter circuit 32 combination circuits 33 and 34 unit circuit

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

　ｐＭＯＳトランジスタ(P101,…,P108)は、それぞれのゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。ｎＭＯＳトランジスタ(N101,…,N108)は、それぞれのゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成され、Ｙ軸方向においてｐＭＯＳトランジスタ(P101,…,P108)にそれぞれ対向する。ゲート配線(G101,…,G108)は、ｐＭＯＳトランジスタ(P101,…,P108)およびｎＭＯＳトランジスタ(N101,…,N108)にそれぞれ対応し、それぞれが自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート位置を通過するように、Ｙ軸方向に沿ってそれぞれ平行に直線的に延在する。

Description

半導体集積回路
　この発明は、半導体集積回路に関し、さらに詳しくは、ゲート配線のパターン寸法の精度の向上させる技術に関する。
　半導体集積回路の微細化が進むにつれて、配線寸法と露光波長との差が大きくなってきている。そのため、回折光や隣接するパターンからの干渉光による影響を受け易く、設計パターンの再現性を欠くばかりでなく、断線や隣接パターンとの短絡が発生する可能性も高くなってきつつある。隣接するパターンからの干渉光による影響を低減する手段として、ＯＰＣ（Optical Proximity Correction）技術が知られている。ＯＰＣ技術とは、配線間隔によって生ずる配線幅の変動量を予測して、その変動量を相殺するようにパターンを補正することにより、配線の仕上がり幅を一定に保持する技術である。しかし、ＯＰＣ技術を適用した場合、補正パターンの挿入により隣接パターンの間隔が拡大するため、チップ面積が増大してしまう。
　そこで、ＯＰＣ技術を適用することなく干渉光による影響を除去する手段として、特許文献１が知られている。特許文献１には、１次元パターンのみを使用して論理セルを構成する技術が開示されている。この技術を適用することにより、ＯＰＣ技術が不要になるだけでなく、直線パターンに対して位相シフトマスクの適用が容易になるため、回折光の影響を低減してパターンのコントラストを最大化することができる。
米国特許第７，４４６，３５２号明細書
　しかしながら、特許文献１の技術を適用した場合、ゲート配線は、任意の箇所で分離されてしまう。例えば、図１７に示すように、箇所Ａにおいてゲート配線が分離されている場合、箇所Ａに隣接して対向する箇所Ｂにおけるゲート配線幅のばらつきを完全に抑制することはできない。さらに、特許文献１の技術に示される直線状のゲート配線と任意の箇所で分離することを許容するゲート配線のみでフリップフロップまたはラッチを構成する場合、ゲート配線の自由度が減少するので、回路機能を実現するための総配線リソースを１層メタルおよび２層メタルで補完することになる。そのため、セル内の１層メタルおよび２層メタルの配線トラックを確保するために、セル高さが増大してしまう。また、隣接層の配線間における交差ポイントでは、ダブルコンタクトを形成することができないので、コンタクト不良による歩留低減の可能性がある。さらに、電源配線幅を縮小する場合は、ＥＭ(electromigration)を考慮するための別施策が必要となるため、いずれの場合も面積への影響が懸念される。
　そこで、この発明では、トランジスタ間における寸法ばらつきを抑制しつつ回路面積を縮小できる半導体集積回路を提供することを目的とする。
　この発明の１つの局面に従うと、半導体集積回路は、標準セルを備える半導体集積回路であって、上記標準セルのうちラッチまたはマスター・スレーブ方式のフリップフロップは、それぞれのゲート長方向が第１の方向に一致するように、上記第１の方向に沿って基板に形成された複数のｐＭＯＳトランジスタと、それぞれのゲート長方向が上記第１の方向に一致するように、上記第１の方向に沿って上記基板に形成され、且つ、上記第１の方向に直交する第２の方向において上記複数のｐＭＯＳトランジスタにそれぞれ対向する複数のｎＭＯＳトランジスタと、上記複数のｐＭＯＳトランジスタおよび上記複数のｎＭＯＳトランジスタにそれぞれ対応し、それぞれが自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート位置を通過するように、上記第２の方向に沿ってそれぞれ平行に直線的に延在する複数のゲート配線とを含む。
　トランジスタ間における寸法ばらつきを抑制できるとともに、半導体集積回路の回路面積を縮小できる。
実施形態１による半導体集積回路のレイアウト構造の一例を示す図。 図１に示した半導体集積回路に形成されたラッチ回路の回路構成について説明するための図。 図１に示した半導体集積回路に形成されたラッチ回路の回路構成について説明するための図。 図１に示した複数のｐＭＯＳトランジスタ，複数のｎＭＯＳトランジスタ，および複数のゲート配線について説明するための図。 実施形態１の変形例１による半導体集積回路のレイアウト構造の一例を示す図。 図５に示した半導体集積回路に形成されたラッチ回路の回路構成について説明するための図。 図５に示した半導体集積回路に形成されたラッチ回路の回路構成について説明するための図。 実施形態２による半導体集積回路のレイアウト構造の一例を示す図。 図８に示した複数のｐＭＯＳトランジスタ，複数のｎＭＯＳトランジスタ，および複数のゲート配線について説明するための図。 図８に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。 図８に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。 図８に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。 実施形態２の変形例による半導体集積回路のレイアウト構造の一例を示す図。 図１３に示した複数のｐＭＯＳトランジスタ，複数のｎＭＯＳトランジスタ，および複数のゲート配線について説明するための図。 図１３に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。 図１３に示した半導体集積回路に形成されたフリップフロップ回路の回路構成について説明するための図。 従来の半導体集積回路のレイアウト構造を示す図。
　以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
　（実施形態１）
　図１は、実施形態１による半導体集積回路のレイアウト構造の一例を示す。この半導体集積回路は、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８と、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８と、ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８と、ダミーゲート配線ＧＤ１，ＧＤ２，…，ＧＤ４とを備える。また、この半導体集積回路には、複数の配線（電源配線ＬＰ，接地配線ＬＧ，入力配線Ｌ１０１，Ｌ１０２，出力配線Ｌ１０３など）および複数のコンタクトが形成されている。電源配線ＬＰおよび接地配線ＬＧは、それぞれ、電源電圧ＶＤＤおよび接地電圧ＶＳＳを伝達する。入力配線Ｌ１０１，Ｌ１０２は、それぞれ、入力信号Ｖｉｎ，ＶＣを伝達する。出力配線Ｌ１０３は、出力信号Ｖｏｕｔを伝達する。なお、各部の接続関係を理解し易くするために、図１では、配線Ｌ１１，Ｌ１２を透明で示している。
　　〔回路構成〕
　図１に示したレイアウト構造は、図２に示した回路構成に対応する。組み合わせ回路１１は、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０４と、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０４によって構成される。インバータ回路１２，１３，…，１５は、それぞれ、ｐＭＯＳトランジスタＰ１０５，Ｐ１０６，…，Ｐ１０８と、ｎＭＯＳトランジスタＮ１０５，Ｎ１０６，…，Ｎ１０８によって構成される。図２に示した回路構成は、図３に示した回路構成を変形することによって得られる。詳しく説明すると、図３に示したトライステートインバータ回路１６，１７を組み合わせることによって、図２に示した組み合わせ回路１１を構成できる。すなわち、図１に示した半導体集積回路には、トライステートインバータ回路１６，１７およびインバータ回路１２，１３，…，１５を備えるラッチ回路が標準セルとして形成されている。このラッチ回路では、入力信号ＶＣがローレベルからハイレベルへと遷移した場合、インバータ回路１４の出力（制御信号ＶＣ１）およびインバータ回路１５の出力（制御信号ＶＣ２）がそれぞれローレベルおよびハイレベルになる。これにより、入力信号Ｖｉｎの反転信号が出力信号Ｖｏｕｔとして出力される。一方、入力信号ＶＣがハイレベルからローレベルへと遷移した場合、インバータ回路１２およびトライステートインバータ回路１７によってインバータループが形成され、出力信号Ｖｏｕｔの論理レベルは、入力信号ＶＣがハイレベルからローレベルに遷移する前の論理レベルに保持される。なお、図１に示した半導体集積回路は、ラッチ回路として機能する標準セルだけでなく他の標準セルをさらに備えていても良い。
　　〔各部の接続関係〕
　次に、図１に示した半導体集積回路の各部の接続関係について簡単に説明する。例えば、ｐＭＯＳトランジスタＰ１０１は、隣接するｐＭＯＳトランジスタＰ１０２との間でＰ型拡散領域（それぞれのソース領域となる拡散領域）を共有しており、ｐＭＯＳトランジスタＰ１０１のソース領域（ｐＭＯＳトランジスタＰ１０２のソース領域）は、コンタクトを介して電源配線ＬＰに電気的に接続される。また、ｐＭＯＳトランジスタＰ１０１のドレイン領域は、２個のコンタクトおよび配線を介してｐＭＯＳトランジスタＰ１０４のソース領域に電気的に接続される。これにより、ｐＭＯＳトランジスタＰ１０１，Ｐ１０４の直列接続が形成される。一方、ｎＭＯＳトランジスタＮ１０１は、隣接するｎＭＯＳトランジスタＮ１０２との間でＮ型拡散領域（ｎＭＯＳトランジスタＮ１０１のドレイン領域およびｎＭＯＳトランジスタＮ１０２のソース領域となる拡散領域）を共有している。これにより、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２の直列接続が形成される。また、ｎＭＯＳトランジスタＮ１０１のソース領域は、コンタクトを介して接地配線ＬＧに電気的に接続される。ゲート配線Ｇ１０１は、コンタクトを介して入力配線Ｌ１０１に電気的に接続される。これにより、入力信号Ｖｉｎは、ｐＭＯＳトランジスタＰ１０１，ｎＭＯＳトランジスタＮ１０１のそれぞれのゲートに伝達される。
　配線Ｌ１１は、コンタクトＣ１１，Ｃ１２を介して配線Ｌ１，Ｌ２にそれぞれ電気的に接続され、配線Ｌ２は、コンタクトＣ１を介してゲート配線Ｇ１０４に電気的に接続される。これにより、インバータ回路１５の出力（制御信号ＶＣ２）は、ｐＭＯＳトランジスタＰ１０４およびｎＭＯＳトランジスタＮ１０４のゲートに伝達される。配線Ｌ１２，配線Ｌ３，およびゲート配線Ｇ１０３は、コンタクトＣ１３によって電気的に接続され、配線Ｌ１２，配線Ｌ４，およびゲート配線Ｇ１０６は、コンタクトＣ１４によって電気的に接続される。これにより、インバータ回路１２の出力は、ｐＭＯＳトランジスタＰ１０３およびｎＭＯＳトランジスタＮ１０３のそれぞれのゲートと、インバータ回路１３の入力とに伝達される。また、配線Ｌ５は、コンタクトＣ２を介してゲート配線Ｇ１０５に電気的に接続される。これにより、インバータ回路１２の入力は、ｐＭＯＳトランジスタＰ１０３，Ｐ１０４およびｎＭＯＳトランジスタＮ１０２，Ｎ１０３のそれぞれのドレインに接続される。
　次に、図４を参照して、図１に示した複数のｐＭＯＳトランジスタ，複数のｎＭＯＳトランジスタ，および複数のゲート配線の構造および配置について説明する。なお、各部の接続関係を理解し易くするために、図４では、拡散領域（ソース領域／ドレイン領域）またはゲート配線に接続されるコンタクトも図示している（図９，図１４についても同様である）。
　　〔ｐＭＯＳトランジスタ〕
　ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８は、それぞれのゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。ここでは、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０４は、それぞれ、隣接するｐＭＯＳトランジスタとの間でＰ型拡散領域を共有する。同様に、ｐＭＯＳトランジスタＰ１０５は、ｐＭＯＳトランジスタＰ１０６との間でＰ型拡散領域（それぞれのソース領域となる拡散領域）を共有し、ｐＭＯＳトランジスタＰ１０７は、ｐＭＯＳトランジスタＰ１０８との間でＰ型拡散領域を共有する。
　　〔ｎＭＯＳトランジスタ〕
　ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８は、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８と同様に、それぞれのゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。さらに、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８は、Ｘ軸方向に直交するＹ軸方向においてｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８にそれぞれ対向する。ここでは、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０４は、それぞれ、隣接するｎＭＯＳトランジスタとの間でＮ型拡散領域を共有する。同様に、ｎＭＯＳトランジスタＮ１０５は、ｎＭＯＳトランジスタＮ１０６との間でＮ型拡散領域（それぞれのソース領域となる拡散領域）を共有し、ｎＭＯＳトランジスタＮ１０７は、ｎＭＯＳトランジスタＮ１０８との間でＮ型拡散領域を共有する。
　　〔ゲート配線〕
　ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８は、それぞれ、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８およびｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８に対応し、自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲート位置を通過するように、Ｙ軸方向に沿ってそれぞれ平行に直線的に延在する。詳しく説明すると、ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８は、それぞれ、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８のゲート電極として機能するようにｐＭＯＳトランジスタのゲート位置においてＹ軸方向に延在するｐＭＯＳゲート電極部と、ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８のゲート電極として機能するようにｎＭＯＳトランジスタのゲート位置においてＹ軸方向に延在するｎＭＯＳゲート電極部と、ｐＭＯＳゲート電極部とｎＭＯＳゲート電極部とを直線的に連結するようにＹ軸方向に延在する配線本体とを有する。
　　〔ダミーゲート配線〕
　ダミーゲート配線ＧＤ１，ＧＤ２，…，ＧＤ４は、ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８とともにＹ軸方向に沿って平行に直線的に延在する。ダミーゲート配線ＧＤ１，ＧＤ４は、ｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８およびｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８のいずれにも電気的に接続されていない。ここでは、ゲート配線Ｇ１０７，Ｇ１０５は、それぞれ、ゲート連結配線によってダミーゲート配線ＧＤ２，ＧＤ３に連結されるが、メタル配線によってダミーゲート配線ＧＤ２，ＧＤ３に連結されていても良い。
　　〔凸部，連結配線〕
　また、複数のゲート配線は、それぞれ、Ｙ軸方向に直線的に延在する配線本体と、配線本体の所定位置からＸ軸方向に突出する凸部とを有していても良い。また、凸部は、コンタクトによって配線に電気的に接続されても良い。例えば、図１に示した半導体集積回路では、ゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０４，Ｇ１０６，Ｇ１０８は、上記のような凸部を有している。また、少なくとも１組の隣接するゲート配線（または、少なくとも１組の隣接するゲート配線およびダミーゲート配線）は、一方のゲート配線の所定位置から他方のゲート配線の所定位置へ延びる連結配線によって連結されていても良い。例えば、図１に示した半導体集積回路では、ゲート配線Ｇ１０５およびダミーゲート配線ＧＤ３は、ゲート配線Ｇ１０５の所定位置からダミーゲート配線ＧＤ３の所定位置へと延びる連結配線によって連結されている。すなわち、ゲート配線Ｇ１０５，ダミーゲート配線ＧＤ３，および連結配線によって、Ｈ型ゲート配線を構成している。
　以上のように、回路構成においてそれぞれ同一の信号をゲートに受けるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが対向するようにｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０８およびｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０８を配置することにより、直線状のゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０８を配置できる。これにより、従来技術のように任意の箇所でのゲート配線の分離が存在しないので、分離箇所に隣接するゲート配線の寸法ばらつきを抑制できる。さらに、より好ましくは、隣接するゲート配線を所定の位置で連結したＨ型ゲート配線を適用することにより、ラッチ機能を構成するための配線リソースがゲート配線においても確保できるため、１層メタルおよび２層メタルの配線リソース増加に伴うセル高さの増大を招くことなく半導体集積回路の回路規模を縮小できる。
　（実施形態１の変形例）
　図５は、実施形態１の変形例１による半導体集積回路のレイアウト構造の一例を示す。この半導体集積回路は、図１に示したｐＭＯＳトランジスタＰ１０５，ｎＭＯＳトランジスタＮ１０５，およびゲート配線Ｇ１０５に代えて、ｐＭＯＳトランジスタ１１１，Ｐ１１２，ｎＭＯＳトランジスタＮ１１１，Ｎ１１２，およびゲート配線Ｇ１１１，Ｇ１１２を備える。なお、入力配線Ｌ１０４は、入力信号ＶＳを伝達する。
　図５に示したレイアウト構造は、図６に示した回路構成に対応する。ＮＡＮＤ回路１２ａは、ｐＭＯＳトランジスタＰ１１１，Ｐ１１２およびｎＭＯＳトランジスタＮ１１１，Ｎ１１２によって構成される。また、図６に示した回路構成は、図７に示した回路構成を変形することによって得られる。すなわち、図５に示した半導体集積回路には、トライステートインバータ回路１６，１７，ＮＡＮＤ回路１２ａ，およびインバータ回路１３，１４，１５を備えるラッチ回路（セット機能を有するラッチ回路）が標準セルとして形成されている。このラッチ回路では、入力信号ＶＳがローレベルである場合、ＮＡＮＤ回路１２ａの出力がハイレベルに設定される。これにより、出力信号Ｖｏｕｔをローレベルに設定できる。なお、図５に示した半導体集積回路は、ラッチ回路として機能する標準セルだけでなく他の標準セルをさらに備えていても良い。
　（実施形態２）
　図８は、実施形態２による半導体集積回路のレイアウト構造の一例を示す。この半導体集積回路は、図１に示したｐＭＯＳトランジスタＰ１０１，Ｐ１０２，…，Ｐ１０４，ｎＭＯＳトランジスタＮ１０１，Ｎ１０２，…，Ｎ１０４，およびゲート配線Ｇ１０１，Ｇ１０２，…，Ｇ１０４に代えて、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８，ｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８，およびゲート配線Ｇ２０１，Ｇ２０２，…，Ｇ２０８を備える。また、この半導体集積回路には、ダミーゲート電極ＧＤ５，ＧＤ６がさらに形成されている。入力配線Ｌ２０１，Ｌ２０２は、それぞれ、入力信号Ｖｉｎ，ＶＣを伝達し、出力配線Ｌ２０３は、出力信号Ｖｏｕｔを伝達する。なお、各部の接続関係を理解し易くするために、図８では、配線Ｌ２０１，Ｌ２０２，Ｌ２０３，Ｌ２１，Ｌ２２，…，Ｌ２４を透明で示している。
　図９のように、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８は、ゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。ｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８は、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８と同様に、ゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。また、ｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８は、Ｙ軸方向において、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８にそれぞれ対向する。ゲート線Ｇ２０１，Ｇ２０２，…，Ｇ２０８は、それぞれ、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８およびｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８に対応し、自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲート位置を通過するように、Ｙ軸方向に沿ってそれぞれ平行に直線的に延在する。ここでは、ゲート配線Ｇ１０８，Ｇ２０４，Ｇ２０５，Ｇ１０５は、それぞれ、ゲート連結配線によってダミーゲート配線ＧＤ２，ＧＤ３，ＧＤ４，ＧＤ５に連結されているが、メタル配線によってダミーゲート配線ＧＤ２，ＧＤ３，ＧＤ４，ＧＤ５に連結されていても良い。
　図８に示したレイアウト構造は、図１０に示した回路構成に対応する。組み合わせ回路２１は、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０４およびｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０４によって構成され、組み合わせ回路２２は、ｐＭＯＳトランジスタＰ２０５，Ｐ２０６，…，Ｐ２０８およびｎＭＯＳトランジスタＮ２０５，Ｎ２０６，…，Ｎ２０８によって構成される。また、図１０に示した回路構成は、図１１に示した回路構成を変形することによって得られる。詳しく説明すると、図１１に示したトライステートインバータ回路２３，２４を組み合わせることによって、図１０に示した組み合わせ回路２１を構成でき、図１１に示した組み合わせ回路２５とトライステートインバータ回路２６とを組み合わせることによって、図１０に示した組み合わせ回路２２を構成できる。さらに、図１１に示した回路構成は、図１２に示した回路構成を変形することによって得られる。詳しく説明すると、図１２に示したインバータ回路２７とトランスファーゲート２８とを組み合わせることによって、図１１に示した組み合わせ回路２５を構成できる。すなわち、図８に示した半導体集積回路には、トライステートインバータ回路２３，２４，２６，トランスファーゲート２８，およびインバータ回路１２，１３，…，１５，２７を備えるフリップフロップ回路（マスタースレーブ方式のＤフリップフロップ）が標準セルとして形成されている。なお、図８に示した半導体集積回路は、フリップフロップ回路として機能する標準セルだけでなく他の標準セルをさらに備えていても良い。
　以上のように、回路構成においてそれぞれ同一の信号をゲートに受けるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが対向するようにｐＭＯＳトランジスタＰ２０１，Ｐ２０２，…，Ｐ２０８およびｎＭＯＳトランジスタＮ２０１，Ｎ２０２，…，Ｎ２０８を配置することにより、直線上のゲート配線Ｇ２０１，Ｇ２０２，…，Ｇ２０８を配置できる。このように、実施形態１で示したラッチ構成を組み合わせることによってフリップフロップに応用でき、図１に示した半導体集積回路と同様に、トランジスタ間における寸法ばらつきを抑制できるとともに、半導体集積回路の回路面積を縮小できる。
　また、図８に示された組み合わせ回路２１，２２の構造に着目すると、組み合わせ２１のレイアウトおよび組み合わせ回路２２のレイアウトは、コンタクトＣ２０１の配置を除いて左右対称であることが分かる。そのため、組み合わせ回路２１のレイアウト構造を基本として組み合わせ回路２２のレイアウト構造を容易に設計できる。
　（実施形態２の変形例）
　図１３は、実施形態２の変形例による半導体集積回路のレイアウト構造の一例を示す。この半導体集積回路は、図８に示したｐＭＯＳトランジスタＰ２０１，ｎＭＯＳトランジスタＮ２０１，およびゲート配線Ｇ２０１に代えて、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４，ｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４，およびゲート配線Ｇ３０１，Ｇ３０２，…，Ｇ３０４を備える。また、この半導体集積回路には、ゲートダミー配線ＧＤ７がさらに形成されている。入力配線Ｌ３０１，Ｌ３０２，Ｌ３０３，Ｌ３０４は、それぞれ、入力信号Ｖｉｎ１，Ｖｉｎ２，ＶＣ，ＶＳを伝達し、出力配線Ｌ３０５は、出力信号Ｖｏｕｔを伝達する。なお、各部の接続関係を理解し易くするために、図１３では、配線Ｌ３０１，Ｌ３０２，…，Ｌ３０４，Ｌ３１，Ｌ３２，…，Ｌ３６を透明で示している。
　図１４のように、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４は、ゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。ｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４は、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４と同様に、ゲート長方向がＸ軸方向に一致するように、Ｘ軸方向に沿って基板に形成される。また、ｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４は、Ｙ軸方向において、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４にそれぞれ対向する。ゲート線Ｇ３０１，Ｇ３０２，…，Ｇ３０４は、それぞれ、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４およびｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４に対応し、自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのそれぞれのゲート位置を通過するように、Ｙ軸方向に沿ってそれぞれ平行に直線的に延在する。ここでは、ゲート配線Ｇ３０１，Ｇ２０３，Ｇ２０１，Ｇ１０７，Ｇ１０５は、それぞれ、連結配線によってダミーゲート配線ＧＤ２，ＧＤ３，ＧＤ４，ＧＤ５，ＧＤ６に連結され、その他のゲート配線には、凸部が形成されている。なお、ゲート配線Ｇ３０１，Ｇ２０３，Ｇ２０１，Ｇ１０７，Ｇ１０５は、それぞれ、メタル配線によってダミーゲート配線ＧＤ２，ＧＤ３，ＧＤ４，ＧＤ５，ＧＤ６に連結されていても良い。
　図１３に示したレイアウト構造は、図１５に示した回路構成に対応する。インバータ３１は、ｐＭＯＳトランジスタＰ３００およびｎＭＯＳトランジスタＮ３００によって構成される。組み合わせ回路３２は、単位回路３３，３４と、ｐＭＯＳトランジスタＰ２０１，Ｐ２０２，Ｐ２０３と、ｎＭＯＳトランジスタＮ２０１，Ｎ２０２，Ｎ２０３とによって構成される。単位回路３３は、ｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４によって構成され、単位回路３４は、ｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４によって構成される。図１５に示した回路構成は、図１６に示した回路構成を変形することによって得られる。詳しく説明すると、図１６に示した単位回路３３，３４，ｐＭＯＳトランジスタＰ２０１，ｎＭＯＳトランジスタＮ２０３，およびトライステートインバータ回路２４を組み合わせることによって、組み合わせ回路３２を構成できる。すなわち、この半導体集積回路には、インバータ回路３１，１２，１３，…，１５，，２７，単位回路３３，３４，ｐＭＯＳトランジスタＰ２０１，ｎＭＯＳトランジスタＮ２０３，トライステートインバータ回路２４，２６，およびトランスファーゲート２８を備えるフリップフロップ回路（入力切り替え機能を有するフリップフロップ）が標準セルとして形成されている。このフリップフロップ回路では、入力信号ＶＳがハイレベルである場合には、入力信号Ｖｉｎ１がインバータ回路２７に伝達され、入力信号Ｖｉｎ２は遮断状態になり、入力信号ＶＳがローレベルである場合には、入力信号Ｖｉｎ１が遮断状態になり、入力信号Ｖｉｎ２がインバータ回路２７に伝達される。なお、図１３に示した半導体集積回路は、フリップフロップ回路として機能する標準セルだけでなく他の標準セルをさらに備えていても良い。
　ここで、図１５に示した組み合わせ回路３２と図１０に示した組み合わせ回路２１とを比較すると、組み合わせ回路３２は、組み合わせ回路２１のｐＭＯＳトランジスタＰ２０４，ｎＭＯＳトランジスタＮ２０４を図１５の単位回路３３，３４に置き換えることによって構成できることが理解できる。すなわち、組み合わせ回路３２に組み合わせ回路３２の自己相似形として単位回路３３，３４が階層的に含まれているとみなせる。そのため、レイアウト設計の際、組み合わせ回路３２の最小単位である単位回路３３，３４を設計した後に、単位回路３３，３４を包含する組み合わせ回路３２を設計することにより（レイアウト設計を階層順に展開させることにより）、半導体集積回路のレイアウト構造を容易に設計できる。
　また、回路構成においてそれぞれ同一の信号をゲートに受けるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタが対向するようにｐＭＯＳトランジスタＰ３０１，Ｐ３０２，…，Ｐ３０４およびｎＭＯＳトランジスタＮ３０１，Ｎ３０２，…，Ｎ３０４を配置することにより、直線上のゲート配線Ｇ３０１，Ｇ３０２，…，Ｇ３０４を配置できる。このように、実施形態１で示したラッチに含まれる回路をフリップフロップ内に自己相似形として展開することにより、複雑な回路機能を有するフリップフロップに応用することができ、図８に示した半導体集積回路と同様に、トランジスタ間における寸法ばらつきを抑制できるとともに、半導体集積回路の回路面積を縮小できる。
　（その他の実施形態）
　以上の各実施形態において、ゲート配線以外の配線（電源配線，接地配線，入力配線，出力配線など）の配線経路は、図１，図５，図８，図１３に示された配線経路に限るものではない。また、各回路（組み合わせ回路，インバータ回路回路など）の配置位置も、図１，図５，図８，図１３に示された配置位置に限るものではない。
　　〔配線幅，隣接間隔〕
　また、複数のゲート配線および複数のダミーゲート配線のそれぞれの配線幅（Ｘ軸方向の長さ）は、一定であっても良い。複数のゲート配線および複数のダミーゲート配線の隣接間隔は、一定であっても良い。
　　〔ゲート幅〕
　さらに、複数のｐＭＯＳトランジスタのそれぞれのゲート幅は一定であっても良いし、複数のｎＭＯＳトランジスタのゲート幅は一定であっても良い。
　以上のように、上述の半導体集積回路は、トランジスタ間における寸法ばらつきを抑制できるとともに回路面積を縮小できるので、ラッチ回路やフリップフロップ回路などの標準セルが形成される半導体集積回路として有用である。
　Ｐ１０１，Ｐ１０２，…，Ｐ１０８，Ｐ１１１，Ｐ１１２　　ｐＭＯＳトランジスタ
　Ｎ１０１，Ｎ１０２，…，Ｎ１０８，Ｎ１１１，Ｎ１１２　　ｎＭＯＳトランジスタ
　Ｇ１０１，Ｇ１０２，…，Ｇ１０８　　ゲート配線
　１１　　組み合わせ回路
　１２，１３，…，１５　　インバータ回路
　１６，１７　　トライステートインバータ回路
　１２ａ　　ＮＡＮＤ回路
　Ｐ２０１，Ｐ２０２，…，Ｐ２０８　　ｐＭＯＳトランジスタ
　Ｎ２０１，Ｎ２０２，…，Ｎ２０８　　ｎＭＯＳトランジスタ
　２１，２２，２５　　組み合わせ回路
　２３，２４，２６　　トライステートインバータ回路
　２７　　インバータ回路
　２８　　トランスファーゲート
　Ｐ３０１，Ｐ３０２，…，Ｐ３０４　　ｐＭＯＳトランジスタ
　Ｎ３０１，Ｎ３０２，…，Ｎ３０４　　ｎＭＯＳトランジスタ
　３１　　インバータ回路
　３２　　組み合わせ回路
　３３，３４　　単位回路

Claims (9)

  1. 　標準セルを備える半導体集積回路であって、
    　前記標準セルのうちラッチまたはマスター・スレーブ方式のフリップフロップは、
    　　それぞれのゲート長方向が第１の方向に一致するように、前記第１の方向に沿って基板に形成された複数のｐＭＯＳトランジスタと、
    　　それぞれのゲート長方向が前記第１の方向に一致するように、前記第１の方向に沿って前記基板に形成され、且つ、前記第１の方向に直交する第２の方向において前記複数のｐＭＯＳトランジスタにそれぞれ対向する複数のｎＭＯＳトランジスタと、
    　　前記複数のｐＭＯＳトランジスタおよび前記複数のｎＭＯＳトランジスタにそれぞれ対応し、それぞれが自己に対応するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲート位置を通過するように、前記第２の方向に沿ってそれぞれ平行に直線的に延在する複数のゲート配線とを含む
    ことを特徴とする半導体集積回路。
  2. 　請求項１において、
    　前記複数のゲート配線のそれぞれの配線幅は一定である
    ことを特徴とする半導体集積回路。
  3. 　請求項１において、
    　前記複数のゲート配線の隣接間隔は一定である
    ことを特徴とする半導体集積回路。
  4. 　請求項１において、
    　前記複数のｐＭＯＳトランジスタのそれぞれのゲート幅は一定である
    ことを特徴とする半導体集積回路。
  5. 　請求項１において、
    　前記複数のｎＭＯＳトランジスタのそれぞれのゲート幅は一定である
    ことを特徴とする半導体集積回路。
  6. 　請求項１において、
    　前記ラッチまたは前記マスター・スレーブ方式のフリップフロップは、前記複数のゲート配線とともに前記第２の方向に沿って平行に直線的に延在する少なくとも１本のダミーゲート配線をさらに備える
    ことを特徴とする半導体集積回路。
  7. 　請求項１において、
    　前記複数のゲート配線のうち少なくとも１本は、
    　　前記第２の方向に沿って直線的に延在する配線本体と、
    　　前記配線本体の所定位置において前記第１の方向に突出する凸部とを有する
    ことを特徴とする半導体集積回路。
  8. 　請求項１において、
    　少なくとも１組の隣接するゲート配線は、一方のゲート配線の所定位置から他方のゲート配線の所定位置へ延びる連結配線によって連結されている
    ことを特徴とする半導体集積回路。
  9. 　請求項６において、
    　少なくとも１組の隣接するゲート配線およびダミーゲート配線は、前記ゲート配線の所定位置から前記ダミーゲート電極の所定位置へ延びる連結配線によって連結されている
    ことを特徴とする半導体集積回路。
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