JP2008159691A - 窒化物半導体結晶成長基板、窒化物半導体素子および窒化物半導体結晶成長基板の製造方法 - Google Patents
窒化物半導体結晶成長基板、窒化物半導体素子および窒化物半導体結晶成長基板の製造方法 Download PDFInfo
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Abstract
【課題】パワーデバイスの材料として適したIII族窒化物半導体結晶成長基板およびその製造方法、ならびに、そのIII族窒化物半導体結晶成長基板を用いて形成されるIII族窒化物半導体素子を提供すること。
【解決手段】この電界効果トランジスタは、積層界面がＧａＮ膜２の主面２Ａと斜めに交差するように、ＧａＮ膜２の主面２Ａ側から順に積層された、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８を備える窒化物半導体積層構造部５を備えている。また、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８の各端面は、それぞれＧａＮ膜２の主面２Ａに平行な方向に沿って露出する露出面６１、露出面７１および露出面８１となっている。
【選択図】図１
【解決手段】この電界効果トランジスタは、積層界面がＧａＮ膜２の主面２Ａと斜めに交差するように、ＧａＮ膜２の主面２Ａ側から順に積層された、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８を備える窒化物半導体積層構造部５を備えている。また、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８の各端面は、それぞれＧａＮ膜２の主面２Ａに平行な方向に沿って露出する露出面６１、露出面７１および露出面８１となっている。
【選択図】図１
Description
この発明は、III族窒化物半導体を用いた、窒化物半導体結晶成長基板、窒化物半導体素子および窒化物半導体結晶成長基板の製造方法に関する。
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび小オン抵抗といった特徴を有するＧａＮデバイスの開発が検討されている（たとえば、非特許文献１参照）。
大久保聡著、「もう光るだけじゃない 機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび小オン抵抗といった特徴を有するＧａＮデバイスの開発が検討されている（たとえば、非特許文献１参照）。
大久保聡著、「もう光るだけじゃない 機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０
これまでに提案されているＧａＮデバイスは、たとえば、ＳｉＣ基板の主面に沿って成長させられたＧａＮ層の表面に、さらにＮ型ＡｌＧａＮ層が成長させられ、このＮ型ＡｌＧａＮ層の表面近くに、ソース領域（Ｐ型領域）およびドレイン領域（Ｐ型領域）が形成されている。そして、ＧａＮデバイスは、ソース領域およびドレイン領域の上にソース電極およびドレイン電極がそれぞれ設けられ、Ｎ型ＡｌＧａＮ層の表面にゲート絶縁膜を介してゲート電極が設けられることにより、横型構造を成している。
ところが、このような横型構造を成すＧａＮデバイスは、ＧａＮ層の表面付近に現われる２次元電子ガスを通してソース−ドレイン間に電流が流れる、いわゆるノーマリーオン動作となる。
その結果、パワーデバイスにおいて必須とも言えるノーマリーオフ動作を実現することが、必ずしも容易ではないという問題がある。
その結果、パワーデバイスにおいて必須とも言えるノーマリーオフ動作を実現することが、必ずしも容易ではないという問題がある。
そこで、この発明の目的は、パワーデバイスの材料として適したIII族窒化物半導体結晶成長基板およびその製造方法を提供することにある。
また、この発明の別の目的は、上記III族窒化物半導体結晶成長基板を用いて形成されるIII族窒化物半導体素子を提供することにある。
また、この発明の別の目的は、上記III族窒化物半導体結晶成長基板を用いて形成されるIII族窒化物半導体素子を提供することにある。
上記目的を達成するための請求項１記載の発明は、基層と、積層界面が前記基層の主面と斜めに交差するように、前記基層の主面側から順に積層された、第１導電型の第１III族窒化物半導体層、前記第１導電型とは異なる第２導電型の第２III族窒化物半導体層、および前記第１導電型の第３III族窒化物半導体層を備え、前記第１、第２および第３III族窒化物半導体層の各端面が、前記基層の主面に平行な露出面を有する、窒化物半導体積層構造部と、を含む窒化物半導体結晶成長基板である。
この構成によれば、窒化物半導体結晶成長基板の窒化物半導体積層構造部は、第１、第２および第３III族窒化物半導体層の各端面が基層の主面に平行な方向に沿って露出する、露出面を有している。
そのため、この窒化物半導体結晶成長基板に、たとえば、第１、第２および第３III族窒化物半導体層の各露出面を跨るようにゲート絶縁膜を設け、このゲート絶縁膜を挟んで第２III族窒化物半導体層に対向するようにゲート電極を設け、また、第１III族窒化物半導体層に電気的に接続されるようにソース電極を設け、さらに、第３III族窒化物半導体層に電気的に接続されるようにドレイン電極を設けることにより、横型のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタを得ることができる。
そのため、この窒化物半導体結晶成長基板に、たとえば、第１、第２および第３III族窒化物半導体層の各露出面を跨るようにゲート絶縁膜を設け、このゲート絶縁膜を挟んで第２III族窒化物半導体層に対向するようにゲート電極を設け、また、第１III族窒化物半導体層に電気的に接続されるようにソース電極を設け、さらに、第３III族窒化物半導体層に電気的に接続されるようにドレイン電極を設けることにより、横型のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタを得ることができる。
また、窒化物半導体積層構造部の積層界面が、基層の主面と斜めに交差する構造とされているので、当該窒化物半導体結晶成長基板を用いて得られる電界効果トランジスタは、ノーマリーオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することができる。
また、III族窒化物半導体層によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび小オン抵抗といった特徴を享受することができる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。
また、III族窒化物半導体層によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび小オン抵抗といった特徴を享受することができる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。
なお、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
たとえば、第１III族窒化物半導体層および第３III族窒化物半導体層をＮ型とし、第２III族窒化物半導体層をＰ型として、Ｎチャネル型のＭＩＳ型電界効果トランジスタを構成する場合の動作について説明する。この場合に、ソース−ドレイン間には、ドレイン側が正となるバイアスが与えられる。このとき、第２および第３III族窒化物半導体層の界面のＰＮ接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に対して、第１III族窒化物半導体層に対して正となるバイアス電圧を印加すると、第２III族窒化物半導体層において、ゲート電極に対向するゲート絶縁膜付近の領域に領域（チャネル領域）に電子が誘起され、反転チャネルが形成される。この反転チャネルを介して、第１および第３III族窒化物半導体層間が導通し、したがって、ソース−ドレイン間が導通することになる。こうして、ゲート電極に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリーオフ動作が実現される。
たとえば、第１III族窒化物半導体層および第３III族窒化物半導体層をＮ型とし、第２III族窒化物半導体層をＰ型として、Ｎチャネル型のＭＩＳ型電界効果トランジスタを構成する場合の動作について説明する。この場合に、ソース−ドレイン間には、ドレイン側が正となるバイアスが与えられる。このとき、第２および第３III族窒化物半導体層の界面のＰＮ接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に対して、第１III族窒化物半導体層に対して正となるバイアス電圧を印加すると、第２III族窒化物半導体層において、ゲート電極に対向するゲート絶縁膜付近の領域に領域（チャネル領域）に電子が誘起され、反転チャネルが形成される。この反転チャネルを介して、第１および第３III族窒化物半導体層間が導通し、したがって、ソース−ドレイン間が導通することになる。こうして、ゲート電極に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリーオフ動作が実現される。
なお、第１および第３III族窒化物半導体層をＰ型とし、第２III族窒化物半導体層をＮ型としてＰチャネル型電界効果トランジスタを構成する場合は、バイアス電圧の極性が逆となるが、前述の場合と類似の動作となる。
また、請求項２に記載されているように、窒化物半導体結晶成長基板は、基層の主面に形成され、基層の主面の一部を露出させる開口部を有する絶縁膜を備え、窒化物半導体積層構造部が、その開口部から絶縁膜上に至る領域に形成されている構成であってもよい。
また、請求項２に記載されているように、窒化物半導体結晶成長基板は、基層の主面に形成され、基層の主面の一部を露出させる開口部を有する絶縁膜を備え、窒化物半導体積層構造部が、その開口部から絶縁膜上に至る領域に形成されている構成であってもよい。
また、請求項３に記載されているように、窒化物半導体結晶成長基板は、基層の主面を掘り下げることにより形成された凹部を有し、窒化物半導体積層構造部が、凹部内を含む基層の主面上に形成されている構成であってもよい。
また、請求項４に記載されているように、窒化物半導体結晶成長基板の基層は、III族窒化物半導体からなる半導体基層を含んでいてもよいし、請求項５に記載されているように、III族窒化物半導体とは異なる材料からなる基板を含んでいてもよい。さらにまた、請求項６に記載されているように、窒化物半導体結晶成長基板の基層は、III族窒化物半導体とは異なる材料からなる基板と、その基板に積層されるバッファ層とを含んでいてもよい。基板の上にバッファ層を積層することにより、このバッファ層の上に窒化物半導体積層構造部を良好に再成長させることができる。
また、請求項４に記載されているように、窒化物半導体結晶成長基板の基層は、III族窒化物半導体からなる半導体基層を含んでいてもよいし、請求項５に記載されているように、III族窒化物半導体とは異なる材料からなる基板を含んでいてもよい。さらにまた、請求項６に記載されているように、窒化物半導体結晶成長基板の基層は、III族窒化物半導体とは異なる材料からなる基板と、その基板に積層されるバッファ層とを含んでいてもよい。基板の上にバッファ層を積層することにより、このバッファ層の上に窒化物半導体積層構造部を良好に再成長させることができる。
また、請求項７記載の発明は、請求項１〜６のいずれか一項に記載の窒化物半導体結晶成長基板と、前記第１、第２および第３III族窒化物半導体層の前記露出面に跨るように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２III族窒化物半導体層に対向するように形成されたゲート電極と、前記第１および第３III族窒化物半導体層の一方と電気的に接続されたソース電極と、前記第１および第３III族窒化物半導体層の他方と電気的に接続されたドレイン電極と、を含む窒化物半導体素子である。この構成により、上述した効果を奏する横型のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタを実現することができる。
また、請求項８記載の発明は、前記基層が導電性材料からなる導電性基板を含む、請求項１〜６のいずれか一項に記載の窒化物半導体結晶成長基板と、前記第１、第２および第３III族窒化物半導体層の前記露出面に跨るように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第２III族窒化物半導体層に対向するように形成されたゲート電極と、前記導電性基板および前記第３窒化物半導体層の一方と電気的に接続されたソース電極と、前記導電性基板および前記第３窒化物半導体層の他方と電気的に接続されたドレイン電極と、を含む窒化物半導体素子である。この構成によっても、上述した効果を奏する横型のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタを実現することができる。
また、請求項９記載の発明は、基板上にIII族窒化物半導体からなる半導体基層を成長させる半導体基層成長工程と、積層界面が前記半導体基層の主面と斜めに交差するように、第１導電型の第１III族窒化物半導体層、前記第１導電型とは異なる第２導電型の第２III族窒化物半導体層、および前記第１導電型の第３III族窒化物半導体層を、前記半導体基層の主面側から順に積層形成する積層形成工程と、前記第１、第２および第３III族窒化物半導体層を、前記半導体基層の主面に平行な方向に沿って研磨することにより、前記第１、第２および第３III族窒化物半導体層の端面を露出させる研磨工程と、を含む、窒化物半導体結晶成長基板の製造方法である。
この方法により、請求項１に記載されている構造の窒化物半導体結晶成長基板を製造することができる。また、半導体基層を結晶成長させることにより窒化物半導体積層構造部を形成するので、たとえば、請求項７および請求項８に記載されているような窒化物半導体素子を製造する場合においては、第２III族窒化物半導体層の層厚、すなわち、チャネル領域の長さなどを高精度に制御することができる。さらに、各半導体層をエッチングする工程を必要としないので、各半導体層に物理的ダメージを与えることなく窒化物半導体素子を製造することができる。
また、請求項１０記載の発明は、前記半導体基層成長工程の後、前記半導体基層の主面に、前記半導体基層の主面の一部を露出させる開口部を有する所定パターンの絶縁膜マスクを形成するマスク形成工程をさらに含み、前記積層形成工程は、前記絶縁膜マスクをマスクとして前記開口部からIII族窒化物半導体を成長させることにより、前記開口部から前記絶縁膜マスク上に至る領域に、前記第１III族窒化物半導体層、前記第２III族窒化物半導体層、および前記第３III族窒化物半導体層を、前記半導体基層の主面側から順に積層形成する工程を含む、請求項９記載の窒化物半導体結晶成長基板の製造方法である。この方法により、請求項２に記載されている構造の窒化物半導体結晶成長基板を製造することができる。
また、請求項１１記載の発明は、前記半導体基層成長工程の後、前記半導体基層の主面を掘り下げることにより、前記半導体基層の主面に凹部を形成する凹部形成工程をさらに含み、前記積層形成工程は、前記凹部内の主面を含む前記半導体基層の主面からIII族窒化物半導体を成長させることにより、前記半導体基層の主面上に、前記第１III族窒化物半導体層、前記第２III族窒化物半導体層、および前記第３III族窒化物半導体層を、前記半導体基層の主面側から順に積層形成する工程を含む、請求項５記載の窒化物半導体結晶成長基板の製造方法である。この方法により、請求項３に記載されている構造の窒化物半導体結晶成長基板を製造することができる。
また、請求項１２記載の発明は、前記窒化物半導体結晶成長基板を、５００℃〜１１００℃で熱処理する工程をさらに含む、請求項９〜１１のいずれか一項に記載の窒化物半導体結晶成長基板の製造方法である。
この構成によれば、前記第１、第２および第３III族窒化物半導体層の端面を露出させる研磨工程が行なわれた後の窒化物半導体結晶成長基板が、５００℃〜１１００℃で熱処理される。たとえば、研磨工程を化学的機械研磨法により行ない、その後、上記した熱処理を行なえば、ドライエッチング（異方性エッチング）により研磨工程を行なう場合に比べて、研磨後の端面に残るダメージを少なくすることができ、良好な状態の端面にすることができる。
この構成によれば、前記第１、第２および第３III族窒化物半導体層の端面を露出させる研磨工程が行なわれた後の窒化物半導体結晶成長基板が、５００℃〜１１００℃で熱処理される。たとえば、研磨工程を化学的機械研磨法により行ない、その後、上記した熱処理を行なえば、ドライエッチング（異方性エッチング）により研磨工程を行なう場合に比べて、研磨後の端面に残るダメージを少なくすることができ、良好な状態の端面にすることができる。
さらに、請求項１３に記載されているように、研磨工程は、化学的機械研磨法により行なってもよい。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る電界効果トランジスタ（窒化物半導体素子）の構造を説明するための図解的な断面図である。
この電界効果トランジスタは、横型構造のＭＩＳ型電界効果トランジスタであって、基板１と、この基板１の上に成長させられたＧａＮ膜２（半導体基層）と、このＧａＮ膜２の主面２Ａに形成され、この主面２Ａの一部を露出させる開口部３を有する絶縁膜マスク４（絶縁膜）と、この絶縁膜マスク４の開口部３から、絶縁膜マスク４の上に至る領域に形成された窒化物半導体積層構造部５とを備えており、これらによって、ＧａＮ結晶成長基板１６（窒化物半導体結晶成長基板）が構成されている。
図１は、この発明の第１の実施形態に係る電界効果トランジスタ（窒化物半導体素子）の構造を説明するための図解的な断面図である。
この電界効果トランジスタは、横型構造のＭＩＳ型電界効果トランジスタであって、基板１と、この基板１の上に成長させられたＧａＮ膜２（半導体基層）と、このＧａＮ膜２の主面２Ａに形成され、この主面２Ａの一部を露出させる開口部３を有する絶縁膜マスク４（絶縁膜）と、この絶縁膜マスク４の開口部３から、絶縁膜マスク４の上に至る領域に形成された窒化物半導体積層構造部５とを備えており、これらによって、ＧａＮ結晶成長基板１６（窒化物半導体結晶成長基板）が構成されている。
窒化物半導体積層構造部５は、積層界面がＧａＮ膜２の主面２Ａと斜めに交差するように、ＧａＮ膜２の主面２Ａ側から順に積層された、Ｎ型ＧａＮ層６（第１III族窒化物半導体層）、Ｐ型ＧａＮ層７（第２III族窒化物半導体層）およびＮ型ＧａＮ層８（第３III族窒化物半導体層）を備えている。また、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８の各端面は、それぞれＧａＮ膜２の主面２Ａに平行な方向に沿って露出する露出面６１、露出面７１および露出面８１となっている。
基板１としては、たとえば、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板、サファイア基板などの絶縁性基板など、III族窒化物半導体とは異なる材料からなる基板を適用することができる。
ＧａＮ膜２は、ＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表されるIII族窒化物半導体系化合物の一例であり、基板１に積層されるバッファ層としての機能を有している。また、ＧａＮ膜２には、ドーパント（Ｎ型またはＰ型）が含まれていてもよいし、含まれていなくてもよい。このＧａＮ膜２を基板１の上に積層することにより、ＧａＮ膜２の上に窒化物半導体積層構造部５を良好に再成長させることができる。
ＧａＮ膜２は、ＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表されるIII族窒化物半導体系化合物の一例であり、基板１に積層されるバッファ層としての機能を有している。また、ＧａＮ膜２には、ドーパント（Ｎ型またはＰ型）が含まれていてもよいし、含まれていなくてもよい。このＧａＮ膜２を基板１の上に積層することにより、ＧａＮ膜２の上に窒化物半導体積層構造部５を良好に再成長させることができる。
基板１としてＧａＮ基板を用い、その表面にＧａＮ膜２を形成すると、基板１とＧａＮ膜２との格子定数が整合するので、ＧａＮ膜２の結晶欠陥が少なくなる。そのため、ＧａＮ膜２の主面２Ａに、さらにＮ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８を順にエピタキシャル成長させれば、転位欠陥の少ない窒化物半導体積層構造部５を得ることができる。
絶縁膜マスク４は、たとえば、酸化物または窒化物を用いて構成することができる。より具体的には、酸化シリコン（ＳｉＯ2）、酸化ガリウム（Ｇａ2Ｏ3）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ2Ｏ3）および窒化シリコン（ＳｉＮ）などを用いて構成することができる。
Ｎ型ＧａＮ層６の露出面６１、Ｐ型ＧａＮ層７の露出面７１およびＮ型ＧａＮ層８の露出面８１には、これらの露出面に跨るようにゲート絶縁膜１０が形成されており、このゲート絶縁膜１０を挟んで、Ｐ型ＧａＮ層７に対向するようにゲート電極１１が形成されている。
Ｎ型ＧａＮ層６の露出面６１、Ｐ型ＧａＮ層７の露出面７１およびＮ型ＧａＮ層８の露出面８１には、これらの露出面に跨るようにゲート絶縁膜１０が形成されており、このゲート絶縁膜１０を挟んで、Ｐ型ＧａＮ層７に対向するようにゲート電極１１が形成されている。
ゲート絶縁膜１０としては、上記した絶縁膜マスク４と同様の絶縁材料を適用することができる。一方、ゲート電極１１としては、たとえば、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニッケル−金合金（Ｎｉ−Ａｕ合金）、ニッケル−チタン−金合金（Ｎｉ−Ｔｉ−Ａｕ合金）、パラジウム−金合金（Ｐｄ−Ａｕ合金）、パラジウム−チタン−金合金（Ｐｄ−Ｔｉ−Ａｕ合金）、パラジウム−白金−金合金（Ｐｄ−Ｐｔ−Ａｕ合金）、ポリシリコンなどの導電性材料を適用することができる。
Ｐ型ＧａＮ層７においてゲート絶縁膜１０付近の領域は、ゲート電極１１に対向したチャネル領域１２である。チャネル領域１２には、ゲート電極１１に適切なバイアス電圧が与えられることにより、Ｎ型ＧａＮ層６とＮ型ＧａＮ層８との間を導通させる反転チャネルが形成される。
窒化物半導体積層構造部５は、ＧａＮ膜２の上に、いわゆる横方向エピタキシャル成長（ＥＬＯ：Epitaxial Lateral Overgrowth）によって形成され、その後、たとえば、化学的機械研磨法（以下、ＣＭＰ法と表記する。）などの研磨方法により研磨されている。より具体的には、Ｎ型ＧａＮ層６およびＰ型ＧａＮ層７は、いわゆる縦方向選択エピタキシャル成長によって形成され、Ｎ型ＧａＮ層８は、いわゆる横方向選択エピタキシャル成長によって形成され、その後研磨されている。
窒化物半導体積層構造部５は、ＧａＮ膜２の上に、いわゆる横方向エピタキシャル成長（ＥＬＯ：Epitaxial Lateral Overgrowth）によって形成され、その後、たとえば、化学的機械研磨法（以下、ＣＭＰ法と表記する。）などの研磨方法により研磨されている。より具体的には、Ｎ型ＧａＮ層６およびＰ型ＧａＮ層７は、いわゆる縦方向選択エピタキシャル成長によって形成され、Ｎ型ＧａＮ層８は、いわゆる横方向選択エピタキシャル成長によって形成され、その後研磨されている。
主面がｃ面（０００１）の基板１を用いると、この基板１の上にエピタキシャル成長によって成長させられるＧａＮ膜２は、やはりｃ面（０００１）を主面として形成される。そして、開口部３から露出しているＧａＮ膜２から、たとえば、ｒ面（１０-１２）が安定となる条件でＧａＮ系化合物半導体の結晶成長を行なうと、このＧａＮ膜２の主面と斜めに交差して形成される窒化物半導体積層構造部５、つまり、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８は、ｒ面（１０-１２）を主面として積層されることとなる。
なお、ＧａＮ膜２は、その主面２Ａがｒ面（１０-１２）となるように基板１上に成長させられてもよい。この場合には、それに応じて、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８は、対応する結晶面を主面として積層されることになる。
そして、Ｎ型ＧａＮ層６の露出面６１にソース電極１３が設けられている。これにより、ソース電極１３は、Ｎ型ＧａＮ層６と電気的に接続されることになる。また、Ｎ型ＧａＮ層８の露出面８１にドレイン電極１４が設けられている。これにより、ドレイン電極１４は、Ｎ型ＧａＮ層８と電気的に接続されることになる。なお、ソース電極１３をＮ型ＧａＮ層８の露出面８１に設けてもよく、その場合には、ドレイン電極１４は、Ｎ型ＧａＮ層６の露出面６１に設けられる。つまり、ソース電極１３がＮ型ＧａＮ層６およびＮ型ＧａＮ層８の一方と電気的に接続され、ドレイン電極１４がＮ型ＧａＮ層６およびＮ型ＧａＮ層８の他方と接続される。
そして、Ｎ型ＧａＮ層６の露出面６１にソース電極１３が設けられている。これにより、ソース電極１３は、Ｎ型ＧａＮ層６と電気的に接続されることになる。また、Ｎ型ＧａＮ層８の露出面８１にドレイン電極１４が設けられている。これにより、ドレイン電極１４は、Ｎ型ＧａＮ層８と電気的に接続されることになる。なお、ソース電極１３をＮ型ＧａＮ層８の露出面８１に設けてもよく、その場合には、ドレイン電極１４は、Ｎ型ＧａＮ層６の露出面６１に設けられる。つまり、ソース電極１３がＮ型ＧａＮ層６およびＮ型ＧａＮ層８の一方と電気的に接続され、ドレイン電極１４がＮ型ＧａＮ層６およびＮ型ＧａＮ層８の他方と接続される。
ソース電極１３は、少なくともＡｌを含む金属で構成することが好ましく、たとえば、Ｔｉ−Ａｌ合金で構成することができる。ドレイン電極１４もソース電極１３と同様に、Ａｌを含む金属で構成することが好ましく、たとえば、Ｔｉ−Ａｌ合金で構成することができる。Ａｌを含む金属でソース電極１３およびドレイン電極１４を構成しておくことにより、配線層（図示せず）との良好なコンタクトをとることができる。その他、ソース電極１３およびドレイン電極１４は、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
次に、この電界効果トランジスタの動作について説明する。
ソース電極１３とドレイン電極１４との間には、ドレイン電極１４側が正となるバイアス電圧が与えられる。これにより、Ｎ型ＧａＮ層８とＰ型ＧａＮ層７との界面のＰＮ接合には逆方向電圧が与えられ、その結果、Ｎ型ＧａＮ層６とＮ型ＧａＮ層８との間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態で、ソース電極１３とゲート電極１１との間に、ゲート電極１１側が正となる所定の電圧を与えると、Ｐ型ＧａＮ層７に対するバイアスがゲート電極１１に与えられる。これにより、Ｐ型ＧａＮ層７のチャネル領域１２には、電子が誘起されて、反転チャネルが形成される。この反転チャネルを介して、Ｎ型ＧａＮ層６とＮ型ＧａＮ層８との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極１１に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極１１にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリーオフ動作が可能となる。
ソース電極１３とドレイン電極１４との間には、ドレイン電極１４側が正となるバイアス電圧が与えられる。これにより、Ｎ型ＧａＮ層８とＰ型ＧａＮ層７との界面のＰＮ接合には逆方向電圧が与えられ、その結果、Ｎ型ＧａＮ層６とＮ型ＧａＮ層８との間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態で、ソース電極１３とゲート電極１１との間に、ゲート電極１１側が正となる所定の電圧を与えると、Ｐ型ＧａＮ層７に対するバイアスがゲート電極１１に与えられる。これにより、Ｐ型ＧａＮ層７のチャネル領域１２には、電子が誘起されて、反転チャネルが形成される。この反転チャネルを介して、Ｎ型ＧａＮ層６とＮ型ＧａＮ層８との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極１１に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極１１にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリーオフ動作が可能となる。
また、窒化物半導体積層構造部５がエピタキシャル成長によって形成されることにより、その内部に、図１に破線で示す転位欠陥１５が発生した場合であっても、その転位欠陥１５の方向と、ソース−ドレイン間で流れる電流の方向とが異なる（ほぼ垂直である）ため、電界効果トランジスタにおける漏れ電流（リーク電流）の発生を抑制することができる。
図２Ａ〜２Ｈは、図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
図１の電界効果トランジスタを製造するに際しては、図２Ａに示すように、まず、基板１の上に、横方向選択エピタキシャル成長法により、ＧａＮ膜２が形成される（半導体基層成長工程）。なお、ＧａＮ膜２をエピタキシャル成長させるときに、Ｎ型ドーパントを含める場合には、たとえばＳｉを用いればよく、Ｐ型ドーパントを含める場合には、たとえば、Ｍｇ、Ｃなどを用いればよい。
図１の電界効果トランジスタを製造するに際しては、図２Ａに示すように、まず、基板１の上に、横方向選択エピタキシャル成長法により、ＧａＮ膜２が形成される（半導体基層成長工程）。なお、ＧａＮ膜２をエピタキシャル成長させるときに、Ｎ型ドーパントを含める場合には、たとえばＳｉを用いればよく、Ｐ型ドーパントを含める場合には、たとえば、Ｍｇ、Ｃなどを用いればよい。
次に、図２Ｂに示すように、ＧａＮ膜２の上に、たとえば、プラズマ化学気相成長法（プラズマＣＶＤ法）により、絶縁膜マスク４の材料である絶縁膜材料１７が積層される。そして、この絶縁膜材料１７の上に、開口部３に対応する開口部１８を有するフォトレジスト２４が形成される。より具体的には、まず、絶縁膜材料１７の全面にフォトレジスト２４が塗布され、フォトリソグラフィによってパターニングされて、開口部３に対応する開口部１８を有するフォトレジスト２４が形成される。
次に、図２Ｃに示すように、開口部１８から露出する絶縁膜材料１７が、たとえば、ドライエッチングによってエッチングされ、残りの絶縁膜材料１７の上に残存するフォトレジスト２４が溶解除去させられる（マスク形成工程）。これにより、開口部３を有する絶縁膜マスク４が形成される。
次に、図２Ｄに示すように、開口部３から露出しているＧａＮ膜２の主面２Ａから、Ｎ型ＧａＮ層６が縦方向に選択的にエピタキシャル成長させられ、次いで、そのＮ型ＧａＮ層６の表面から、Ｐ型ＧａＮ層７が縦方向に選択的にエピタキシャル成長させられる。
次に、図２Ｄに示すように、開口部３から露出しているＧａＮ膜２の主面２Ａから、Ｎ型ＧａＮ層６が縦方向に選択的にエピタキシャル成長させられ、次いで、そのＮ型ＧａＮ層６の表面から、Ｐ型ＧａＮ層７が縦方向に選択的にエピタキシャル成長させられる。
より具体的には、ＧａＮ系化合物半導体が縦方向に成長しやすい条件（成長温度およびチャンバ内圧力など）で、ＧａＮ膜２の露出部分を核として、ＧａＮ系化合物半導体の結晶を成長させる。これにより、開口部３から露出しているＧａＮ膜２から、開口部３のパターンに沿って延びる尾根形状のＮ型ＧａＮ層６が成長する。このＮ型ＧａＮ層６は、ＧａＮ膜２の主面２Ａに対して傾斜した一対の傾斜面６Ａ，６Ｂを有し、これらが開口部３のパターンに沿って延びる稜線部６Ｃを形成している。このとき、傾斜面６Ａ，６ＢはＧａＮ系化合物半導体結晶のｒ面となっている。つまり、ｒ面が安定となる条件でＧａＮ系化合物半導体の結晶成長を行なうことにより、Ｎ型ＧａＮ層６の縦方向選択エピタキシャル成長が可能になる。なお、Ｎ型ＧａＮ層６をエピタキシャル成長させるときのＮ型ドーパントとしては、たとえば、Ｓｉを用いればよい。
そして、Ｐ型ＧａＮ層７についても、Ｎ型ＧａＮ層６の場合と同様の方法により、ＧａＮ系化合物半導体の結晶成長を行なうことにより、Ｐ型ＧａＮ層７の縦方向選択エピタキシャル成長が可能になる。なお、Ｐ型ＧａＮ層７をエピタキシャル成長させるときのＰ型ドーパントとしては、たとえば、Ｍｇ、Ｃなどを用いればよい。
次に、図２Ｅに示すように、Ｐ型ＧａＮ層７から、ＧａＮ系半導体層成長部１９がＧａＮ膜２の主面２Ａに沿う横方向へと選択的にエピタキシャル成長させられる。なお、この実施形態では、図２Ｄおよび図２Ｅで示される工程が、この発明の積層形成工程に相当する。
次に、図２Ｅに示すように、Ｐ型ＧａＮ層７から、ＧａＮ系半導体層成長部１９がＧａＮ膜２の主面２Ａに沿う横方向へと選択的にエピタキシャル成長させられる。なお、この実施形態では、図２Ｄおよび図２Ｅで示される工程が、この発明の積層形成工程に相当する。
より具体的には、ＧａＮ系化合物半導体が横方向に成長しやすい条件（成長温度およびチャンバ内圧力など）で、Ｐ型ＧａＮ層７からの結晶成長を行う。これにより、尾根形状のＰ型ＧａＮ層７からＧａＮ系半導体層成長部１９が横方向に成長し、平坦な頂面を有するＧａＮ系半導体層成長部１９が複数形成された状態を経て、図２Ｆに示すように、さらにこれら複数のＧａＮ系半導体層成長部１９の隣接するもの同士が接合して、一体化したＮ型ＧａＮ層８が得られる。なお、Ｎ型ＧａＮ層８をエピタキシャル成長させるときのＮ型ドーパントとしては、たとえば、Ｓｉを用いればよい。
このようにして得られるＮ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８は、ＧａＮ膜２からの転位を受け継ぐので、図２Ｆに破線で示すように、その内部に転位欠陥１５が生じる。
次に、図２Ｇに示すように、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８が、ＧａＮ膜２の主面２Ａに平行な方向に沿って、ＣＭＰ法により研磨されて（研磨工程）、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８の各端面が同一平面上となるように平坦化される。各端面が平坦化されることにより、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８の各端面が、それぞれＧａＮ膜２の主面２Ａに平行な方向に沿って露出する露出面６１、露出面７１および露出面８１となり、窒化物半導体積層構造部５が得られる。これにより、ＧａＮ結晶成長基板１６が得られる。
次に、図２Ｇに示すように、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８が、ＧａＮ膜２の主面２Ａに平行な方向に沿って、ＣＭＰ法により研磨されて（研磨工程）、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８の各端面が同一平面上となるように平坦化される。各端面が平坦化されることにより、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８の各端面が、それぞれＧａＮ膜２の主面２Ａに平行な方向に沿って露出する露出面６１、露出面７１および露出面８１となり、窒化物半導体積層構造部５が得られる。これにより、ＧａＮ結晶成長基板１６が得られる。
その後、このＧａＮ結晶成長基板１６が、たとえば、Ｎ2雰囲気下５００℃〜１１００℃の温度で熱処理される。Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８をＣＭＰ法により研磨した後、上記した熱処理を行なうことにより、たとえば、ドライエッチング（異方性エッチング）により研磨を行なう場合に比べて、研磨後の各露出面（６１、７１、８１）に残るダメージを少なくすることができ、良好な状態の露出面にすることができる。
そして、図２Ｈに示すように、Ｎ型ＧａＮ層６の露出面６１、Ｐ型ＧａＮ層７の露出面７１およびＮ型ＧａＮ層８の露出面８１に跨るようにゲート絶縁膜１０が形成され、このゲート絶縁膜１０を挟んで、Ｐ型ＧａＮ層７に対向するようにゲート電極１１が形成される。また、Ｎ型ＧａＮ層６の露出面６１にソース電極１３が形成され、Ｎ型ＧａＮ層８の露出面８１にドレイン電極１４が形成されることにより、図１に示す構造の電界効果トランジスタを得ることができる。
なお、窒化物半導体積層構造部５を形成するためのエピタキシャル成長法としては、液相エピタキシャル成長、気相エピタキシャル成長または分子線エピタキシャル成長のいずれの方法が適用されてもよい。
また、基板１上にストライプ状に形成された複数の窒化物半導体積層構造部５は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部５のゲート電極１１、ソース電極１３およびドレイン電極１４は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１４は、隣接する窒化物半導体積層構造部５間で共有することができる。
また、基板１上にストライプ状に形成された複数の窒化物半導体積層構造部５は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部５のゲート電極１１、ソース電極１３およびドレイン電極１４は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１４は、隣接する窒化物半導体積層構造部５間で共有することができる。
以上のように、この実施形態によれば、ＧａＮ結晶成長基板１６の窒化物半導体積層構造部５の各積層界面が、ＧａＮ膜２の主面２Ａと斜めに交差する構造とされている。たとえば、主面２Ａがｃ面（０００１）である場合には、窒化物半導体積層構造部５の積層界面は、ｒ面（１０-１２）となる。そのため、このような構造を成すＧａＮ結晶成長基板１６を用いて形成される、この実施形態に係る電界効果トランジスタは、ノーマリーオフ動作、すなわち、ゲート電極１１にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することができる。
また、ＧａＮなどのIII族窒化物半導体によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび小オン抵抗といった特徴を享受することができる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。 さらに、ＧａＮ膜２から結晶成長させることにより窒化物半導体積層構造部５を形成するので、Ｐ型ＧａＮ層７の層厚、すなわち、チャネル領域１２の長さなどを高精度に制御することができる。さらに、各ＧａＮ層（６、７、８）をエッチングする工程を必要としないので、各ＧａＮ層（６、７、８）に物理的ダメージを与えることなく電界効果トランジスタを製造することができる。
図３は、この発明の第２の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図３において、前述の図１に対応する部分には、図１の場合と同一の参照符号を付して示す。
この実施形態では、ＧａＮ膜２の主面２Ａ上に絶縁膜マスク４が形成されておらず、ＧａＮ膜２には、主面２ＡからＧａＮ膜２の膜厚途中までエッチングすることにより、凹部２０が形成されている。そして、この凹部２０からＧａＮ膜２の上に至る領域に窒化物半導体積層構造部５が形成されている。
この実施形態では、ＧａＮ膜２の主面２Ａ上に絶縁膜マスク４が形成されておらず、ＧａＮ膜２には、主面２ＡからＧａＮ膜２の膜厚途中までエッチングすることにより、凹部２０が形成されている。そして、この凹部２０からＧａＮ膜２の上に至る領域に窒化物半導体積層構造部５が形成されている。
窒化物半導体積層構造部５は、積層界面が断面Ｗ字状となるように、ＧａＮ膜２の主面２Ａ側から順に積層された、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８を備えている。より具体的には、中央に配置されるＰ型ＧａＮ層７が断面Ｗ字形に形成され、このＰ型ＧａＮ層７の外側の領域にＮ型ＧａＮ層６が形成され、内側の領域にＮ型ＧａＮ層８が形成されており、平面視では、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７、Ｎ型ＧａＮ層８、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層６が順にストライプ状となるように形成されている。窒化物半導体積層構造部５がこのように形成されているため、窒化物半導体積層構造部５の各積層界面は、ＧａＮ膜２の主面２Ａに対して傾斜している。
たとえば、上述したように、ＧａＮ膜２を、ｃ面（０００１）を主面として形成した後、このＧａＮ膜２から、たとえば、ｒ面（１０-１２）が安定となる条件でＧａＮ系化合物半導体の結晶成長を行なうと、Ｎ型ＧａＮ層６とＰ型ＧａＮ層７との積層界面（７Ａ、７Ｂ、７Ｃおよび７Ｄ）はｒ面（１０-１２）となり、Ｐ型ＧａＮ層７とＮ型ＧａＮ層８との積層界面（８Ａ、８Ｂ、８Ｃおよび８Ｄ）も、やはりｒ面（１０-１２）となる。
そして、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８の各端面は、それぞれＧａＮ膜２の主面２Ａに平行な方向に沿って露出する露出面６１、露出面７１および露出面８１となっている。その他の構成は、前述の第１の実施形態の場合と同様である。この構成によっても、前述の第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
図４Ａ〜４Ｈは、図３の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
図３の電界効果トランジスタを製造するに際しては、図４Ａに示すように、まず、基板１の上に、横方向選択エピタキシャル成長法により、ＧａＮ膜２が形成される（半導体基層成長工程）。
図３の電界効果トランジスタを製造するに際しては、図４Ａに示すように、まず、基板１の上に、横方向選択エピタキシャル成長法により、ＧａＮ膜２が形成される（半導体基層成長工程）。
次に、図４Ｂに示すように、ＧａＮ膜２の上に、凹部２０に対応する開口部２１を有するフォトレジスト２２が形成される。より具体的には、まず、ＧａＮ膜２の全面にフォトレジスト２２が塗布され、フォトリソグラフィによってパターニングされて、凹部２０に対応する開口部２１を有するフォトレジスト２２が形成される。
次に、図４Ｃに示すように、開口部２１から露出するＧａＮ膜２が、たとえば、ドライエッチングによってエッチングされ、残りのＧａＮ膜２の上に残存するフォトレジスト２２が溶解除去させられる（凹部形成工程）。これにより、凹部２０を有するＧａＮ膜２が形成される。
次に、図４Ｃに示すように、開口部２１から露出するＧａＮ膜２が、たとえば、ドライエッチングによってエッチングされ、残りのＧａＮ膜２の上に残存するフォトレジスト２２が溶解除去させられる（凹部形成工程）。これにより、凹部２０を有するＧａＮ膜２が形成される。
次に、図４Ｄに示すように、凹部２０を含むＧａＮ膜２の主面２Ａから、Ｎ型ＧａＮ層６が縦方向に選択的にエピタキシャル成長させられる。このとき、凹部２０が形成されている主面２Ａからは、凹部２０のパターンに沿って延びる相対的に低い尾根形状のＮ型ＧａＮ層６が成長する。この低い尾根形状のＮ型ＧａＮ層６は、ＧａＮ膜２の主面２Ａに対して傾斜した一対の傾斜面７Ｂ，７Ｃを有している。一方、凹部２０が形成されていない主面２Ａからは、相対的に高い尾根形状のＮ型ＧａＮ層６が成長する。この高い尾根形状のＮ型ＧａＮ層６は、ＧａＮ膜２の主面２Ａに対して傾斜した一対の傾斜面７Ａ，７Ｄを有している。そして、Ｎ型ＧａＮ層６が成長させられた後、そのＮ型ＧａＮ層６の表面から、Ｐ型ＧａＮ層７が縦方向に選択的にエピタキシャル成長させられる。
Ｐ型ＧａＮ層７についても、Ｎ型ＧａＮ層６と同様に、相対的に低い尾根形状の層と相対的に高い尾根形状の層が成長する。また、相対的に低い尾根形状のＰ型ＧａＮ層７は、ＧａＮ膜２の主面２Ａに対して傾斜した一対の傾斜面８Ｂ，８Ｃを有しており、相対的に高い尾根形状のＰ型ＧａＮ層７は、ＧａＮ膜２の主面２Ａに対して傾斜した一対の傾斜面８Ａ，８Ｄを有している。
次に、図４Ｅに示すように、Ｐ型ＧａＮ層７から、ＧａＮ系半導体層成長部２３がＧａＮ膜２の主面２Ａに沿う横方向へと選択的にエピタキシャル成長させられる。なお、この実施形態では、図４Ｄおよび図４Ｅで示される工程が、この発明の積層形成工程に相当する。そして、平坦な頂面を有するＧａＮ系半導体層成長部２３が複数形成された状態を経て、図４Ｆに示すように、さらにこれら複数のＧａＮ系半導体層成長部２３の隣接するもの同士が接合して、一体化したＮ型ＧａＮ層８が得られる。このようにして得られるＮ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８は、ＧａＮ膜２からの転位を受け継ぐので、図４Ｆに破線で示すように、その内部に転位欠陥１５が生じる。
次に、図４Ｇに示すように、Ｎ型ＧａＮ層８の表面側からＰ型ＧａＮ層７の相対的に低い尾根部分に達しない深さまで、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８が、ＧａＮ膜２の主面２Ａに平行な方向に沿って、ＣＭＰ法により研磨されて（研磨工程）、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８の各端面が同一平面上となるように平坦化される。各端面が平坦化されることにより、Ｎ型ＧａＮ層６、Ｐ型ＧａＮ層７およびＮ型ＧａＮ層８の各端面が、それぞれＧａＮ膜２の主面２Ａに平行な方向に沿って露出する露出面６１、露出面７１および露出面８１となり、窒化物半導体積層構造部５が得られる。これにより、ＧａＮ結晶成長基板１６が得られる。その後、このＧａＮ結晶成長基板１６が、たとえば、Ｎ2雰囲気下５００℃〜１１００℃の温度で熱処理される。
そして、図４Ｈに示すように、Ｎ型ＧａＮ層６の露出面６１、Ｐ型ＧａＮ層７の露出面７１およびＮ型ＧａＮ層８の露出面８１に跨るようにゲート絶縁膜１０が形成され、このゲート絶縁膜１０を挟んで、Ｐ型ＧａＮ層７に対向するようにゲート電極１１が形成される。また、Ｎ型ＧａＮ層６の露出面６１にソース電極１３が形成され、Ｎ型ＧａＮ層８の露出面８１にドレイン電極１４が形成されることにより、図３に示す構造の電界効果トランジスタを得ることができる。
また、基板１上にストライプ状に形成された複数の窒化物半導体積層構造部５は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部５のゲート電極１１、ソース電極１３およびドレイン電極１４は、それぞれ、図示しない位置で共通接続されている。ソース電極１３は、隣接する窒化物半導体積層構造部５間で共有することができる。
また、この実施形態においても、ソース電極１３をＮ型ＧａＮ層８の露出面８１に設けてもよい。その場合には、ドレイン電極１４は、Ｎ型ＧａＮ層６の露出面６１に設けられる。
また、この実施形態においても、ソース電極１３をＮ型ＧａＮ層８の露出面８１に設けてもよい。その場合には、ドレイン電極１４は、Ｎ型ＧａＮ層６の露出面６１に設けられる。
図５は、この発明の第３の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図５において、前述の図１に示された各部に相当する部分には、図１の場合と同一の参照符号を付して示す。
この実施形態では、ＧａＮ膜２が設けられていない構成となっており、基板１の主面１Ａには、この主面１Ａの一部を露出させる開口部３を有する絶縁膜マスク４が形成されている。そして、窒化物半導体積層構造部５は、この絶縁膜マスク４の開口部３から、絶縁膜マスク４の上に至る領域に形成されている。
この実施形態では、ＧａＮ膜２が設けられていない構成となっており、基板１の主面１Ａには、この主面１Ａの一部を露出させる開口部３を有する絶縁膜マスク４が形成されている。そして、窒化物半導体積層構造部５は、この絶縁膜マスク４の開口部３から、絶縁膜マスク４の上に至る領域に形成されている。
この実施形態によれば、ＧａＮ結晶成長基板１６の窒化物半導体積層構造部５の各積層界面が、基板１の主面１Ａと斜めに交差する構造とされている。たとえば、主面１Ａがｃ面（０００１）である場合には、窒化物半導体積層構造部５の積層界面は、ｒ面（１０-１２）となる。その他の構成は、前述の第１の実施形態の場合と同様である。この構成によっても、前述の第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
この電界効果トランジスタは、図２Ａ〜２Ｈを参照して説明した方法と類似の方法により作製することができる。この場合において、たとえば、図２Ａに示す工程を省略し、図２Ｂに示す工程において、基板１の上に、絶縁膜材料１７を積層し、この絶縁膜材料１７の上にフォトレジスト２４を形成する。そして、図２Ｃに示す工程において、フォトレジスト２４を除去することにより、絶縁膜マスク４を形成した後、この絶縁膜マスク４の開口部３から窒化物半導体積層構造部５を成長させればよい。その他の工程については、前述の第１の実施形態の場合と同様である。
図６は、この発明の第４の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図６において、前述の図１に示された各部に相当する部分には、図１の場合と同一の参照符号を付して示す。
この実施形態では、基板１が導電性を有する導電性基板２５である構成となっている。導電性基板２５としては、上述したように、たとえば、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの基板を適用することができる。また、ソース電極１３がＮ型ＧａＮ層６の露出面６１の上に設けられておらず、導電性基板２５の、ＧａＮ膜２が形成される側と反対側の表面２５Ａのほぼ全域を覆うように、ソース電極１３が被着形成されている。その他の構成は、前述の第１の実施形態の場合と同様である。この構成によっても、前述の第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
この実施形態では、基板１が導電性を有する導電性基板２５である構成となっている。導電性基板２５としては、上述したように、たとえば、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの基板を適用することができる。また、ソース電極１３がＮ型ＧａＮ層６の露出面６１の上に設けられておらず、導電性基板２５の、ＧａＮ膜２が形成される側と反対側の表面２５Ａのほぼ全域を覆うように、ソース電極１３が被着形成されている。その他の構成は、前述の第１の実施形態の場合と同様である。この構成によっても、前述の第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
この電界効果トランジスタは、図２Ａ〜２Ｈを参照して説明した方法と類似の方法により作製することができる。この場合において、基板１に代えて導電性基板２５を用い、さらに、たとえば、図２Ｈで示す工程において、ソース電極１３をＮ型ＧａＮ層６の露出面６１に設けずに、導電性基板２５の表面２５Ａに被着形成すればよい。その他の工程については、前述の第１の実施形態の場合と同様である。なお、電界効果トランジスタが複数形成される場合には、ソース電極１３は、複数の窒化物半導体積層構造部５のすべてに対して共通の電極となる。また、ドレイン電極１４を導電性基板２５の表面２５Ａに被着形成してもよく、その場合には、ソース電極１３は、Ｎ型ＧａＮ層８の露出面８１に設けられる。つまり、ソース電極１３が導電性基板２５およびＮ型ＧａＮ層８の一方と電気的に接続され、ドレイン電極１４が導電性基板２５およびＮ型ＧａＮ層８の他方と接続される。
図７は、この発明の第５の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。この図７において、前述の図１に示された各部に相当する部分には、図１の場合と同一の参照符号を付して示す。
この実施形態では、基板１が設けられていない構成となっている。その他の構成は、前述の第１の実施形態の場合と同様である。この構成によっても、前述の第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
この実施形態では、基板１が設けられていない構成となっている。その他の構成は、前述の第１の実施形態の場合と同様である。この構成によっても、前述の第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
この電界効果トランジスタは、図２Ａ〜２Ｈを参照して説明した方法と類似の方法により作製することができる。この場合において、たとえば、図２Ｇに示す工程後にＧａＮ結晶成長基板１６を熱処理した後、基板１をレーザリフトオフ法、ＣＭＰ（化学的機械的研磨）処理またはエッチング処理などの方法により、除去すればよい。その他の工程については、前述の第１の実施形態の場合と同様である。なお、この実施形態においても、第４の実施形態と同様に、ソース電極１３またはドレイン電極１４の一方が、ＧａＮ膜２の、窒化物半導体積層構造部５が成長させられる側と反対側の表面２Ｂのほぼ全域を覆うように被着形成されてもよい。
以上、この発明の５つの実施形態について説明したが、この発明はさらに他の形態で実施することもできる。
たとえば、Ｎ型ＧａＮ層６およびＮ型ＧａＮ層８をそれぞれＰ型とし、Ｐ型ＧａＮ層７をＮ型としてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
たとえば、Ｎ型ＧａＮ層６およびＮ型ＧａＮ層８をそれぞれＰ型とし、Ｐ型ＧａＮ層７をＮ型としてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 基板
１Ａ 主面
２ ＧａＮ膜
２Ａ 主面
３ 開口部
４ 絶縁膜マスク
５ 窒化物半導体積層構造部
６ Ｎ型ＧａＮ層
７ Ｐ型ＧａＮ層
８ Ｎ型ＧａＮ層
１０ ゲート絶縁膜
１１ ゲート電極
１３ ソース電極
１４ ドレイン電極
１６ ＧａＮ結晶成長基板
２０ 凹部
２５ 導電性基板
６１ 露出面
７１ 露出面
８１ 露出面
１Ａ 主面
２ ＧａＮ膜
２Ａ 主面
３ 開口部
４ 絶縁膜マスク
５ 窒化物半導体積層構造部
６ Ｎ型ＧａＮ層
７ Ｐ型ＧａＮ層
８ Ｎ型ＧａＮ層
１０ ゲート絶縁膜
１１ ゲート電極
１３ ソース電極
１４ ドレイン電極
１６ ＧａＮ結晶成長基板
２０ 凹部
２５ 導電性基板
６１ 露出面
７１ 露出面
８１ 露出面
Claims (13)
- 基層と、
積層界面が前記基層の主面と斜めに交差するように、前記基層の主面側から順に積層された、第１導電型の第１III族窒化物半導体層、前記第１導電型とは異なる第２導電型の第２III族窒化物半導体層、および前記第１導電型の第３III族窒化物半導体層を備え、前記第１、第２および第３III族窒化物半導体層の各端面が、前記基層の主面に平行な露出面を有する、窒化物半導体積層構造部と、を含む窒化物半導体結晶成長基板。 - 前記基層の主面に形成され、前記基層の主面の一部を露出させる開口部を有する絶縁膜を有し、
前記窒化物半導体積層構造部は、前記開口部から前記絶縁膜上に至る領域に形成されている、請求項１記載の窒化物半導体結晶成長基板。 - 前記基層の主面を掘り下げることにより形成された凹部を有し、
前記窒化物半導体積層構造部は、前記凹部内を含む前記基層の主面上に形成されている、請求項１記載の窒化物半導体結晶成長基板。 - 前記基層は、III族窒化物半導体からなる半導体基層を含む、請求項１〜３のいずれか一項に記載の窒化物半導体結晶成長基板。
- 前記基層は、III族窒化物半導体とは異なる材料からなる基板を含む、請求項１〜３のいずれか一項に記載の窒化物半導体結晶成長基板。
- 前記基層は、III族窒化物半導体とは異なる材料からなる基板と、前記基板に積層されるバッファ層とを含む、請求項１〜３のいずれか一項に記載の窒化物半導体結晶成長基板。
- 請求項１〜６のいずれか一項に記載の窒化物半導体結晶成長基板と、
前記第１、第２および第３III族窒化物半導体層の前記露出面に跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第２III族窒化物半導体層に対向するように形成されたゲート電極と、
前記第１および第３III族窒化物半導体層の一方と電気的に接続されたソース電極と、
前記第１および第３III族窒化物半導体層の他方と電気的に接続されたドレイン電極と、を含む窒化物半導体素子。 - 前記基層が導電性材料からなる導電性基板を含む、請求項１〜６のいずれか一項に記載の窒化物半導体結晶成長基板と、
前記第１、第２および第３III族窒化物半導体層の前記露出面に跨るように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第２III族窒化物半導体層に対向するように形成されたゲート電極と、
前記導電性基板および前記第３窒化物半導体層の一方と電気的に接続されたソース電極と、
前記導電性基板および前記第３窒化物半導体層の他方と電気的に接続されたドレイン電極と、を含む窒化物半導体素子。 - 基板上にIII族窒化物半導体からなる半導体基層を成長させる半導体基層成長工程と、
積層界面が前記半導体基層の主面と斜めに交差するように、第１導電型の第１III族窒化物半導体層、前記第１導電型とは異なる第２導電型の第２III族窒化物半導体層、および前記第１導電型の第３III族窒化物半導体層を、前記半導体基層の主面側から順に積層形成する積層形成工程と、
前記第１、第２および第３III族窒化物半導体層を、前記半導体基層の主面に平行な方向に沿って研磨することにより、前記第１、第２および第３III族窒化物半導体層の端面を露出させる研磨工程と、を含む、窒化物半導体結晶成長基板の製造方法。 - 前記半導体基層成長工程の後、前記半導体基層の主面に、前記半導体基層の主面の一部を露出させる開口部を有する所定パターンの絶縁膜マスクを形成するマスク形成工程をさらに含み、
前記積層形成工程は、前記絶縁膜マスクをマスクとして前記開口部からIII族窒化物半導体を成長させることにより、前記開口部から前記絶縁膜マスク上に至る領域に、前記第１III族窒化物半導体層、前記第２III族窒化物半導体層、および前記第３III族窒化物半導体層を、前記半導体基層の主面側から順に積層形成する工程を含む、請求項９記載の窒化物半導体結晶成長基板の製造方法。 - 前記半導体基層成長工程の後、前記半導体基層の主面を掘り下げることにより、前記半導体基層の主面に凹部を形成する凹部形成工程をさらに含み、
前記積層形成工程は、前記凹部内の主面を含む前記半導体基層の主面からIII族窒化物半導体を成長させることにより、前記半導体基層の主面上に、前記第１III族窒化物半導体層、前記第２III族窒化物半導体層、および前記第３III族窒化物半導体層を、前記半導体基層の主面側から順に積層形成する工程を含む、請求項９記載の窒化物半導体結晶成長基板の製造方法。 - 前記窒化物半導体結晶成長基板を、５００℃〜１１００℃で熱処理する工程をさらに含む、請求項９〜１１のいずれか一項に記載の窒化物半導体結晶成長基板の製造方法。
- 前記研磨工程を、化学的機械研磨法により行なう、請求項９〜１２のいずれか一項に記載の窒化物半導体結晶成長基板の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| JP2006344572A JP2008159691A (ja) | 2006-12-21 | 2006-12-21 | 窒化物半導体結晶成長基板、窒化物半導体素子および窒化物半導体結晶成長基板の製造方法 |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008159691A true JP2008159691A (ja) | 2008-07-10 |
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| JP2006344572A Pending JP2008159691A (ja) | 2006-12-21 | 2006-12-21 | 窒化物半導体結晶成長基板、窒化物半導体素子および窒化物半導体結晶成長基板の製造方法 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017501562A (ja) * | 2013-12-23 | 2017-01-12 | インテル・コーポレーション | 非固有半導体基板上の広バンドギャップトランジスタ及びその製造方法 |
| US10032911B2 (en) | 2013-12-23 | 2018-07-24 | Intel Corporation | Wide band gap transistor on non-native semiconductor substrate |
| JP2020061577A (ja) * | 2014-04-13 | 2020-04-16 | 日本テキサス・インスツルメンツ合同会社 | 局地化されたシリコンエピタキシャルシード形成によるバルクウェハにおける隔離された半導体層 |
-
2006
- 2006-12-21 JP JP2006344572A patent/JP2008159691A/ja active Pending
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|---|---|---|---|---|
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| US10032911B2 (en) | 2013-12-23 | 2018-07-24 | Intel Corporation | Wide band gap transistor on non-native semiconductor substrate |
| US10580895B2 (en) | 2013-12-23 | 2020-03-03 | Intel Corporation | Wide band gap transistors on non-native semiconductor substrates |
| JP2020061577A (ja) * | 2014-04-13 | 2020-04-16 | 日本テキサス・インスツルメンツ合同会社 | 局地化されたシリコンエピタキシャルシード形成によるバルクウェハにおける隔離された半導体層 |
| JP6993547B2 (ja) | 2014-04-13 | 2022-01-13 | テキサス インスツルメンツ インコーポレイテッド | 局地化されたシリコンエピタキシャルシード形成によるバルクウェハにおける隔離された半導体層 |
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