JP2008004720A - 窒化物半導体を用いたヘテロ構造電界効果トランジスタ - Google Patents

Abstract

【課題】実用的な動作電流が得られるエンハンスメント型の窒化物半導体を用いたヘテロ構造電界効果トランジスタを実現させること。
【解決手段】六方晶構造の窒化物半導体であるチャネル層半導体１のｃ面に段差を設けて２面とし、段差側面としてａ面あるいはｍ面を形成し、２面のｃ面上、および、ａ面上あるいはｍ面上に、障壁層半導体２とチャネル層半導体１との接合構造である障壁層半導体／チャネル層半導体ヘテロ構造を形成し、２面のｃ面上に形成された障壁層半導体／チャネル層半導体ヘテロ構造の一方の上にソース電極３を形成し、他方の上にドレイン電極５を形成し、段差側面に形成された障壁層半導体／チャネル層半導体ヘテロ構造をゲート電極４によって覆ってなる、窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。
【選択図】図４

Description

本発明は窒化物半導体を用いたヘテロ構造電界効果トランジスタに関する。

窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure Field Effect Transistor：ＨＦＥＴ）（たとえばＧａＮ系ＨＦＥＴ）は、次世代の高温・高出力・高耐圧の超高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。ただし、現在作製されているＧａＮ系ＨＦＥＴは、ソース・ドレイン間に電圧を印加した状態において、ゲートに電圧を印加しない場合にソース・ドレイン間に電流が流れる（ノーマリー・オン）、いわゆるデプレッション型（ゲートに電圧を印加することによりオフ状態が実現）のトランジスタである。そして、これとは逆のトランジスタ動作、すなわち、ソース・ドレイン間に電圧を印加した状態において、ゲートに電圧を印加しない場合にソース・ドレイン間に電流が流れない（ノーマリー・オフ）、いわゆるエンハンスメント型（ゲートに電圧を印加することによりオン状態が実現）のトランジスタは、研究開発が進められているものの、動作電流が非常に低く、実用に耐えうる特性は実現されていない。この状況は、デプレッション型とエンハンスメント型の双方のトランジスタが極めて有効に活用されているＳｉ系トランジスタとは大きく相異している。

一般に、エンハンスメント型のＨＦＥＴにより、単一電源動作が可能となるというメリットが得られる。すなわち、デプレッション型のＨＦＥＴにおいては、ドレインに正電圧、ゲートに負電圧を印加することによりトランジスタ動作を行うため、正負の２つの電源が必要となるが、エンハンスメント型のＨＦＥＴが実現すれば、ドレインおよびゲートともに正電圧を印加することによりトランジスタ動作を行うため、単一電源動作が可能となる。また、デプレッション型とエンハンスメント型の双方のＨＦＥＴが同一基板上に得られれば、これらを用いた論理回路の構成も同一基板上で可能となる。

言い換えれば、従来技術においては、デプレッション型のみしか存在しなかったため、単一電源動作が不可能であり、ドレイン電圧を印加するための正電源、および、ゲート電圧を印加するための負電源、の２つの電源が必要であった。また、同一基板上での論理回路の構成も不可能であつた。

したがって、ＧａＮ系ＨＦＥＴにおいて、エンハンスメント型のＨＦＥＴが実現すれば、単一電源動作および同一基板上での論理回路の構成が可能となることで、スイッチング応用をはじめ、高温・高出力・高耐圧というＧａＮ系トランジスタの特長が多くの用途で活かされることになり、その実現が強く望まれていた。
C. Chen et al., Jpn. J. Appl. Phys. Vol. 42, L1039-L1040 (2003). Y. J. Sun et al., physica status solidi (b) vol. 240, 360-363 (2003). N. Maeda et al., Jpn. J. Appl. Phys. Vol. 44, L646-L648 (2005). N. Maeda et al., Appl. Phys. Lett. vol. 87, 073504 (2005). N. Ikeda et al., J. Cryst. Growth vol. 275, e1091-e1095 (2005). M. Kuroda et al., Extended Abst. of the 2005 Int. Conf. on Solid State Devices and Materials, 470-471 (2005).

本発明は上記の問題、すなわち、ＧａＮ系ＨＦＥＴにおいては、実用に耐えうる特性を有するエンハンスメント型トランジスタが実現されていないという問題に鑑みてなされたものであり、本発明が解決しようとする課題は、六方晶構造の窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、実用的な動作電流が得られるエンハンスメント型の窒化物半導体を用いたヘテロ構造電界効果トランジスタを実現させることである。

上記課題を解決するために、本発明においては、請求項１に記載のように、
窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、六方晶構造のチャネル層半導体がｃ軸方向に段差を有する２面のｃ面を有し、前記２面のｃ面上および前記段差の段差側面上に障壁層半導体／チャネル層半導体ヘテロ構造が形成され、前記２面のｃ面上に形成された障壁層半導体／チャネル層半導体ヘテロ構造の一方の上にソース電極が形成され、他方の上にドレイン電極が形成され、前記段差側面上に形成された障壁層半導体／チャネル層半導体ヘテロ構造の上にゲート電極が形成されていることを特徴とする窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。

また、本発明においては、請求項２に記載のように、
前記段差側面は前記チャネル層半導体の（1 1 -2 0)面または（1 -1 0 0)面であることを特徴とする請求項１記載の窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。

また、本発明においては、請求項３に記載のように、
前記段差側面上に形成された障壁層半導体／チャネル層半導体ヘテロ構造は前記ゲート電極によって覆われていることを特徴とする請求項１または２記載の窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。

また、本発明においては、請求項４に記載のように、
前記段差側面上に形成された障壁層半導体／チャネル層半導体ヘテロ構造と前記ゲート電極との間に絶縁膜が介在していることを特徴とする請求項１、２または３記載の窒化物半導体を用いたヘテロ構造電界効果トランジスタを構成する。

六方晶構造の窒化物半導体において、極性面と非極性面を同一基板上で使い分けることによって、窒化物半導体に特有の分極効果を制御し、エンハンスメント型のＨＦＥＴに好都合な状況を作り出し、その結果として、実用的な動作電流が得られるエンハンスメント型の窒化物半導体を用いたヘテロ構造電界効果トランジスタを実現させることが可能となる。

本発明における、課題を解決するための手段の要点は、六方晶構造の窒化物半導体において、極性面と非極性面を同一基板上で使い分けることによって、窒化物半導体に特有の分極効果を制御し、エンハンスメント型のＨＦＥＴに好都合な状況を作り出すことである。

具体的例としては、極性面である六方晶構造のｃ面を段違いにして、ｃ軸方向に段差を有する２面のｃ面を形成し、一方の面上にソース電極を形成し、他方の面上にドレイン電極を形成し、一方、段差側面として非極性面である六方晶構造のａ面((1 1 -2 0)面)あるいはｍ面((1 -1 0 0)面)を形成し、この側面上にゲート電極を形成した構造を用いることである。ここで、ｃ面、および、ａ面あるいはｍ面のいずれの面上にも、障壁層半導体／チャネル層半導体ヘテロ構造を形成するものとする。

また、ゲート電極が絶縁膜を介して障壁層半導体と接する絶縁膜変調構造を形成してもよい。

本発明による作用、すなわち極性面と非極性面を同一基板上で使い分けることによる作用を、図１から図７までを用いて説明する。

通常、ＧａＮ系ＨＦＥＴは六方晶構造のＧａＮ系半導体結晶を用いて作製される。図１は、六方晶構造の面方位を模式的に示したものである。今、ＧａＮ結晶を考えると、ｃ面においては、III族原子（Ｇａ）とＶ族原子（Ｎ）が交互に積層されている結果、この面は極性面となる。これに対して、ａ面((1 1 -2 0)面)およびｍ面((1 -1 0 0)面)においては、III族原子（Ｇａ）とＶ族原子（Ｎ）が同一面上に存在する結果、これらの面は非極性面となる。極性面においては大きな分極効果が存在するのに対して、非極性面においては分極効果が存在しない（上記非特許文献１、２参照）。

まず、図２および図３を用いて、それぞれ、極性面あるいは非極性面の一方のみを用いてエンハンスメント型のＨＦＥＴを構成する場合の問題点を説明する。

通常、ＧａＮ系ＨＦＥＴにおいては、極性面であるｃ面((0 0 0 1)面)上に、障壁層半導体／チャネル層半導体ヘテロ構造が作製される。このとき、窒化物半導体に特有の分極効果によって、一般にヘテロ界面には高い濃度の２次元電子が誘起される（上記非特許文献３、４参照）。しかし、エンハンスメント型のトランジスタ動作を実現するためには、チャネルの電子を空乏化させる必要があり、障壁層半導体の層厚を小さくすることによってこの状況を実現する。

図２は、ｃ面上に作製したエンハンスメント型のＨＦＥＴ構造を模式的に示したものである。図において、チャネル層半導体１のｃ面上に障壁層半導体２が形成され、障壁層半導体２の上にソース電極３、ゲート電極４、ドレイン電極５が形成されている。チャネル層半導体１と障壁層半導体２とは接合して障壁層半導体／チャネル層半導体ヘテロ構造を形成している。

ソース・ゲート電極間およびゲート・ドレイン電極間が、図２に示されているように、障壁層半導体（あるいは絶縁膜）６によって構成されているのは、この領域間のチャネル抵抗を低減し、素子特性を向上させるためである。

図２に模式的に示される極性面上のエンハンスメント型のＨＦＥＴ構造の問題点は、エンハンスメント型のトランジスタ動作を得るために、ゲート電極４下の障壁層半導体２の層厚を非常に小さく、たとえば５ｎｍ以下とする必要がある点である。このため、一般にゲート耐圧も小さく、得られるドレイン電流も非常に小さいものとなってしまい、実用的なトランジスタ動作は得られない（上記非特許文献５参照）。

次に、非極性面を用いたエンハンスメント型のＨＦＥＴ構造について考える。図３は、ａ面上あるいはｍ面上に作製したエンハンスメント型のＨＦＥＴ構造を模式的に示したものである。非極性面であるａ面上あるいはｍ面上に作製された障壁層半導体／チャネル層半導体ヘテロ構造には分極効果が存在しないため、ドーピングを施していない限りチャネルに電子は蓄積せず、したがって、前記のヘテロ構造をエンハンスメント型のトランジスタに適用することが可能である。

図３のＨＦＥＴ構造においては、分極効果が存在しないため、障壁層半導体の層厚を図２の場合のように極端に小さくする（５ｎｍ以下）必要がなく、図２の場合に較べて大きくすることができる。その結果、ゲート耐圧も増大し、ゲート電極下の真性の特性としては、図１の場合に比べて、より大きなドレイン電流を得ることができることになる。しかし実際には下記の問題が存在する。

図３において、ソース・ゲート電極間およびゲート・ドレイン電極間の半導体にイオン注入を施すことが示されているが、これは、非極性面上のヘテロ構造においては、ソース・ゲート電極間およびゲート・ドレイン電極間においてもチャネルが絶縁化（電子空乏化）しているため、実際にドレイン電流を得るためには、このように、たとえばイオン注入によって前記領域を低抵抗化する必要があるためである。この問題は、ＧａＡｓ系ＨＦＥＴ等の他のIII−Ｖ族半導体において、エンハンスメント型のＨＦＥＴを実現する場合に直面する問題と全く同じである。しかし、この課題はことさらＧａＮ系半導体において未開発の問題であり、したがって、図３の構造を直ちに用いることはできない。実際、図３の構造において、イオン注入を行わない、非極性面上のＨＦＥＴの作製が報告されているが、得られるドレイン電流は非常に小さく、実用的なトランジスタ動作は得られていない（上記非特許文献６参照）。

最後に、本発明による作用、すなわち極性面と非極性面を同一基板上で同時に使い分けることによる作用を、図４から図６までを用いて説明する。

図４は、本発明によるエンハンスメント型のＨＦＥＴ構造を模式的に例示したものである。極性面であるｃ面を段違いにして、段差のある２面とし、一方の面（図においては上段面）の上にソース電極３を形成し、他方の面（図においては下段面）の上にドレイン電極５を形成し、段違い構造の段差側面として非極性面であるａ面あるいはｍ面を形成して、この段差側面をゲート電極４によって覆った構造を用いている。ここで、２面のｃ面、および、ａ面あるいはｍ面のいずれの面上にも、チャネル層半導体１と障壁層半導体２とが接合して障壁層半導体／チャネル層半導体ヘテロ構造を形成している。

ｃ面上に形成された障壁層半導体／チャネル層半導体ヘテロ構造の一部が、ゲート電極４の、ソース電極側およびドレイン電極側の電極端に覆われていても構わない。

また、障壁層半導体２の層厚は、図３における場合と同様、図２における場合のように小さくする必要はない。したがって、ゲート耐圧も増大し、より大きなドレイン電流を得ることができることになる。

図５は、ｃ面上の障壁層半導体／チャネル層半導体ヘテロ構造（図４においては、その上にソース電極３またはドレイン電極５が形成されている）のポテンシャル形状を、電子の蓄積の様子とともに模式的に示したものであり、図６は、ａ面上あるいはｍ面上の障壁層半導体／チャネル層半導体ヘテロ構造（図４においては、ゲート電極４により被覆されている）のポテンシャル形状を模式的に示したものである。極性面であるｃ面上においては、分極効果が存在する結果、２次元電子がチャネルに誘起される（図５）のに対して、非極性面であるａ面上あるいはｍ面上においては、分極効果が存在しない結果、電子は誘起されておらずチャネルが絶縁化（電子空乏化）している（図６）様子が示されている。したがって、極性面と非極性面を同一基板上で同時に使い分けた、図４に示されるＨＦＥＴ構造においては、ゲート電極４下のチャネルは電子空乏化しており、それ以外の領域のチャネル抵抗は低く、かつ、ゲート電極４下の障壁層半導体２の層厚を極端に小さくする必要がなく、高いドレイン電流が実現する、というエンハンスメント型のトランジスタ動作に好都合の状況が実現される。これが本発明による作用である。

図７は、本発明によるエンハンスメント型のＨＦＥＴ構造の変調構造を模式的に例示したものであり、図４のＨＦＥＴ構造において、ゲート電極４と障壁層半導体２との間に絶縁膜７が介在する、絶縁ゲート構造のＨＦＥＴ構造となっている。図７のＨＦＥＴ構造は図４のＨＦＥＴ構造に比べて製造プロセスが複雑になるが、図７の構造においては、ゲート耐圧が増大し、その結果、ドレイン電流の増大およびゲートリーク電流の低減が得られ、トランジスタ特性の高性能化が図られる。

以上で本発明による作用がすべて示された。

以下に、実施の形態例によって、本発明をさらに詳細に説明する。

［実施の形態例１］（基本構成）
本実施の形態例においては、図４に示されるＨＦＥＴ構造において、障壁層半導体２としてＡｌ_ＸＧａ_１−ＸＮ(０＜Ｘ≦１)が用いられ、チャネル層半導体１としてＧａＮが用いられている。通常、障壁層半導体２の層厚は１０〜３０ｎｍ程度、ｃ面段差の高さは０．１〜２μｍ程度であるが、ＨＦＥＴ構造に関する寸法はすべて任意とする。

図８は、本実施の形態例の作製法を模式的に示したものである。まず、有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）等の結晶成長法によって、チャンネル層半導体１となるｃ面方向のＧａＮ層を成長する。ｃ面方向のＧａＮは、ｃ面のサファイア基板、ＳｉＣ基板、ＧａＮ基板、Ｓｉ基板等の基板の上に成長することが可能である。

次に、ドライエッチング等のエッチング法によって、ＧａＮ層をエッチングして、ａ面あるいはｍ面を側面に持つ、所定の高さの段差構造を有するチャンネル層半導体１を作製する（図中（ａ）の状態)。

その後、障壁層半導体２である、所定の層厚のＡｌ_ＸＧａ_１−ＸＮ障壁層を、前記のＧａＮ段差構造上に再成長することによって、ｃ面表面、および、ａ面側面あるいはｍ面側面のいずれのＧａＮ面上にもＡｌ_ＸＧａ_１−ＸＮ障壁層を積層する（図中（ｂ）の状態)。

前記の基板を最終的なＨＦＥＴ基板として、所定のＨＦＥＴ作製プロセスによってＨＦＦＴを作製することが可能である（図中（ｃ）の状態)。

本実施の形態例として、障壁層半導体２として層厚１５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、ｃ面段差の高さが０．４μｍなる構造を有するＨＦＥＴを作製したところ、良好なノーマリー・オフのトランジスタ動作を示し、ドレイン電流密度も６００ｍＡ/ｍｍと高く、良好なエンハンスメント型のＨＦＥＴが実現した。

本実施の形態例においては、障壁層半導体２としてＡｌ_ＸＧａ_１−ＸＮ(０＜Ｘ≦１)、チャネル層半導体１としてＧａＮを用いた、Ａｌ_ＸＧａ_１−ＸＮ/ＧａＮなる障壁層半導体／チャネル層半導体ヘテロ構造を用いたが、障壁層半導体／チャネル層半導体ヘテロ構造が、たとえば、Ａｌ_ＸＧａ_１−ＸＮ(０＜Ｘ≦１)/Ｉｎ_ＹＧａ_１−ＹＮ(０＜Ｙ≦１)、Ｉｎ_１−ＸＡｌ_ＸＮ(０．６３≦Ｘ≦１)/ＧａＮ、Ｉｎ_１−ＸＡｌ_ＸＮ(０．６３≦Ｘ≦１)/Ｉｎ_ＹＧａ_１−ＹＮ(０＜Ｙ≦１）等のいかなる構造であっても本発明の範囲内とする。また、たとえば、Ａｌ_ＸＧａ_１−ＸＮ/ＧａＮヘテロ構造の界面に、チャネル電子の界面散乱低減のために１〜２ｎｍ程度の膜厚のＡｌＮが挿入されている構造、すなわち、Ａｌ_ＸＧａ_１−ＸＮ/ＡｌＮ/ＧａＮヘテロ構造のような構造が用いられている場合も本発明の範囲内とする。

［実施の形態例２］（変調構造）
本実施の形態例においては、図７に示されるＨＦＥＴ構造において、障壁層半導体２としてＡｌ_ＸＧａ_１−ＸＮ(０＜Ｘ≦１)が用いられ、チャネル層半導体１としてＧａＮが用いられ、絶縁膜７としてＳｉ_３Ｎ_４膜が用いられている。本実施の形態例は、実施の形態例１のＨＦＥＴを絶縁ゲート構造としたものに相当する。通常、障壁層半導体２の層厚は１０〜３０ｎｍ程度、絶縁膜７の膜厚は２〜１０ｎｍ程度、ｃ面段差の高さは０．１〜２μｍ程度であるが、ＨＦＥＴ構造に関する寸法はすべて任意とする。本実施の形態例は、図８に示された作製法と同様の方法によって作製することが可能である。

本実施の形態例として、障壁層半導体２として層厚１５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ、絶縁膜７として膜厚５ｎｍのＳｉ_３Ｎ_４膜、ｃ面段差の高さが０．５μｍなる構造を有するＨＦＥＴを作製したところ、良好なノーマリー・オフのトランジスタ動作を示し、ドレイン電流密度も７００ｍＡ/ｍｍと高く、良好なエンハンスメント型のＨＦＥＴが実現した。また、ゲートリーク電流は、実施の形態例１に比べて約２桁低減した。このように、本実施の形態例は、実施の形態例１に比べて作製プロセスは複雑になるが（絶縁膜７の堆積プロセスが付加されるため)、実施の形態例１よりも高性能のデバイス特性を得ることが可能である。

本実施の形態例においては、障壁層半導体２としてＡｌ_ＸＧａ_１−ＸＮ(０＜Ｘ≦１)、チャネル層半導体１としてＧａＮを用いた、Ａｌ_ＸＧａ_１−ＸＮ/ＧａＮなる障壁層半導体／チャネル層半導体ヘテロ構造を用いたが、障壁層半導体／チャネル層半導体ヘテロ構造が、たとえば、Ａｌ_ＸＧａ_１−ＸＮ(０＜Ｘ≦１)/Ｉｎ_ＹＧａ_１−ＹＮ(０＜Ｙ≦１)、Ｉｎ_１−ＸＡｌ_ＸＮ(０．６３≦Ｘ≦１)/ＧａＮ、Ｉｎ_１−ＸＡｌ_ＸＮ(０．６３≦Ｘ≦１)/Ｉｎ_ＹＧａ_１−ＹＮ(０＜Ｙ≦１）等のいかなる構造であっても本発明の範囲内とする。また、たとえば、Ａｌ_ＸＧａ_１−ＸＮ/ＧａＮヘテロ構造の界面に、チャネル電子の界面散乱低減のために１〜２ｎｍ程度の膜厚のＡｌＮが挿入されている構造、すなわち、Ａｌ_ＸＧａ_１−ＸＮ/ＡｌＮ/ＧａＮヘテロ構造のような構造が用いられている場合も本発明の範囲内とする。

本実施の形態例においては、絶縁膜７としてＳｉ_３Ｎ_４膜を用いたが、絶縁膜７がＳｉＯ_２、ＡｌＮ、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＨｆＯＮ等の単層絶縁膜、あるいは、Ｓｉ_３Ｎ_４/ＳｉＯ_２、Ｓｉ_３Ｎ_４/Ａｌ_２Ｏ_３、Ｓｉ_３Ｎ_４/ＨｆＯ_２等の２層絶縁膜（Ｓｉ_３Ｎ_４が障壁層半導体２上に堆積）といった、いかなる絶縁膜構造であっても本発明の範囲内とする。また、図７においては、ソース・ゲート電極間およびゲート・ドレイン電極間にも絶縁膜７が堆積されているが、この領域には絶縁膜７は必ずしも堆積されていなくてもよく、ゲート電極下に絶縁膜が堆積されている、絶縁ゲート構造のＨＦＥＴはすべて本発明の範囲内とする。

［実施の形態例３］（論理回路用基本構成）
本実施の形態例は、本発明によるエンハンスメント型のＨＦＥＴと、ｃ面上に作製された通常のデプレッション型のＨＦＥＴとを同一基板上に有し、その構造は図９に模式的に例示されている。

エンハンスメント型のＨＦＥＴは、実施の形態例１あるいは実施の形態例２のＨＦＦＴである（図９においては、実施の形態例１が採用されている）。デプレッション型のＨＦＥＴは、実施の形態例１（図４）あるいは実施の形態例２（図７）のいずれの構造においても、ソース電極、ドレイン電極、ゲート電極を同一ｃ面上に設置することによって作製することが可能であり、上段および下段のいずれのｃ面上（図９においては下段面上）にも形成することが可能である。本実施の形態例は、論理回路を同一基板上に構成する場合の基本構成として用いられる。

本発明の効果は以下の通りである。

六方晶構造の窒化物半導体において、極性面と非極性面を同一基板上で同時に使い分けることによって、窒化物半導体に特有の分極効果を制御し、ゲート電極下におけるチャネルの絶縁性（電子窮乏）と、それ以外の領域におけるチャネルの低抵抗性（電子存在）の両立を、小さ過ぎることのない適正な層厚の障壁層とともに実現し、その結果、実用的な動作電流の得られるエンハンスメント型のＨＦＥＴを実現することが可能となる。また、前記構造のＨＦＥＴ基板を基に、エンハンスメント型のＨＦＥＴと、デプレッション型のＨＦＥＴとを、同一基板上に得ることが可能であり、これにより、論理回路用の同一基板上の基本構成を提供することが可能となる。

なお、ａ面の方向（ａ面に垂直な方向)とｍ面の方向（ｍ面に垂直な方向)とは互いに直交し、ともにｃ面の方向（ｃ軸の方向）とは直交することに起因して、本発明の効果は、一般に、チャネル層半導体がｃ軸方向に段差を有する２面のｃ面を有していれば現れる。このような段差の段差側面の方向は、ａ面およびｍ面と同じく、ｃ軸の方向と直交する。

六方晶構造の面方位を模式的に示す図である。 極性面を用いたエンハンスメント型のＨＦＥＴの構成を説明する図である。 非極性面を用いたエンハンスメント型のＨＦＥＴの構成を説明する図である。 本発明によるエンハンスメント型のＨＦＥＴ構造を模式的に示す図である。 ｃ面上の障壁層半導体／チャネル層半導体ヘテロ構造のポテンシャル形状を、電子の蓄積の様子とともに模式的に示す図である。 ａ面上あるいはｍ面上の障壁層半導体／チャネル層半導体ヘテロ構造のポテンシャル形状を模式的に示す図である。 本発明によるエンハンスメント型のＨＦＥＴ構造の変調構造を模式的に示す図である。 本発明によるエンハンスメント型のＨＦＥＴ構造の作製法を模式的に示す図である。 本発明によるエンハンスメント型のＨＦＥＴと、通常のデプレッション型のＨＦＥＴとを同一基板上に有する構造を模式的に示す図である。

符号の説明

１：チャネル層半導体、２：障壁層半導体、３：ソース電極、４：ゲート電極、５：ドレイン電極、６：障壁層半導体（あるいは絶縁膜）、７：絶縁膜。

Claims (4)

1. 窒化物半導体を用いたヘテロ構造電界効果トランジスタにおいて、
   六方晶構造のチャネル層半導体がｃ軸方向に段差を有する２面のｃ面を有し、
   前記２面のｃ面上および前記段差の段差側面上に障壁層半導体／チャネル層半導体ヘテロ構造が形成され、
   前記２面のｃ面上に形成された障壁層半導体／チャネル層半導体ヘテロ構造の一方の上にソース電極が形成され、他方の上にドレイン電極が形成され、
   前記段差側面上に形成された障壁層半導体／チャネル層半導体ヘテロ構造の上にゲート電極が形成されていることを特徴とする窒化物半導体を用いたヘテロ構造電界効果トランジスタ。
2. 前記段差側面は前記チャネル層半導体の（1 1 -2 0)面または（1 -1 0 0)面であることを特徴とする請求項１記載の窒化物半導体を用いたヘテロ構造電界効果トランジスタ。
3. 前記段差側面上に形成された障壁層半導体／チャネル層半導体ヘテロ構造は前記ゲート電極によって覆われていることを特徴とする請求項１または２記載の窒化物半導体を用いたヘテロ構造電界効果トランジスタ。
4. 前記段差側面上に形成された障壁層半導体／チャネル層半導体ヘテロ構造と前記ゲート電極との間に絶縁膜が介在していることを特徴とする請求項１、２または３記載の窒化物半導体を用いたヘテロ構造電界効果トランジスタ。

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