JP2013038329A

JP2013038329A - 半導体装置

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Publication number: JP2013038329A
Application number: JP2011175074A
Authority: JP
Inventors: Ryohei Shimojo; 亮平下條
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-08-10
Filing date: 2011-08-10
Publication date: 2013-02-21
Also published as: US20130037851A1; CN102931217A

Abstract

【課題】高耐圧のパワー半導体素子における周縁部の素子破壊を抑え、耐圧を向上させることを可能とする。
【解決手段】第1導電型の第1の半導体層と、第１の半導体層の表面に第２導電型の拡散領域を有するセル部と、第1の半導体層の表面に、それぞれセル部を囲むように形成された複数の第２導電型の第２の半導体層と、第１の半導体層の表面に、第２の半導体層の外周に離間して形成され、第１の半導体層より高濃度の第１導電型の第３の半導体層と、第１の半導体層の表面の、第２の半導体層と、第３の半導体層との間に設けられ、第２の半導体層より低濃度の第４の半導体層と、複数の第２の半導体層のそれぞれ内側に、第２の半導体層より低濃度で、第４の半導体層と不純物濃度又は導電型が異なる複数の第５の半導体層と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

近年、高耐圧、大電流を制御するインバータ回路、電力変換回路などに用いられるスイッチング素子として、ＩＧＢＴ(Insulated Gate Bipolar Transistor)などのパワー半導体素子が広く用いられている。

このようなパワー半導体素子において、用途に応じた耐圧が要求される。特に、１０００Ｖ以上の高耐圧素子の終端部においては、局部的に高い電界が生成されてブレークダウンが発生する。これを防止するために、通常、空乏層となる低不純物濃度の半導体領域の表面に多結晶シリコン層のような半導電性膜であるＳＩＰＯＳ(Semi-Insulated POlycrystalline Silicon）層を形成したり、表面の電界を安定させるＲＥＳＵＲＦ(REduced SUrface Field)構造などの終端構造を設けることにより、高耐圧特性の補償を図っている。しかしながら、ＳＩＰＯＳ構造では、スイッチングの応答速度が遅くなる、ＲＥＳＵＲＦ構造では、濃度制御が困難であるという問題がある。

一般に、素子終端部にガードリング層を設けることにより、バイアス印加時に外周に空乏層を均等に伸ばすことができ、電界強度が緩和され、耐圧を維持することができる。

特開２００８−２２７２３６号公報

高耐圧のパワー半導体素子における周縁部の素子破壊を抑え、耐圧を向上させることを可能とする。

実施形態の半導体装置は、第１導電型の第１の半導体層と、第１の半導体層の表面に第２導電型の拡散領域を有するセル部と、第１の半導体層の表面に、それぞれセル部を囲むように形成された複数の第２導電型の第２の半導体層と、第１の半導体層の表面に、第２の半導体層の外周に離間して形成され、第１の半導体層より高濃度で、第２の半導体層より低濃度の第１導電型の第３の半導体層と、複数の第２の半導体層のそれぞれ内側の、第１の半導体層の表面に設けられ、第１の半導体層より高濃度の、第１導電型の複数の第４の半導体層と、第１の半導体層の表面で、複数の第２の半導体層の最外周と、第３の半導体層との間に設けられ、第４の半導体層とより不純物濃度が高い第１導電型の第５の半導体層と、を備えるものである。

また、実施形態の半導体装置は、第１導電型の第１の半導体層と、第１の半導体層の表面に第２導電型の拡散領域を有するセル部と、第１の半導体層の表面に、それぞれセル部を囲むように形成された複数の第２導電型の第２の半導体層と、第１の半導体層の表面に、第２の半導体層の外周に離間して形成され、第１の半導体層より高濃度で、第２の半導体層より低濃度の第１導電型の第３の半導体層と、複数の第２の半導体層のそれぞれ内側の、第１の半導体層の表面に設けられ、第1の半導体層より高濃度の、第２導電型の複数の第４の半導体層と、第１の半導体層の表面で、複数の第２の半導体層の最外周と、第３の半導体層との間に設けられ、第４の半導体層とより不純物濃度が低い第２導電型の第５の半導体層と、を備えるものである。

また、実施形態の半導体装置は、第１導電型の第１の半導体層と、第１の半導体層の表面に第２導電型の拡散領域を有するセル部と、第１の半導体層の表面に、それぞれセル部を囲むように形成された複数の第２導電型の第２の半導体層と、第１の半導体層の表面に、第２の半導体層の外周に離間して形成され、第１の半導体層より高濃度で、第２の半導体層より低濃度の第１導電型の第３の半導体層と、複数の第２の半導体層のそれぞれ内側の、第１の半導体層の表面に設けられ、第１の半導体層より高濃度の、第２導電型の複数の第４の半導体層と、第１の半導体層の表面で、複数の第２の半導体層の最外周と、第３の半導体層との間に設けられ、第１導電型の第５の半導体層と、を備えるものである。

第１の実施形態に係る半導体装置の終端構造の断面図である。第２の実施形態に係る半導体装置の終端構造の断面図である。第３の実施形態に係る半導体装置の終端構造の断面図である。第４の実施形態に係る半導体装置の終端構造の断面図である。第５の実施形態に係る半導体装置の終端構造の断面図である。第６の実施形態に係る半導体装置の終端構造の断面図である。第６の実施形態の変形例に係る半導体装置の終端構造の断面図である。第７の実施形態に係る半導体装置の終端構造の上面図である。

以下、本発明の実施の形態について、図面を参照して説明する。

〈第１の実施形態〉
図１に本実施形態の半導体装置の終端構造の断面図を示す。図１に示すように、ｎ⁻ベース層１１の表面に、ｐ型拡散領域１２ａを有するセル部１２が形成されている。セル部１２において、例えば、トレンチゲート１２ｂとそれを挟むように形成されるｎ型エミッタ層１２ｃが形成されている。

そして、セル部１２を囲むように形成されたｐ型リサーフ領域１３と離間してこれを囲むように、例えば３本のｐ型ガードリング層１４ａ、１４ｂ、１４ｃがそれぞれ離間して形成されている。なお、以下ｐ型ガードリング層は、３本に限定されるものではなく、その本数、寸法は要求される耐圧などにより適宜選択される。さらに、ｐ型ガードリング層１４ｃの外周に離間して、ｎ^＋＋型ＥＱＰＲ層(EQuivalent-Potential Ring)１５が形成されている。

ｐ型リサーフ領域１３とｐ型ガードリング層１４ａ間、ｐ型ガードリング層１４ａと１４ｂ間、１４ｂと１４ｃ間には、それぞれｎ型リサーフ層１６ａ、１６ｂ、１６ｃが、ｐ型ガードリング層１４ｃとｎ^＋＋型ＥＱＰＲ層１５の間には、ｎ型リサーフ層１７がそれぞれ形成されている。ｎ型リサーフ層１７の不純物濃度Ｎｄ_Ｅは、及びｎ型リサーフ層１６ａ、１６ｂ、１６ｃの不純物濃度Ｎｄ_Ｇ１＝Ｎｄ_Ｇ２＝Ｎｄ_Ｇ３より高くなるように形成されている。なお、これらｎ型リサーフ層１６ａ、１６ｂ、１６ｃ、１７の不純物濃度は、外部電荷による影響を抑えるため、いずれもｎ⁻ベース層１１より高く、ｐ型ガードリング層１４ａ、１４ｂ、１４ｃより低くなるように形成される。

ｎ⁻ベース層１１の下層には、ｎ^＋バッファ層１８を介してｐ^＋コレクタ層１９が形成され、セル部１２においてＩＧＢＴ素子が構成されている。

なお、各層は、例えばシリコン基板上に不純物がドープされたエピタキシャル層が形成されたシリコンエピタキシャル基板などのシリコン基板の所定の領域に、ｎ型又はｐ型の不純物をドープして形成することができる。

一般に用いられるガードリング構造を高耐圧素子に適用すると、製造時などに、表面に形成されるパシベーション膜や酸化膜と基板界面などに蓄積される外部電荷により、耐圧が変動する。特に、外部電荷が負電荷で、逆バイアス時の空乏層の伸びが促進される場合、空乏層がチップ周縁部（最外周部）に到達して電界が集中することにより、耐圧が低下してしまう。そこで、ｎ型リサーフ層１６ａ、１６ｂ、１６ｃを設け、逆バイアス時の空乏層の伸びを抑制することにより、チップ周縁部に生じる電界集中を緩和し、耐圧の低下を抑えることができる。

その際、ｐ型ガードリング層１４ｃの外周側においては、空乏層が伸び過ぎると、最外周部の格子欠陥などに起因して、素子破壊が生ずる恐れがある。そこで、ｐ型ガードリング層１４ｃとｎ^＋＋型ＥＱＰＲ層１５の間においては、ｎ型リサーフ層１６ａ、１６ｂ、１６ｃより高濃度のｎ型リサーフ層１７を設け、空乏層の外周方向への伸びを極力抑制する。

本実施形態によれば、ガードリング間にｎ型リサーフ層１６ａ、１６ｂ、１６ｃを設け、ｐ型ガードリング層１４ｃとｎ^＋＋型ＥＱＰＲ層１５間に、これらより濃度が高くなるようにｎ型リサーフ層１７を設けることにより、蓄積される外部電荷が負電荷で、逆バイアス時の空乏層の伸びが促進される場合、逆バイアス時におけるチップ周縁部の空乏層の伸びを抑制することができる。これにより、空乏層の外周方向への伸びによる周縁部の素子破壊を抑えることが可能となる。従って、素子全体としての耐圧を向上させることができる。

〈第２の実施形態〉
本実施形態おいては、第１の実施形態と同様の構成であるが、各ガードリング層及びＥＱＰＲ層の内側の各リサーフ層の濃度を、外周側に順次増大させている。

図２に本実施形態の半導体装置の終端構造の断面図を示す。なお、以下図中、図１と同じ構成については、同じ符号を付している。ｐ型リサーフ領域１３とｐ型ガードリング層１４ａ間、ｐ型ガードリング層１４ａと１４ｂ間、１４ｂと１４ｃ間には、それぞれｎ型リサーフ層２６ａ、２６ｂ、２６ｃが、ｐ型ガードリング層１４ｃとｎ^＋＋型ＥＱＰＲ層１５の間には、ｎ型リサーフ層２７が、それぞれ形成されている。ｎ型リサーフ層２７の不純物濃度Ｎｄ_Ｅと、ｎ型リサーフ層２６ａ、２６ｂ、２６ｃの不純物濃度Ｎｄ_Ｇ１、Ｎｄ_Ｇ２、Ｎｄ_Ｇ３は、Ｎｄ_Ｇ３＜Ｎｄ_Ｇ２＜Ｎｄ_Ｇ１＜Ｎｄ_Ｅと外周方向に順次増大するとともにいずれもｎ⁻ベース層１１より高く、ｐ型ガードリング層１４ａ、１４ｂ、１４ｃより低くなるように形成される。

本実施形態によれば、蓄積される外部電荷が負電荷で、逆バイアス時の空乏層の伸びが促進される場合、ｎ型リサーフ層の濃度を外周方向に順次増大させることにより、実施形態１と同様に、空乏層の外周方向への伸びによる周縁部の素子破壊をより効果的に抑えることが可能となる。

なお、空乏層の伸びにばらつきが生じる場合、ｎ型リサーフ層２６ａ、２６ｂ、２６ｃのいずれかの不純物濃度を高く、又は低くすることにより、空乏層の伸びを均一にすることも可能である。

〈第３の実施形態〉
本実施形態おいては、第１の実施形態と同様の構成であるが、各ガードリング層及びＥＱＰＲ層の内側の各リサーフ層を、ベース層とは反対のｐ型としている。

図３に本実施形態の半導体装置の終端構造の断面図を示す。ｐ型リサーフ領域１３とｐ型ガードリング層１４ａ間、ｐ型ガードリング層１４ａと１４ｂ間、１４ｂと１４ｃ間には、それぞれｐ型リサーフ層３６ａ、３６ｂ、３６ｃが、ｐ型ガードリング層１４ｃとｎ^＋＋型ＥＱＰＲ層１５の間には、ｐ型リサーフ層３７がそれぞれ形成されている。ｐ型リサーフ層３７の不純物濃度Ｎａ_Ｅは、ｐ型リサーフ層３６ａ、３６ｂ、３６ｃの不純物濃度Ｎａ_Ｇ１＝Ｎａ_Ｇ２＝Ｎａ_Ｇ３より低くなるように形成されている。そして、いずれもｎ⁻ベース層１１より高く、ｐ型ガードリング層１４ａ、１４ｂ、１４ｃより低くなるように形成される。

本実施形態によれば、蓄積される外部電荷が正電荷で、外部電荷の蓄積により空乏層の伸びが抑制される場合、ｐ型リサーフ層３６ａ、３６ｂ、３６ｃ、３７を設けることにより、空乏層を伸ばすことができる。

その際、ｐ型ガードリング層３４ｃの外周側においては、空乏層が伸び過ぎると、最外周部の格子欠陥などに起因して、素子破壊が生ずる恐れがある。そこで、ｐ型ガードリング層３４ｃとｎ^＋＋型ＥＱＰＲ層３５の間においては、ｐ型リサーフ層３６ａ、３６ｂ、３６ｃより低濃度のｐ型リサーフ層３７を設け、空乏層の外周方向への伸びを抑制する。

本実施形態によれば、ｐ型リサーフ層３６ａ、３６ｂ、３６ｃ、３７を設け、特にｐ型ガードリング層１４ｃとｎ^＋＋型ＥＱＰＲ層１５間のｐ型リサーフ層３７の濃度を低くすることにより、ガードリング周辺の耐圧を増大させるとともに、空乏層の外周方向への伸びによる周縁部の素子破壊を抑えることが可能となる。

〈第４の実施形態〉
本実施形態おいては、第３の実施形態と同様の構成であるが、各ガードリング層及びＥＱＰＲ層の内側の各リサーフ層の濃度を、外周側に順次減少させている。

図４に本実施形態の半導体装置の終端構造の断面図を示す。ｐ型リサーフ領域１３とｐ型ガードリング層１４ａ間、ｐ型ガードリング層１４ａと１４ｂ間、１４ｂと１４ｃ間には、それぞれｐ型リサーフ層４６ａ、４６ｂ、４６ｃが、ｐ型ガードリング層１４ｃとｎ^＋＋型ＥＱＰＲ層１５の間には、ｐ型リサーフ層４７が、それぞれ形成されている。ｎ型リサーフ層４７の不純物濃度Ｎａ_Ｅと、ｐ型リサーフ層４６ａ、４６ｂ、４６ｃの不純物濃度Ｎａ_Ｇ１、Ｎａ_Ｇ２、Ｎａ_Ｇ３は、Ｎａ_Ｇ３＞Ｎａ_Ｇ２＞Ｎａ_Ｇ１＞Ｎａ_Ｅと外周方向に順次減少するとともに、いずれもｎ⁻ベース層１１より高く、ｐ型ガードリング層１４ａ、１４ｂ、１４ｃより低くなるように形成される。

本実施形態によれば、蓄積される外部電荷が正電荷で、外部電荷により逆バイアス時の空乏層の伸びが抑制される場合、ｐ型リサーフ層の濃度を外周方向に順次減少させることにより、実施形態３と同様に、ガードリング周辺の耐圧を増大させるとともに、空乏層の外周方向への伸びによる周縁部の素子破壊をより効果的に抑えることが可能となる。

〈第５の実施形態〉
本実施形態おいては、第１の実施形態と同様の構成であるが、各ガードリング層の内側と、ガードリング層とＥＱＰＲ層間のリサーフ層の導電型が異なっている。

図５に本実施形態の半導体装置の終端構造の断面図を示す。ｐ型リサーフ領域１３とｐ型ガードリング層１４ａ間、ｐ型ガードリング層１４ａと１４ｂ間、１４ｂと１４ｃ間には、それぞれｐ型リサーフ層５６ａ、５６ｂ、５６ｃ、ｐ型ガードリング層１４とｎ^＋＋型ＥＱＰＲ層１５間には、ｎ型リサーフ層５７がそれぞれ形成されている。ｐ型リサーフ層５６ａ、５６ｂ、５６ｃ、ｎ型リサーフ層５７の不純物濃度は、いずれもｎ⁻ベース層１１より高く、ｐ型ガードリング層１４ａ、１４ｂ、１４ｃより低くなるように形成される。

本実施形態によれば、蓄積される外部電荷が正電荷で、外部電荷により逆バイアス時の空乏層の伸びが抑制される場合、ガードリング層の内側にｐ型リサーフ層を、ガードリング層とＥＱＰＲ層間にｎ型リサーフ層を形成することにより、ガードリング周辺の耐圧を増大させるとともに、空乏層の外周方向への伸びによる周縁部の素子破壊を抑えることが可能となる。

〈第６の実施形態〉
本実施形態おいては、第１の実施形態と同様の構成であるが、各ガードリング層の内側と、ガードリング層とＥＱＰＲ層間のリサーフ層を、導電型の異なる上層と下層の二層構造としている。

図６Ａに本実施形態の半導体装置の終端構造の断面図を示す。ｐ型リサーフ領域１３とｐ型ガードリング層１４ａ間、ｐ型ガードリング層１４ａと１４ｂ間、１４ｂと１４ｃ間、ｐ型ガードリング層１４ｃとｎ^＋＋型ＥＱＰＲ層１５間に、第１の実施形態と異なり、それぞれ二層構造のリサーフ層６６ａ_ｐ／６６ａ_ｎ、６６ｂ_ｐ／６６ｂ_ｎ、６６ｃ_ｐ／６６ｃ_ｎ、６７_ｐ／６７_ｎが形成されている。浅い領域（表面側）には、ｐ型リサーフ層６６ａ_ｐ、６６ｂ_ｐ、６６ｃ_ｐ、６７_ｐが形成され、深い領域には、ｎ型リサーフ層６６ａ_ｎ、６６ｂ_ｎ、６６ｃ_ｎ、６７_ｎが形成されている。

本実施形態によれば、各ガードリング層の内側、ガードリング層とＥＱＰＲ層間のリサーフ層をそれぞれｐ型／ｎ型の二層構造とすることにより、第１の実施形態と同様に、空乏層の外周方向への伸びによる周縁部の素子破壊を抑えることが可能となるとともに、一層のみの形成時と比較して、不純物濃度を特に低濃度に調整することができる。また、図６Ｂに示すように、導電型を反対にし、ｎ型／ｐ型の二層構造とすることでも、同様の効果を得ることができる。

なお、各リサーフ層の不純物の導電型及び濃度は、第２〜第４の実施形態と同様にしても、併せてこれら実施形態と同様の効果を得ることができる。

〈第７の実施形態〉
本実施形態おいては、第１の実施形態と同様の構成であるが、ガードリング間、ガードリング層とＥＱＰＲ層間のリサーフ層が、複数に分離して、部分的に形成されている。

図９に本実施形態の半導体装置の終端構造の上面図を示す。ｐ型リサーフ領域１３とｐ型ガードリング層１４ａ間、ｐ型ガードリング層１４ａと１４ｂ間、１４ｂと１４ｃ間、ｐ型ガードリング層１４ｃとｎ^＋＋型ＥＱＰＲ層１５間に、それぞれ分離したｎ型リサーフ層７６ａ_１、７６ａ_２、７６ａ_３・・・、７６ｂ_１、７６ｂ_２、７６ｂ_３・・・、７６ｃ_１、７６ｃ_２、７６ｃ_３・・・、７７_１、７７_２、７７_３・・・が形成されている。各ｎ型リサーフ層は、ｐ型ガードリング層１４ａ、１４ｂ、１４ｃ及びｎ^＋＋型ＥＱＰＲ層１５と直交するように形成されている。

本実施形態によれば、ガードリング間、ガードリング層とＥＱＰＲ層間のｎ型リサーフ層を、複数に分離して、部分的に形成することにより、第１の実施形態と同様に、空乏層の外周方向への伸びによる周縁部の素子破壊を抑えることが可能となるとともに、分離しない場合より、奥行き方向の空乏層の伸びを適宜制御することができる。

これら実施形態において、ガードリング層の横方向拡散長を、縦方向の拡散長の０．８倍以下とすることが好ましい。ガードリング層の横方向拡散を０．８倍以下とすることにより、より厳密なガードリング設計が可能となる。

また、これら実施形態において、セル部１２をＩＧＢＴ素子としたが、これに限定されるものではなく、その他、パワーＭＯＳＦＥＴ、ダイオード、サイリスタなどの素子について適用することができる。また、シリコン半導体に限定されるものではなく、ＳｉＣ半導体など化合物半導体にも適用可能である。

これら実施形態において挙げた各構造は、適用されるデバイス、用途、要求される耐圧などにより、適宜選択することができる。従って、これまで耐圧設計は、ガードリングの本数、寸法のみの設計であったが、設計自由度を向上させることが可能となる。

なお、これら実施形態において、ベース層をｎ型としたが、ｐ型としてもよく、その場合、各層の導電型を反対にすればよい。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１１…ｎ⁻ベース層、１２…セル部、１２ａ…ｐ型拡散領域、１２ｂ…トレンチゲート、１２ｃ…ｎ型エミッタ層、１３…ｐ型リサーフ領域、１４ａ、１４ｂ、１４ｃ…ｐ型ガードリング層、１５…ｎ^＋＋型ＥＱＰＲ層、１６ａ、１６ｂ、１６ｃ、１７、２６ａ、２６ｂ、２６ｃ、２７、３７、５６ａ、５６ｂ、５６ｃ、５７、６６ａ_ｎ、６６ｂ_ｎ、６６ｃ_ｎ、６７_ｎ、７６ａ_１、７６ａ_２、７６ａ_３、７６ｂ_１、７６ｂ_２、７６ｂ_３、７６ｃ_１、７６ｃ_２、７６ｃ_３、７７_１、７７_２、７７_３…ｎ型リサーフ層、１８…ｎ^＋バッファ層、１９…ｐ^＋コレクタ層、３６ａ、３６ｂ、３６ｃ、３７、４６ａ、４６ｂ、４６ｃ、４７、５７、６６ａ_ｐ、６６ｂ_ｐ、６６ｃ_ｐ、６７_ｐ…ｐ型リサーフ層。

Claims

第１導電型の第１の半導体層と、
前記第１の半導体層の表面に第２導電型の拡散領域を有するセル部と、
前記第１の半導体層の表面に、それぞれ前記セル部を囲むように形成された複数の第２導電型の第２の半導体層と、
前記第１の半導体層の表面に、前記第２の半導体層の外周に離間して形成され、前記第１の半導体層より高濃度で、前記第２の半導体層より低濃度の第１導電型の第３の半導体層と、
複数の前記第２の半導体層のそれぞれ内側の、前記第１の半導体層の表面に設けられ、前記第１の半導体層より高濃度の、第１導電型の複数の前記第４の半導体層と、
前記第１の半導体層の表面で、複数の前記第２の半導体層の最外周と、前記第３の半導体層との間に設けられ、前記第４の半導体層とより不純物濃度が高い第１導電型の第５の半導体層と、
を備えることを特徴とする半導体装置。
第１導電型の第１の半導体層と、
前記第１の半導体層の表面に第２導電型の拡散領域を有するセル部と、
前記第１の半導体層の表面に、それぞれ前記セル部を囲むように形成された複数の第２導電型の第２の半導体層と、
前記第１の半導体層の表面に、前記第２の半導体層の外周に離間して形成され、前記第１の半導体層より高濃度で、前記第２の半導体層より低濃度の第１導電型の第３の半導体層と、
複数の前記第２の半導体層のそれぞれ内側の、前記第１の半導体層の表面に設けられ、前記第1の半導体層より高濃度の、第２導電型の複数の前記第４の半導体層と、
前記第１の半導体層の表面で、複数の前記第２の半導体層の最外周と、前記第３の半導体層との間に設けられ、前記第４の半導体層とより不純物濃度が低い第２導電型の第５の半導体層と、
を備えることを特徴とする半導体装置。
第１導電型の第１の半導体層と、
前記第１の半導体層の表面に第２導電型の拡散領域を有するセル部と、
前記第１の半導体層の表面に、それぞれ前記セル部を囲むように形成された複数の第２導電型の第２の半導体層と、
前記第１の半導体層の表面に、前記第２の半導体層の外周に離間して形成され、前記第１の半導体層より高濃度で、前記第２の半導体層より低濃度の第１導電型の第３の半導体層と、
複数の前記第２の半導体層のそれぞれ内側の、前記第１の半導体層の表面に設けられ、前記第１の半導体層より高濃度の、第２導電型の複数の前記第４の半導体層と、
前記第１の半導体層の表面で、複数の前記第２の半導体層の最外周と、前記第３の半導体層との間に設けられ、第１導電型の第５の半導体層と、
を備えることを特徴とする半導体装置。
複数の前記第４の半導体層は、それぞれ不純物濃度が異なることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
前記第４の半導体層又は前記第５の半導体層は、導電型が異なる上層と下層の積層構造を有することを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。