JP2005354031A - 半導体装置 - Google Patents

Abstract

【課題】
寄生トランジスタ動作を抑制して、低損失化、高破壊耐量化を図った半導体装置を提供する。
【解決手段】
第１および第２主面を有する第１導電型の半導体層と、半導体層の第１主面に形成された第２導電型のベース領域と、ベース領域中に形成された第１導電型のエミッタ領域と、半導体層の第２主面に、半導体層側から順次積層されたに第１導電型のバッファ層および第２導電型のコレクタ層とを含み、エミッタ領域とコレクタ領域との間に流れる電流をベース領域で制御する半導体装置において、バッファ層の第１導電型の不純物濃度の最大値が略５×１０^１５ｃｍ^−３以下で、コレクタ層の第２導電型の不純物濃度の最大値が略１×１０^１７ｃｍ^−３以上で、コレクタ層の第２導電型の不純物濃度の最大値が、バッファ層の第１導電型の不純物濃度の最大値の１００倍以上である。更に、コレクタ層の膜厚が、略１μｍ以上である。
【選択図】 図１

Description

本発明は、インバータ用の半導体装置に関し、特に、寄生トランジスタ動作を抑制して、低損失、高破壊耐量化を図った半導体装置に関する。

インバータ装置においては、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）とＦＷＤ（フリーホイールダイオード）とが逆並列に接続されたハーフブリッジ回路が用いられる。

特許文献１では、バイポーラモードで動作するトランジスタにおいて、ｎバッファ層の膜厚とピーク濃度、およびｐエミッタ層の膜厚を制御することにより、ターンオフ損失を増大させることなくオン抵抗を低減し、高温においてもターンオフ損失を減少できる半導体装置を提供している。

また、特許文献２では、ｎ型バッファ層とｐ型のエミッタ層の不純物濃度にばらつきが生じても、安定した通電損失を得るために、ｎ型バッファ層のドーピング量とｐ型エミッタ層のドーピング量の比を２.５以上、かつ８.２以下とすることにより、安定した通電損失が得られる高耐圧半導体装置を提供している。

また、特許文献３では、アノードエミッタとベースとの間にバッファ層を介在させたエミッタ短絡構造において、ターンオン特性とターンオフ特性との間のトレードオフ関係を改善する３端子半導体素子を提供している。

また、特許文献４では、イオン線照射により低ライフタイム化が図られているＩＧＢＴにおいて、耐圧の劣化や漏れ電流およびオン電圧の増大を招くことなく、低電源電圧時のテール電流を抑制できるように非空乏化領域のほぼ全域を低ライフタイム化した半導体装置を提供している。

特開２００１−３３２７２９号公報 特開２００２−２９９６２３号公報 特開平０４−２４０７７５号公報 特開平１０−０５０７２４号公報

このように、電鉄用、産業用などのインバータ装置では、高耐圧のＩＧＢＴが用いられるが、特に、耐圧が４.５ｋＶを超えるようなＩＧＢＴでは、耐圧を確保するためにｎ⁻ドリフト層が非常に厚く形成される。しかし、ＦＷＤの過渡オン電圧が数百Ｖとなり、ＩＧＢＴの逆耐圧(エミッタからコレクタ方向への耐圧)より高くなる場合があり、ＦＷＤの過渡オン電圧が誘導負荷動作時のＩＧＢＴの動作に影響を及ぼすという問題があった。

図１４は、ハーフブリッジ回路で構成された従来の電力変換回路であり、図１５は、ハーフブリッジ回路が誘導負荷を持った場合の出力動作波形である。
図１４に示すハーフブリッジ回路でＩＧＢＴ２がターンオフ（オン状態からオフ状態に変化：ステージIIからIIIに変化）したとき、ＦＷＤには順方向電流Ｉ１が流れ始めるが、ＦＷＤの過渡オン電圧が数百Ｖと高いため、逆耐圧の低いＩＧＢＴ１では、過渡オン電圧がＩＧＢＴ１に印加されてＩＧＢＴ１にアバランシェ電流Ｉ２が発生する。

この結果、ＩＧＢＴ２が再度ターンオン（オフ状態からオン状態に変化：ステージIIIからIＶに変化）したとき、即ち、ＦＷＤがリカバリー動作をするときに、そのアバランシェ電流が寄生ｐｎｐ‐Ｔｒのべ−ス電流となり、ＩＧＢＴ１に寄生ｐｎｐ‐Ｔｒ電流が流れる。この寄生ｐｎｐ‐Ｔｒ電流は、ＦＷＤのリカバリー電流に重畳してＩＧＢＴ１の損失の増大を招き、電力変換回路のターンオン損失（ＩＧＢＴ２）、リカバリー損失（ＩＧＢＴ１およびＦＷＤ）を増大させるという問題を発生させる。

これに対して、発明者は鋭意研究の結果、ＩＧＢＴの寄生ｐｎｐ‐Ｔｒ電流を抑制するためには、次の２つの手段があることを見出し、本発明を完成した。

（１）ＩＧＢＴの逆耐圧(エミッタからコレクタ方向への耐圧)を向上させて、寄生ｐｎｐ‐Ｔｒ電流の原因となる寄生ｐｎｐ‐Ｔｒのベース電流、即ち、ＩＧＢＴ２がターンオフするとき（ステージIII）に発生するＩＧＢＴ１のアバランシェ電流を抑制する。
（２）ＩＧＢＴ１にベース電流、即ち、ＩＧＢＴ２がターンオフするとき（ステージIII）に発生するＩＧＢＴ１のアバランシェ電流、が流れた場合でも、寄生ｐｎｐ‐Ｔｒ動作を起こし難くする。具体的には、オン電圧の増大を引き起こさない範囲で、ＩＧＢＴ１に短ライフタイム領域を設ける。

即ち、本発明は、上記（１）、（２）の一方または双方を用いることで、ＩＧＢＴの寄生ｐｎｐ‐Ｔｒ動作を抑制し、低損失化、高破壊耐量化を図った半導体装置の提供を目的とする。

本発明は、第１および第２主面を有する第１導電型の半導体層と、半導体層の第１主面に形成された第２導電型のベース領域と、ベース領域中に形成された第１導電型のエミッタ領域と、半導体層の第２主面に、半導体層側から順次積層されたに第１導電型のバッファ層および第２導電型のコレクタ層とを含み、エミッタ領域とコレクタ領域との間に流れる電流をベース領域で制御するトランジスタであって、バッファ層の第１導電型の不純物濃度の最大値が略５×１０^１５ｃｍ^−３以下で、コレクタ層の第２導電型の不純物濃度の最大値が略１×１０^１７ｃｍ^−３以上で、コレクタ層の第２導電型の不純物濃度の最大値が、バッファ層の第１導電型の不純物濃度の最大値の１００倍以上であり、コレクタ層の膜厚が、略１μｍ以上であることを特徴とする絶縁ゲート型バイポーラトランジスタである。

以上のように、本発明では、ＩＧＢＴの逆耐圧(エミッタからコレクタ方向への耐圧)を向上させて、逆並列に接続されているＦＷＤの過渡オン電圧よりも高くすることにより、および／または、短キャリアライフタイム領域を設けることにより、ＩＧＢＴに流れ込む逆電流を抑制する。この結果、ＩＧＢＴの寄生ｐｎｐトランジスタ動作が抑制され、低損失化、高破壊耐量化された半導体装置の提供が可能となる。

以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
また、半導体層の導電型であるｐ型とｎ型とを、相互に入れ換えることも可能である。

実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかるＩＧＢＴの断面図である。本実施の形態１にかかるＩＧＢＴ１００は、ｎ^＋バッファ層１及びｐ^＋コレクタ層８の表面濃度と、ｐ^＋コレクタ層８の拡散深さに特徴を有する。ＩＧＢＴ１００について以下に詳しく説明する。

ＩＧＢＴ１００は、例えばシリコンからなるｎ^＋バッファ層１を含む。ｎ^＋バッファ層１の上にはｎ⁻ドリフト層２が設けられている。ｎ⁻ドリフト層２には、ｐベース領域３が選択的に形成されている。ｐベース領域３内にはｎエミッタ領域４が形成されている。ｎエミッタ領域４の端部からｐベース領域３およびｎ⁻ドリフト層２の上には、ゲート酸化膜６を介してゲート電極７が設けられている。ゲート電極７は、例えばアルミニウムから形成される。

また、ｎエミッタ領域４及びｐベース領域３の上には、エミッタ電極５が設けられている。更に、ｎ^＋バッファ層１の裏面にはｐ^＋コレクタ層８が設けられ、その上にはコレクタ電極９が設けられている。
エミッタ電極５、コレクタ電極９は、例えばアルミニウムから形成される。

本実施の形態にかかるＩＧＢＴ１００の動作は以下の通りである。
ゲート電極７とエミッタ電極５との間に電圧を印加すると、ｐベース領域３をチャネル領域として、ｎエミッタ領域４とｎ⁻ドリフト層２との間に電流が流れ、ｎ⁻ドリフト層２にベース電流が供給される。これにより、コレクタ電極９とエミッタ電極５との間に電流が流れてＩＧＢＴがオン状態になる。一方、ゲート電極７とエミッタ電極５との間の電圧を零あるいは負にすると、ＩＧＢＴ１００がオフ状態になる。

図２は、図１に示すＩＧＢＴ１００の縦方向の不純物濃度のプロファイル、即ち、ｐ^＋コレクタ層８、ｎ^＋バッファ層１、およびｎ⁻ドリフト層２の不純物濃度のプロファイルを示す。横軸に不純物濃度、縦軸にチップ深さを示す。
このように、本実施の形態１にかかるＩＧＢＴ１００では、ｎ^＋バッファ層１のピーク不純物濃度（最大値）を５×１０^１５ｃｍ^−３以下、ｐ^＋コレクタ層８の表面不純物濃度（最大値）を１×１０^１７ｃｍ^−３以上としている。更に、ｎ^＋バッファ層１のピーク不純物濃度と、ｐ^＋コレクタ層８の表面不純物濃度とが２桁以上（１００倍以上）異なり、かつ、ｐ^＋コレクタ層８の拡散深さを１μｍ以上としている。

かかる構造を用いることにより、ＩＧＢＴ１００の主耐圧(コレクタからエミッタ方向への耐圧)、オン電圧特性を損なうことなく、ＩＧＢＴの逆耐圧(エミッタからコレクタ方向への耐圧)を向上させることが可能となる。

図３に、p^＋コレクタ層８、ｎ^＋バッファ層１の最大不純物濃度（ピーク濃度）と逆耐圧との関係を示す。図３中、（ａ）はp^＋コレクタ層８の膜厚Ｘｊが０．５μｍの場合、（ｂ）はp^＋コレクタ層８の膜厚Ｘｊが１．０μｍの場合、（ｃ）はp^＋コレクタ層８の膜厚Ｘｊが２．０μｍの場合である。

また、図４に、p^＋コレクタ層８、ｐ^＋コレクタ層８の不純物濃度と飽和電圧（オン電圧）との関係を示す。図４中、（ａ）はp^＋コレクタ層８の膜厚Ｘｊが０．５μｍの場合、（ｂ）はp^＋コレクタ層８の膜厚Ｘｊが１．０μｍの場合、（ｃ）はp^＋コレクタ層８の膜厚Ｘｊが２．０μｍの場合である。

また、図５に、図１４に示すＩＧＢＴ１の寄生ｐｎｐ−Ｔｒ電流と逆耐圧との関係を示す。図５において、横軸が逆耐圧、縦軸が寄生ｐｎｐ−Ｔｒ電流となっている。

図３からわかるように、図３（ａ）〜（ｃ）のいずれの場合においても、ｎ^＋バッファ層の最大不純物濃度（ピーク濃度）を小さくするほど、ＩＧＢＴ１００の逆耐圧は大きくなり、最大不純物濃度を略５×１０^１５ｃｍ^−３以下とすることにより、寄生ｐｎｐ‐Ｔｒ電流を最大値（従来構造）の略６５％以下とすることができる。図５より、この場合の逆耐圧は、略９０Ｖ以上となることがわかる。

また、図４に、ｎ^＋バッファ層の最大不純物濃度が略５×１０^１５ｃｍ^−３以下の条件を適用すると、図４（ａ）では飽和電圧がp^＋コレクタ層の不純物濃度に大きく依存するのに対して、図４（ｂ）、（ｃ）（p^＋コレクタ層８の膜厚が１．０μｍ、２．０μｍ）では、依存が小さくなり、p^＋コレクタ層の不純物濃度が略１×１０^１７ｃｍ^−３以上で、飽和電圧の値が比較的安定する。
更に、p^＋コレクタ層８の濃度を大きくして、ｎ^＋バッファ層の不純物濃度より２桁大きい（１００倍大きい）略５×１０^１７ｃｍ^−３とすることにより、飽和電圧のばらつきを小さくすることができる。

このように、ｎ^＋バッファ層の最大不純物濃度を５×１０^１５ｃｍ^−３以下とし、ｐ^＋コレクタ層の最大不純物濃度を１×１０^１７ｃｍ^−３以上とし、更に、ｎ^＋バッファ層１の最大不純物濃度とｐ^＋コレクタ層８の表面不純物濃度とが２桁以上（１００倍以上）異なり、かつ、ｐ^＋コレクタ層を１μｍ以上とすることにより、逆耐圧を大きくし、飽和電圧を小さくすることができる。
この結果、ＩＧＢＴの寄生ｐｎｐ‐Ｔｒ電流の原因となる寄生ｐｎｐ‐Ｔｒのベース電流、即ち、ＩＧＢＴ２がターンオフするときに発生するＩＧＢＴ１のアバランシェ電流を抑制することができ、低損失化、高破壊耐量化を図ることができる。

このように、ｎ^＋バッファ層の最大不純物濃度を低くすることにより、ｎ^＋バッファ層とｐ^＋コレクタ層とからなるｐｎ接合部に逆バイアスが印加された場合の、ｎ^＋バッファ層中での空乏層の延びを大きくして空乏層中での電界強度を小さくし、アバランシェ電流の発生を低減できる。また、ｐ^＋コレクタ層８の最大不純物濃度を大きくすることにより、ｐ^＋コレクタ層の抵抗を小さくして飽和電圧（降下電圧）を小さくできる。
この結果、ＩＧＢＴ１において、オン電圧（飽和電圧）特性を損なうことなく、大きな逆耐圧を実現できる。

以上のように、図１４の回路において、このような構成のＩＧＢＴ１を用いることで、逆耐圧(エミッタ‐コレクタ間耐圧)を、逆並列に接続されているフリーホイールダイオードの過渡オン電圧よりも高くすることで、誘導負荷回路（図示せず）の還流動作時において、ＩＧＢＴ１に流れ込む逆電流を抑制することができる。この結果、ＩＧＢＴ１の寄生ｐｎｐトランジスタ動作が抑制され、低損失化、高破壊耐量化されたＩＧＢＴの提供が可能になる。

なお、ｐ^＋コレクタ層の不純物濃度は、通常表面において最大となるが、表面以外でピークを有する場合もある。また、ｐ^＋コレクタ層、ｎ^＋バッファ層の最大不純物濃度は、不純物濃度のピーク値をいうが、不純物濃度が略一定の場合にはその値をいう。

実施の形態２.
図６は、全体が２００で表される、本実施の形態２にかかるＩＧＢＴの断面図である。図６中、図１と同一符合は、同一または相当箇所を示す。図６では、エミッタ電極、ゲート酸化膜、およびゲート電極は省略されている。また、符合１１は、ｎ⁻ドリフト層２の表面に形成された、環状のｐ型ガードリング領域である。

ＩＧＢＴ２００では、ｐ^＋コレクタ層８が、ｎ^＋バッファ層１の裏面にウエル状に形成されており、ｐ^＋コレクタ層８とｎ^＋バッファ層１とのｐｎ接合面の端部が、裏面に露出している。このため、ｐｎ接合部の耐圧、即ち、ＩＧＢＴ２００の逆耐圧（エミッタからコレクタ方向への耐圧)が、裏面の状態等の影響を受けて安定しない。

そこで、ＩＧＢＴ２００では、環状のｐ型ガードリング領域１０を、ｐ^＋コレクタ層８の周囲を囲むように配置する。このようなガードリング領域１０を設けることにより、裏面の状態等の影響を低減し、安定した逆耐圧を得ることができる。

即ち、本実施の形態のかかるＩＧＢＴ２００では、ＩＧＢＴ２００の裏面側にもガードリング領域１０を設け、ＩＧＢＴ２００の逆耐圧の安定化を図り、ＩＧＢＴ２００で発生するアバランシェ電流を抑制することができる。

実施の形態３.
図７は、全体が３００で表される、本実施の形態３にかかるＩＧＢＴの断面図である。図７中、図１と同一符合は、同一または相当箇所を示す。図７では、エミッタ電極、ゲート酸化膜、およびゲート電極は省略されている。また、符合１１は、ｎ⁻ドリフト層２の表面に形成された、環状のｐ型ガードリング領域である。

ＩＧＢＴ３００では、ｎ⁻ドリフト層２中に、短キャリアライフタイム領域１２が設けられている。短キャリアライフタイム領域１２は、例えば、放射線や粒子線を照射することにより、所定領域にキャリア（電子および正孔）のトラップを作製することにより形成される。
かかる短キャリアライフタイム領域１２を設けることにより、ｎ⁻ドリフト層２中に発生した不要なキャリアをトラップし、不要な電流の発生を防止できる。

図８は、ＩＧＢＴ３００のエミッタ側の、ｎ⁻ドリフト層２の表面から短ライフタイム領域までの距離（深さ）と、ＩＧＢＴのオン電圧、寄生ｐｎｐ‐Ｔｒ電流の関係である。図８より、短キャリアライフタイム領域１２の位置を深くすると、オン電圧（ＩＧＢＴがオン状態における順方向の電圧降下）が大きくなり、４０μｍ以下、好適には３０μｍより浅く形成することにより、オン電圧の増大を防止できることがわかる。
また、短キャリアライフタイム領域１２の位置を深くするほど、寄生ｐｎｐ−Ｔｒ電流が増加することもわかる。

従って、短キャリアライフタイム領域１２を、深さ４０μｍ程度より浅く形成した場合に、オン電圧が増加せず、かつ寄生ｐｎｐ-Ｔｒ電流も小さくできることがわかる。

このように、本実施の形態３にかかるＩＧＢＴ３００では、ｎ⁻ドリフト層２中に短キャリアライフタイム領域１２を設けることにより、ＩＧＢＴに、逆方向のアバランシェ電流が流れた場合でも、短キャリアライフタイム領域１２がキャリアをトラップし、ＩＧＢＴの寄生ｐｎｐ‐Ｔｒ動作を防止できる。
即ち、ＩＧＢＴの寄生ｐｎｐトランジスタ動作が抑制され、低損失化、高破壊耐量化を図ることができる。

実施の形態４.
図９は、全体が４００で表される、本実施の形態４にかかるＩＧＢＴの断面図である。図９中、図７と同一符合は、同一または相当箇所を示す。図９では、エミッタ電極、ゲート酸化膜、およびゲート電極は省略されている。

本実施の形態４にかかるＩＧＢＴ４００では、短キャリアライフタイム領域１３が、ＩＧＢＴ４００のセル部（ｎエミッタ領域４を含むｐベース領域３）の下方近傍のみに形成されている。他の構造は、上述のＩＧＢＴ３００と同様である。

短キャリアライフタイム領域１３が設けられた領域は、セル部とコレクタ電極９との間の電流経路を横切るようになっている。即ち、かかる領域のみに短キャリアライフタイム領域１３を設けることで、より、オン電圧（オン状態における順方向電圧降下）の増大を防止しながら、有効に不要なキャリアをトラップすることができる。

このように、本実施の形態４にかかるＩＧＢＴ４００では、短キャリアライフタイム領域１３をＩＧＢＴ４００のセル部（ｎエミッタ領域４を含むｐベース領域３）の下方近傍のみに形成することで、オン電圧の増大を防止しながら、ＩＧＢＴの寄生ｐｎｐトランジスタ動作を抑制し、低損失化、高破壊耐量化を図ることができる。

実施の形態５.
図１０は、全体が５００で表される、本実施の形態５にかかるＩＧＢＴの断面図である。図１０中、図７と同一符合は、同一または相当箇所を示す。図１０では、エミッタ電極、ゲート酸化膜、およびゲート電極は省略されている。

ＩＧＢＴ５００は、上述のＩＧＢＴ２００に含まれるガードリング領域１０と、ＩＧＢＴ３００に含まれる短キャリアライフタイム領域１２の双方を有する構造となっている。

かかる構造を用いることにより、ＩＧＢＴ５００の逆耐圧の安定化が図れるとともに、ＩＧＢＴの寄生ｐｎｐトランジスタ動作も抑制できる。この結果、ＩＧＢＴ５００の低損失化、高破壊耐量化が可能となる。

なお、上述のＩＧＢＴ４００のように、短キャリアライフタイム領域は、セル部（ｎエミッタ領域４を含むｐベース領域３）の下方近傍のみに形成しても構わない。

実施の形態６.
図１１は、本実施の形態６にかかる半導体装置の回路図である。図１１に示すように、半導体装置では、ＩＧＢＴのコレクタ端子（Ｃ）と負荷（図示せず）との間に、ダイオードを直列に接続している。ダイオードの耐圧は、例えば３００Ｖ程度である。
このようにダイオードを設けることにより、結果的にＩＧＢＴの逆耐圧を大きくしたのと同様の効果が得られ、ＩＧＢＴのコレクタ端子にアバランシェ電流が流れ込むのを防ぐことができる。

図１２は、全体が６００で表される、図１１の回路構成を有する半導体装置の上面図である。ＩＧＢＴの表面に設けられたゲート電極、エミッタ電極は、それぞれ、アルミニウム等のボンディングワイヤによりゲート電極端子、エミッタ電極端子に接続されている。
ＩＧＢＴの裏面はコレクタ電極となっており、ダイオードの裏面のｎ層と電気的に接続されている。ダイオードの表面のｐ層は、アルミニウム等のボンディングワイヤによりコレクタ電極端子に接続されている。

例えば、エミッタ電極端子とコレクタ電極端子を負荷等に直接接続するとともに、ゲート電極端子にゲート信号線を接続することにより、図１４に示すようなインバータを形成することができる。

このように、ＩＧＢＴとダイオードとを接続することにより、ＩＧＢＴのコレクタ端子にアバランシェ電流が流れ込むのを防ぎ、寄生ｐｎｐ‐Ｔｒ電流を抑制することが可能となる。この結果、ＩＧＢＴの寄生ｐｎｐトランジスタ動作を抑制し、低損失化、高破壊耐量化を図ることができる。
特に、ボンディングワイヤを用いて接続するため、接続工程が容易となる。

実施の形態７．
図１３は、全体が７００で表される、本実施の形態７にかかる他の半導体装置である。図１３中、図１と同一符合は、同一又は相当箇所を示す。
半導体装置７００では、ＩＧＢＴのｐ^＋コレクタ層８の上に、ダイオード２０のｎ⁻層、ｐ⁻層を順次積層する。ｐ⁻層の上には、コレクタ電極９が設けられている。

本実施の形態７にかかる半導体装置７００では、ＩＧＢＴとダイオードをワンチップとして形成することにより、図１１に示す回路構成をより小型化することができる。また、ボンディングワイヤで発生していたインダクタンスが小さくなり、ダイオードの順方向ターンオン時間を非常に短くなると共に装置面積の縮小及び小型化が可能となる。

なお、ＩＧＢＴとダイオードとは、一の製造工程で作製しても良く、また、別々に作製して、導電性接着剤等で貼り合わせても良い。

本発明の実施の形態１にかかるＩＧＢＴの断面図である。 本発明の実施の形態１にかかるＩＧＢＴの不純物濃度プロファイルである。 ｎ^＋バッファ層、ｐ^＋コレクタ層の最大不純物濃度と逆耐圧との関係である。 ｎ^＋バッファ層、ｐ^＋コレクタ層の最大不純物濃度と飽和電圧との関係である。 ＩＧＢＴ１の寄生ｐｎｐ−Ｔｒ電流と逆耐圧との関係である。 本発明の実施の形態２にかかるＩＧＢＴの断面図である。 本発明の実施の形態３にかかるＩＧＢＴの断面図である。 短ライフタイム領域の深さとオン電圧、寄生ｐｎｐ‐Ｔｒ電流の関係である。 本発明の実施の形態４にかかるＩＧＢＴの断面図である。 本発明の実施の形態５にかかるＩＧＢＴの断面図である。 本発明の実施の形態６にかかる半導体装置の回路図である。 本発明の実施の形態６にかかる半導体装置の上面図である。 本発明の実施の形態７にかかるＩＧＢＴの断面図である。 ハーフブリッジ回路で構成された電力変換回路の回路図である。 ハーフブリッジ回路の出力動作波形である。

符号の説明

１ ｎ^＋バッファ層、２ ｎ⁻ドリフト層、３ ｐベース領域、４ ｎエミッタ領域、５ エミッタ電極、６ ゲート酸化膜、７ ゲート電極、８ ｐ^＋コレクタ層、９ コレクタ電極、１００ ＩＧＢＴ。

Claims (8)

1. 第１および第２主面を有する第１導電型の半導体層と、
   該半導体層の第１主面に形成された第２導電型のベース領域と、
   該ベース領域中に形成された第１導電型のエミッタ領域と、
   該半導体層の第２主面に、該半導体層側から順次積層されたに第１導電型のバッファ層および第２導電型のコレクタ層とを含み、該エミッタ領域と該コレクタ領域との間に流れる電流を該ベース領域で制御する半導体装置であって、
   該バッファ層の第１導電型の不純物濃度の最大値が略５×１０^１５ｃｍ^−３以下で、該コレクタ層の第２導電型の不純物濃度の最大値が略１×１０^１７ｃｍ^−３以上で、該コレクタ層の第２導電型の不純物濃度の最大値が、該バッファ層の第１導電型の不純物濃度の最大値の１００倍以上であり、
   該コレクタ層の膜厚が、略１μｍ以上であることを特徴とする半導体装置。
2. 第１および第２主面を有する第１導電型の半導体層と、
   該半導体層の第１主面に形成された第２導電型のベース領域と、
   該ベース領域中に形成された第１導電型のエミッタ領域と、
   該半導体層の第２主面に積層されたに第１導電型のバッファ層と、
   該バッファ層中に形成された第２導電型のコレクタ領域とを含み、該エミッタ領域と該コレクタ領域との間に流れる電流を該ベース領域で制御する半導体装置であって、
   該バッファ層中に、該コレクタ領域を囲むように第２導電型のガードリング領域が設けられたことを特徴とする半導体装置。
3. 第１および第２主面を有する第１導電型の半導体層と、
   該半導体層の第１主面に形成された第２導電型のベース領域と、
   該ベース領域中に形成された第１導電型のエミッタ領域と、
   該半導体層の第２主面に、該半導体層側から順次積層されたに第１導電型のバッファ層および第２導電型のコレクタ層とを含み、該エミッタ領域と該コレクタ領域との間に流れる電流を該ベース領域で制御する半導体装置であって、
   該半導体層中に、該電流の経路を横切るように短キャリアライフタイム層が設けられたことを特徴とする半導体装置。
4. 第１および第２主面を有する第１導電型の半導体層と、
   該半導体層の第１主面に形成された第２導電型のベース領域と、
   該ベース領域中に形成された第１導電型のエミッタ領域と、
   該半導体層の第２主面に積層されたに第１導電型のバッファ層と、
   該バッファ層中に形成された第２導電型のコレクタ領域とを含み、該エミッタ領域と該コレクタ領域との間に流れる電流を該ベース領域で制御する半導体装置であって、
   該半導体層中に、該電流の経路を横切るように短キャリアライフタイム層が設けられたことを特徴とする半導体装置。
5. 上記短キャリアライフタイム層が、上記ベース領域の下方のみに設けられたことを特徴とする請求項３または４に記載の半導体装置。
6. 上記半導体層の第１主面と上記短キャリアライフタイム層との間隔が、略４０μｍ以下であることを特徴とする請求項３〜５のいずれかに記載の半導体装置。
7. 更に、上記コレクタ領域に、ボンディングワイヤを介してダイオードが接続されたことを特徴とする請求項１〜６のいずれかに記載の半導体装置。
8. 更に、上記コレクタ領域に、第１導電型の半導体層と第２導電型の半導体層とを含むダイオードが、直接接続されたことを特徴とする請求項１〜６のいずれかに記載の半導体装置。
   
   

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