JPH0680820B2 - 過電圧保護機能付半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、過電圧保護機能付半導体装置との製造方法と
に関するもので、特に高電圧を取り扱う電力用サイリス
タやIGBT等の過電圧保護機構のブレークオーバ電圧値を
精度よく実現できる半導体装置とその製造方法に係るも
のである。

（従来の技術） 大容量の高電圧変換用半導体装置は、使用中定格電圧の
数倍にもおよぶ過電圧が印加され、半導体装置が破壊さ
れることがしばしばある。このため過電圧保護機能を内
蔵する半導体装置が開発されている。この従来技術につ
いて、過電圧保護機能付のサイリスタを例に上げ説明す
る。過電圧保護機構は、パンチスルー型とアバランシェ
型とに大別される。

パンチスルー型過電圧保護機能付サイリスタについて
は、例えば文献「Laser Trimming of Thyristors、IEEE
PESC、85、p463〜468」に示されている。第12図は従来
のパンチスルー型サイリスタの一例を示す断面図であ
る。同図においてＰエミッタ層１、Ｎベース層２、Ｐゲ
ートベース層３及びＮエミッタ層4aの４層構造を持つ主
サイリスタTMと、主サイリスタに囲まれ、主サイリスタ
と同体のＰエミッタ層、Ｎベース層、Ｐゲートベース層
及びＮエミッタ層4aに囲まれたＮエミッタ層4bの４層構
造のパイロットサイリスタTPと、パイロットサイリスタ
に囲まれたＰゲートベース層の凹部10とがそれぞれ設け
られている。符号６はアノード電極、７はカソード電
極、８はゲート電極、９は増幅ゲート電極（パイロット
サイリスタTPのカソード電極を兼ねる）である。

このパンチスルー型では、サイリスタに順阻止電圧（オ
フ状態の順方向電圧）が印加されると、Ｐゲートベース
層３とＮベース層２との接合11に空乏層５（破線の間の
領域）が形成され、順阻止電圧の増大に伴い拡がる。順
阻止電圧が更に増加して、自己保護動作をするブレーク
オーバ電圧V_BOに達すると、Ｐゲートベース層３側の空
乏層領域は凹部底面10aに達しパンチスルーする。これ
により流れる電流が、パイロットサイリスタのゲート電
流として働き、これをターンオフし、この増幅されたパ
イロットサイリスタのオン電流は主サイリスタのゲート
電流となり、主サイリスタが安全にターンオンしてサイ
リスタは保護される。

なお自己保護ブレークオーバ電圧V_BOは、サイリスタを
破壊するおそれのある最小の過電圧V_BOMより小さい適値
に選定される。第13図は、パンチスルー型サイリスタの
従来のV_BOコントロール法を示すもので、自己保護ブレ
ークオーバ領域のみを図示した部分断面図である。同図
において第12図と同じ符号は、同じ部分又は対応部分を
表わし、説明を省略する。同図（ａ）は、凹部底面10a
直下のＰゲートベース層３の厚さW_PBを、エッチングに
より調整し、所望のV_BOを得るものである。同図（ｂ）
はN⁺エミッタ層4cを設け、N⁺層の不純物拡散深さにより
Ｐゲートベース層の厚さW_PBを変化させ、V_BOをコントロ
ールする。又同図（ｃ）はＮベース層２内に拡がる空乏
層によるパンチスルーを利用するもので、凹部10のエッ
チングにより、凹部下方のＮベース層の厚さW_NBを変化
させて所望のV_BOを得るものである。

パンチスルー型の過電圧保護機能付サイリスタにおいて
は、例えばＰゲートベース層側にのびる空乏層の厚さ
は、Ｎベース層側に対しそれぞれの不純物濃度の関係か
ら非常に狭く、製造の途中工程で自己保護ブレークオー
バ電圧V_BOを精度よく制御することは実験室段階ではで
きても、量産性という面から非常に困難である。

次にアバランシェ型の過電圧保護機能付サイリスタにつ
いては、例えば文献「過電圧保護機能付光サイリスタ、
ED85-4、p23〜29東芝」，「高耐圧自己保護型光サイリ
スタの基本特性、EDD-86-53、p69〜75、日立」，「Cont
rolled Turn-on Thyristors、IEEE、Trans・Electron D
evices、ED-30、p816〜824（1983）GE」に示されてい
る。このアバランシェ型は、PNPN構造のサイリスタのＰ
ゲートベース層の一部分に他の部分よりアバランシェ降
伏の起こりやすい領域を設ける。破壊的過電圧V_BODの立
上がりの過渡電圧V_BO（自己保護ブレークオーバ電圧）
で、まず前記領域がアバランシェ降伏して、非破壊的な
アバランシェ電流がパイロットサイリスタのＰゲートベ
ース層に流れ、これによりパイロットサイリスタがター
ンオンし、引き続き主サイリスタがターンオンして過電
圧を減衰させ、サイリスタは保護される。

第14図は、アバランシェ型サイリスタの従来のV_BOコン
トロール法を示すもので、自己保護ブレークオーバ領域
のみを図示した部分断面図である。同図（ａ）ないし
（ｃ）に示すいずれの場合も、中央のトリガ光入射面12
又はパイロットサイリスタのゲート電極８直下の接合11
に湾曲部Ｒを設ける。周知のように湾曲部Ｒには電界が
集中し、他の部分よりアバランシェ降伏が起こりやすく
なる。自己保護ブレークオーバ電圧V_BOはこの湾曲部の
曲率を変化させて所望の電圧V_BOを得る。同図（ａ）で
は、エッチングにより凹部10を形成した後、P⁺ゲートベ
ース層3aの拡散により接合11の湾曲部を形成する。同図
（ｂ）では、凹部を形成した後にＰゲートベース拡散を
行ない接合11の湾曲部を形成する。同図（ｃ）は、拡散
されない領域を選択的に残してＰゲートベース層３の拡
散を行なった後、P⁺ゲートベース層3aの拡散を行ない湾
曲した接合11が得られる。符号Ｒは接合の湾曲部で、ア
バランシェ降伏が起こりやすい部分を示す。

従来のアバランシェ型サイリスタは、素子製造の途中工
程でアバランシェ降伏させるゲートベース領域を形成す
るので、素子が完成したとき、自己保護ブレークオーバ
電圧V_BOを測定すると、材料或いはプロセスのばらつき
によって、どうしてもブレークオーバ電圧値がばらつい
てしまう。又アバランシェ電圧は正の温度依存性をもつ
ため、必然的にブレークオーバ電圧も温度依存性をも
つ。このことは常温よりも高温の方がブレークオーバ電
圧が高くなり、サイリスタの設計上、特に耐圧、di/dt
耐量の面できびしいものとなってくる。

（発明が解決しようとする課題） 前述のように過電圧保護機能付サイリスタでは、第13図
に示すパンチスルー型、或いは第14図に示すアバランシ
ェ型など、各種の過電圧保護機構が提案され、それぞれ
所望の自己保護ブレークオーバ電圧V_BOが得られるよう
に計られている。しかしこのブレークオーバ電圧V
_BOは、製造工程中の不純物拡散やエッチングのばらつき
（約0.1μｍの精度が必要）によって大きく変動する。
このため従来の構造では、製造の途中工程で自己保護ブ
レークオーバ電圧V_BOを精度よく決定することが困難
で、完成した素子のブレークオーバ電圧V_BOのばらつき
が大きいという問題がある。

本発明の目的は、過電圧保護機能付半導体装置の前記問
題点を解決し、自己保護ブレークオーバ電圧V_BOのばら
つきが少なく、過電圧保護機能を持たない半導体装置と
ほぼ同等の歩留り、コストで、量産できる過電圧保護機
能付半導体装置及びその製造方法を提供することであ
る。

［発明の構成］ （課題を解決するための手段とその作用） 本発明の半導体装置は、半導体基板に形成された複数の
PN接合を有する半導体素子の主電流通電路でない前記基
板領域に、（ａ）前記基板の主表面に露出する一導電型
半導体層と、（ｂ）前記一導電型半導体層の前記露出面
に接する導電体電極膜又は前記一導電型半導体層の露出
面であるトリガー光照射面と、（ｃ）前記一導電型半導
体層の前記露出面と反対側の下面に接する反対導電型半
導体層と、（ｄ）前記一導電型半導体層と前記反対導電
型半導体層とのPN接合に所定の逆電圧を印加した時の、
前記導電体電極膜又はトリガー光照射面下方の空乏層形
成領域を含んで放射線照射により選択的に形成され、局
所的ブレークオーバ電流を発生させる高密度の結晶欠陥
層とを具備することを特徴とする過電圧保護機能付半導
体装置である。

又本発明の過電圧保護機能付半導体装置の製造方法は、
前記特定領域にプロトン、α線、中性子等の放射線を照
射して、高密度の結晶欠陥層を形成する工程を含む製造
方法である。

（作用） 放射線照射により形成した高密度の結晶欠陥層は、ブレ
ークオーバ電圧の制御性が良く、又形成領域も限定しや
すい等の特徴があり、本発明はこの性質を利用し、従来
技術の課題を解決したものである。

前記過電圧保護機能は、過大な順阻止電圧（オフ状態の
順電圧）から半導体素子を保護する機能である。保護機
能を持たない半導体素子に過大な順阻止電圧（以下単に
過電圧という）が印加されると、不特定の局所にブレー
クオーバが発生する。しかしこの不特定局所のブレーク
オーバ電流では、多くの場合、円滑に主電極間がターン
オンに移行できないので、過電圧による過電流は不特定
局所附近に集中し、半導体素子は破壊される。最小の破
壊的過電圧をV_BOMで表わす。

自己保護ブレークオーバ電圧V_BOは、電圧V_BOMより小さ
く、非破壊的なブレークオーバ電圧で、設計段階であら
かじめ決定される。電圧V_BOによりブレークオーバが発
生する領域は、限定された特定領域である。

本発明においては上記特定領域は、（イ）素子の主電流
が実質的に流れない基板領域であり、又（ロ）導電体電
極膜（例えばサイリスタではトリガー段のゲート電極
膜）又はトリガー光照射面の下方の領域であり、又
（ハ）オフ時の順電圧を阻止するPN接合に、所定の逆電
圧（自己保護ブレークオーバ電圧V_BO）を印加した時の
空乏層形成領域を含む領域であり、（ニ）近傍領域に比
し高密度の結晶欠陥が存在する領域である。

上記構成の半導体装置に破壊的過電圧が印加された場
合、過電圧の立上がり途中の過渡電圧が、自己保護ブレ
ークオーバ電圧V_BOに達すると前記特定領域にブレーク
オーバ電流が流れる。

過電圧保護機能は、このブレークオーバ電流を利用し
て、破壊的過電圧を直ちに減衰又は遮断して、半導体装
置を保護する。

サイリスタ等多くの装置においては、このブレークオー
バ電流が特定領域、即ち制御領域（ゲート領域、光トリ
ガー領域等）の高密度の結晶欠陥層内に発生し、この電
流はゲート電流又はトリガー電流となり、装置の主電極
間は円滑にターンオンして、破壊的過電圧は減衰し、装
置は保護される（第１ないし第６実施例の場合）。

他方自己保護ブレークオーバ電流自身により破壊的過電
圧を減衰させてもよいし、或いは装置外部に適当な過電
圧減衰又は遮断手段を設け、前記自己保護ブレークオー
バ電流により該手段を制御してもよい（第７実施例）。

（実施例） 本発明の過電圧保護機能付半導体装置においては、放射
線照射により高密度の結晶欠陥層を形成することによ
り、課題である自己保護ブレークオーバ電圧のばらつき
を減少したもので、まずその根拠について説明する。

従来プロトン（H⁺）等の放射線を半導体基板に照射する
と、結晶欠陥領域が形成され、該領域ではキャリアのラ
イフタイムが短くなり、ブレークオーバ電圧が低下する
ことが実験的に知られている（例えば、W.Wondrak et a
l、ISPSD 1988 TOKyo pp147〜152）。

第８図（ａ）は、Ｎ型Si基板に、加速電圧3MeVで、プロ
トン（H⁺）を照射したときの、基板の深さに対する結晶
欠陥密度のフロファイルを示すものである。横軸は基板
からの深さ（μｍ）、縦軸は結晶欠陥密度（個／cm³）
で、図中の曲線は、それぞれの深さにおける欠陥密度を
表わす。同図によればプロトン照射により発生する欠陥
密度は、プロトンの飛程附近即ちプロトン粒子が停止す
る直前の深さの場所に集中している。これは、プロトン
照射により、深さ方向に限定された厚さの高密度結晶欠
陥層の形成が可能なことを示している。

第８図（ｂ）は、プロトンをSi基板に照射したとき、プ
ロトンの加速電圧（MeV）と停止深さ（μｍ）との関係
を、計算により求めたものである。試行結果によれば、
プロトンの加速電圧を10MeVとしたとき、結晶欠陥層はS
i基板面から約700μｍの深さのところに形成され、理論
とよく一致することがわかる。

第９図及び第10図は、プロトン照射のドーズ量とダイオ
ードの耐圧との関係を求めた実験結果を図面で表わした
ものである。第９図は、PINダイオードに逆電圧V_Rを印
加したとき流れる逆電流I_Rとの関係即ちV_R−I_R特性の一
例を示すものである。図中の曲線ａはプロトン照射を施
さないダイオードの場合で、約1000Vでブレークダウン
する。曲線ｂは、このダイオードのＮ領域に、プロトン
を加速電圧2MeV、ドーズ量５×10¹²［cm^-2］で照射して
結晶欠陥層を形成した後、測定したV_R‐I_R特性の一例を
示す。この場合、ダイオードは約500Vでブレークダウン
する。第10図はプロトン照射ダイオードの耐圧特性を示
すもので、第９図の場合とほぼ同様の方法で行なった実
験結果である。横軸はプロトン照射のドーズ量Φ［c
m^-2］、縦軸は逆電流I_Rが増加して、1mAになったときの
逆電圧V_RB［Ｖ］で、実質的にブレークオーバ電圧と考
えてよい。プロトン照射のドーズ量はΦ＝０（照射しな
いとき）から５×10¹³［cm^-2］まで階段的に変化させ
た。各ドーズ量ごとに試料数６個、図中の縦方向の短線
分は前記試料６個のV_BOの分布範囲を示す。第９図及び
第10図の実験結果から、プロトン照射のドーズ量を変え
ることにより、ダイオードの逆耐電圧V_RB即ちPN接合の
ブレークオーバ電圧をコントロールすることが可能であ
り、その際のブレークオーバ電圧のばらつきは極めて小
さいことがわかる。

次に本発明を光サイリスタに応用した場合の実施例につ
いて説明する。第１図は該サイリスタの中央近傍の模式
的断面図である。半導体基板22に、Ｐエミッタ層21、Ｎ
ベース層22、Ｐゲートベース層23及びＮエミッタ層24a
からなる主サイリスタTMが形成され、この主サイリスタ
TMに囲まれ、Ｐエミッタ層21、Ｎベース層22、Ｐゲート
ベース層23及びＮエミッタ層24bからなるパイロットサ
イリスタTPが形成されている。パイロットサイリスタTP
に囲まれた領域はパイロットサイリスタTPのゲート領域
で、光トリガー機構が設けられる。光トリガー機構は、
基板の主表面（ここでは基板の上表面とする）に露出す
る一導電型半導体層（Ｐゲートベース層）23と、凹部30
の内面を含むＰゲートベース層の露出面であるトリガー
光照射面38と、Ｐゲートベース層23の下面に接する反対
導電型半導体層（Ｎベース層）22及びＰエミッタ層21に
より構成される。本発明の光サイリスタでは、Ｐゲート
ベース層23とＮベース層22とのPN接合31にほぼ自己保護
ブレークオーバ電圧V_BOに等しい逆電圧を印加したとき
の空乏層形成領域25内に高密度の結晶欠陥層100が設け
られる。なお符号26はアノード電極、27は主サイリスタ
のカソード電極、29は増幅ゲート電極（パイロットサイ
リスタのカソード電極に相当する）である。又基板主面
を覆うパッシベーション膜等の図示は省略する。

次に上記光サイリスタの動作について説明する。アノー
ド電極26とカソード電極27との間に順阻止電圧が印加さ
れた状態でトリガー光照射面38にトリガー光が照射され
ると、該照射面38の下方の空乏層を含むＰゲートベース
層23及びＮベース層に光励起による過剰キャリアが発生
する。パイロットサイリスタは特に高ゲート感度構造と
なっているので、この光ゲート電流によりターンオンす
る。続いてこのターンオン電流により、主サイリスタが
ターンオンし、サイリスタはオン状態になる。このサイ
リスタの主電流通路は、主電流（主サイリスタのオン電
流）の主要部分が流れるカソード電極27直下の基板領域
とする。主電流の一部は横方向に拡がり、パイロットサ
イリスタTP及びトリガー光照射面直下のＮベース層22及
びＰエミッタ層21内を流れるが、主電流に占める割合は
微少であるので、本実施例では主電流通電路には含めな
い。

次にオフ状態のサイリスタのアノード電極26とカソード
電極27との間に、偶発的な破壊的過電圧が印加される場
合について説明する。一般に過電圧は低電圧から立上が
って破壊的過電圧に達するものである。印加される電圧
が低い間は、PN接合31の空乏層により阻止され、サイリ
スタはオフ状態を維持する。印加電圧が増加すると、空
乏層は拡がると共に、空乏層内の電界は強くなり、自己
保護ブレークオーバ電圧V_BOに達すると、結晶欠陥層100
内にアバランシェ降伏が発生し、ブレークオーバ電流が
アノード電極26と増幅ゲート電極29を経てカソード電極
27に流れる。このブレークオーバ電流は前記光ゲート電
流と同様、パイロットサイリスタTPのゲート電流とな
り、パイロットサイリスタはターンオンし引き続き主サ
イリスタもターンオンする。これによりサイリスタに印
加される過電圧は、破壊的過電圧に達する前に減衰し、
サイリスタは破壊から保護される。

上記光サイリスタの製造方法は、結晶欠陥層100を形成
する工程のほかは、従来の公知の製造方法とほぼ同等で
ある。本実施例の光サイリスタ（定格1000V程度）にお
いては、結晶欠陥層100は、素子製造の最終工程で行な
い、プロトン照射により形成される。このときのプロト
ンの加速電圧は10MeV、ドーズ量１×10¹³cm^-2以上と
し、アノード側（基板下面）から照射する。プロトンビ
ームのマスクは、厚さ700μｍ以上のAl板であって、基
板22の下面で、光トリガー照射面と対向する位置に、照
射面とほぼ等しい面積の開孔を設けたものを使用した。

このようにして形成された結晶欠陥層は、その欠陥密度
に対応してライフタイムが減少するので、スプレディン
グレジスタンス法（Spreading resistance method、拡
がり抵抗法）やDLTS（Deep level transient spectrosc
opy）などによって、低ライフタイム層としてその位
置、程度を確めることができる。上記実施例では、基板
下面から約700μｍの深さの所に結晶欠陥層（低ブレー
クダウン層又は低ライフタイム層とも呼ぶ）100のピー
クが存在した。

次に上記本実施例の光サイリスタとほぼ同一の構造で、
プロトン照射のドーズ量を変えたサイリスタを作成し、
それぞれの自己保護ブレークオーバ電圧V_BOを調べた。
その結果の一例を第11図に示す。横軸はプロトン照射の
ドーズ量Φ［cm^-2］、縦軸はプロトン照射をしない場合
のブレークオーバ電圧V_BOM（6kV）を基準にした自己保
護ブレークオーバ電圧V_BOの正規化した値（V_BO／V_BOM）
を示す。なおプロトンの加速電圧は10MeV、接合温度T_j
は25℃とする。同図中の縦方向の短線分は、測定値の分
布範囲を示す。同図に示すように、光サイリスタの自己
保護ブレークオーバ電圧は、プロトン照射のドーズ量に
よって正確に制御することができる。

なお結晶欠陥層100の深さ方向の形成位置は、Ｎベース
層22の中央より接合31に近いＮベース層の空乏層内に配
設することが望ましい。結晶欠陥層をＮベース層内に形
成する場合、その深さ方向の位置により、サイリスタの
逆方向特性、特に逆方向のブレークオーバ電圧が異なる
場合があるので注意する必要がある。一般的に結晶欠陥
層は、空乏層形成領域の一部を含む位置、或いは接合31
にまたがって空乏層内に形成されても差支えない。又本
実施例は、基板下面よりプロトン照射を行なったが、基
板上面から照射してもよい。プロトン照射は、素子製造
の途中工程で行なっても差支えないが、本実施例のよう
に、ウェーハプロセスの最終工程で実施することが望ま
しい。自己保護ブレークオーバ電圧の制御が容易で、ド
ーズ量の追加、やり直しも可能である。

次に第２図に本発明の第２の実施例を示す。第１図と同
じ符号は同じ部分を表わすので説明を省略することがあ
る。第２実施例のサイリスタは、第１図に示す光サイリ
スタの結晶欠陥層の形状を変えたものである。即ち、結
晶欠陥層100aは、トリガー光照射面38の凹部底面直下部
分に開口部を持つ環状層とし、正常動作における光ゲー
ト電流の低下を防止した例である。

以上、光サイリスタを実施例として説明したが、本発明
は、通常の電気トリガーサイリスタに対しても、又パイ
ロットサイリスタを有しないサイリスタに対しても適用
できる。

次に本発明をGTOに応用した第３の実施例について第３
図を参照して説明する。同図は本発明のGTOの主面に垂
直な中心軸OO′を含む半径方向の模式的断面図である。
このGTOは、P⁺エミッタ層41、Ｎベース層42、Ｐゲート
ベース層43及びN⁺エミッタ層44からなる。Ｎベース層42
はN^-ベース層42aとＮベース層42bとの積層からなり、Ｎ
ベース層42bの一部は基板下面に突出し、アノード電極4
6によりP⁺エミッタ層41と短絡され、いわゆるエミッタ
短絡構造を形成している。N⁺エミッタ層44は基板上面の
島状のメサ台上に形成され、カソード電極47を具備して
いる。N⁺エミッタ層44を取り囲むようにゲート電極（端
子G₁）48aが形成される。本GTOは、更に破線で囲まれた
増幅ゲート構造49が付加され、いわゆる増幅ゲート付GT
Oと呼ばれる。増幅ゲート構造49は、N⁺エミッタ層44aと
増幅ゲート電極48bが付加され、ゲート電極（端子G₂）4
8cから入力されるオンゲート信号を増幅する。なおゲー
ト端子G₁は、図示しないダイオード等を介してゲート端
子G₂に接続される。符号101は本発明の高密度結晶欠陥
層で、導電体電極膜（ゲート電極）48c下方のN^-ベース
層42aの所定位置に設けられる。

なお本発明は、増幅ゲート構造を有しないGTOに対して
も適用できることは勿論である。

次に本発明をMOSコントロールサイリスタに応用した第
４の実施例について第４図を参照して説明する。同図
は、本発明の該サイリスタの要部を取り出して示す斜視
図である。サイリスタ部分はP⁺エミッタ層51、Ｎ層52a
とN⁺層52bを積層したＮベース層52、Ｐベース層53及びN
⁺エミッタ層54からなる。MOS構造は、Ｎベース層52aとN
⁺エミッタ層54に挟まれると共に基板表面に露出するＰ
ベース層53の表面層（チャネル形成層）、ゲート酸化膜
55及びゲート電極58aからなる。更にN⁺エミッタ層54に
囲まれたＰベース層53に接してベース電極58bが設けら
れる。ベース電極58bはこのサイリスタの主としてオフ
特性を改善するために設けられる。本発明の高密度結晶
欠陥層102は、導電体電極膜（ベース電極）58b下方のＮ
ベース層52aの所定位置に設けられる。なお符号56及び5
7はそれぞれアノード電極及びカソード電極、符号Ａ、
Ｋ、Ｇ、Ｂはそれぞれアノード、カソード、ゲート、ベ
ースの各端子である。又符号59はカソード電極57とゲー
ト電極58aとの間の層間絶縁層である。

次に本発明を絶縁ゲート型バイポーラトランジスタ（以
下IGBTと略記する）に応用した第５の実施例について第
５図を参照して説明する。同図は本発明のIGBTの模式的
な断面図である。その構造はP⁺エミッタ層（コレクタ層
とも呼ばれる）61と、Ｎ層62aとN⁺層62bとからなるＮド
リフト層62、一方の主表面から選択的に形成されるＰベ
ース層63を有している。Ｐベース層63内に選択的にN⁺エ
ミッタ層64が形成される。N⁺エミッタ層64とＮドリフト
層62aとに挟まれるＰベース層63の表面層（チャネル形
成層）はゲート酸化膜65を介してゲート電極68と対向
し、MOS構造を構成する。Ｐベース層63とN⁺エミッタ層6
4は導電体電極膜（カソード又はエミッタ電極と呼ばれ
る）67により短絡した構造となっている。符号69は層間
絶縁層、符号66はアノード電極（コレクタ電極ともい
う）である。本発明の高密度結晶欠陥層103は、N⁺エミ
ッタ層64に囲まれるＰベース層63に接する部分の導電体
電極膜67の下方のＮドリフト層62aの所定位置に設けら
れる。

次に本発明を二重拡散縦形ＮチャネルMOSFETに応用した
第６の実施例について第６図を参照して説明する。同図
は該FETの模式的な断面図である。符号72は、Ｎドレイ
ン層で、低濃度のN^-層72aと高濃度のN⁺層72bとよりな
る。符号73はＰベース層で、低濃度Ｐベース層73aと高
濃度P⁺ベース層73bとからなる。Ｐベース層内には、環
状のN⁺ソース層74がP⁺ベース層73bを取り囲んで形成さ
れる。N⁺ソース層74とN^-ドレイン層72aとに挟まれるＰ
ベース層73aの表面層は、チャネル形成層と呼ばれる。
ゲート酸化膜75を介して、チャネル形成層と対向してゲ
ート電極78が設けられる。導電体電極膜（ソース電極）
77は、N⁺ソース層74とP⁺ベース層73bとにオーム接触し
て設けられる。符号76はドレイン電極で、符号79は層間
絶縁層である。P⁺ベース層73bとＮドレイン層72とによ
り、フリーホイリングダイオードを形成する。従って導
電体電極膜77のP⁺ベース層73bにオーム接触する部分
は、前記フリーホイリングダイオードのアノード電極を
兼ねる。本発明の高密度結晶欠陥層104は、このフリー
ホイリングダイオードのアノード電極下方のN^-ドレイン
層72aの所定領域に設けられる。

以上の第３ないし第６実施例において、各装置のアノー
ド（ドレイン）電極とカソード（エミッタ）電極との間
に、過大な順阻止電圧が印加された場合、この過電圧の
立上がり途中の過渡電圧が、自己保護ブレークオーバ電
圧に達すると、高密度結晶欠陥層内にアバランシェ降伏
が発生し、これによるブレークオーバ電流が流れ、装置
はターンオンし、前記過電圧は減衰し、装置は保護され
る。

次に第７図に本発明の第７実施例を示す。本装置は、MO
Sコントロールサイリスタ50のカソード電極57とアノー
ド電極56との間に、自己保護用ダイオード80を逆極性に
並設したものである。同図（ａ）は該装置の斜視図、同
図（ｂ）は電気等価回路図である。なお第４図と同じ符
号は同じ部分を表わす。自己保護用ダイオード80は、導
電体電極膜57a、Ｐ層83、Ｎ層82a、N⁺層82b及び電極膜5
6を積層したものである。本発明の高密度結晶欠陥層105
は、導電体電極膜57a下方のＮ層82aの所定位置に設けら
れる。導電体電極膜57a及びＮ層82aは、それぞれMOSコ
ントロールサイリスタ50のカソード電極膜57及びＮ層52
aと同体であっても差し支えない。

過電圧により自己保護用ダイオード80は逆バイアスさ
れ、自己保護ブレークオーバ電圧V_BOに達すると高密度
結晶欠陥層がアバランシェ降伏を起こし、ダイオード80
はブレークオーバする。この自己保護ブレークオーバ電
流によって過電圧は減衰し、サイリスタ50は保護され
る。この際、図示してないが、装置外部に適当な過電圧
減衰手段又は過電圧遮断手段を設け、前記自己保護ブレ
ークオーバ電流により、該手段を制御してもよい。

第７実施例はMOSコントロールサイリスタ50を例として
使用したが、サイリスタ、IGBT、GTO、MOS FET等その他
の電力用半導体装置に対しても、本実施例は適用でき
る。

本発明は、第１ないし第７実施例のほか、SIサイリスタ
などその他の過電圧保護構造を必要とする半導体装置に
応用可能である。

［発明の効果］ これまで詳述したように、本発明の過電圧保護機能付半
導体装置とその製造方法では、放射線照射により結晶欠
陥層を形成し、該層内のブレークオーバ現象を利用して
過電圧保護を行なうものである。従って自己保護ブレー
クオーバ電圧V_BOの制御性は良く、そのばらつきも小さ
くできる。

本発明によれば、過電圧保護機能を持たない半導体装置
とほぼ同等の歩留り、コストで、量産できる過電圧保護
機能付半導体装置とその製造方法を提供することができ
た。

【図面の簡単な説明】

第１図ないし第３図は本発明の第１ないし第３実施例の
半導体装置の断面図、第４図は本発明の第４実施例の半
導体装置の斜視図、第５図及び第６図は本発明の第５及
び第６実施例の半導体装置の断面図、第７図（ａ）及び
（ｂ）は本発明の第７実施例の半導体装置の斜視図及び
電気等価回路図、第８図（ａ）及び（ｂ）はそれぞれプ
ロトン照射時の基板の深さに対する結晶欠陥密度の分布
図及びプロトンの加速電圧と停止深さとの関係を示す
図、第９図及び第10図はプロトン照射のドーズ量とダイ
オードの耐圧との関係を示す図、第11図はプロトン照射
のドーズ量と自己保護ブレークオーバ電圧V_BOとの関係
を示す図、第12図は従来の半導体装置の断面図、第13図
及び第14図は従来の自己保護ブレークオーバ電圧V_BO制
御法を説明するための要部断面図である。22 …半導体基板、22,42,52,62,72,82a…反対導電型半導
体層、23,43,53,63,73,83…一導電型半導体層、25…空
乏層形成領域、31…PN接合、38,48c,57a,58b,67,77…導
電体電極膜又はトリガー光照射面、100,100a,101,102,1
03,104,105…高密度結晶欠陥層。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−88863（ＪＰ，Ａ) 特開 昭60−74443（ＪＰ，Ａ) 特開 昭58−166767（ＪＰ，Ａ) 特開 昭64−9658（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基板に形成された複数のPN接合を有
   する半導体素子の主電流通電路でない前記基板領域に、 （ａ）前記基板の主表面に露出する一導電型半導体層
   と、 （ｂ）前記一導電型半導体層の前記露出面に接する導電
   体電極膜又は前記一導電型半導体層の露出面であるトリ
   ガー光照射面と、 （ｃ）前記一導電型半導体層の前記露出面と反対側の下
   面に接する反対導電型半導体層と、 （ｄ）前記一導電型半導体層と前記反対導電型半導体層
   とのPN接合に所定の逆電圧を印加した時の、前記導電体
   電極膜又はトリガー光照射面下方の空乏層形成領域を含
   んで放射線照射により選択的に形成され、局所的ブレー
   クオーバ電流を発生させる高密度の結晶欠陥層とを 具備することを特徴とする過電圧保護機能付半導体装
   置。
2. 【請求項２】半導体基板面に選択的に放射線を照射して
   高密度の結晶欠陥層を形成する工程を含む特許請求の範
   囲第１項記載の過電圧保護機能付半導体装置の製造方
   法。